CN101488367B - 用于验证非易失性存储装置的编程的方法 - Google Patents

Abstract

在预充电位线之后，将第一验证电压施加到所选择的存储单元的字线，以编程验证非易失性存储装置中的存储单元。执行用于改变该位线的电压的第一读取评估操作。使用第一感测电压来感测该第一读取评估操作的结果。再次执行用于改变该位线的电压的第二读取评估操作。然后使用该第一感测电压来感测该第二读取验证操作的结果。

Description

用于验证非易失性存储装置的编程的方法

相关申请的交叉引用

本申请要求于2007年11月29日提交的韩国专利申请号10-2007-0122632的优先权，通过参考合并其全部内容。

技术领域

本发明涉及一种非易失性存储装置的操作，且更具体地，涉及一种用于使用双验证方法(double verify method)来验证非易失性存储装置的编程的方法。

背景技术

半导体存储装置是其中可以存储数据、并且从其中可以读取所存储的数据的存储装置。半导体存储装置包括：当关断电源时丢失其所存储的数据的易失性存储器、和尽管关断电源也可保留其所存储的数据的非易失性存储器。非易失性存储器的闪存电擦除作为组的单元中的数据，并且被广泛使用于计算机、存储卡等中。

根据单元和位线(bit line)的连接状态，闪存可分类为或非(NOR)类型和与非(NAND)类型。NOR类型闪存具有其中两个或更多单元晶体管并联连接到一条位线的结构。NOR类型闪存被配置为使用沟道热电子方案来存储数据，并使用福勒-诺德海姆(Fowler-Nordheim，F-N)隧道方案来擦除数据。NAND类型闪存具有其中两个或更多单元晶体管串联连接到一条位线的结构。NAND类型闪存被配置为使用F-N隧道方案来存储和擦除数据。一般地，因为大的电流消耗，所以NOR类型闪存不利于高度集成，但利于高速。NAND类型闪存利于高度集成，这是因为它使用比NOR类型闪存的单元电流更低的单元电流。

用于编程非易失性存储装置的方法包括增量阶跃脉冲编程(incrementalstep pulse programming，ISPP)方案。在ISPP方案中，在施加编程脉冲之后，仅向具有低于验证电压电平的阈值电压电平的存储单元施加编程电压，同时通过某个步长(step)增加编程电压。具有高于验证电压电平的阈值电压分布的存储单元是禁止编程的(program-inhibited)。

如果针对具有特定编程速度的存储单元设置较低的阶跃电压(stepvoltage)，则可以使得阈值电压分布的宽度变窄。然而，如果阶跃电压被设置为低电平，则编程时间增加。相反，如果阶跃电压被设置为高电平，则编程时间减少，但是增加了存储单元的阈值电压分布的宽度。

当在非易失性存储装置中验证编程时，已经提出了用于狭窄地形成存储单元的阈值电压分布的各种方法。

发明内容

本发明针对一种用于验证非易失性存储装置的编程的方法。当执行两次编程验证操作时，本发明的实施例仅预充电位线一次。

根据本发明的一方面，公开了一种用于验证非易失性存储装置的所选择的存储单元的编程的方法。该方法包括：第一感测步骤，用于在预充电位线之后，将第一验证电压施加到所选择的存储单元的字线，执行用于改变所述位线的电压的第一读取评估操作，并使用第一感测电压来感测所述第一读取评估操作的结果；和第二感测步骤，用于在所述第一感测步骤之后，执行用于改变所述位线的电压的第二读取评估操作，并使用所述第一感测电压来感测所述第二读取评估操作的结果。

将通过电压(pass voltage)施加到除了所述所选择的存储单元的字线之外的剩余字线。

在所述第二读取评估操作中，将所述第一验证电压施加到所述所选择的存储单元的字线。

将与在所述第一感测步骤中被感测为编程失败的存储单元相关的编程电压的阶跃电压设置为第一阶跃电压电平。

将与在所述第一感测步骤中被感测为编程通过、并且在所述第二感测步骤中被感测为编程失败相关的存储单元的编程电压的阶跃电压设置为第二阶跃电压电平。

将与在所述第一感测步骤中被感测为编程失败的存储单元相关的编程电压的阶跃电压设置为高于当前编程阶跃电压电平的第一阶跃电压电平。将与在所述第一感测步骤中被感测为编程通过、并且在所述第二感测步骤中被感测为编程失败相关的存储单元的编程电压的阶跃电压设置为低于当前编程阶跃电压电平的第二阶跃电压电平。

根据本发明的另一方面，公开了一种用于验证非易失性存储装置的所选择的存储单元的编程的方法。该方法包括：在预充电位线之后，将第一验证电压施加到所选择的存储单元的字线，并执行用于改变所述位线的电压的读取评估操作；和使用第一感测电压和第二感测电压来感测所述读取评估操作的结果。

将通过电压施加到除了所述所选择的存储单元的字线之外的剩余字线。

将与作为使用所述第一感测电压的感测的结果、被感测为编程失败的存储单元相关的编程电压的阶跃电压设置为第一阶跃电压电平。

将与作为使用所述第一感测电压的感测的结果被感测为编程通过、并且作为使用所述第二感测电压的感测的结果被感测为编程失败的存储单元相关的编程电压的阶跃电压设置为第二阶跃电压电平。

将与作为使用所述第一感测电压的感测的结果、被感测为编程失败的存储单元相关的编程电压的阶跃电压设置为高于当前编程阶跃电压电平的第一阶跃电压电平。将与作为使用所述第一感测电压的感测的结果被感测为编程通过、并且作为使用所述第二感测电压的感测的结果被感测为编程失败的存储单元相关的编程电压的阶跃电压设置为低于当前编程阶跃电压电平的第二阶跃电压电平。

所述使用第一和第二感测电压来感测所述读取评估操作的结果的步骤包括：第一感测步骤，用于使用第一感测电压来感测所述读取评估操作的结果；和第二感测步骤，用于执行用于改变所述位线的电压的第二读取评估操作，并使用第二感测电压来感测所述第二读取评估操作的结果。

附图说明

图1A是示出了闪存装置的配置的框图；

图1B是图1A所示的页面缓冲器的部分电路图；

图2是示出了双验证方法的时序图；

图3A是示出了根据本发明第一实施例的双验证方法的操作时序图；

图3B示出了当执行图3A的双验证方法时、存储单元的阈值电压分布；

图4A是示出了根据本发明第二实施例的双验证方法的操作时序图；

图4B示出了当执行图4A的双验证方法时、存储单元的阈值电压分布；以及

图5是示出了根据本发明第三实施例的双验证方法的操作时序图。

具体实施方式

在下文中，将参考附图、结合特定实施例来详细描述本发明。提供本实施例以完成本发明的公开，并且以允许本领域的普通技术人员理解本发明的范围。

图1A是示出了闪存装置的配置的框图。

参考图1A，闪存装置100包括：存储单元阵列110、页面缓冲单元120、Y解码器130、X解码器140、电压供应单元150、和控制单元160。

存储单元阵列110包括用于存储数据的存储单元，所述存储单元利用字线WL和位线BL构成。页面缓冲单元120包括连接到存储单元阵列110的位线的多个页面缓冲器PB。

Y解码器130响应于控制单元160的控制信号来提供到页面缓冲单元120的页面缓冲器的数据输入/输出路径。X解码器150响应于控制单元160的控制信号来选择存储单元阵列110的字线。

电压供应单元150在控制单元160的控制下生成操作电压，并通过X解码器140将所生成的操作电压供应到存储单元阵列110的字线或页面缓冲器。电压供应单元150使用ISPP方案来生成并供应作为起始电压和所设置的阶跃电压的编程电压。可以由控制单元160来改变起始电压和阶跃电压。

控制单元160控制存储单元阵列110、页面缓冲单元120、Y解码器130、X解码器150、和电压供应单元150。

图1B是图1A所示的页面缓冲器的部分电路图。

参考图1B，在页面缓冲单元120中包括的多个页面缓冲器121中的每一个包括：位线选择单元122、预充电单元123、锁存单元124、和验证单元125。

位线选择单元122响应于控制单元160的控制信号来连接位线和感测节点SO，所述位线连接到存储单元阵列110的存储单元串。位线选择单元122可以通过改变控制信号的电压电平来控制位线预充电。位线选择单元响应于控制信号连接一对位线之一和感测节点SO，所述一对位线包括偶位线和奇位线。在图1B中，仅示出了连接到一条位线的部分。

预充电单元123对感测节点SO进行预充电。锁存单元124将要编程的数据存储到存储单元中，并通过感测节点SO传递数据。锁存单元124也通过感测节点SO来读取在存储单元中存储的数据，存储所读取的数据并然后输出所述数据。

验证单元125基于在锁存单元124中锁存的数据的状态来确定所选择的存储单元的编程是否完成，并输出验证信号。

位线选择单元122包括第一NMOS晶体管N1，并且预充电单元123包括PMOS晶体管P。锁存单元124包括：第二到第八NMOS晶体管N2到N8，和第一到第四反相器IN1到IN4。

位线选择单元122的第一NOMS晶体管N1被连接在位线和感测节点SO之间，并响应于位线选择信号BSL进行操作。

PMOS晶体管P响应于预充电控制信号PRECHb进行操作，以便将电源电压施加到感测节点SO。第二NMOS晶体管N2被连接在感测节点SO与节点Q1之间，并具有向其输入第一编程信号PGM1的栅极。

第三和第四NMOS晶体管N3和N4被串联连接在节点Q1_N和接地节点之间。第三NMOS晶体管N3的栅极被连接到感测节点SO，并且第一读取信号READ_1被输入到第四NMOS晶体管N4的栅极。

第五NMOS晶体管N5被连接在节点Q1和数据输出节点DATA之间，并具有向其输入数据输出信号DATA_O的栅极。第一和第二反相器IN1、IN2构成第一锁存器L1，并被连接在节点Q1和节点Q1_N之间。

第六NMOS晶体管N6被连接在感测节点SO和节点Q2之间，并具有向其输入第二编程信号PGM2的栅极。第七和第八NMOS晶体管N7、N8被串联连接在节点Q2_N和接地节点之间。第七NMOS晶体管N7的栅极被连接到感测节点SO。第二读取信号READ_2被输入到第八NMOS晶体管N8的栅极。

第三和第四反相器IN3、IN4构成第二锁存器L2，并被连接在节点Q2和节点Q2_N之间。

存储单元阵列110包括多条位线，并且相应位线被连接到存储单元串。

存储单元串中的每一个包括：漏极选择晶体管、源极选择晶体管、和被串联连接在漏极选择晶体管和源极选择晶体管之间的多个存储单元。位线被连接到漏极选择晶体管的漏极端。

字线WL被连接到存储单元串中的存储单元的栅极。漏极选择信号被输入到漏极选择晶体管的栅极。源极选择信号被输入到源极选择晶体管的栅极。

闪存装置采用双验证方法以便减小存储单元的阈值电压分布的宽度。

下面，参考图1B的页面缓冲器121来描述双验证方法。

为了在使用编程脉冲来对所选择的存储单元执行编程之后进行验证的目的，由预充电单元123将感测节点SO预充电到电源电压电平。然后通过施加具有第一电压V1的位线选择信号BSL来对位线进行预充电。

在该位线被预充电之后，通过施加高电平的漏极选择信号DSL和源极选择信号SSL来接通所述漏极选择晶体管和所述源极选择晶体管。对于第一编程验证操作，将第一验证电压施加到所选择的存储单元的字线，而将通过电压施加到剩余的字线。

当所述漏极选择晶体管和所述源极选择晶体管被接通时，提供了用于根据存储单元的编程状态来改变位线电压的评估(evaluation)时间段。在评估时间段期间，作为0V的电压电平来施加位线选择信号BSL，以便关断所述第一NMOS晶体管N1。

如果已经编程了所选择的存储单元，则存储单元的阈值电压高于第一验证电压。因而，存储单元保持关断，并且位线的电压维持预充电电压。

然而，如果尚未编程所选择的存储单元，则存储单元的阈值电压低于第一验证电压。相应地，存储单元被接通，并且通过源极选择晶体管来放电由位线预充电的电压。

在评估时间段之后，施加具有第二电压(V2)电平的位线选择信号BSL。从锁存单元124的第二锁存器L2的节点Q2中读取结果。

接下来，由位线预充电的电压被放电。在页面缓冲器的数据被重置之后，执行第二编程验证操作。第二编程验证操作中的预充电位线、评估时间段、读取操作等与第一编程验证操作中的相同。然而，第二编程验证操作与第一编程验证操作的不同之处在于：向所选择的存储单元的字线施加高于第一验证电压的第二验证电压。

通过根据用于编程的存储单元的编程速度来将它们分为三类、并将不同编程方法应用到相应类型来执行双验证方法。在这种方法中，存储单元被分类为：以快速率编程的单元、以中等速率编程的单元、和以慢速率编程的单元，并且对施加到所述三类单元的编程电压进行控制。

作为双验证方法的结果，当以快速率编程存储单元时，它们是禁止编程的，使得阻止随后的编程操作。当以中等速率编程存储单元时，使用低于当前ISPP阶跃电压的电压阶跃来对单元执行随后的编程操作。当以慢速率编程存储单元时，使用高于当前ISPP阶跃电压的电压阶跃来对单元执行随后的编程操作。

图2是示出了双验证方法的时序图。

参考图2，在执行编程操作的时候，以快速率编程的第一存储单元组、以中等速率编程的第二存储单元组、和以慢速率编程的第三存储单元组的电压中的改变根据编程速度而不同。

在双验证方法中，第一验证操作包括：用于通过施加具有第一电压V1的位线选择信号BSL来预充电位线的时间段T1、评估时间段T2、和感测时间段T3。在评估时间段T2中，位线的电压改变的程度在第一到第三存储单元组中不同。这是因为被接通的存储单元的数目根据相应存储单元的阈值电压而不同，并且相应地电流流动量不同。

在完成第一验证操作之后，提供设置时间段T4来对位线进行放电并设置锁存单元124。然后，执行第二验证操作。在与第一验证操作的时间段相同的时间段中执行第二验证操作。

相应地，当使用双验证方法时，对于每个验证操作都必需的位线预充电时间段和评估时间段延长了总的验证时间段，从而增加了整个编程时间。

相应地，根据本发明的实施例提出了新的双验证方法。

图3A是示出了根据本发明第一实施例的双验证方法的操作时序图。

参考图3A，在本发明的第一实施例中，当执行双验证方法时，对于第一和第二验证操作两者，仅预充电位线一次。在执行第一验证操作之后，执行第二验证操作，而没有放电和预充电该位线。当执行读取验证操作时，仅向将对其执行编程验证操作的字线施加第一验证电压PV1。

下面，结合图1B所示的页面缓冲器121的操作来描述根据第一实施例的双验证方法。首先，在预充电时间段T1期间，施加具有第一电压(V1)电平的位线选择信号BSL以对位线预充电。在预充电时间段期间，位线被预充电到电压(V1-Vt)。电压Vt是第一NOMS晶体管N1的阈值电压。

在预充电时间段之后，提供用于第一验证操作的第一评估时间段T2。通过施加0V的位线选择信号BSL来关断第一NMOS晶体管N1。将第一验证电压PV1施加到正在对其执行编程操作的字线，而将通过电压施加到剩余的字线。

通过分别施加高电平的漏极选择信号和源极选择信号来接通漏极选择晶体管和源极选择晶体管。因而，取决于是否编程存储单元来评估位线电压。

在第一评估时间段T2之后，提供第一感测时间段T3。在第一感测时间段T3中，输入具有第二电压V2的位线选择信号BSL。相应地，当位线的电压高于其中从第二电压V2中减去第一NMOS晶体管N1的阈值电压的第三电压(V2-Vt)时，第一NMOS晶体管N1被关断。然而，当位线电压低于第三电压(V2-Vt)时，第一NMOS晶体管N1被接通。

在第一感测时间段T3期间，页面缓冲器121的感测节点SO已经被预充电到高电平。因而，感测节点的电势并没有被放电，而是维持在浮置状态(floating state)。

在第一验证操作中，在图3A中示出了其中在第一感测时间段T3期间感测相应存储单元组的结果。由于第一存储单元组和第二存储单元组具有高于第一验证电压的阈值电压，所以放电位线电压的速率慢。相应地，第一和第二存储单元组的位线电压高于第三电压(V2-Vt)。第三存储单元组具有低于第一验证电压的阈值电压。相应地，第三存储单元组的位线电压低于第三电压(V2-Vt)。

如上所述，当第一和第二存储单元组具有相应的位线电压时，第一和第二存储单元组的页面缓冲器121的第一NMOS晶体管N1保持关断。相应地，感测节点SO维持高电平，而没有改变。

然而，第三存储单元组的页面缓冲器121的第一NMOS晶体管N1被接通。当接通第一NMOS晶体管N1时，预充电到高电平的感测节点SO的电压与位线的低电压结合，并因此转变到低电平。

如果高电平的第二读取信号READ_2被施加到页面缓冲器121，则感测节点SO的数据被装载到第二锁存器L2上。根据通过感测节点SO装载到第二锁存器L2上的数据来确定编程操作是已经通过还是已经失败。该确定可通过从验证单元125中输出的验证信号来执行。

在第一验证电压处，确定了对第一和第二存储单元组的编程操作没有通过，使得数据被装载到第二锁存器L2上，而对第三存储单元组的编程操作已经通过，使得数据被装载到第二锁存器L2上。

相应地，在第一验证操作中，可以区分第三存储单元组。

随后，执行第二验证操作。给出第二评估时间段T4，而没有对位线进行预充电。与在第一验证操作中一样，第一验证电压PV1被施加到所选择的字线。

第二验证电压PV2具有高于第一验证电压PV1的电压电平。相应地，已被放电到一定程度的位线的电压被进一步放电。如图3A所示，第一存储单元组的位线电压被放电到高于第三电压(V2-Vt)的电压电平，而第二和第三存储单元组的位线电压被放电到低于第三电压(V2-Vt)的电压电平。

因此，在第二感测时间段T5中，连接到第一存储单元组的位线的页面缓冲器121的第一NMOS晶体管N1保持接通，而连接到第二和第三存储单元组中的每一个的位线的页面缓冲器121的第一NMOS晶体管N1被接通。

相应地，在第二验证操作中，第一存储单元组可以与第二存储单元组相区分。结果，可以通过利用第一和第二验证操作来区分第一到第三存储单元组，以执行编程验证操作。

在根据第一实施例的双验证方法中，在位线被预充电之后，具有第二电压(V2)电平的位线选择信号BSL被相等地施加到第一和第二验证操作两者。

图3B示出了当执行图3A的双验证方法时、存储单元的阈值电压分布。

从图3B中可以看出，可以通过以第一验证电压PV1执行第一和第二验证操作来区分第三存储单元组，并且可以区分第二存储单元组。

与第一实施例不同，在感测操作中，可以通过在第一验证操作和第二验证操作中施加不同电压电平的位线选择信号BSL来执行双验证方法。

图4A是示出了根据本发明第二实施例的双验证方法的操作时序图。

参考图4A，在本发明的第二实施例中，当执行双验证方法时，首先预充电位线。在位线预充电时间段T1期间，具有第一电压(V1)电平的位线选择信号BSL被输入到页面缓冲器121的第一NMOS晶体管N1的栅极。因而，位线被预充电(V1-Vt)。

在位线被预充电之后，在第一评估时间段T2期间第二验证电压PV2被施加到所选择的字线，因而评估了位线电压中的改变。当使用第二实施例的方法来执行双验证方法时，第二验证电压PV2可被设置为验证电压电平。所述验证电压电平能够通过第一和第二验证操作来区分第一到第三存储单元组。

评估位线电压的操作与第一实施例中的操作相同，并省略其详细描述。

在第一评估时间段T2之后，提供用于感测位线电压中的变化的第一感测时间段T3。在第一感测时间段T3期间，具有第二电压(V2)电平的位线选择信号BSL被施加到第一NMOS晶体管N1的栅极。第一感测时间段T3期间的操作同样与第一实施例中的操作相同。在第一感测时间段T3期间，第三存储单元组可与第一和第二存储单元组相区分。

在第一感测时间段T3之后立即执行第二验证操作。对于第二验证操作，具有第二电压(V2)电平的位线选择信号BSL改变为第四电压(V4)电平，并然后被输入。像第一验证操作那样，第二验证电压被施加到所选择的字线。当具有第四电压(V4)电平的位线选择信号BSL被施加到第一NMOS晶体管N1的栅极时，如果该位线的电压高于第五电压(V4-Vt)，则第一NMOS晶体管N1保持关断。然而，如果该位线的电压低于第五电压(V4-Vt)，则接通第一NMOS晶体管N1。

相应地，根据在第一评估时间段T2期间位线电压被放电的量来确定第四电压V4。因而，比第四电压V4低第一NMOS晶体管N1的阈值电压Vt的第五电压(V4-Vt)被设置为能够区分第一存储单元组和第二存储单元组的电压电平。

换句话说，在第一评估时间段T2之后，第一存储单元组的位线电压应该高于第五电压(V4-Vt)，而第二存储单元组的位线电压应该低于第五电压(V4-Vt)。相应地，设置第四电压V4以满足上面条件。

图4B示出了当执行图4A的双验证方法时、存储单元的阈值电压分布。

从图4B中可以看出，可以通过以第一验证电压PV1执行第一和第二验证操作来区分第三存储单元组，并且可以区分第二存储单元组。

图5是示出了根据本发明第三实施例的双验证方法的操作时序图。

参考图5，在本发明的第三实施例中，当执行双验证方法时，首先预充电位线。在位线预充电时间段T1期间，具有第一电压(V1)电平的位线选择信号BSL被施加到页面缓冲器121的第一NMOS晶体管N1的栅极。相应地，位线被预充电(V1-Vt)。

在位线被预充电之后，在第一评估时间段T2期间第二验证电压PV2被施加到所选择的字线，以便评估位线电压中的变化。当执行采用第二实施例的方法的双验证方法时，第二验证电压PV2可以被设置为能够通过第一和第二验证操作来区分第一到第三存储单元组的验证电压电平。评估位线的电压的操作与第一和第二实施例中的操作相同，并省略其详细描述。

在第一评估时间段T2之后，提供用于感测位线电压中的变化的第一感测时间段T3。在第一感测时间段T3期间，具有第二电压(V2)电平的位线选择信号BSL被施加到第一NMOS晶体管N1的栅极。第一感测时间段T3期间的操作也与第一实施例中的操作相同。在第一感测时间段T3期间，第三存储单元组可以与第一和第二存储单元组相区分。

在第一感测时间段T3以后，当通过关断第一NMOS晶体管N1来浮置位线时，位线的电压在第二评估时间段T4期间被再次改变。具有与第一评估时间段T2期间的电压电平相同的电压电平的第二验证电压PV2被施加到所选择的字线。

在第二评估完成之后，对于第二验证操作，具有第二电压(V2)电平的位线选择信号BSL改变为第六电压(V6)电平，并然后被输入。当具有第六电压(V6)电平的位线选择信号BSL被施加到第一NMOS晶体管N1的栅极时，如果该位线的电压高于第七电压(V6-Vt)，则第一NMOS晶体管N1保持关断。然而，如果该位线的电压低于第七电压(V6-Vt)，则第一NMOS晶体管N1被接通。相应地设置第六电压V6。

如上所述，依照根据本发明的用于验证非易失性存储装置的编程的方法，当执行两次编程验证操作时，位线仅预充电一次。相应地，可以缩短编程验证时间。

已经提出在这里公开的实施例，以允许本领域技术人员容易地实现本发明，并且本领域技术人员可以通过这些实施例的组合来实现本发明。因此，本发明的范围不由或者也不被限制为如上所述的实施例，而应该被解释为仅由所附权利要求及其等效物进行限定。

Claims (18)

1.一种用于验证非易失性存储装置的所选择的存储单元的编程的方法，所述方法包括： 

预充电位线； 

第一感测步骤，用于将第一验证电压施加到所选择的存储单元的字线，执行用于改变所述位线的电压的第一读取评估操作，并使用第一感测电压来感测所述第一读取评估操作的结果；和 

第二感测步骤，用于在所述第一感测步骤之后，执行用于改变所述位线的电压的第二读取评估操作，并使用所述第一感测电压来感测所述第二读取评估操作的结果。 

2.如权利要求1所述的方法，其中将通过电压施加到除了所述所选择的存储单元的字线之外的剩余字线。 

3.如权利要求1所述的方法，其中在所述第二读取评估操作中，将所述第一验证电压施加到所述所选择的存储单元的字线。 

4.如权利要求1所述的方法，进一步包括： 

针对在所述第一感测步骤中被感测为编程失败的存储单元，将编程电压的阶跃电压设置为第一阶跃电压。 

5.如权利要求1所述的方法，进一步包括： 

针对在所述第一感测步骤中被感测为编程通过、并且在所述第二感测步骤中被感测为编程失败的存储单元，将编程电压的阶跃电压设置为第二阶跃电压。 

6.如权利要求1所述的方法，进一步包括： 

针对在所述第一感测步骤中被感测为编程失败的存储单元，将编程电压的阶跃电压设置为第一阶跃电压，其中所述第一阶跃电压高于当前编程阶跃电压，和 

针对在所述第一感测步骤中被感测为编程通过并且在所述第二感测步骤中被感测为编程失败的存储单元，将编程电压的阶跃电压设置为第二阶跃电压，其中所述第二阶跃电压低于当前编程阶跃电压。 

7.一种用于验证非易失性存储装置的所选择的存储单元的编程的方法，所述方法包括： 

预充电位线； 

将第一验证电压施加到所选择的存储单元的字线，并执行用于改变所述位线的电压的读取评估操作；和 

使用第一感测电压和第二感测电压来感测所述读取评估操作的结果。 

8.如权利要求7所述的方法，进一步包括： 

将通过电压施加到除了所述所选择的存储单元的字线之外的剩余字线。 

9.如权利要求7所述的方法，进一步包括： 

针对作为使用所述第一感测电压的感测的结果、被感测为编程失败的存储单元，将编程电压的阶跃电压设置为第一阶跃电压。 

10.如权利要求7所述的方法，进一步包括： 

针对作为使用所述第一感测电压的感测的结果被感测为编程通过、并且作为使用所述第二感测电压的感测的结果被感测为编程失败的存储单元，将编程电压的阶跃电压设置为第二阶跃电压。 

11.如权利要求7所述的方法，进一步包括： 

针对作为使用所述第一感测电压的感测的结果、被感测为编程失败的存储单元，将编程电压的阶跃电压设置为第一阶跃电压，其中所述第一阶跃电压高于当前编程阶跃电压，和 

针对作为使用所述第一感测电压的感测的结果被感测为编程通过、并且作为使用所述第二感测电压的感测的结果被感测为编程失败的存储单元，将编程电压的阶跃电压设置为第二阶跃电压，其中所述第二阶跃电压低于当前编程阶跃电压。 

12.如权利要求7所述的方法，其中所述使用第一和第二感测电压来感测所述读取评估操作的结果的步骤包括： 

第一感测步骤，用于使用第一感测电压来感测所述读取评估操作的结果；和 

第二感测步骤，用于执行用于改变所述位线的电压的第二读取评估操作，并使用第二感测电压来感测所述第二读取评估操作的结果。 

13.一种用于验证非易失性存储装置的编程的方法，所述方法包括： 

预充电位线； 

将第一验证电压施加到所选择的存储单元的字线； 

执行用于改变所述位线的电压的第一读取评估操作； 

使用第一感测电压来第一次感测所述第一读取评估操作的结果； 

执行用于改变所述位线的电压的第二读取评估操作；和 

使用第一感测电压来第二次感测所述第二读取评估操作的结果。 

14.如权利要求13所述的方法，进一步包括： 

将通过电压施加到除了所述所选择的存储单元的字线之外的剩余字线。 

15.如权利要求13所述的方法，其中在所述第二读取评估操作中，将所述第一验证电压施加到所述所选择的存储单元的所述字线。 

16.如权利要求13所述的方法，进一步包括： 

针对在所述第一感测步骤中被感测为编程失败的存储单元，将编程电压的阶跃电压设置为第一阶跃电压。 

17.如权利要求13所述的方法，进一步包括： 

针对在所述第一感测步骤中被感测为编程通过、并且在所述第二感测步骤中被感测为编程失败的存储单元，将编程电压的阶跃电压设置为第二阶跃电压。 

18.如权利要求13所述的方法，进一步包括： 

针对在所述第一感测步骤中被感测为编程失败的存储单元，将编程电压的阶跃电压设置为第一阶跃电压，其中所述第一阶跃电压高于当前编程阶跃电压，和 

针对在所述第一感测步骤中被感测为编程通过并且在所述第二感测步骤中被感测为编程失败的存储单元，将编程电压的阶跃电压设置为第二阶跃电压，其中所述第二阶跃电压低于当前编程阶跃电压。 

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