KR101166097B1

KR101166097B1 - 반도체 메모리 장치

Info

Publication number: KR101166097B1
Application number: KR1020060035003A
Authority: KR
Inventors: 박성훈
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2006-04-18
Filing date: 2006-04-18
Publication date: 2012-07-23
Also published as: KR20070103199A

Abstract

본 발명은 페이지 버퍼에 안정적인 전류를 공급하는 반도체 메모리 장치에 관한 것으로, 데이터가 저장되며 비트라인에 연결된 메모리 셀 어레이, 상기 메모리 셀 어레이로부터 데이터를 독출하거나 상기 메모리 셀 어레이에 데이터를 프로그램하기 위한 페이지 버퍼 및 상기 페이지 버퍼의 센싱노드의 프리차지를 제어하기 위한 프리차지 제어부를 포함하는데, 상기 프리차지 제어부는 커런트 미러를 포함하고, 프리차지 제어부에 커런트 미러를 추가하여 상기 커런트 미러부를 구성하는 트랜지스터의 사이즈를 조절함으로써 프리차지 노드의 커런트를 레퍼런스 레벨로 일정하게 흐르도록 할 수 있고, 이로써 센싱노드에 피크전류의 발생을 방지할 수 있어 회로 동작의 신뢰성을 높일 수 있다.

낸드 플래시, 페이지 버퍼, 프리차지 신호

Description

반도체 메모리 장치{Semiconductor memory device}

도 1은 종래의 반도체 메모리 장치의 개략적인 블럭도이다.

도 2는 도 1의 반도체 메모리 장치를 상세히 도시한 회로도이다.

도 3은 본 발명의 반도체 메모리 장치를 상세히 도시한 회로도이다.

도 4는 도 3의 프리차지 제어부의 타이밍도이다.

<도면의 주요 부분에 대한 부호의 설명>

210 : 프리차지 제어부 220 : 페이지 버퍼

211 : 커런트 미러부

본 발명은 반도체 메모리 장치에 관한 것으로 특히, 플래시 메모리 소자의 페이지 버퍼에 관한 것이다.

반도체 메모리 장치는 휘발성 메모리(volatile memory)와 비휘발성 메모리(non-volatile memory)로 구분된다. 이 중 비휘발성 메모리 소자는 전원의 공급이 중단되더라도 데이터를 지속적으로 유지시킬 수 있는 메모리로서, 그 중에서도 플래시 메모리가 각광받고 있다. 플래시 메모리 소자는 노아(NOR)형과 낸드(NAND) 형으로 구분되는데, 낸드형의 경우 페이지 단위의 리드(read) 및 프로그램(program) 방식을 사용한다. 데이터의 리드(read) 동작은 한 개 페이지(page)의 데이터를 페이지 버퍼에 옮겨 놓고, 순서대로 데이터가 출력되도록 하여 리드 하게 된다.

도 1은 종래의 반도체 메모리 장치의 개략적인 블럭도이다. 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 복수의 페이지 버퍼들(PB1~PBn) 및 프리차지 제어부(120)를 포함한다.

도 2는 도 1의 반도체 메모리 장치를 상세히 도시한 회로도이다. 반도체 메모리 장치는 프리차지 제어부(110), 메모리 셀 어레이(120) 및 페이지 버퍼(PB1)를포함한다. 프리차지 제어부(110)는 노아 게이트(NG), 인버터(INV1), PMOS 트랜지스터(P1) 및 복수의 NMOS 트랜지스터들(N1, N2)을 포함한다. 페이지 버퍼(PB1)는 복수의 PMOS 트랜지스터들(P3~P5), 복수의 NMOS 트랜지스터들(N3~N18) 및 래치부(120, 130)를 포함하고, 비트라인(B1e, B1o)을 통해 메모리 셀 어레이(120)와 연결된다. 페이지 버퍼(PB1)의 센싱노드(SO)를 프리차지 하기 위해서, PMOS 트랜지스터(P2)는 로직 로우의 프리차지 제어신호(PRECHb)에 응답하여 턴 온 되어야 한다. 이때, 프리차지 제어신호(PRECHb)는 프리차지 제어부(110)에 의해 제어된다. 제 2 신호(G2)가 로직 하이 상태이면 PMOS 트랜지스터(P1)는 턴 오프 되고, NMOS 트랜지스터(N2)는 턴 온 된다. NMOS 트랜지스터(N1)는 기준전압(VREF)에 의해 턴 온 되어 있으므로, 프리차지 제어신호(PRECHb)는 로직 로우가 된다. 그러면 로직 로우 상태의 프리차지 제어신호(PRECHb)에 의해 PMOS 트랜지스터(P2)는 턴 온 되어 센싱노 드(SO)에는 전원전압(Vcc)이 인가되어 프리차지 된다. 이때, 모든 페이지 버퍼(PB1~PBn)의 센싱노드(SO)가 전원전압(Vcc)으로 프리차지 되면서 피크전류(peak current)가 발생하게 된다. 또한, 반도체 메모리 장치의 집적화가 높아짐에 따라 페이지 버퍼의 개수는 늘어가게 되므로 센싱노드에 흐르는 전류는 더욱 커지게 되어 동작 오류를 일으킬 수 있다.

따라서, 본 발명은 프리차지 제어부에 커런트 미러를 추가하고 상기 커런트 미러부를 구성하는 트랜지스터의 사이즈를 조절함으로써 프리차지 노드의 커런트를 레퍼런스 레벨로 일정하게 흐르도록 하는 페이지 버퍼를 제공하는 데 있다.

상기한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치는, 데이터가 저장되며 비트라인에 연결된 메모리 셀 어레이, 상기 메모리 셀 어레이로부터 데이터를 독출하거나 상기 메모리 셀 어레이에 데이터를 프로그램하기 위한 페이지 버퍼 및 상기 페이지 버퍼의 센싱노드의 프리차지를 제어하기 위한 프리차지 제어부를 포함하는데, 상기 프리차지 제어부는 커런트 미러를 포함하는 반도체 메모리 장치를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되 는 것이다.

도 3은 본 발명의 반도체 메모리 장치를 상세히 도시한 회로도이다. 프리차지 제어부(210)는 노아 게이트(ND), 인버터(IV), PMOS 트랜지스터(PT1), 커런트 미러부(211) 및 복수의 NMOS 트랜지스터들(NT3, NT4)을 포함한다. 노아 게이트(ND)는 프리차지 신호(PRECH)와 제어신호(CBSET)에 응답하여 제 1 신호(L1)를 출력한다. 인버터(IV)는 제 1 신호(L1)를 반전하여 제 2 신호(L2)를 출력한다. 제 2 신호(L2)는 PMOS 트랜지스터(PT1)와 커런트 미러부(211)로 인가된다. PMOS 트랜지스터(PT1)는 제 2 신호(L2)에 응답하여 전원전압(Vcc)을 노드(D1)로 전달하여 프리차지 제어신호(PRECHb)를 출력한다. 커런트 미러부(211)는 NMOS 트랜지스터들(NT1, NT2)로 구성되고, 제 2 신호(L2)에 의해 동시에 턴 온 또는 오프 된다. 제 1 NMOS 트랜지스터(NT1)의 드레인(drain)과 게이트(gate)를 연결하여 다이오드(diode)로 동작하게 되면 제 1 NMOS 트랜지스터(NT1)에 전달되는 전압(Iref)이 제 2 NMOS 트랜지스터(NT2)로도 전달된다. 이때, 프리차지 제어신호(PRECHb)는 제 1 NMOS 트랜지스터(NT1)와 제 2 NMOS 트랜지스터(NT2)의 사이즈의 비에 따라 조절할 수 있다. 상기와 같이 커런트 미러부(211)를 사용함으로써 제 2 NMOS 트랜지스터(NT2)에 흐르는 전류(Irefb)는 회로 구성이나 온도 등에 상관없이 제 1 NMOS 트랜지스터(NT1)에 전달되는 전압(Iref)에 의해 일정하게 결정될 수 있다.

페이지 버퍼(220)는 복수의 PMOS 트랜지스터들(PT3~PT5), 복수의 NMOS 트랜지스터들(NT5~NT20) 및 래치부(221, 222)를 포함한다. 전원전압(Vcc)과 센싱노드(SO) 사이에는 PMOS 트랜지스터(PT2)가 연결되며, PMOS 트랜지스터(PT2)는 프리 차지 제어신호(PRECHb)에 응답하여 턴 온 또는 오프 된다. 제 1 래치부(221)는 래치를 형성하는 인버터들(IV1, IV2)로 구성된다. 제 2 래치부(222)는 래치를 형성하는 인버터들(IV3, IV4)로 구성된다. 전원전압(Vcc)과 노드(D5) 사이에는 PMOS 트랜지스터(PT3)가 연결되며, PMOS 트랜지스터(PT3)는 제 1 차지신호(PBRST)에 응답하여 턴 온 또는 오프 된다. 노드(D5)와 접지전압(Vss) 사이에는 NMOS 트랜지스터들(NT5, NT6)이 직렬연결되고 각각 센싱노드(SO)의 전위와 제 1 래치 제어신호(READ_L)에 응답하여 턴 온 또는 오프 된다. PMOS 트랜지스터(PT4)는 데이터(QA)에 응답하여 전원전압(Vcc)과 감지신호(nWDO)를 연결한다. NMOS 트랜지스터(NT7)는 프로그램 신호(PRG)에 응답하여 턴 온 또는 오프 된다. 프로그램 신호(PRG)가 NMOS 트랜지스터(NT7)에 로직 하이로 인가되면 데이터(QA)는 센싱노드(SO)에 인가된다. NMOS 트랜지스터(NT8)는 독출신호(PBDO)에 응답하여 턴 온 또는 오프 되고 독출 시 데이터(QA)를 출력한다. PMOS 트랜지스터(PT5)는 제 2 차지신호(PBSET)에 응답하여 전원전압(Vcc)과 노드(D8)를 연결한다. NMOS 트랜지스터(NT16)는 페이지 덤프신호(PDUMP)에 응답하여 턴 온 또는 오프 된다. 페이지 덤프신호(PDUMP)가 로직 하이로 NMOS 트랜지스터(NT16)에 인가되어 턴 온 되면, 데이터(QB)가 센싱노드(SO)에 전달된다. NMOS 트랜지스터들(NT14, NT15)은 노드(D8)와 접지전압(Vss) 사이에서 직렬연결되고, 각각 제 2 래치 제어신호(READ_R)와 센싱노들(SO)의 전위에 응답하여 제어된다. NMOS 트랜지스터들(NT12, NT13)은 각각 제 1 입력신호(DI)와 제 2 입력신호(nDI)에 응답하여 턴 온 또는 오프 되어 데이터를 입력받아 제 2 래치부(222)에 래치한다. NMOS 트랜지스터들(NT9, NT10)은 열 선택 신호들(YA, YB)에 응답하여 턴 온 또는 오프 된다. NMOS 트랜지스터들(NT9, NT10)이 모두 턴 온 되면 노드(D7)의 전위는 데이터 라인(DL)으로 전달된다.

상기에서처럼 페이지 버퍼(220)는 데이터의 프로그램 또는 독출 시에 센싱노드(SO)를 통하여 데이터를 전달하게 된다. 이때, 프리차지 제어부(210)에 의해 일정한 프리차지 제어신호(PRECHb)를 출력함으로써 결함을 줄여 신뢰성이 높은 동작을 할 수 있게 된다. 따라서, 상기 프리차지 제어부(210)는 본 발명에서 제시한 페이지 버퍼 이외의 다른 구성의 페이지 버퍼에서도 사용할 수 있다.

도 4는 도 3의 프리차지 제어부의 타이밍도이다. T1 구간에서는, 제어신호(CBSET)와 프리차지 신호(PRECH)가 모두 로직 로우 상태일 때 노아 게이트(ND)는 로직 하이 상태의 제 1 신호(L1)를 출력한다. 인버터(IV)는 제 1 신호(L1)를 반전하여 로직 로우 상태의 제 2 신호(L2)를 출력한다. PMOS 트랜지스터(PT1)는 제 2 신호(L2)에 응답하여 턴 온 되고, 전원전압(Vcc)이 노드(D1)에 전달되어 프리차지 제어신호(PRECHb)는 전원전압(Vcc) 레벨 상태가 된다. T2 구간에서는, 프리차지 신호(PRECH)가 로직 하이 상태가 되어 노아 게이트(ND)는 로직 로우 상태의 제 1 신호(L1)를 출력한다. 인터버(IV)에 의해 제 2 신호(L2)는 로직 하이 상태가 되고, 제 1 라인(A)의 전위는 로직 하이 상태가 된다. 제 2 라인(B)도 동일한 노드로 연결되므로 로직 하이 상태가 된다. NMOS 트랜지스터들(NT1, NT2)은 노드(D2)의 전위에 따라 턴 온 되고, NMOS 트랜지스터(NT3)는 기준전압(VREF)에 응답하여 기준전압의 로직 레벨만큼 턴 온되어 노드(D1)에 인가된 프리차지 제어신호(PRECHb)의 로직 레벨은 기준전압(VREF)만큼 일정하게 낮아진다. 따라서, PMOS 트랜지스터(PT2)는 프리차지 제어신호(PRECHb)에 응답하여 턴 온 되고 센싱노드(SO)의 피크전류 발생을 방지하게 된다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 메모리 장치는 프리차지 제어부에 커런트 미러를 추가하여 상기 커런트 미러부를 구성하는 트랜지스터의 사이즈를 조절함으로써 프리차지 노드의 커런트를 레퍼런스 레벨로 일정하게 흐르도록 할 수 있고, 이로써 센싱노드에 피크전류의 발생을 방지할 수 있어 회로 동작의 신뢰성을 높일 수 있다.

Claims

데이터가 저장되며 비트라인에 연결된 메모리 셀 어레이;

상기 메모리 셀 어레이로부터 데이터를 독출하거나 상기 메모리 셀 어레이에 데이터를 프로그램하기 위한 페이지 버퍼; 및

상기 페이지 버퍼의 센싱노드의 프리차지를 제어하기 위한 프리차지 제어부를 포함하는데, 상기 프리차지 제어부는 커런트 미러를 포함하는 반도체 메모리 장치.
청구항 2은(는) 설정등록료 납부시 포기되었습니다.

제 1 항에 있어서, 상기 프리차지 제어부는,

프리차지 신호와 제어신호에 응답하여 제 1 신호를 출력하는 제어부;

상기 제어부의 출력에 따라 전원전압을 제 1 노드로 전달하는 PMOS 트랜지스터;

상기 제어부의 출력과 제 2 노드간에 접속되며 게이트가 상기 제어부의 출력에 연결되는 제 1 NMOS 트랜지스터;

상기 제 1 노드와 제 3 노드간에 접속되며 게이트가 상기 제어부의 출력에 연결되는 제 2 NMOS 트랜지스터;

상기 제 3 노드와 제 4 노드간에 접속되며 기준전압에 응답하여 동작하는 제 3 NMOS 트랜지스터; 및

상기 제 4 노드와 접지전압간에 접속되며 게이트가 상기 제 2 노드에 접속되 는 제 4 NMOS 트랜지스터를 포함하며, 상기 제 1 노드에서 프리차지 제어신호가 생성되는 반도체 메모리 장치.
청구항 3은(는) 설정등록료 납부시 포기되었습니다.

제 2 항에 있어서,

상기 제 1 및 제 2 NMOS 트랜지스터의 사이즈 비를 조절하여 상기 프리차지 제어신호의 레벨을 조절할 수 있는 반도체 메모리 장치.
청구항 4은(는) 설정등록료 납부시 포기되었습니다.

제 2 항에 있어서, 상기 제어부는,

상기 프리차지 신호와 상기 제어신호에 따라 동작하는 노아 게이트; 및

상기 노아 게이트의 출력을 반전시켜 상기 제 1 신호를 출력하기 위한 인버터를 포함하는 반도체 메모리 장치.