KR20110078729A - 반도체 메모리 장치 및 이의 프로그램 방법 - Google Patents

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Abstract

반도체 메모리 장치는 복수의 페이지들을 포함하는 메모리 셀 어레이와, 선택된 페이지의 메모리 셀들에 프로그램 전압, 서브 검증 전압 또는 목표 검증 전압을 공급하도록 구성된 로우 디코더와, 메모리 셀들에 저장될 데이터를 래치하거나, 데이터가 저장되는 메모리 셀들의 문턱전압들을 서브 검증 전압과 비교한 제1 데이터 및 목표 검증 전압과 비교한 제2 데이터를 래치하도록 구성된 페이지 버퍼들과, 제1 데이터에 응답하여, 메모리 셀들의 문턱전압들이 서브 검증 전압보다 모두 높은 경우 서브 패스 신호를 출력하도록 구성된 서브 패스 체크 회로와, 제2 데이터에 응답하여, 메모리 셀들의 문턱전압들이 목표 검증 전압보다 모두 높은 경우 메인 패스 신호를 출력하도록 구성된 메인 패스 체크 회로, 및 서브 패스 신호 및 메인 패스 신호에 응답하여, 서브 검증 전압 및 목표 검증 전압의 공급 여부를 제어하기 위한 제어 회로를 포함한다.
Figure P1020090135611
메모리, 프로그램, 검증

Description

반도체 메모리 장치 및 이의 프로그램 방법{Semiconductor memory apparatus and method of programming thereof}
본 발명은 반도체 메모리 장치 및 이의 프로그램 방법에 관한 것으로, 특히 불휘발성 메모리 장치에 적용할 수 있는 반도체 메모리 장치 및 이의 프로그램 방법에 관한 것이다.
반도체 메모리 장치의 하나인 불휘발성 메모리 장치는 전원 공급이 중단되어도 저장된 데이터가 지워지지 않는 특징을 갖는다. 불휘발성 메모리 장치에 포함된 메모리 셀들에는 프로그램 동작에 의해 데이터가 저장된다. 프로그램 동작에 의해 메모리 셀들의 문턱전압들이 변하는데, 메모리 셀들에 저장되는 데이터에 따라 메모리 셀들의 문턱전압들의 레벨이 결정된다. 최근 들어, 하나의 메모리 셀에 2비트 이상의 데이터를 저장하기 위한 프로그램 방법이 적용되고 있다.
하나의 메모리 셀에 2비트의 데이터를 저장하는 경우, 저장되는 데이터에 따라 프로그램 동작에 의해 문턱전압이 높아지는 레벨이 달라진다. 예를 들어, 11 데 이터가 입력되는 경우 메모리 셀의 문턱전압은 0V보다 낮은 소거 상태의 제1 레벨로 유지된다. 10 데이터가 입력되는 경우 메모리 셀의 문턱전압은 0V보다 높은 제2 레벨까지 높아진다. 00 데이터가 입력되는 경우 메모리 셀의 문턱전압은 제2 레벨보다 높은 제3 레벨까지 높아진다. 01 데이터가 입력되는 경우 메모리 셀의 문턱전압은 제2 레벨보다 높은 제3 레벨까지 높아진다.
한편, 메모리 셀들의 문턱전압들이 모두 정확하게 목표 레벨까지 높아지는 것이 아니라, 목표 레벨보다 더 높아질 수도 있다. 이 때문에, 동일한 데이터가 저장된 메모리 셀들이라 하더라도 메모리 셀들의 문턱전압들이 조금씩 달라져 일정 범위 내에 분포하게 된다.
각각의 레벨에서 메모리 셀들의 문턱전압들이 분포하는 범위가 넓어지면, 문턱전압들의 레벨을 구분할 수 없어진다. 이 경우, 메모리 셀들에 저장된 데이터를 정확하게 리드할 수 없다.
이러한 이유로, 메모리 셀들의 문턱전압들이 분포하는 범위를 좁히기 위하여 ISPP(Incremental Step Pulse Programming) 방식이 제안되었으며, 이러한 방식은 이미 공지된 기술이므로 구체적인 설명은 생략하기로 한다.
한편, 메모리 셀의 사이즈가 감소함에 따라 메모리 셀들간의 간섭 현상이 심화되어, ISPP 방식으로 메모리 셀들을 프로그램하더라도 메모리 셀들의 문턱전압들이 분포하는 범위를 좁히기 어려워졌다. 이 때문에, 메모리 셀들의 문턱전압 레벨들을 검출하기 위한 검증 동작에서 각각의 레벨마다 2개의 검증 전압을 이용하는 이중 검증 동작(double verify operation)이 제안되었다.
구체적으로 설명하면, 선택된 메모리 셀들의 문턱전압을 제1 레벨에서 제2 레벨까지 상승시키기 위하여 선택된 메모리 셀들을 프로그램한 후, 목표 검증 전압과 목표 검증 전압보다 낮은 임시 검증 전압을 이용하여 메모리 셀들의 문턱전압들을 2번 검출한다. 검출 결과에 따라, 선택된 메모리 셀들은 문턱전압이 임시 검증 전압보다 낮은 제1 메모리 셀들과, 문턱전압이 임시 검증 전압보다 높고 목표 검증 전압보다 낮은 제2 메모리 셀들과, 문턱전압이 목표 검증 전압보다 높은 제3 메모리 셀들로 구분할 수 있다. 문턱전압이 목표 검증 전압보다 낮은 제1 및 제2 메모리 셀들이 존재하면, 프로그램 동작에서 사용된 프로그램 전압보다 더 높은 프로그램 전압을 이용하여 제1 및 제2 메모리 셀들을 다시 프로그램 한다.
한편, 제1 및 제2 메모리 셀들을 다시 프로그램 할 때, 제1 메모리 셀들과 연결되는 비트라인들에는 0V를 인가하고, 제2 메모리 셀들과 연결된 메모리 셀들과 연결되는 비트라인들에는 0V보다 높고 전원전압(Vcc)보다 낮은 전압을 인가한다. 이로 인해, 제2 메모리 셀들의 문턱전압 상승폭이 감소되어, 제2 메모리 셀들의 문턱전압이 목표 검증 전압보다 크게 높아지는 것을 방지할 수 있다. 이로써, 선택된 메모리 셀들의 문턱전압들이 좁은 범위 내에 분포하도록 선택된 메모리 셀들을 프로그램 할 수 있다.
이중 검증 동작의 경우, 검증 동작을 실시할 때마다 2개의 검증 전압을 이용해야 하기 때문에, 이중 검증 동작을 적용하는 ISPP 방식으로 메모리 셀들을 프로그램하면 프로그램 시간이 길어진다.
본 발명의 실시예는 선택된 메모리 셀들의 프로그램 동작 후에 실시되는 검증 동작들의 실시 형태를 메모리 셀들의 문턱전압 레벨에 따라 변경함으로써 프로그램 시간을 줄일 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 복수의 페이지들을 포함하는 메모리 셀 어레이와, 선택된 페이지의 메모리 셀들에 프로그램 전압, 서브 검증 전압 또는 목표 검증 전압을 공급하도록 구성된 로우 디코더와, 메모리 셀들에 저장될 데이터를 래치하거나, 데이터가 저장되는 메모리 셀들의 문턱전압들을 서브 검증 전압과 비교한 제1 데이터 및 목표 검증 전압과 비교한 제2 데이터를 래치하도록 구성된 페이지 버퍼들과, 제1 데이터에 응답하여, 메모리 셀들의 문턱전압들이 서브 검증 전압보다 모두 높은 경우 서브 패스 신호를 출력하도록 구성된 서브 패스 체크 회로와, 제2 데이터에 응답하여, 메모리 셀들의 문턱전압들이 목표 검증 전압보다 모두 높은 경우 메인 패스 신호를 출력하도록 구성된 메인 패스 체크 회로, 및 서브 패스 신호 및 메인 패스 신호에 응답하여, 서브 검증 전압 및 목표 검증 전압의 공급 여부를 제어하기 위한 제어 회로를 포함한다.
서브 패스 체크 회로는, 페이지 버퍼들의 제1 데이터 및 제1 서브 체크 인에이블 신호에 응답하여 제1 패스 신호들을 출력하는 병렬 패스 체크 회로, 및 제1 패스 신호들 및 제2 서브 체크 인에이블 신호에 응답하여 서브 패스 신호를 출력하는 공통 패스 체크 회로를 포함한다.
병렬 패스 체크 회로는, 일단이 접지 단자에 연결되고 페이지 버퍼의 제1 데이터에 응답하여 동작하는 제1 스위칭 소자, 및 제1 스위칭 소자의 타단에 연결되고 제1 서브 체크 인에이블 신호에 응답하여 동작하는 제2 스위칭 소자를 포함한다. 제1 및 제2 스위칭 소자는 페이지 버퍼마다 구비되고, 제2 스위칭 소자들의 타단들이 서로 연결된다.
공통 패스 체크 회로는, 제2 서브 체크 인에이블 신호가 제1 입력 단자로 입력되고 병렬 패스 체크 회로의 출력 단자가 제2 입력 단자로 연결되는 제1 AND 게이트와, 병렬 패스 체크 회로의 출력 단자가 플로팅 상태일 때 제2 서브 체크 인에이블 신호에 응답하여 제2 입력 단자로 전원전압을 공급하는 제1 전압 공급 회로를 포함한다.
메인 패스 체크 회로는, 페이지 버퍼들의 제2 데이터 및 제1 메인 체크 인에이블 신호에 응답하여 제2 패스 신호들을 출력하는 병렬 패스 체크 회로, 및 제1 패스 신호들 및 제2 메인 체크 인에이블 신호에 응답하여 메인 패스 신호를 출력하는 공통 패스 체크 회로를 포함한다.
병렬 패스 체크 회로는, 일단이 접지 단자에 연결되고 페이지 버퍼의 제2 데이터에 응답하여 동작하는 제1 스위칭 소자, 및 제3 스위칭 소자의 타단에 연결되고 제1 메인 체크 인에이블 신호에 응답하여 동작하는 제4 스위칭 소자를 포함하며, 제3 및 제4 스위칭 소자는 페이지 버퍼마다 구비되고, 제4 스위칭 소자들의 타 단들이 서로 연결된다.
공통 패스 체크 회로는, 제2 메인 체크 인에이블 신호가 제1 입력 단자로 입력되고 병렬 패스 체크 회로의 출력 단자가 제2 입력 단자로 연결되는 제2 AND 게이트와, 병렬 패스 체크 회로의 출력 단자가 플로팅 상태일 때 제2 메인 체크 인에이블 신호에 응답하여 제2 입력 단자로 전원전압을 공급하는 제2 전압 공급 회로를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 프로그램 방법은 선택된 페이지에 포함된 메모리 셀들 중 선택된 메모리 셀들의 문턱전압들을 서브 검증 전압보다 높아질 때까지 제1 프로그램 동작 및 제1 검증 동작을 실시하는 단계, 및 선택된 메모리 셀들의 문턱전압들이 목표 검증 전압보다 높아질 때까지 제2 프로그램 동작 및 제2 검증 동작을 실시하는 단계를 포함하며, 선택된 메모리 셀들의 문턱전압들이 서브 검증 전압보다 모두 높아진 후에 제2 프로그램 동작 및 제2 검증 동작이 실시된다.
제2 프로그램 동작을 실시할 때, 선택된 메모리 셀들 중 문턱전압이 서브 검증 전압보다 높고 목표 검증 전압보다 낮은 메모리 셀들의 비트라인에는 0V보다 높고 프로그램 금지 전압보다 낮은 전압이 인가되고, 선택된 메모리 셀들 중 문턱전압이 목표 검증 전압보다 높은 메모리 셀들의 비트라인에는 프로그램 금지 전압을 인가한다.
선택된 메모리 셀들 중 문턱전압이 서브 검증 전압보다 낮은 메모리 셀이 존재하는 경우, 선택된 메모리 셀들의 문턱전압들이 모두 서브 검증 전압보다 높아질 때까지 선택된 메모리 셀들에 인가되는 프로그램 전압을 상승시키면서 제1 프로그램 동작 및 제1 검증 동작을 반복 실시한다.
선택된 메모리 셀들 중 문턱전압이 목표 검증 전압보다 낮은 메모리 셀이 존재하는 경우, 선택된 메모리 셀들의 문턱전압들이 모두 목표 검증 전압보다 높아질 때까지 선택된 메모리 셀들에 인가되는 프로그램 전압을 상승시키면서 제2 프로그램 동작 및 제2 검증 동작을 반복 실시한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 프로그램 방법은 선택된 페이지에 포함된 메모리 셀들 중 선택된 메모리 셀들의 문턱전압들을 상승시키기 위하여 제1 프로그램 동작을 실시하는 단계와, 선택된 메모리 셀들의 문턱전압들을 서브 검증 전압과 비교하기 위한 제1 검증 동작 및 문턱전압들을 목표 검증 전압과 비교하기 위한 제2 검증 동작을 실시하는 단계와, 선택된 메모리 셀들 중에서 문턱전압이 서브 검증 전압보다 낮은 메모리 셀이 존재하는 경우, 선택된 메모리 셀들의 문턱전압들을 상승시키기 위하여 제2 프로그램 동작, 제1 검증 동작 및 제2 검증 동작을 실시하는 단계, 및 선택된 메모리 셀들의 문턱전압들이 서브 검증 전압보다 모두 높아진 후, 문턱전압이 목표 검증 전압보다 낮은 메모리 셀이 존재하는 경우, 문턱전압이 목표 검증 전압보다 낮은 메모리 셀들의 문턱전압들을 상승시키기 위하여 제3 프로그램 동작 및 제2 검증 동작을 실시하는 단계를 포함한다.
제2 프로그램 동작을 실시할 때, 선택된 메모리 셀들 중 문턱전압이 서브 검증 전압보다 낮은 메모리 셀들의 비트라인에는 0V의 전압이 인가되고, 선택된 메모리 셀들 중 문턱전압이 서브 검증 전압보다 높고 목표 검증 전압보다 낮은 메모리 셀들의 비트라인에는 0V보다 높고 프로그램 금지 전압보다 낮은 전압이 인가되고, 선택된 메모리 셀들 중 문턱전압이 목표 검증 전압보다 높은 메모리 셀들의 비트라인에는 프로그램 금지 전압을 인가한다.
제3 프로그램 동작을 실시할 때, 선택된 메모리 셀들 중 문턱전압이 서브 검증 전압보다 높고 목표 검증 전압보다 낮은 메모리 셀들의 비트라인에는 0V보다 높고 프로그램 금지 전압보다 낮은 전압이 인가되고, 선택된 메모리 셀들 중 문턱전압이 목표 검증 전압보다 높은 메모리 셀들의 비트라인에는 프로그램 금지 전압을 인가한다.
선택된 메모리 셀들 중 문턱전압이 서브 검증 전압보다 낮은 메모리 셀이 존재하는 경우, 선택된 메모리 셀들에 인가되는 프로그램 전압을 상승시키면서 제2 프로그램 동작, 제1 검증 동작 및 제2 검증 동작을 반복 실시한다.
선택된 메모리 셀들의 문턱전압들이 서브 검증 전압보다 모두 높아진 후 선택된 메모리 셀들 중 문턱전압이 목표 검증 전압보다 낮은 메모리 셀이 존재하는 경우, 선택된 메모리 셀들의 문턱전압들이 모두 목표 검증 전압보다 높아질 때까지 선택된 메모리 셀들에 인가되는 프로그램 전압을 상승시키면서 제3 프로그램 동작 및 제2 검증 동작을 반복 실시한다.
본 발명의 실시예는 선택된 메모리 셀들의 프로그램 동작 후에 실시되는 검증 동작들의 실시 형태를 메모리 셀들의 문턱전압 레벨에 따라 변경함으로써 프로 그램 시간을 줄일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(110), 제어 회로(120), 전압 발생기(130), 로우 디코더(140), 페이지 버퍼 그룹(150) 및 체크 회로 그룹(160)을 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 셀 블록들(MB)을 포함한다. 각각의 메모리 셀 블록(MB)은 비트라인들에 연결된 스트링들(ST)을 포함한다. 즉, 스트링들(ST)은 비트라인들에 각각 연결되고, 공통 소스 라인(CSL)에 병렬로 연결된다. 보다 구체적으로 설명하면, 각각의 스트링(ST)은 비트라인에 연결되는 드레인 셀렉트 트랜지스터(미도시), 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(미도시)와, 드레인 셀렉트 트랜지스터 및 소스 셀렉트 트랜지스터 사이에 직렬로 연결된 메모리 셀들을 포함한다. 드레인 셀렉트 트랜지스터들의 게이트들이 연결되어 드레인 셀렉트 라인(DSL)이 되고, 소스 셀렉트 트랜지스터들의 게이트들이 연결되어 소스 셀렉트 라인(SSL)이 된다. 또한, 메모리 셀들의 콘트롤 게이트들이 연결되어 워드라인들(WL0, WLn)이 된다. 하나의 워드라인에 연결된 메모리 셀들을 페이지라 정의할 수 있다. 또한, 하나의 워드라인에 연결된 메모리 셀들 중 짝수 번째 메모리 셀들과 홀수 번째 메모리 셀들을 서로 다른 페이지로 구분할 수 있다.
제어 회로(120)는 명령 신호(CMD)에 응답하여 메모리 셀들의 동작을 결정하기 위한 프로그램 신호(PGM), 리드 신호(READ) 및 소거 신호(ERASE) 중 하나의 신호를 출력하고, 페이지 버퍼들(PB)이 제어 회로(120)에 의해 결정된 메모리 셀들의 동작에 상응하는 동작을 할 수 있도록 페이지 버퍼들의 제어 신호(PB SIGNALS)를 출력한다. 또한, 제어 회로(120)는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다.
전압 발생기(130)는 제어 회로(120)에 의해 결정된 메모리 셀들의 동작에 필요한 동작 전압들을 출력한다. 예를 들어, 프로그램 동작의 경우, 전압 발생기(130)는 프로그램 전압, 프로그램 패스 전압, 검증 전압들을 출력한다. 특히, 전압 발생기(130)는 이중 검증 동작을 위해 서브 검증 전압과 목표 검증 전압을 출력한다.
로우 디코더(140)는 전압 발생기(130)로부터 출력된 동작 전압들을, 제어 회로(130)의 로우 어드레스 신호(RADD)에 응답하여 선택된 메모리 셀 블록(MB)의 셀렉트 라인들(DSL, SSL) 및 워드라인들(WL0, WLn)로 전달한다.
페이지 버퍼 그룹(150)은 다수의 페이지 버퍼들(PB)을 포함한다. 페이지 버퍼들은 비트라인들(BL0 내지 BLs)에 각각 연결된다. 페이지 버퍼들(PB)은 선택된 메모리 셀 블록에서 선택된 페이지의 메모리 셀들에 저장될 데이터를 래치한다. 특히, 데이터를 저장하기 위하여 선택된 메모리 셀들의 프로그램 동작을 실시한 후, 각각의 페이지 버퍼는 메모리 셀의 문턱전압을 서브 검증 전압과 비교한 제1 데이터와, 메모리 셀의 문턱전압을 목표 검증 전압과 비교한 제2 데이터를 래치하도록 구성된다. 구체적인 동작은 후술하기로 한다.
체크 회로 그룹(160)은 페이지 버퍼들(PB)에 래치된 제1 데이터 또는 제2 데이터에 응답하여, 선택된 메모리 셀들의 전체 문턱전압들을 서브 검증 전압과 비교한 결과나, 선택된 메모리 셀들의 전체 문턱전압들을 목표 검증 전압과 비교한 결과를 패스/페일 신호(PF SIGNAL)로 출력한다.
페이지 버퍼(PB) 및 체크 회로 그룹(160)의 구체적인 회로 구성 및 동작을 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다.
도 2를 참조하면, 페이지 버퍼(PB)는 감지 노드(SO_net)에 연결된 다수의 래치 회로들(L1, L2, L3)과, 프리차지 인에이블 신호(PRECH_N)에 응답하여 감지 노드(SO_net)를 프리차지하는 프리차지 회로(P1), 센싱 신호(PBSENSE)에 응답하여 비트라인(BL0)과 감지 노드(SO_net)를 연결시키는 연결 회로(N5), 감지 노드(SO_net)의 전위에 따라 래치 회로들(L1, L2, L3)에 래치된 데이터를 변경하기 위한 센싱 회로(N16)를 포함한다.
제1 래치 회로(L1)는 제1 래치(LAT1), 전달 회로(N6), 셋팅 회로(N8), 리셋 회로(N7)를 포함한다. 제1 래치(L1)는 데이터를 래치하기 위하여 제1 및 제2 인버터(IN1, IN2)로 구현된다. 전달 회로(N6)는 제1 래치(LAT1)의 입력 노드와 감지 노드(SO_net) 사이에 접속되고 전송 신호(TRANC)에 응답하여 동작한다. 셋팅 회로(N8)는 제1 래치(LAT1)의 입력 노드와 센싱 회로(N16) 사이에 접속되고 셋팅 신호(CSET)에 응답하여 동작한다. 리셋 회로(N7)는 제1 래치(LAT1)의 출력 노드와 센싱 회로(N16) 사이에 접속되고 리셋 신호(CRST)에 응답하여 동작한다.
제2 및 제3 래치 회로들(L2, L3)도 제1 래치 회로(L1)와 동일한 구성 요소로 이루어질 수 있다. 다만, 제3 래치 회로(L3)에는 제3 래치(LAT3)의 출력 노드와 감지 노드(SO_net) 사이에 접속되고 또 다른 전송 신호(TRAN_N)에 응답하여 동작하는 전달 회로(N12)를 더 포함할 수 있다. 전달 회로(N12)는 다른 래치 회로의 래치에 저장된 데이터를 래치(LAT3)로 저장하는 경우나, 래치(LAT3)에 저장된 데이터를 다른 래치 회로의 래치로 전달하는 경우 사용될 수 있다.
한편, 프로그램 동작 후 서브 검증 전압과 목표 검정 전압을 각각 이용하여 실시되는 이중 검증 동작에서, 검증 결과들에 대응하는 제1 및 제2 데이터가 제2 및 제3 래치 회로들(L2, L3)의 래치들(LAT2, LAT3)에 각각 저장될 수 있다. 또한, 제1 래치 회로(L1)는 메모리 셀에 저장될 데이터를 래치하기 위해 사용될 수 있다.
체크 회로 그룹(160)은 서브 패스 체크 회로(162)와 메인 패스 체크 회로(164)를 포함한다.
서브 패스 체크 회로(162)는 병렬 패스 체크 회로(162S)와 공통 패스 체크 회로(162M)를 포함한다. 병렬 패스 체크 회로(162S)는 페이지 버퍼들(PB)마다 구비되는 체크 회로들(162S0 내지 162Ss)을 포함한다. 각각의 체크 회로(162S0)는 페이지 버퍼(PB)의 제2 래치 회로(L2)에 포함된 래치(LAT2)의 출력 노드(A_net)로 출력되는 제1 데이터와 제1 서브 체크 인에이블 신호에 응답하여 제1 패스 신호를 출력한다. 구체적으로, 각각의 체크 회로(162S0)는 일단이 접지 단자에 연결되고 페이지 버퍼의 래치(LAT2)에 래치된 제1 데이터에 응답하여 동작하는 제1 스위칭 소자(N1)와, 제1 스위칭 소자(N1)의 타단에 연결되고 제1 서브 체크 인에이블 신호에 응답하여 동작하는 제2 스위칭 소자(N2)를 포함한다. 체크 회로들(162S0 내지 162Ss)의 제2 스위칭 소자(N2)의 타단은 병렬 패스 체크 회로(162S)의 출력 단자에 공통으로 연결된다.
여기서, 제1 서브 체크 인에이블 신호는 감지 노드(SO_net)의 전위에 따라 활성화된다. 감지 노드(SO_net)의 전위는 프리차지 신호(PRECH_N)에 따라 결정되므로, 프리차지 신호(PRECH_N)가 활성화될 때 제1 서브 체크 인에이블 신호가 활성화된다. 따라서, 프리차지 신호(PRECH_N)가 제1 서브 체크 인에이블 신호에 대응될 수 있다.
병렬 패스 체크 회로(162S)는 제1 서브 체크 인에이블 신호(SO_net)가 하이레벨로 인가되고, 선택된 메모리 셀들 중 어느 하나의 메모리 셀의 문턱전압이 모두 서브 검증 전압보다 낮은 경우에 제1 데이터(A_net)가 하이 레벨로 인가되면 출력 단자로 로우 레벨의 제1 패스 신호를 출력한다. 그리고, 선택된 메모리 셀의 문 턱전압들이 모두 서브 검증 전압보다 높은 경우에 제1 데이터(A_net)가 모두 로우 레벨로 인가되어 출력 단자가 플로팅 상태가 된다. 즉, 제1 패스 신호가 출력되지 않는다.
공통 패스 체크 회로(162M)는 제2 서브 체크 인에이블 신호(CHECK1)가 제1 입력 단자로 입력되고 병렬 패스 체크 회로(162S)의 출력 단자가 제2 입력 단자로 연결되는 AND 게이트(AND1)와, 병렬 패스 체크 회로(162S)의 출력 단자가 플로팅 상태일 때 제2 서브 체크 인에이블 신호(CHECK1)에 응답하여 제2 입력 단자로 전원전압을 공급하는 전압 공급 회로(IN7, P2)를 포함한다.
공통 패스 체크 회로(162M)는 제1 패스 신호가 출력되지 않으면, 즉 선택된 메모리 셀들의 문턱전압들이 모두 서브 검증 전압보다 높아지면, 서브 패스 신호(SP SIGNAL)를 출력한다. 서브 패스 신호(SP SIGNAL)는 하이 상태로 활성화되어 출력된다.
메인 패스 체크 회로(164)는 서브 패스 체크 회로(162)와 동일한 구성으로 이루어진다. 다만, 병렬 패스 체크 회로(164S)가 제3 래치 회로(L3)의 래치(LAT3)에 저장된 제2 데이터와, 별도로 인가되는 제1 메인 체크 인에이블 신호(Verify_check)에 응답하여 동작한다. 또한, 공통 패스 체크 회로(164M)는 메인 검증 전압을 이용한 검증 동작 이후에 활성화되는 제2 메인 체크 인에이블 신호에 응답하여 동작한다.
이러한 메인 패스 체크 회로(164)는 선택된 메모리 셀들의 문턱전압들이 모두 목표 검증 전압보다 높아진 경우 메인 패스 신호(MP SIGNAL)를 하이 레벨로 활 성화시킨다.
서브 패스 신호(SP SIGNAL)나 메인 패스 신호(MP SIGNAL)는 OR 게이트(OR1)와 같은 출력 버퍼를 통해 제어 회로로 입력된다. 하지만, 서브 패스 신호(SP SIGNAL)나 메인 패스 신호(MP SIGNAL)가 제어 회로로 직접 입력될 수도 있다. 제어 회로는 서브 패스 신호(SP SIGNAL)나 메인 패스 신호(MP SIGNAL)에 따라 서브 검증 전압(PV1')을 이용한 검증 동작이나 목표 검증 전압(PV1)을 이용한 검증 동작의 실시 여부를 제어한다.
이하, 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 설명하기 위한 도면이다.
도 3을 참조하면, 문턱전압이 제1 레벨(A)에 분포하는 메모리 셀들을 제2 레벨(B)까지 상승시키고자 하는 경우, 메모리 셀들의 워드라인에 프로그램 전압을 인가한다. 이어서, 서브 검증 전압(PV1')을 워드라인에 인가하여 메모리 셀들의 문턱전압 레벨을 검출한다. 그리고, 목표 검증 전압(PV1)을 워드라인에 인가하여 메모리 셀들의 문턱전압 레벨을 검출한다. 이후, 문턱전압이 서브 검증 전압(PV1')보다 낮은 메모리 셀들의 비트라인에는 0V의 전압을 인가하고, 문턱전압이 서브 검증 전압(PV1')보다 높고 목표 검증 전압(PV1)보다 낮은 메모리 셀들의 비트라인에는 0V보다 높고 프로그램 금지 전압(예, Vcc)보다 낮은 전압을 인가하고, 문턱전압이 목표 검증 전압(PV1)보다 높은 메모리 셀들의 비트라인에는 프로그램 금지 전압을 인가하여 프로그램 동작을 다시 실시한다. 이때, 프로그램 전압을 상승시키면서 프로 그램 동작을 다시 실시한다. 즉, 프로그램 동작을 실시할 때마다 프로그램 전압을 상승시킨다. 이후, 다시 서브 검증 전압(PV1')과 목표 검증 전압(PV1)을 이용한 제1 및 제2 검증 동작을 각각 실시한다.
이때, 메모리 셀들의 문턱전압들에 따라서 제1 검증 동작과 제2 검증 동작의 실시 여부를 변경한다. 보다 구체적으로 설명하면 다음과 같다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 설명하기 위한 흐름도이다.
도 2 및 도 4를 참조하면, 선택된 메모리 셀들의 워드라인에 프로그램 전압을 인가하여 프로그램 동작(S410)을 실시한다. 프로그램 동작을 위해, 제1 래치 회로(L1)에는 메모리 셀에 저장될 데이터가 저장되고, 제2 및 제3 래치 회로들(L2, L3)은 초기화된다. 예를 들어, 프리차지 회로(P1)에 의해 감지 노드(SO_net)가 프리차지되어 센싱 회로(N16)가 턴온되고, 셋팅 회로들(N11, N15)가 턴온되어 접지 전압이 래치들(LAT2, LAT3)의 입력 노드로 전달된다. 이로 인해, 래치들(LAT2, LAT3)은 출력 노드(A_net, B_net)로 하이 레벨의 전압을 출력한다. 이어서, 제1 래치 회로(L1)의 래치(LAT1)에 저장된 데이터에 따라 프로그램될 메모리 셀들의 비트라인(BL0)에는 접지 전압이 인가된다. 이어서, 선택된 메모리 셀들의 워드라인으로 프로그램 전압이 인가되고, 나머지 워드라인들에는 프로그램 패스 전압이 인가된다.
프로그램 동작을 실시한 후, 선택된 워드라인에 서브 검증 전압(PV1')을 인가하여 제1 검증 동작(S412)을 실시한다. 선택된 메모리 셀들의 문턱전압이 서브 검증 전압보다 낮으면 비트라인(BL0)의 전압이 낮아지고, 이에 따라 연결 회로(N5)가 턴온되면서 감지 노드(SO_net)의 전압도 낮아진다. 감지 노드(SO_net)의 전압에 의해 센싱 회로(N16)가 오프되기 때문에, 리셋 회로(N10)가 턴온되더라도 제2 래치 회로(L2)의 래치(LAT2)에 저장된 데이터는 변하지 않는다.
한편, 선택된 메모리 셀들의 문턱전압이 서브 검증 전압보다 높아지면 비트라인(BL0)의 전압이 높은 레벨을 유지하고, 이에 따라 연결 회로(N5)가 턴온되면서 감지 노드(SO_net)의 전압도 높은 레벨을 유지한다. 감지 노드(SO_net)의 전압에 의해 센싱 회로(N16)가 턴온되고 리셋 신호(MRST)에 의해 리셋 회로(N10)가 턴온되면, 제2 래치 회로(L2)의 래치(LAT2)에 저장된 데이터가 변한다. 즉, 래치(LAT2)의 출력 노드로 로우 레벨의 신호가 출력된다.
이어서, 선택된 메모리 셀들의 문턱전압들이 모두 서브 검증 전압(PV1')보다 높아졌는지를 검출하기 위한 제1 검증 동작의 패스/페일 여부를 체크하기 위한 동작(S414)을 실시한다.
체크 결과(S416)에 따라, 선택된 메모리 셀들 중 문턱전압이 서브 검증 전압(PV1')보다 낮은 메모리 셀이 하나라도 존재하면, 체크 회로들(162S0 내지 162Ss) 중 하나의 체크 회로가 동작한다. 이로 인해, 공통 패스 체크 회로(162M)의 AND 게이트(AND1)의 제2 입력단자에 접지 전압이 인가되고, 공통 패스 체크 회로(162M)는 검증 실패를 알리는 로우 레벨의 서브 패스 신호(SP SIGNAL)를 출력한다. 그리고, 목표 검증 전압(PV1)을 이용한 제2 검증 동작은 실시하지 않는다.
로우 레벨의 서브 패스 신호(SP SIGNAL)에 응답하여, 프로그램 동작이 실시 된 횟수가 허용된 최고 횟수에 해당하는지 판단한다(S418). 프로그램 동작이 실시된 횟수가 허용된 최고 횟수에 해당되는 경우, 더 이상 프로그램 동작을 실시하지 않고 페일 처리(S434)한다. 프로그램 동작이 실시된 횟수가 허용된 최고 횟수보다 적은 경우, 제어 회로는 프로그램 전압의 레벨을 상승시키고(S420), 비트라인들의 전압을 다시 설정한다(S421). 예를 들어, 선택된 메모리 셀들 중 문턱전압이 서브 검증 전압(PV1')보다 낮은 메모리 셀들의 비트라인에는 0V의 전압을 인가하고, 서브 검증 전압(PV1')보다 높은 메모리 셀들의 비트라인에는 0V보다 높고 프로그램 금지 전압(예, Vcc)보다 낮은 레벨의 전압을 인가한다. 그리고, 프로그램 동작(S410)을 다시 실시한다.
선택된 메모리 셀들의 문턱전압들이 모두 서브 검증 전압(PV1')보다 높아진 경우, 하이 레벨의 서브 패스 신호(SP SIGNAL)가 출력되고 서브 검증 전압(PV1')을 이용한 제1 검증 동작은 더 이상 실시되지 않는다.
그리고, 목표 검증 전압(PV1)을 이용한 제2 검증 동작(S422)을 실시한다. 제1 검증 동작에서와 마찬가지로, 메모리 셀의 문턱전압이 목표 검증 전압(PV1)보다 높고 낮음에 따라 제3 래치 회로(L3)의 래치(LAT3)에 저장된 데이터가 변경된다.
이어서, 선택된 메모리 셀들의 문턱전압들이 모두 목표 검증 전압(PV1)보다 높아졌는지를 검출한다. 즉, 제2 검증 동작의 패스/페일 여부를 체크하기 위한 동작을 실시한다(S424).
체크 결과(S424)에 따라, 앞선 단계(S414, S416)에서와 동일하게, 선택된 메모리 셀들 중 문턱전압이 목표 검증 전압(PV1)보다 낮은 메모리 셀이 하나라도 존 재하면, 메인 패스 체크 회로(164)의 체크 회로들(164S0 내지 164Ss) 중 하나의 체크 회로가 동작한다. 이로 인해, 공통 패스 체크 회로(162M)는 검증 실패를 알리는 로우 레벨의 메인 패스 신호(MP SIGNAL)를 출력한다.
로우 레벨의 메인 패스 신호(MP SIGNAL)에 응답하여, 단계들(S418, S420, S421)과 프로그램 동작 횟수를 체크하는 단계(S428), 프로그램 전압을 상승시키는 단계(S430) 및 비트라인 전압을 설정하는 단계(S431)를 진행한다. 다만, 단계(S431)에서는 선택된 메모리 셀들 중 문턱전압이 서브 검증 전압(PV1')보다 낮은 메모리 셀들의 비트라인에는 0V의 전압을 인가하고, 문턱전압이 서브 검증 전압(PV1')보다 높고 목표 검증 전압(PV1)보다 낮은 메모리 셀들의 비트라인에는 0V보다 높고 프로그램 금지 전압(예, Vcc)보다 낮은 레벨의 전압을 인가하고, 문턱전압이 목표 검증 전압(PV1)보다 높은 메모리 셀들의 비트라인에는 프로그램 금지 전압을 인가한다. 그리고, 프로그램 동작(S432)을 다시 실시한다.
하이 레벨의 메인 패스 신호(MP SIGNAL)가 출력되면, 선택된 메모리 셀들의 문턱전압들이 모두 목표 검증 전압(PV1)보다 높아진 것이므로, 전체적인 프로그램 동작을 종료한다.
상기에서 서술한 반도체 메모리 장치의 프로그램 방법에 의하면, 프로그램 동작을 실시한 후 진행되는 이중 검증 동작에서 서브 검증 전압(PV1')을 이용한 검증 동작과 목표 검증 전압(PV1)을 이용한 검증 동작 중 하나의 검증 동작만이 실시된다. 따라서, 검증 동작의 횟수를 줄여 데이터를 저장하기 위한 전체적인 프로그램 동작의 시간을 줄일 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 설명하기 위한 흐름도이다.
도 2 및 도 5를 참조하면, 선택된 메모리 셀들의 워드라인에 프로그램 전압을 인가하여 프로그램 동작(S510)을 실시한다. 프로그램 동작을 위해, 제1 래치 회로(L1)에는 메모리 셀에 저장될 데이터가 저장되고, 제2 및 제3 래치 회로들(L2, L3)은 초기화된다. 이는 도 4에서 설명한 동작과 동일하므로 구체적인 설명은 생략하기로 한다.
이어서, 서브 검증 전압(PV1')을 이용한 제1 검증 동작(S512)을 실시한 후, 제1 검증 동작의 패스/페일 여부를 체크하기 위한 동작(S514)을 실시한다. 제1 검증 동작(S512)과 패스/페일 체크를 위한 동작(S514)은 도 4에서 설명한 동작들(S412, S414)과 동일하게 진행된다.
이어서, 목표 검증 전압(PV1)을 이용한 제2 검증 동작(S516)과, 제2 검증 동작의 패스/페일 여부를 체크하기 위한 동작(S518)을 실시한다. 제2 검증 동작(S516)과 페스/페일 체크를 위한 동작(S518)은 도 4에서 설명한 동작들(S422, S424)과 동일하게 진행된다.
선택된 메모리 셀들 중 문턱전압이 목표 검증 전압(PV1)보다 낮은 메모리 셀이 검출된 경우, 프로그램 동작이 실시된 횟수가 허용된 최고 횟수에 해당하는지 판단한다(S522). 프로그램 동작이 실시된 횟수가 허용된 최고 횟수에 해당되는 경우, 더 이상 프로그램 동작을 실시하지 않고 페일 처리(S532)한다.
프로그램 동작이 실시된 횟수가 허용된 최고 횟수보다 적은 경우, 선택된 메 모리 셀들의 문턱전압들이 모두 서브 검증 전압(PV1')보다 높아졌는지를 검출하기 위한 동작(S524)을 실시한다.
선택된 메모리 셀들 중 문턱전압이 서브 검증 전압(PV1')보다 낮은 메모리 셀이 검출된 경우, 제어 회로는 프로그램 전압의 레벨을 상승시키고(S526), 비트라인들의 전압을 다시 설정한다(S527). 예를 들어, 선택된 메모리 셀들 중 문턱전압이 서브 검증 전압(PV1')보다 낮은 메모리 셀들의 비트라인에는 0V의 전압을 인가하고, 문턱전압이 서브 검증 전압(PV1')보다 높고 목표 검증 전압(PV1)보다 낮은 메모리 셀들의 비트라인에는 0V보다 높고 프로그램 금지 전압(예, Vcc)보다 낮은 레벨의 전압을 인가하고, 문턱전압이 목표 검증 전압(PV1)보다 높은 메모리 셀들의 비트라인에는 프로그램 금지 전압(Vcc)을 인가한다. 그리고, 프로그램 동작(S510)과 나머지 동작들(S512, S514, S516, S518)을 다시 실시한다.
선택된 메모리 셀들의 문턱전압들이 모두 서브 검증 전압(PV1')보다 높아진 경우, 제어 회로는 프로그램 전압의 레벨을 상승시키고(S528), 비트라인들의 전압을 다시 설정한다(S529). 예를 들어, 선택된 메모리 셀들 중 문턱전압이 서브 검증 전압(PV1')보다 낮은 메모리 셀들의 비트라인에는 0V의 전압을 인가하고, 서브 검증 전압(PV1')보다 높은 메모리 셀들의 비트라인에는 0V보다 높고 프로그램 금지 전압(예, Vcc)보다 낮은 레벨의 전압을 인가한다. 그리고, 프로그램 동작(S530)을 다시 실시한다. 그리고, 제1 검증 동작과 제1 검증 동작의 페스/페일 여부를 체크하는 동작은 더 이상 실시하지 않고, 제2 검증 동작(S516) 및 제2 검증 동작의 패스/페일을 체크하는 동작(S518)만을 실시한다.
상기의 동작들은 선택된 메모리 셀들의 문턱전압들이 목표 검증 전압(PV1)보다 모두 높아지면 종료된다.
상기에서 서술한 반도체 메모리 장치의 프로그램 방법에 의하면, 프로그램 동작을 실시한 후 진행되는 이중 검증 동작에서 서브 검증 전압(PV1')을 이용한 제1 검증 동작이 불필요해지는 경우에 목표 검증 전압(PV1)을 이용한 제2 검증 동작만이 실시된다. 따라서, 검증 동작의 횟수를 줄여 데이터를 저장하기 위한 전체적인 프로그램 동작의 시간을 줄이면서 문턱전압들이 상승되는 레벨을 보다 정밀하게 제어할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 설명하기 위한 흐름도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 설명하기 위한 흐름도이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 메모리 셀 어레이 MB : 메모리 셀 블록
ST : 스트링 120 : 제어 회로
130 : 전압 발생기 140 : 로우 디코더
150 : 페이지 버퍼 그룹 PB : 페이지 버퍼
160 : 체크 회로 그룹 162 : 서브 패스 체크 회로
164 : 메인 패스 체크 회로 162M, 164M : 공통 패스 체크 회로
162S, 164S : 병렬 패스 체크 회로
162S0, 162S1, 162Ss, 164S0, 164S1, 164Ss : 체크 회로

Claims (16)

  1. 복수의 페이지들을 포함하는 메모리 셀 어레이;
    선택된 페이지의 메모리 셀들에 프로그램 전압, 서브 검증 전압 또는 목표 검증 전압을 공급하도록 구성된 로우 디코더;
    상기 메모리 셀들에 저장될 데이터를 래치하거나, 상기 데이터가 저장되는 메모리 셀들의 문턱전압들을 상기 서브 검증 전압과 비교한 제1 데이터 및 상기 목표 검증 전압과 비교한 제2 데이터를 래치하도록 구성된 페이지 버퍼들;
    상기 제1 데이터에 응답하여, 상기 메모리 셀들의 문턱전압들이 상기 서브 검증 전압보다 모두 높은 경우 서브 패스 신호를 출력하도록 구성된 서브 패스 체크 회로;
    상기 제2 데이터에 응답하여, 상기 메모리 셀들의 문턱전압들이 상기 목표 검증 전압보다 모두 높은 경우 메인 패스 신호를 출력하도록 구성된 메인 패스 체크 회로; 및
    상기 서브 패스 신호 및 상기 메인 패스 신호에 응답하여, 상기 서브 검증 전압 및 상기 목표 검증 전압의 공급 여부를 제어하기 위한 제어 회로를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 서브 패스 체크 회로는,
    상기 페이지 버퍼들의 상기 제1 데이터 및 제1 서브 체크 인에이블 신호에 응답하여 제1 패스 신호들을 출력하는 병렬 패스 체크 회로; 및
    상기 제1 패스 신호들 및 제2 서브 체크 인에이블 신호에 응답하여 상기 서브 패스 신호를 출력하는 공통 패스 체크 회로를 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 병렬 패스 체크 회로는,
    일단이 접지 단자에 연결되고 상기 페이지 버퍼의 상기 제1 데이터에 응답하여 동작하는 제1 스위칭 소자; 및
    상기 제1 스위칭 소자의 타단에 연결되고 상기 제1 서브 체크 인에이블 신호에 응답하여 동작하는 제2 스위칭 소자를 포함하며,
    상기 제1 및 제2 스위칭 소자는 상기 페이지 버퍼마다 구비되고, 상기 제2 스위칭 소자들의 타단들이 서로 연결되는 반도체 메모리 장치.
  4. 제 2 항에 있어서, 상기 공통 패스 체크 회로는,
    상기 제2 서브 체크 인에이블 신호가 제1 입력 단자로 입력되고 상기 병렬 패스 체크 회로의 출력 단자가 제2 입력 단자로 연결되는 제1 AND 게이트;
    상기 병렬 패스 체크 회로의 출력 단자가 플로팅 상태일 때 상기 제2 서브 체크 인에이블 신호에 응답하여 상기 제2 입력 단자로 전원전압을 공급하는 제1 전 압 공급 회로를 포함하는 반도체 메모리 장치.
  5. 제 1 항에 있어서, 상기 메인 패스 체크 회로는,
    상기 페이지 버퍼들의 상기 제2 데이터 및 제1 메인 체크 인에이블 신호에 응답하여 제2 패스 신호들을 출력하는 병렬 패스 체크 회로; 및
    상기 제1 패스 신호들 및 제2 메인 체크 인에이블 신호에 응답하여 상기 메인 패스 신호를 출력하는 공통 패스 체크 회로를 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 병렬 패스 체크 회로는,
    일단이 접지 단자에 연결되고 상기 페이지 버퍼의 상기 제2 데이터에 응답하여 동작하는 제1 스위칭 소자; 및
    상기 제3 스위칭 소자의 타단에 연결되고 상기 제1 메인 체크 인에이블 신호에 응답하여 동작하는 제4 스위칭 소자를 포함하며,
    상기 제3 및 제4 스위칭 소자는 상기 페이지 버퍼마다 구비되고, 상기 제4 스위칭 소자들의 타단들이 서로 연결되는 반도체 메모리 장치.
  7. 제 5 항에 있어서, 상기 공통 패스 체크 회로는,
    상기 제2 메인 체크 인에이블 신호가 제1 입력 단자로 입력되고 상기 병렬 패스 체크 회로의 출력 단자가 제2 입력 단자로 연결되는 제2 AND 게이트;
    상기 병렬 패스 체크 회로의 출력 단자가 플로팅 상태일 때 상기 제2 메인 체크 인에이블 신호에 응답하여 상기 제2 입력 단자로 전원전압을 공급하는 제2 전압 공급 회로를 포함하는 반도체 메모리 장치.
  8. 선택된 페이지에 포함된 메모리 셀들 중 선택된 메모리 셀들의 문턱전압들을 서브 검증 전압보다 높아질 때까지 제1 프로그램 동작 및 제1 검증 동작을 실시하는 단계; 및
    상기 선택된 메모리 셀들의 문턱전압들이 목표 검증 전압보다 높아질 때까지 제2 프로그램 동작 및 제2 검증 동작을 실시하는 단계를 포함하며,
    상기 선택된 메모리 셀들의 문턱전압들이 상기 서브 검증 전압보다 모두 높아진 후에 상기 제2 프로그램 동작 및 상기 제2 검증 동작이 실시되는 반도체 메모리 장치의 프로그램 방법.
  9. 제 8 항에 있어서, 상기 제2 프로그램 동작을 실시할 때,
    상기 선택된 메모리 셀들 중 문턱전압이 상기 서브 검증 전압보다 높고 상기 목표 검증 전압보다 낮은 메모리 셀들의 비트라인에는 0V보다 높고 프로그램 금지 전압보다 낮은 전압이 인가되고,
    상기 선택된 메모리 셀들 중 문턱전압이 상기 목표 검증 전압보다 높은 메모리 셀들의 비트라인에는 상기 프로그램 금지 전압을 인가하는 반도체 메모리 장치의 프로그램 방법.
  10. 제 8 항에 있어서,
    상기 선택된 메모리 셀들 중 문턱전압이 상기 서브 검증 전압보다 낮은 메모리 셀이 존재하는 경우, 상기 선택된 메모리 셀들의 문턱전압들이 모두 상기 서브 검증 전압보다 높아질 때까지 상기 선택된 메모리 셀들에 인가되는 프로그램 전압을 상승시키면서 상기 제1 프로그램 동작 및 제1 검증 동작을 반복 실시하는 반도체 메모리 장치의 프로그램 방법.
  11. 제 8 항에 있어서,
    상기 선택된 메모리 셀들 중 문턱전압이 상기 목표 검증 전압보다 낮은 메모리 셀이 존재하는 경우, 상기 선택된 메모리 셀들의 문턱전압들이 모두 상기 목표 검증 전압보다 높아질 때까지 상기 선택된 메모리 셀들에 인가되는 프로그램 전압을 상승시키면서 상기 제2 프로그램 동작 및 제2 검증 동작을 반복 실시하는 반도체 메모리 장치의 프로그램 방법.
  12. 선택된 페이지에 포함된 메모리 셀들 중 선택된 메모리 셀들의 문턱전압들을 상승시키기 위하여 제1 프로그램 동작을 실시하는 단계;
    상기 선택된 메모리 셀들의 문턱전압들을 서브 검증 전압과 비교하기 위한 제1 검증 동작 및 상기 문턱전압들을 목표 검증 전압과 비교하기 위한 제2 검증 동작을 실시하는 단계; 및
    상기 선택된 메모리 셀들 중에서 문턱전압이 상기 서브 검증 전압보다 낮은 메모리 셀이 존재하는 경우, 상기 선택된 메모리 셀들의 문턱전압들을 상승시키기 위하여 제2 프로그램 동작, 상기 제1 검증 동작 및 상기 제2 검증 동작을 실시하는 단계;
    상기 선택된 메모리 셀들의 문턱전압들이 상기 서브 검증 전압보다 모두 높아진 후, 문턱전압이 상기 목표 검증 전압보다 낮은 메모리 셀이 존재하는 경우, 상기 문턱전압이 상기 목표 검증 전압보다 낮은 메모리 셀들의 문턱전압들을 상승시키기 위하여 제3 프로그램 동작 및 상기 제2 검증 동작을 실시하는 단계를 포함하는 반도체 메모리 장치의 프로그램 방법.
  13. 제 12 항에 있어서, 상기 제2 프로그램 동작을 실시할 때,
    상기 선택된 메모리 셀들 중 문턱전압이 상기 서브 검증 전압보다 낮은 메모 리 셀들의 비트라인에는 0V의 전압이 인가되고,
    상기 선택된 메모리 셀들 중 문턱전압이 상기 서브 검증 전압보다 높고 상기 목표 검증 전압보다 낮은 메모리 셀들의 비트라인에는 0V보다 높고 프로그램 금지 전압보다 낮은 전압이 인가되고,
    상기 선택된 메모리 셀들 중 문턱전압이 상기 목표 검증 전압보다 높은 메모리 셀들의 비트라인에는 상기 프로그램 금지 전압을 인가하는 반도체 메모리 장치의 프로그램 방법.
  14. 제 12 항에 있어서, 상기 제3 프로그램 동작을 실시할 때,
    상기 선택된 메모리 셀들 중 문턱전압이 상기 서브 검증 전압보다 높고 상기 목표 검증 전압보다 낮은 메모리 셀들의 비트라인에는 0V보다 높고 프로그램 금지 전압보다 낮은 전압이 인가되고,
    상기 선택된 메모리 셀들 중 문턱전압이 상기 목표 검증 전압보다 높은 메모리 셀들의 비트라인에는 상기 프로그램 금지 전압을 인가하는 반도체 메모리 장치의 프로그램 방법.
  15. 제 12 항에 있어서,
    상기 선택된 메모리 셀들 중 문턱전압이 상기 서브 검증 전압보다 낮은 메모 리 셀이 존재하는 경우, 상기 선택된 메모리 셀들에 인가되는 프로그램 전압을 상승시키면서 상기 제2 프로그램 동작, 상기 제1 검증 동작 및 상기 제2 검증 동작을 반복 실시하는 반도체 메모리 장치의 프로그램 방법.
  16. 제 12 항에 있어서,
    상기 선택된 메모리 셀들의 문턱전압들이 상기 서브 검증 전압보다 모두 높아진 후 상기 선택된 메모리 셀들 중 문턱전압이 상기 목표 검증 전압보다 낮은 메모리 셀이 존재하는 경우, 상기 선택된 메모리 셀들의 문턱전압들이 모두 상기 목표 검증 전압보다 높아질 때까지 상기 선택된 메모리 셀들에 인가되는 프로그램 전압을 상승시키면서 상기 제3 프로그램 동작 및 제2 검증 동작을 반복 실시하는 반도체 메모리 장치의 프로그램 방법.
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