KR20200098081A - 반도체 장치 및 그 동작 방법 - Google Patents

반도체 장치 및 그 동작 방법 Download PDF

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Abstract

반도체 장치의 동작 방법은, 제1 프로그램 펄스, 제1 비트라인 전압 및 제1 레벨 차이를 갖는 제1 프리 검증 전압과 제1 메인 검증 전압을 이용하여, 선택된 메모리 셀에 제1 프로그램 동작을 수행하는 단계; 및 제2 프로그램 펄스, 제2 비트라인 전압 및 제2 레벨 차이를 갖는 제2 프리 검증 전압과 제2 메인 검증 전압을 이용하여, 상기 선택된 메모리 셀에 제2 프로그램 동작을 수행하는 단계를 포함하고, 상기 제1 레벨 차이에 비해 상기 제2 레벨 차이가 작고, 상기 제2 비트라인 전압이 상기 제1 비트라인 전압에 비해 높은 레벨을 가질 수 있다.

Description

반도체 장치 및 그 동작 방법{SEMICONDUCTOR DEVICE AND OPERATING METHOD THEREOF}
본 출원은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시예는 동작 특성이 개선된 반도체 장치 및 그 동작 방법을 제공하기 위한 것이다.
본 발명의 일 실시예에 따른 반도체 장치의 동작 방법은, 제1 프로그램 펄스, 제1 비트라인 전압 및 제1 레벨 차이를 갖는 제1 프리 검증 전압과 제1 메인 검증 전압을 이용하여, 선택된 메모리 셀에 제1 프로그램 동작을 수행하는 단계; 및 제2 프로그램 펄스, 제2 비트라인 전압 및 제2 레벨 차이를 갖는 제2 프리 검증 전압과 제2 메인 검증 전압을 이용하여, 상기 선택된 메모리 셀에 제2 프로그램 동작을 수행하는 단계를 포함하고, 상기 제1 레벨 차이에 비해 상기 제2 레벨 차이가 작고, 상기 제2 비트라인 전압이 상기 제1 비트라인 전압에 비해 높은 레벨을 가질 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 동작 방법은, 제1 프로그램 펄스를 이용한 프로그램 및 제1 레벨 차이를 갖는 제1 프리 검증 전압과 제1 메인 검증 전압을 이용한 검증을 수행하고, 선택된 메모리 셀이 상기 제1 프리 검증 전압과 상기 제1 메인 검증 전압 사이의 문턱 전압을 가지면, 선택된 비트라인에 제1 비트라인 전압을 인가한 상태에서 증가된 제1 프로그램 펄스를 인가하는, 제1 프로그램 동작을 수행하는 단계; 및 제2 프로그램 펄스를 이용한 프로그램 및 제2 레벨 차이를 갖는 제2 프리 검증 전압과 제2 메인 검증 전압을 이용한 검증을 수행하고, 선택된 메모리 셀이 상기 제2 프리 검증 전압과 상기 제2 메인 검증 전압 사이의 문턱 전압을 가지면, 선택된 비트라인에 제2 비트라인 전압을 인가한 상태에서 증가된 제2 프로그램 펄스를 인가하는, 제2 프로그램 동작을 수행하는 단계를 포함하고, 상기 제1 레벨 차이에 비해 상기 제2 레벨 차이가 작으면, 상기 제2 비트라인 전압이 상기 제1 비트라인 전압에 비해 높은 레벨을 가질 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 동작 방법은, 복수의 메모리 셀들을 포함하고 소스 라인과 비트 라인의 사이에 연결된 메모리 스트링을 포함하는 반도체 장치의 동작 방법에 있어서, 선택된 메모리 스트링과 연결된 선택된 비트라인에 제1 비트라인 전압을 인가한 상태에서, 선택된 메모리 셀과 연결된 선택된 워드라인에 제1 프로그램 펄스를 인가하는 단계; 상기 선택된 워드라인에 제1 프리 검증 전압을 인가하는 단계; 상기 제1 프리 검증 전압을 이용한 제1 프리 검증을 패스하면, 상기 선택된 워드라인에 제1 메인 검증 전압을 인가하는 단계; 및 상기 제1 메인 검증 전압을 이용한 제1 메인 검증을 실패하면, 상기 선택된 비트라인에 증가된 제1 비트라인 전압을 인가한 상태에서 상기 선택된 워드라인에 증가된 제1 프로그램 펄스를 인가하는 단계를 포함하고, 상기 제1 프리 검증 전압과 상기 제1 메인 검증 전압의 제1 레벨 차이가 작을수록 상기 제1 비트라인 전압이 더 증가될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 소스 라인과 비트 라인의 사이에 연결되고, 복수의 메모리 셀들을 포함하는 메모리 스트링; 상기 복수의 메모리 셀들에 대해, 제1 프로그램 펄스, 제1 비트라인 전압 및 제1 레벨 차이를 갖는 제1 프리 검증 전압과 제1 메인 검증 전압을 이용하여 제1 프로그램 동작을 수행한 후, 제2 프로그램 펄스, 제2 비트라인 전압 및 제2 레벨 차이를 갖는 제2 프리 검증 전압과 제2 메인 검증 전압을 이용하여 제2 프로그램 동작을 수행하는 주변 회로; 및 상기 제1 레벨 차이에 비해 상기 제2 레벨 차이가 작고, 상기 제2 비트라인 전압이 상기 제1 비트라인 전압에 비해 높은 레벨을 갖도록 상기 주변 회로를 제어하는 제어 로직을 포함할 수 있다.
본 발명의 실시예들에 따르면, 동작 특성이 개선되고 신뢰성이 향상된 반도체 장치 및 그 동작 방법이 제공된다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 나타낸 블록도이다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 반도체 장치의 셀 어레이 구조를 나타낸 회로도이다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 순서도이다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 11은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 나타낸 블록도이다. 도 1을 참조하면, 반도체 장치(100)는 셀 어레이(110) 및 주변 회로(120)를 포함한다. 여기서, 반도체 장치(100)는 메모리 장치일 수 있고, 비휘발성 메모리 장치일 수 있다. 예를 들어, 반도체 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
셀 어레이(110)는 로우 라인들(RL)을 통해 어드레스 디코더(121)에 연결되고, 컬럼 라인들(CL)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 여기서, 로우 라인들(RL)은 워드라인일 수 있고 컬럼 라인들(CL)은 비트 라인일 수 있다. 단, 워드 라인과 비트 라인은 상대적인 개념이며, 로우 라인들이 비트 라인이고 컬럼 라인들이 워드 라인인 것도 가능하다.
셀 어레이(110)는 복수의 메모리 스트링들을 포함하고, 메모리 스트링들은 기판 상에 수평 방향 또는 수직 방향으로 배열될 수 있다. 또한, 셀 어레이(110)는 복수의 메모리 블록들을 포함하고, 각각의 메모리 블록들은 복수의 페이지들을 포함한다. 예를 들어, 반도체 장치(100)는 메모리 블록 단위로 소거 동작을 수행하고, 페이지 단위로 프로그램 동작 또는 리드 동작을 수행한다.
주변 회로(120)는 어드레스 디코더(121), 읽기 및 쓰기 회로(123), 입출력 회로(124) 및 제어 로직(125)을 포함한다.
제어 로직(125)은 어드레스 디코더(121), 읽기 및 쓰기 회로(123) 및 입출력 회로(124)에 연결될 수 있다. 제어 로직(125)은 입출력 회로(124)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신할 수 있고, 수신된 커맨드(CMD)에 따른 내부 동작을 수행하도록 어드레스 디코더(121)와 읽기 및 쓰기 회로(123)를 제어할 수 있다.
어드레스 디코더(121)는 로우 라인들(RL)을 통해 셀 어레이(110)에 연결될 수 있다. 예를 들어, 어드레스 디코더(121)는 워드라인, 더미 워드라인, 소스 선택 라인 및 드레인 선택 라인을 통해 셀 어레이(110)에 연결될 수 있다. 또한, 어드레스 디코더(121)는 제어 로직(125)의 제어에 응답하여 로우 라인들(RL)을 제어하도록 구성될 수 있다. 따라서, 어드레스 디코더(121)는 제어 로직(125)으로부터 어드레스(ADDR)를 수신할 수 있고, 수신된 어드레스(ADDR)에 따라 셀 어레이(110)의 메모리 블록들 중 어느 하나를 선택할 수 있다.
반도체 장치(100)의 프로그램 동작 및 리드 동작은 페이지 단위로 수행될 수 있다. 따라서, 프로그램 동작 및 리드 동작 시에, 어드레스(ADDR)는 블록 어드레스 및 로우 어드레스를 포함할 수 있다. 어드레스 디코더(121)은 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 어드레스 디코더(121)은 수신된 어드레스(ADDR) 중 로우 어드레스를 디코딩하고, 디코딩된 로우 어드레스에 따라 선택된 메모리 블록의 어느 하나의 페이지를 선택할 수 있다.
반도체 장치(100)의 소거 동작은 메모리 블록 단위로 수행될 수 있다. 따라서, 소거 동작 시에 어드레스(ADDR)는 블록 어드레스를 포함할 수 있다. 어드레스 디코더(121)은 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다.
읽기 및 쓰기 회로(123)는 컬럼 라인들(CL)을 통해 셀 어레이(110)에 연결된다. 프로그램 동작 시, 읽기 및 쓰기 회로(123)는 입출력 회로(124)로부터 수신된 데이터(DATA)를 컬럼 라인들(CL)에 전달하고, 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들이 프로그램된다. 여기서, 데이터(DATA)는 메모리 셀들에 각각 프로그램 될 멀티 비트 데이터일 수 있다. 리드 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 컬럼 라인들(CL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 입출력 회로(124)로 출력한다. 소거 동작 시, 읽기 및 쓰기 회로(123)는 컬럼 라인들(CL)을 플로팅시킬 수 있다. 참고로, 프로그램 동작 및 소거 동작에는 검증 동작이 포함될 수 있으며, 검증 동작은 리드 동작과 유사한 방식으로 수행될 수 있다.
프로그램 동작 시, 어드레스 디코더(121)는 선택된 워드라인에 프로그램 전압을 인가하고, 비선택된 워드라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 수 있다. 이때, 선택된 메모리 스트링과 연결된 선택된 비트라인에 프로그램 허용 전압(예를 들어, 접지 전압)이 인가되고, 비선택된 비트라인에 프로그램 금지 전압(예를 들어, 전원 전압)이 인가된다.
프로그램 검증 동작 시, 어드레스 디코더(121)는 선택된 워드라인에 검증 전압을 인가하고 비선택된 워드라인들에 검증 전압보다 높은 레벨의 패스 전압을 인가할 수 있다. 프로그램 검증 동작은, 복수의 검증 전압을 이용하여 수행될 수 있다. 예를 들어, 상호 레벨 차이를 갖는 프리 검증 전압 및 메인 검증 전압을 이용하여, 프로그램 검증 동작을 수행한다. 메인 검증 전압은 프리 검증 전압에 비해 높은 레벨을 가질 수 있다.
전술한 바와 같은 구성에 따르면, 제어 로직(125)은 멀티 스텝 방식으로 프로그램 동작을 수행하도록, 어드레스 디코더(121) 및 읽기 및 쓰기 회로(123)를 제어할 수 있다. 예를 들어, 제1 프로그램 동작을 수행한 후에 제2 프로그램 동작을 수행한다. 제1 프로그램 동작에 의해 프로그램된 메모리 셀들이 제1 폭의 문턱 전압 분포를 갖는 경우, 제2 프로그램 동작에 의해 제1 폭을 제2 폭으로 감소시킬 수 있다. 이와 같이, 멀티 스텝 방식으로 프로그램 동작을 수행함으로써, 프로그램된 메모리 셀의 문턱 전압 분포 폭을 감소시킬 수 있다.
또한, 제어 로직(125)은 제1 프로그램 동작의 조건과 제2 프로그램 동작의 조건이 서로 다르도록, 어드레스 디코더(121) 및 읽기 및 쓰기 회로(123)를 제어한다.
실시예로서, 제1 프로그램 동작은 제1 프로그램 펄스, 제1 프리 검증 전압, 제1 메인 검증 전압 및 제1 비트라인 전압을 이용하여 수행될 수 있다. 제1 프리 검증을 패스하면, 제1 메인 검증을 수행한다. 제1 메인 검증을 실패하면, 제1 프리 검증 전압과 제1 메인 검증 전압의 제1 레벨 차이에 따라, 제1 비트라인 전압을 변경할 수 있다. 예를 들어, 레벨 차이가 작을수록 제1 비트라인 전압을 증가시킬 수 있다.
실시예로서, 제2 프로그램 동작은 제1 프로그램 동작이 완료된 후에 수행될 수 있다. 제2 프로그램 동작은 제2 프로그램 펄스, 제2 프리 검증 전압, 제2 메인 검증 전압 및 제2 비트라인 전압을 이용하여 수행될 수 있다. 제2 프리 검증을 패스하면, 제2 메인 검증을 수행한다. 제2 메인 검증이 실패하면, 제2 프리 검증 전압과 제2 메인 검증 전압의 레벨 차이에 따라, 제2 비트라인 전압을 변경할 수 있다. 예를 들어, 레벨 차이가 작을 수록 제2 비트라인 전압을 증가시킬 수 있다.
실시예로서, 제1 레벨 차이를 갖는 제1 프리 검증 전압과 제1 메인 검증 전압을 이용하여 제1 프로그램 동작을 수행한 후, 제2 레벨 차이를 갖는 제2 프리 검증 전압과 제2 메인 검증 전압을 이용하여 제2 프로그램 동작을 수행한다. 제2 프로그램 동작에서 이용되는 비트라인 전압은 제1 레벨 차이와 제2 레벨 차이를 서로 비교하여 결정될 수 있다. 예를 들어, 제2 레벨 차이가 제1 레벨 차이보다 작으면, 제2 프로그램 동작에서 이용되는 비트라인 전압이 제1 프로그램 동작에서 이용되는 비트라인 전압에 비해 높을 수 있다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 반도체 장치의 셀 어레이 구조를 나타낸 회로도이다.
도 2를 참조하면, 셀 어레이는 복수의 메모리 블록들(BLK)을 포함하고, 각각의 메모리 블록들(BLK)은 복수의 메모리 스트링들(MS)을 포함한다. 또한, 복수의 메모리 스트링들(MS)이 비트 라인들(BL1~BLm)과 소스 라인(SL) 사이에 연결된다.
각각의 메모리 스트링들(MS)은 직렬로 연결된 적어도 하나의 드레인 선택 트랜지스터(DST), 복수의 메모리 셀들(MC) 및 적어도 하나의 소스 선택 트랜지스터(SST)를 포함한다. 여기서, m은 2 이상의 정수이다. 참고로, 본 도면에는 도시되지 않았으나, 각각의 메모리 스트링들(MS)은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC)의 사이, 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC)의 사이, 소스 선택 트랜지스터(SST)와 소스 라인(SL)의 사이 또는 드레인 선택 트랜지스터(DST)와 비트 라인(BL)의 사이에 위치된 더미 메모리 셀을 더 포함할 수 있다. 또한, 하나의 메모리 스트링(MS)에 포함된 메모리 셀들(MC)은 실질적으로 동일한 레벨에 위치되거나 상이한 레벨에 위치될 수 있다.
메모리 셀들(MC)의 게이트 전극들은 워드라인들(WL)에 연결된다. 각각의 워드라인들(WL)에는 구동에 필요한 워드라인 전압들(프로그램 바이어스, 프리-프로그램 바이어스, 리드 바이어스 등)이 인가될 수 있다. 드레인 선택 트랜지스터들(DST)의 게이트 전극들은 드레인 선택 라인(DSL)에 연결된다. 소스 선택 트랜지스터들(SST)의 게이트 전극들은 소스 선택 라인(SSL)에 연결된다.
전술한 바와 같은 구성에 따르면, 동일한 워드라인(WL)에 연결되어 동시에 프로그램되는 메모리 셀들(MC)이 하나의 페이지(Page)를 구성하고, 하나의 메모리 블록(BLK)이 복수의 페이지들(Page)을 포함할 수 있다.
도 3을 참조하면, 메모리 블록(BLK)은 비트 라인들(BL1~BLm)과 소스 라인(SL) 사이에 연결된 복수의 메모리 스트링들(MS11~MS1m, MS21~MS2m)을 포함한다. 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 +Z 방향을 따라 신장될 수 있다. 여기서, +Z 방향은 메모리 셀들(MC)이 적층된 방향일 수 있다. 여기서, m은 2 이상의 정수이다.
각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 차례로 적층된 적어도 하나의 소스 선택 트랜지스터(SST), 복수의 메모리 셀들(MC) 및 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 소스 선택 트랜지스터들(SST)은 메모리 셀(MC)과 소스 라인(SL) 사이에 직렬로 연결될 수 있다. 또한, 동일한 레벨의 소스 선택 트랜지스터들(SST)은 동일한 소스 선택 라인(SSL)에 연결될 수 있다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 메모리 셀들(MC)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)의 사이에 직렬로 연결될 수 있다. 또한, 동일한 레벨의 메모리 셀들(MC)은 동일한 워드라인(WL)에 연결될 수 있다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 드레인 선택 트랜지스터들(DST)은 비트 라인(BL1~BLm)과 메모리 셀(MC)의 사이에 직렬 연결될 수 있다. 여기서, 동일한 행(+X 방향)에 배열된 메모리 스트링들(MS11~MS1m, MS21~MS2m)의 드레인 선택 트랜지스터들(DST) 중 동일한 레벨의 드레인 선택 트랜지스터들(DST)은 동일한 드레인 선택 라인(DSL)에 연결될 수 있다. 또한, 상이한 행(+X 방향)에 배열된 드레인 선택 트랜지스터들(DST)은 서로 다른 드레인 선택 라인들(DSL)에 연결될 수 있다.
도 4를 참조하면, 메모리 블록(BLK)은 복수의 메모리 스트링들(MS11~MS1m, MS21~MS2m)을 포함한다. 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 직렬로 연결된 적어도 하나의 소스 선택 트랜지스터(SST), 복수의 메모리 셀들(MC), 적어도 하나의 파이프 트랜지스터(PT), 복수의 메모리 셀들(MC) 및 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함할 수 있다. 여기서, 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 'U'형으로 배열될 수 있다.
파이프 트랜지스터(PT)는 드레인 사이드의 메모리 셀들(MC)과 소스 사이드의 메모리 셀들(MC)을 연결시킨다. 또한, 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결될 수 있다. 그 외의 구조는 앞서 도 3에서 설명한 것과 유사하므로, 중복된 설명은 생략하도록 한다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다.
멀티 레벨 셀(MLC)은 하나의 메모리 셀에 2 비트(bits) 이상의 데이터가 저장될 수 있다. 프로그램된 메모리 셀은 복수 개의 문턱전압 분포들(PV1~PVn) 중 하나의 상태를 갖게 된다. 하나의 메모리 셀에 2 비트의 데이터가 저장되는 경우, 메모리 셀은 소거 상태 및 제1 내지 제3 프로그램 상태들 중 하나의 상태를 가질 수 있다. 하나의 메모리 셀에 3 비트의 데이터가 저장되는 경우, 메모리 셀은 소거상태 및 제1 내지 제7 프로그램 상태들 중 하나의 상태를 가질 수 있다.
도 5a를 참조하면, 프로그램 동작 시, 선택된 메모리 셀은 프로그램 할 데이터에 따라 복수의 프로그램 상태들 중 하나의 상태를 갖도록 프로그램된다. 프로그램 동작은 선택된 메모리 셀의 문턱 전압이 목표 프로그램 상태에 도달할 때까지 복수의 프로그램 루프들을 실행함으로써 수행될 수 있다.
ISPP(Incremental Step Pulse Programming) 방식에 따르면, 프로그램 전압이 스텝 전압(ΔVs)만큼 증가하는 프로그램 펄스(P)를 이용하여 프로그램 동작을 수행한다. 또한, 각각의 프로그램 루프는 프로그램 펄스들(P)의 사이에 검증 펄스(V)를 포함할 수 있다. 선택된 워드라인에 검증 펄스(V)를 인가함으로써 프로그램 패스 여부를 검증할 수 있다.
도 5b를 참조하면, 제1 프로그램 동작(1st PGM)에 의해 메모리 셀들이 소거 상태(E) 및 제1 내지 제N 프로그램 상태들(PV1'~PVn') 중 어느 하나의 상태를 갖게 된다. 제1 프로그램 동작(1st PGM)은 제1 검증 전압들(Vv1'~Vvn')을 이용한다. 또한, 제1 프로그램 동작(1st PGM)은 제1 스텝 전압만큼 증가하는 ISPP 방식으로 수행될 수 있다. 제1 프로그램 동작이 수행된 메모리 셀들은 상대적으로 넓은 문턱전압 분포 폭을 갖게 된다.
이어서, 제2 프로그램 동작(2nd PGM)을 수행하면, 메모리 셀들이 소거 상태(E) 및 제1 내지 제N 프로그램 상태들(PV1~PVn) 중 어느 하나의 상태를 갖게 된다. 제2 프로그램 동작(2nd PGM)은 제2 검증 전압들(Vv1~Vvn)을 이용한다. 각 프로그램 상태들(PV1~PVn)의 제2 검증 전압들(Vv1~Vvn)은 제1 검증 전압들(Vv1'~Vvn')에 비해 높은 레벨을 가질 수 있다. 또한, 제2 프로그램 동작(2nd PGM)은 제2 스텝 전압만큼 증가하는 ISPP 방식으로 수행될 수 있다. 제2 스텝 전압은 제1 스텝 전압에 비해 작은 값을 가질 수 있다. 제2 프로그램 동작(2nd PGM)이 수행된 메모리 셀들은 상대적으로 좁은 문턱전압 분포 폭을 갖게 된다.
도 5c를 참조하면, 선택된 워드라인(WLn)에 대해 제1 프로그램 동작(1st PGM)을 수행한 후, 선택된 워드라인(WLn)에 제2 프로그램 동작(2nd PGM)을 수행한다. 선택된 워드라인(WLn)에 제2 프로그램 동작(2nd PGM)을 수행할 때, 이웃한 워드라인(WLn+1)에 제1 프로그램 동작(1st PGM)을 수행할 수 있다. 참고로, 이웃한 워드라인(WLn-1)이 프로그램 완료 상태가 아니라면, 선택된 워드라인(WLn)에 대해 제1 프로그램 동작(1st PGM)을 수행할 때, 이웃한 워드라인(WLn-1)에 대해 제2 프로그램 동작(2nd PGM)을 수행하는 것도 가능하다.
전술한 바와 같은 방식에 따르면, 멀티-스텝으로 프로그램 동작을 수행함으로써, 이웃한 워드라인들 간의 커플링으로 인해 문턱 전압의 분포가 넓어지는 것을 최소화할 수 있다. 따라서, 프로그램 상태들(PV1~PVn)의 분포 폭을 감소시킬 수 있다. 또한, 제1 스텝 전압이 제2 스텝 전압에 비해 큰 값을 가지므로, 제1 프로그램 펄스의 인가 횟수가 제2 프로그램 펄스의 인가 횟수에 비해 적을 수 있다. 따라서, 프로그램 시간을 감소시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다. 그래프의 X축은 문턱 전압(Vth)을 나타내고, Y축은 메모리 셀의 개수를 나타낸다.
프로그램 검증 동작 시, 각각의 프로그램 루프 마다 복수 개의 검증전압을 이용할 수 있다. 예를 들어, 프리 검증 전압과 메인 검증 전압을 이용한 이중 검증 동작(Double Verify Operation)을 수행할 수 있다. 프리 점증 전압과 메인 검증 전압은 레벨 차이를 가질 수 있고, 프리 점증 전압이 메인 검증 전압에 비해 낮은 레벨을 가질 수 있다.
도 6을 참조하면, 선택된 메모리 셀을 제1 내지 제n 프로그램 상태(PVn) 중 임의의 제x 프로그램 상태(PVx)로 프로그램하고자 할 때, 프리 검증 전압(Vpv) 및 메인 검증 전압(Vmv)을 이용한다. 먼저, 선택된 워드라인에 프로그램 펄스를 인가하고 프리 검증 전압(Vpv)을 이용하여 선택된 메모리 셀의 문턱 전압을 센싱한다. 프리 검증을 패스하면, 메인 검증 전압(Vmv)을 이용하여 선택된 메모리 셀의 문턱 전압을 센싱한다. 센싱 결과에 따라, 프리 검증 전압(Vpv)보다 낮은 문턱 전압을 갖는 영역 (1), 프리 검증 전압(Vpv)보다 높고 메인 검증 전압(Vmv)에 비해 낮은 문턱 전압을 갖는 영역(2), 메인 검증 전압(Vmv)에 비해 높은 문턱 전압을 갖는 영역 (3) 중 하나의 영역에 메모리 셀이 속하는 것으로 판단될 수 있다.
이어서, 다음 프로그램 루프가 실행된다. 이때, 메모리 셀의 문턱 전압에 따라 비트 라인에 상이한 레벨의 비트라인 전압이 인가될 수 있다. 메모리 셀들이 영역 (1)에 속하면, 해당 메모리 스트링과 연결된 비트 라인에 프로그램 허용 전압이 인가될 수 있다. 프로그램 허용 전압은 0V의 전압일 수 있다. 메모리 셀들이 영역 (3)에 속하면, 해당 메모리 스트링과 연결된 비트라인에 프로그램 금지 전압이 인가될 수 있다. 프로그램 금지 전압은 동작 전압(Vcc)일 수 있다. 영역 (2)의 메모리 셀들과 연결된 비트라인들에는 프로그램 제어 전압이 인가될 수 있다. 프로그램 제어 전압은 메모리 셀의 프로그램 속도를 낮추기 위한 것이다. 프로그램 제어 전압은 프로그램 허용 전압보다 높고 프로그램 금지 전압보다 낮은 레벨을 가질 수 있다. 따라서, 메모리 셀의 문턱 전압의 상승 폭을 감소시킬 수 있다.
전술한 바와 같은 방식에 따르면, 복수의 검증 전압들을 이용하여 검증 동작을 수행하므로, 문턱 전압의 분포 폭을 더욱 감소시킬 수 있다. 또한, 메모리 셀의 프로그램 속도를 보다 세밀하게 조절하기 위해, 검증 전압들 간의 레벨 차이 또는 비트라인 전압(예를 들어, 프로그램 허용 전압, 프로그램 제어 전압, 프로그램 금지 전압)을 조정할 수 있다.
검증 전압들 간의 레벨 차이를 감소시킴으로써, 문턱 전압의 분포 폭을 더욱 감소시킬 수 있다. 예를 들어, 프리 검증 전압(Vpv)과 메인 검증 전압(Vmv)의 레벨 차이(a)가 작아질 수록, 메모리 셀의 프로그램 속도를 보다 세밀하게 조절할 수 있다.
또한, 비트라인 전압(예를 들어, 프로그램 허용 전압, 프로그램 제어 전압, 프로그램 금지 전압)의 레벨을 증가시킴으로써, 문턱 전압의 분포 폭을 더욱 감소시킬 수 있다. 예를 들어, 레벨 차이(a)가 작을 수록, 비트라인 전압을 증가시킬 수 있다. 또한, 프로그램 펄스의 스텝 전압이 낮고 검증 전압들의 레벨 차이(a)가 작을 수록, 비트라인 전압을 더 증가시킬 수 있다.
전술한 바와 같은 방식에 따르면, 레벨 차이(a) 및 비트라인 전압을 조정함으로써, 메모리 셀의 프로그램 속도를 보다 세밀하게 조절할 수 있다. 따라서, 문턱 전압의 분포 폭을 더 좁게 제어할 수 있다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다. 도 7a에서 그래프의 X축은 시간을 나타내고, Y축은 전압을 나타낸다. 도 7b에서 그래프의 X축은 문턱 전압(Vth)을 나타내고, Y축은 메모리 셀의 개수를나타낸다.
도 7a를 참조하면, 타겟 프로그램 상태가 PVx일 경우, 제1 프로그램 동작(1st PGM)에 의해 PVx'의 프로그램 상태로 메모리 셀들을 프로그램 한 후, 제2 프로그램 동작(2nd PGM)에 의해 PVx의 프로그램 상태로 메모리 셀들을 프로그램한다.
제1 프로그램 동작(1st PGM)은 제1 프리 검증 전압(Vp1), 제1 메인 검증 전압(Vm1) 및 제1 비트라인 전압(VBL1)을 이용하여 수행된다. 제1 프리 검증 전압(Vp1)과 제1 메인 검증 전압(Vm1)은 제1 레벨의 차이(a=|Vm1-Vp1|)를 가질 수 있다. 또한, 제1 프로그램 동작(1st PGM)은 제1 스텝 전압(△Vs1)을 갖는 제1 프로그램 펄스(P1)를 이용하여 수행될 수 있다. 예를 들어, 선택된 비트라인에 제1 비트라인 전압(VBL1)을 인가한 상태에서, 선택된 워드라인에 제1 프로그램 펄스(P1)를 인가한다. 여기서, 제1 비트라인 전압(VBL1)은 프로그램 허용 전압, 프로그램 제어 전압 또는 프로그램 금지 전압일 수 있다.
제2 프로그램 동작(2nd PGM)은 제2 프리 검증 전압(Vp2), 제2 메인 검증 전압(Vm1) 및 제2 비트라인 전압(VBL2)을 이용하여 수행된다. 제2 프리 검증 전압(Vp2)과 제2 메인 검증 전압(Vm2)은 제2 레벨의 차이(b=|Vm2-Vp2|)를 가질 수 있다. 또한, 제2 프로그램 동작(2nd PGM)은 제2 스텝 전압(△Vs2)을 갖는 제2 프로그램 펄스(P2)를 이용하여 수행될 수 있다. 예를 들어, 선택된 비트라인에 제2 비트라인 전압(VBL2)을 인가한 상태에서, 선택된 워드라인에 제2 프로그램 펄스(P2)를 인가한다. 여기서, 제2 비트라인 전압(VBL2)은 프로그램 허용 전압, 프로그램 제어 전압 또는 프로그램 금지 전압일 수 있다.
제1 및 제2 비트라인 전압(VBL1, VBL2) 각각은 프리 검증 전압의 레벨과 메인 검증 전압의 차이(a, b)를 반영하여 설정될 수 있다. 제1 프리 검증 전압(Vp1)과 제1 메인 검증 전압(Vm1)의 레벨 차이(a)가 작을수록 제1 비트라인 전압(VBL1)이 증가될 수 있다. 제2 프리 검증 전압(Vp2)과 제2 메인 검증 전압(Vm2)의 레벨 차이(b)가 작을수록 제2 비트라인 전압(VBL2)이 증가될 수 있다.
제2 비트라인 전압(VBL2)의 레벨은 제1 레벨의 차이(a)와 제2 레벨의 차이(b)를 비교하여 결정될 수 있다. 예를 들어. 제2 레벨의 차이(b)가 제1 레벨의 차이(a)에 비해 작으면, 제2 비트라인 전압(VBL2)은 제1 비트라인 전압(VBL1)에 비해 높은 레벨을 가질 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 순서도이다.
도 8을 참조하면, 반도체 장치는 선택된 메모리 셀에 대해 제1 프로그램 동작 및 제2 프로그램 동작을 수행한다. 제1 프로그램 동작은 810 내지 840 단계를 포함할 수 있고, 제2 프로그램 동작은 850 내지 880 단계를 포함할 수 있다.
먼저, 제1 프로그램 동작을 수행한다. 선택된 비트라인에 제1 비트라인 전압(VBL1)이 인가된 상태에서, 선택된 워드라인에 제1 프로그램 펄스를 인가한다(S810). 여기서, 제1 비트라인 전압(VBL1)은 프로그램 허용 전압일 수 있다. 이때, 비선택된 워드라인들에는 프로그램 패스 전압이 인가될 수 있고, 비선택된 비트라인에는 프로그램 금지 전압이 인가될 수 있다.
이어서, 선택된 워드라인에 제1 프리 검증 전압(Vp1)을 인가한다(S820). 제1 프리 검증이 실패하면, 선택된 워드라인에 제1 스텝 전압만큼 증가된 제1 프로그램 펄스를 인가한다(S810). 이때, 선택된 비트라인에 제1 비트라인 전압(VBL1)이 인가될 수 있다.
제1 프리 검증이 패스하면, 선택된 워드라인에 제1 메인 검증 전압(Vm1)을 인가한다(S830). 여기서, 제1 메인 검증 전압(Vm1)은 제1 프리 검증 전압(Vp1)과 제1 레벨 차이(a=|Vm1-Vp1|)를 가질 수 있다.
제1 메인 검증이 실패하면, 선택된 비트라인에 증가된 제1 비트라인 전압(VBL1+α)을 인가하고, 선택된 워드라인에 제1 스텝 전압만큼 증가된 제1 프로그램 펄스를 인가한다(S840). 여기서, 증가된 제1 비트라인 전압(VBL1+α)은 프로그램 제어 전압일 수 있다. 제1 비트라인 전압(VBL1)의 증가분(α)은 제1 레벨 차이(a)에 따라 결정될 수 있다. 제1 레벨 차이가 작을 수록 증가분(α)이 증가할 수 있다. 또한, 증가된 제1 비트라인 전압(VBL1+α)은 비트라인 금지 전압에 비해 낮은 레벨을 갖는다. 제1 메인 검증을 패스하면, 제1 프로그램 동작이 완료된다.
이어서, 제2 프로그램 동작을 수행한다. 먼저, 선택된 비트라인에 제2 비트라인 전압(VBL2)이 인가된 상태에서, 선택된 워드라인에 제2 프로그램 펄스를 인가한다(S850). 여기서, 제2 비트라인 전압(VBL2)은 프로그램 허용 전압일 수 있다. 이때, 비선택된 워드라인들에는 프로그램 패스 전압이 인가될 수 있고, 비선택된 비트라인에는 프로그램 금지 전압이 인가될 수 있다.
이어서, 선택된 워드라인에 제2 프리 검증 전압(Vp2)을 인가한다(S860). 제2 프리 검증이 실패하면, 선택된 워드라인에 제2 스텝 전압만큼 증가된 제2 프로그램 펄스를 인가한다(S850). 제2 스텝 전압은 제1 스텝 전압에 비해 작은 레벨을 가질 수 있다.
제2 프리 검증을 패스하면, 선택된 워드라인에 제2 메인 검증 전압(Vm2)을 인가한다(S870). 여기서, 제2 메인 검증 전압(Vm2)은 제2 프리 검증 전압(Vp2)과 제2 레벨 차이(b=|Vm2-Vp2|)를 가질 수 있다.
제2 메인 검증이 실패하면, 선택된 비트라인에 증가된 제2 비트라인 전압(VBL2+β)을 인가하고, 선택된 워드라인에 제2 스텝 전압만큼 증가된 제2 프로그램 펄스를 인가한다(S880). 여기서, 증가된 제2 비트라인 전압(VBL2+β)은 프로그램 제어 전압일 수 있다. 제2 비트라인 전압(VBL2)의 증가분(β)은 제2 레벨 차이(b)에 따라 결정될 수 있다. 제2 레벨 차이(b)가 작을 수록 증가분(β)이 증가할 수 있다. 또한, 제2 레벨 차이(b)가 제1 레벨 차이(a)에 비해 작으면, 증가분(β)이 증가분(α)에 비해 큰 값을 가질 수 있다. 제2 메인 검증이 패스하면, 제2 프로그램 동작이 완료된다.
전술한 바와 같은 방법에 따르면, 제1 프로그램 동작을 수행한 후에 제2 프로그램 동작을 수행한다. 제1 스텝 전압이 제2 스텝 전압에 비해 큰 값을 가질 수 있다. 제1 레벨 차이(a)에 따라 제1 비트라인 전압(VBL1)의 증가분(α)을 조절할 수 있고, 제2 레벨 차이(b)에 따라 제2 비트라인 전압(VBL2)의 증가분(β)을 조절할 수 있다. 또한, 제2 레벨 차이(b)와 제1 레벨 차이(a)를 비교하여, 증가분(β)을 결정할 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 도 9를 참조하면, 메모리 시스템(1000)은 메모리 장치(100') 및 컨트롤러(200)를 포함한다.
컨트롤러(200)는 채널(CH)을 통해 메모리 장치(100')를 제어하고, 메모리 장치(100')는 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100')는 복수의 메모리 블록들을 갖는 메모리 셀 어레이를 포함한다. 실시 예로서, 메모리 장치(100')는 앞서 설명한 반도체 장치(100)일 수 있으며 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
컨트롤러(200)는 호스트(300)의 요청에 응답하여 메모리 장치(100')를 제어하도록 구성된다. 또한, 메모리 장치(100')은 컨트롤러(200)로부터 채널(CH)을 통해 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100')는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 내부 동작을 수행한다.
또한, 컨트롤러(200)는 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100')를 제어할 수 있다. 프로그램 동작 시, 컨트롤러(200)는 프로그램 커맨드, 어드레스, 데이터 등을 채널(CH)을 통해 메모리 장치(100')에 제공하고, 메모리 장치(100')는 어드레스에 의해 선택된 영역에 데이터를 프로그램한다. 소거 동작 시, 컨트롤러(200)는 소거 커맨드, 어드레스 등을 채널(CH)을 통해 메모리 장치(100')에 제공하고, 메모리 장치(100')는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거한다. 리드 동작 시, 컨트롤러(200)는 리드 커맨드, 어드레스 등을 채널(CH)을 통해 메모리 장치(100')에 제공하고, 메모리 장치(100')는 어드레스에 의해 선택된 영역으로부터 데이터를 읽는다. 여기서, 리드 동작은 메모리 셀에 저장된 데이터를 읽어서 출력하기 위한 리드 동작뿐만 아니라, 프로그램 또는 소거 동작에 수반되는 검증으로서의 리드 동작을 포함한다.
호스트(300)로부터 프로그램 동작이 요청되면, 컨트롤러(200)는 앞서 도 5a 내지 도 8을 참조하여 설명한 방식에 의해 프로그램 동작을 수행하도록, 메모리 장치(100')에 프로그램 동작을 커맨드한다. 즉, 멀티-스텝 방식으로 프로그램 동작을 수행함에 있어서, 프리 검증 전압과 메인 검증 전압 간의 레벨 차이에 따라 비트라인 전압의 증가분을 조절하도록 한다. 이러한 방식에 따르면, 메모리 셀들의 프로그램 속도를 세밀하게 조절하여, 문턱 전압 분포 폭을 감소시킬 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 도 10을 참조하면, 메모리 시스템(2000)은 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다.
메모리 장치(2100)는 반도체 장치일 수 있으며, 복수의 메모리 칩들을 포함한다. 복수의 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 그룹들은 제1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 각각 통신한다. 각 메모리 칩은 도 1을 참조하여 설명된 반도체 장치(100)와 유사하게 구성되고, 동작할 수 있다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 9를 참조하여 설명된 컨트롤러(200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형되는 것도 가능하다.
컨트롤러(2200) 및 메모리 장치(2100)는 하나의 반도체 장치로 집적될 수 있다. 실시 예로서, 컨트롤러(2200) 및 메모리 장치(2100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(2200) 및 메모리 장치(2100)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(2200) 및 메모리 장치(2100)은 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(2000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
도 11은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다. 도 11을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되거나, 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 메모리 장치(2100)가 시스템 버스(3500)에 직접 연결될 경우, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 수 있다.
컴퓨팅 시스템(3000)은 도 10을 참조하여 설명한 메모리 시스템(2000)을 포함하거나, 도 9을 참조하여 설명한 메모리 시스템(1000)을 포함하도록 구성될 수 있다. 또한, 컴퓨팅 시스템(3000)이 도 9 및 도 10을 참조하여 설명한 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성되는 것도 가능하다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 제1 프로그램 펄스, 제1 비트라인 전압 및 제1 레벨 차이를 갖는 제1 프리 검증 전압과 제1 메인 검증 전압을 이용하여, 선택된 메모리 셀에 제1 프로그램 동작을 수행하는 단계; 및
    제2 프로그램 펄스, 제2 비트라인 전압 및 제2 레벨 차이를 갖는 제2 프리 검증 전압과 제2 메인 검증 전압을 이용하여, 상기 선택된 메모리 셀에 제2 프로그램 동작을 수행하는 단계
    를 포함하고,
    상기 제1 레벨 차이에 비해 상기 제2 레벨 차이가 작고, 상기 제2 비트라인 전압이 상기 제1 비트라인 전압에 비해 높은 레벨을 갖는
    반도체 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 제1 프로그램 동작 시, 상기 제1 프리 검증 전압을 이용한 제1 프리 검증을 패스하고 상기 제1 메인 검증 전압을 이용한 제1 메인 검증을 실패하면 상기 제1 비트라인 전압을 증가시키고, 상기 제1 레벨 차이가 작을수록 상기 제1 비트라인 전압의 증가분이 커지는
    반도체 장치의 동작 방법.
  3. 제1항에 있어서,
    상기 제2 프로그램 동작 시, 상기 제2 프리 검증 전압을 이용한 제2 프리 검증을 패스하고 상기 제2 메인 검증 전압을 이용한 제2 메인 검증을 실패하면 상기 제2 비트라인 전압을 증가시키고, 상기 제2 레벨 차이가 작을수록 상기 제2 비트라인 전압의 증가분이 커지는
    반도체 장치의 동작 방법.
  4. 제1항에 있어서,
    상기 제1 프로그램 동작 시, 상기 제1 프리 검증 전압을 이용한 제1 프리 검증을 패스하고 상기 제1 메인 검증 전압을 이용한 제1 메인 검증을 실패하면 상기 제1 비트라인 전압을 증가시키고,
    상기 제2 프로그램 동작 시, 상기 제2 프리 검증 전압을 이용한 제2 프리 검증을 패스하고 상기 제2 메인 검증 전압을 이용한 제2 메인 검증을 실패하면 상기 제2 비트라인 전압을 증가시키고,
    상기 제1 레벨 차이에 비해 상기 제2 레벨 차이가 작으면, 상기 제2 비트라인 전압의 증가분이 상기 제1 비트라인 전압의 증가분에 비해 큰
    반도체 장치의 동작 방법.
  5. 제1항에 있어서,
    상기 제1 프로그램 동작을 수행하는 단계는,
    선택된 비트라인에 상기 제1 비트라인 전압을 인가하고, 선택된 워드라인에 상기 제1 프로그램 펄스를 인가하는 단계;
    상기 선택된 워드라인에 상기 제1 프리 검증 전압을 인가하는 단계;
    상기 제1 프리 검증 전압을 이용한 제1 프리 검증을 패스하면, 상기 선택된 워드라인에 상기 제1 메인 검증 전압을 인가하는 단계; 및
    상기 제1 메인 검증 전압을 이용한 제1 메인 검증을 실패하면, 상기 선택된 비트라인에 증가된 제1 비트라인 전압을 인가하고, 상기 선택된 워드라인에 증가된 제1 프로그램 펄스를 인가하는 단계를 포함하는
    반도체 장치의 동작 방법.
  6. 제5항에 있어서,
    상기 제1 레벨 차이가 작을수록 상기 제1 비트라인 전압이 더 증가되는
    반도체 장치의 동작 방법.
  7. 제5항에 있어서,
    상기 제1 메인 검증을 패스하면, 상기 제2 프로그램 동작을 수행하는
    반도체 장치의 동작 방법.
  8. 제1항에 있어서,
    상기 제2 프로그램 동작을 수행하는 단계는,
    선택된 비트라인에 상기 제2 비트라인 전압을 인가하고, 선택된 워드라인에 상기 제2 프로그램 펄스를 인가하는 단계;
    상기 선택된 워드라인에 상기 제2 프리 검증 전압을 인가하는 단계;
    상기 제1 프리 검증 전압을 이용한 제2 프리 검증을 패스하면, 상기 선택된 워드라인에 상기 제2 메인 검증 전압을 인가하는 단계; 및
    상기 제2 메인 검증 전압을 이용한 제2 메인 검증을 실패하면, 상기 선택된 비트라인에 증가된 제2 비트라인 전압을 인가하고, 상기 선택된 워드라인에 증가된 제2 프로그램 펄스를 인가하는 단계를 포함하는
    반도체 장치의 동작 방법.
  9. 제8항에 있어서,
    상기 제2 레벨 차이가 작을수록 상기 제2 비트라인 전압이 더 증가되는
    반도체 장치의 동작 방법.
  10. 제1항에 있어서,
    상기 제1 프로그램 펄스는 제1 스텝 전압만큼 증가되고, 상기 제2 프로그램 펄스는 상기 제1 스텝 전압보다 작은 제2 스텝 전압만큼 증가되는
    반도체 장치의 동작 방법.
  11. 제1항에 있어서,
    상기 선택된 메모리 셀에 상기 제2 프로그램 동작을 수행할 때, 상기 선택된 메모리 셀과 이웃한 비프로그램된 메모리 셀에 상기 제1 프로그램 동작을 수행하는
    반도체 장치의 동작 방법.
  12. 제1 프로그램 펄스를 이용한 프로그램 및 제1 레벨 차이를 갖는 제1 프리 검증 전압과 제1 메인 검증 전압을 이용한 검증을 수행하고, 선택된 메모리 셀이 상기 제1 프리 검증 전압과 상기 제1 메인 검증 전압 사이의 문턱 전압을 가지면, 선택된 비트라인에 제1 비트라인 전압을 인가한 상태에서 증가된 제1 프로그램 펄스를 인가하는, 제1 프로그램 동작을 수행하는 단계; 및
    제2 프로그램 펄스를 이용한 프로그램 및 제2 레벨 차이를 갖는 제2 프리 검증 전압과 제2 메인 검증 전압을 이용한 검증을 수행하고, 선택된 메모리 셀이 상기 제2 프리 검증 전압과 상기 제2 메인 검증 전압 사이의 문턱 전압을 가지면, 선택된 비트라인에 제2 비트라인 전압을 인가한 상태에서 증가된 제2 프로그램 펄스를 인가하는, 제2 프로그램 동작을 수행하는 단계
    를 포함하고,
    상기 제1 레벨 차이에 비해 상기 제2 레벨 차이가 작으면, 상기 제2 비트라인 전압이 상기 제1 비트라인 전압에 비해 높은 레벨을 갖는
    반도체 장치의 동작 방법.
  13. 복수의 메모리 셀들을 포함하고 소스 라인과 비트 라인의 사이에 연결된 메모리 스트링을 포함하는 반도체 장치의 동작 방법에 있어서,
    선택된 메모리 스트링과 연결된 선택된 비트라인에 제1 비트라인 전압을 인가한 상태에서, 선택된 메모리 셀과 연결된 선택된 워드라인에 제1 프로그램 펄스를 인가하는 단계;
    상기 선택된 워드라인에 제1 프리 검증 전압을 인가하는 단계;
    상기 제1 프리 검증 전압을 이용한 제1 프리 검증을 패스하면, 상기 선택된 워드라인에 제1 메인 검증 전압을 인가하는 단계; 및
    상기 제1 메인 검증 전압을 이용한 제1 메인 검증을 실패하면, 상기 선택된 비트라인에 증가된 제1 비트라인 전압을 인가한 상태에서 상기 선택된 워드라인에 증가된 제1 프로그램 펄스를 인가하는 단계
    를 포함하고,
    상기 제1 프리 검증 전압과 상기 제1 메인 검증 전압의 제1 레벨 차이가 작을수록 상기 제1 비트라인 전압이 더 증가된
    반도체 장치의 동작 방법.
  14. 제13항에 있어서,
    상기 선택된 비트라인에 제2 비트라인 전압을 인가한 상태에서, 상기 선택된 워드라인에 제2 프로그램 펄스를 인가하는 단계;
    상기 선택된 워드라인에 제2 프리 검증 전압을 인가하는 단계;
    상기 제2 프리 검증 전압을 이용한 제2 프리 검증을 패스하면, 상기 선택된 워드라인에 제2 메인 검증 전압을 인가하는 단계; 및
    상기 제2 메인 검증 전압을 이용한 제2 메인 검증을 실패하면, 상기 선택된 비트라인에 증가된 제2 비트라인 전압을 인가한 상태에서 상기 선택된 워드라인에 증가된 제2 프로그램 펄스를 인가하는 단계
    를 더 포함하는 반도체 장치의 동작 방법.
  15. 제14항에 있어서,
    상기 제2 프리 검증 전압과 상기 제2 메인 검증 전압의 제2 레벨 차이가 작을수록 상기 제2 비트라인 전압이 더 증가된
    반도체 장치의 동작 방법.
  16. 제14항에 있어서,
    상기 제2 프리 검증 전압과 상기 제2 메인 검증 전압이 제2 레벨 차이를 갖고, 상기 제1 레벨 차이에 비해 상기 제2 레벨 차이가 작으면 상기 증가된 제2 비트라인 전압이 상기 증가된 제1 비트라인 전압에 비해 높은 레벨을 갖는
    반도체 장치의 동작 방법.
  17. 소스 라인과 비트 라인의 사이에 연결되고, 복수의 메모리 셀들을 포함하는 메모리 스트링;
    상기 복수의 메모리 셀들에 대해, 제1 프로그램 펄스, 제1 비트라인 전압 및 제1 레벨 차이를 갖는 제1 프리 검증 전압과 제1 메인 검증 전압을 이용하여 제1 프로그램 동작을 수행한 후, 제2 프로그램 펄스, 제2 비트라인 전압 및 제2 레벨 차이를 갖는 제2 프리 검증 전압과 제2 메인 검증 전압을 이용하여 제2 프로그램 동작을 수행하는 주변 회로; 및
    상기 제1 레벨 차이에 비해 상기 제2 레벨 차이가 작고, 상기 제2 비트라인 전압이 상기 제1 비트라인 전압에 비해 높은 레벨을 갖도록 상기 주변 회로를 제어하는 제어 로직
    을 포함하는 반도체 장치.
  18. 제17항에 있어서,
    상기 제1 프로그램 동작 시, 상기 제1 프리 검증 전압을 이용한 제1 프리 검증을 패스하고 상기 제1 메인 검증 전압을 이용한 제1 메인 검증을 실패하면 상기 제1 비트라인 전압을 증가시키고, 상기 제1 레벨 차이가 작을수록 상기 제1 비트라인 전압의 증가분이 커지는
    반도체 장치.
  19. 제17항에 있어서,
    상기 제2 프로그램 동작 시, 상기 제2 프리 검증 전압을 이용한 제2 프리 검증을 패스하고 상기 제2 메인 검증 전압을 이용한 제2 메인 검증을 실패하면 상기 제2 비트라인 전압을 증가시키고, 상기 제2 레벨 차이가 작을수록 상기 제2 비트라인 전압의 증가분이 커지는
    반도체 장치.
  20. 제17항에 있어서,
    상기 제1 프로그램 동작 시, 상기 제1 프리 검증 전압을 이용한 제1 프리 검증을 패스하고 상기 제1 메인 검증 전압을 이용한 제1 메인 검증을 실패하면 상기 제1 비트라인 전압을 증가시키고,
    상기 제2 프로그램 동작 시, 상기 제2 프리 검증 전압을 이용한 제2 프리 검증을 패스하고 상기 제2 메인 검증 전압을 이용한 제2 메인 검증을 실패하면 상기 제2 비트라인 전압을 증가시키고,
    상기 제1 레벨 차이에 비해 상기 제2 레벨 차이가 작으면, 상기 제2 비트라인 전압의 증가분이 상기 제1 비트라인 전압의 증가분에 비해 큰
    반도체 장치.
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