KR20140104730A - 반도체 메모리 장치 및 그것의 쓰기 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치의 쓰기 방법은 순차적으로 발생되는 복수의 프로그램 전압들을 선택된 워드 라인에 인가하는 단계, 복수의 프로그램 전압들 각각이 인가될 때 복수의 소스 선택 라인 전압들 중 어느 하나를 소스 선택 라인에 제공하는 단계를 포함한다.

Description

반도체 메모리 장치 및 그것의 쓰기 방법{SEMICONDUCTOR MEMORY DEVICE AND WRITING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로서, 좀 더 구체적으로는 반도체 메모리 장치 및 그것의 쓰기 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
반도체 메모리 장치의 집적도는 점차 향상되고 있다. 반도체 메모리 장치의 집적도가 향상됨에 따라, 반도체 메모리 장치의 동작에 여러 가지 문제점이 야기되고 있다. 이러한 문제점은 반도체 메모리 장치의 신뢰성에 영향을 미친다.
본 발명의 실시 예는 향상된 신뢰성을 갖는 반도체 메모리 장치를 제공하기 위한 것이다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 쓰기 방법은 순차적으로 발생되는 복수의 프로그램 전압들을 선택된 워드 라인에 인가하는 단계; 및 상기 복수의 프로그램 전압들 각각이 인가될 때, 복수의 소스 선택 라인 전압들 중 어느 하나를 소스 선택 라인에 제공하는 단계를 포함한다.
본 발명의 다른 일면은 반도체 메모리 장치에 관한 것이다. 본 발명의 실시 예에 따른 반도체 메모리 장치는 복수의 메모리 셀들 및 상기 복수의 메모리 셀들과 공통 소스 라인 사이에 연결된 소스 선택 트랜지스터들을 포함하는 메모리 셀 어레이; 및 복수의 프로그램 동작들을 수행하여 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 데이터를 기입하도록 구성되는 주변 회로를 포함한다. 상기 주변 회로는 상기 복수의 프로그램 동작들 각각이 수행될 때, 복수의 소스 선택 라인 전압들 중 어느 하나를 상기 소스 선택 트랜지스터들에 인가하도록 구성된다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 드레인 선택 라인, 소스 선택 라인, 그리고 상기 드레인 선택 라인 및 상기 소스 선택 라인 사이의 복수의 워드 라인들에 연결되는 메모리 셀 어레이; 쓰기 시에, 상기 복수의 워드 라인들 중 선택된 워드 라인에 인가될 복수의 프로그램 전압들을 생성하도록 구성되는 워드 라인 전압 발생기; 및 상기 복수의 프로그램 전압들 각각이 생성될 때, 복수의 소스 선택 라인 전압들 중 어느 하나를 생성하도록 구성되는 제 1 선택 라인 전압 발생기를 포함한다. 상기 생성된 소스 선택 라인 전압은 상기 소스 선택 라인에 인가된다.
본 발명의 실시 예에 따르면, 향상된 신뢰성을 갖는 반도체 메모리 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 복수의 메모리 블록들 중 어느 하나를 보여주는 회로도이다.
도 3은 반도체 메모리 장치의 종래의 쓰기 동작을 보여주는 순서도이다.
도 4는 프로그램 동작이 수행될 때 선택된 메모리 블록에 대한 바이어스 조건을 보여주는 도면이다.
도 5는 각 프로그램 동작이 수행될 때 선택된 메모리 블록에 인가되는 전압들을 보여주는 테이블이다.
도 6은 반도체 메모리 장치의 쓰기 동작의 일 실시 예를 보여주는 순서도이다.
도 7은 쓰기 동작 시 소스 선택 라인 전압의 제 1 실시 예를 보여주는 그래프이다.
도 8은 소스 선택 라인 전압의 제 2 실시 예를 보여주는 그래프이다.
도 9는 반도체 메모리 장치의 쓰기 동작의 다른 실시 예를 보여주는 순서도이다.
도 10은 쓰기 동작 시 소스 선택 라인 전압의 제 3 실시 예를 보여주는 그래프이다.
도 11은 쓰기 동작 시 소스 선택 라인 전압의 제 4 실시 예를 보여주는 그래프이다.
도 12는 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 13은 도 12의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 14는 도 13을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 후술되는 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치(10)를 보여주는 블록도이다. 도 2는 도 1의 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)를 보여주는 회로도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(100) 및 메모리 셀 어레이(100)를 제어하는 주변 회로(110)를 포함한다. 주변 회로(110)는 어드레스 디코더(120), 전압 발생기(130), 읽기 및 쓰기 회로(140), 데이터 입출력 회로(150) 및 제어 로직(160)을 포함한다.
메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(120)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(140)에 연결된다.
도 2를 참조하면, 하나의 메모리 블록(BLK1)은 제 1 내지 제 m 셀 스트링들(CS1~CSm)을 포함한다. 제 1 내지 제 m 셀 스트링들(CS1~CSm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다.
복수의 셀 스트링들(CS1~CSm) 각각은 소스 선택 트랜지스터(SST), 직렬 연결된 복수의 메모리 셀들(M1~Mn) 및 드레인 선택 트랜지스터(DST)를 포함한다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL)에 연결된다. 제 1 내지 제 n 메모리 셀들(M1~Mn)은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL)에 연결된다. 소스 선택 트랜지스터(SST)의 소스 측은 공통 소스 라인(CSL)에 연결된다. 드레인 선택 트랜지스터(DST)의 드레인 측은 해당 비트 라인에 연결된다. 소스 선택 라인(SSL), 제 1 내지 제 n 워드 라인들(WL1~WLn) 및 드레인 선택 라인(DSL)은 도 1의 행 라인들(RL)에 포함된다. 소스 선택 라인(SSL), 제 1 내지 제 n 워드 라인들(WL1~WLn) 및 드레인 선택 라인(DSL)은 어드레스 디코더(120)에 의해 구동된다. 공통 소스 라인(CSL)은, 예를 들면 제어 로직(160)에 의해 제어되는 공통 소스 라인 제어기(미도시)에 의해 구동된다.
하나의 워드 라인에 연결된 메모리 셀들은 적어도 하나의 페이지를 구성한다. 메모리 셀들 각각이 싱글 레벨 셀(Single Level Cell)인 경우, 하나의 워드 라인에 연결된 메모리 셀들은 하나의 페이지를 구성한다. 메모리 셀들 각각이 멀티 레벨 셀(Multi Level Cell)인 경우, 하나의 워드 라인에 연결된 메모리 셀들은 2 이상의 페이지들을 구성한다.
실시 예로서, 메모리 블록(BLK1)의 메모리 셀들은 불휘발성 메모리 셀들이다.
다시 도 1을 참조하면, 어드레스 디코더(120)는 행 라인들(RL)을 통해 메모리 셀 어레이(100)에 연결된다. 어드레스 디코더(120)는 제어 로직(160)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(10) 내부의 글로벌 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다.
반도체 메모리 장치(10)의 쓰기 동작은 페이지 단위로 수행된다. 쓰기 동작을 위해 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스를 포함한다.
쓰기 동작 시에, 어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택한다.
쓰기 동작 시에, 어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 행 어드레스에 따라 선택된 메모리 블록에 연결된 워드 라인들(WL1~WLn, 도 2 참조) 중 하나의 워드 라인을 선택한다. 어드레스 디코더(120)는 디코딩된 행 어드레스에 따라 선택된 워드 라인에 프로그램 전압(Vpgm)을 인가하고, 비선택된 워드 라인들에 패스 전압(Vpass)을 인가하고, 소스 선택 라인(SSL, 도 2 참조)에 소스 선택 라인 전압(Vssl)을 인가하고, 드레인 선택 라인(DSL, 도 2 참조)에 드레인 선택 라인 전압(Vdsl)을 인가한다.
어드레스 디코더(120)는 어드레스 버퍼, 블록 디코더 및 행 디코더 등을 포함할 수 있다.
전압 발생기(130)는 제 1 및 제 2 선택 라인 전압 발생기들(131, 132), 그리고 워드 라인 전압 발생기(133)를 포함한다. 제 1 및 제 2 선택 라인 전압 발생기들(131, 132), 그리고 워드 라인 전압 발생기(133)는 제어 로직(160)의 제어에 응답하여 동작한다.
제 1 선택 라인 전압 발생기(131)는 프로그램 동작이 수행될 때마다 복수의 소스 선택 라인 전압들 중 어느 하나의 소스 선택 라인 전압(Vssl)을 발생하도록 구성된다. 즉, 소스 선택 라인 전압(Vssl)은 가변한다. 이때, 복수의 소스 선택 라인 전압들은 전원 전압과 접지 전압 사이일 수 있다.
쓰기 동작은 복수의 프로그램 동작들을 포함한다. 즉, 선택된 워드 라인의 메모리 셀들은 프로그램 동작과 검증 동작이 반복적으로 수행됨으로써 프로그램된다. 예를 들면, 선택된 워드 라인의 메모리 셀들은 ISPP(Incremental Step Pulse Programming) 방식에 따라 프로그램된다. 본 발명의 실시 예에 따르면, 이러한 복수의 프로그램 동작들 각각이 수행될 때 복수의 소스 선택 라인 전압들 중 하나가 선택되어 소스 선택 라인(SSL)에 제공된다. 이는, 도 5 내지 도 11을 참조하여 더 상세히 설명된다.
제 2 선택 라인 전압 발생기(132)는 드레인 선택 라인 전압(Vdsl)을 발생하도록 구성된다. 예를 들면, 드레인 선택 라인 전압(Vdsl)은 전원 전압일 수 있다.
워드 라인 전압 발생기(133)는 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 발생하도록 구성된다. 프로그램 전압(Vpgm) 및 패스 전압(Vpass)은 고전압이며, 프로그램 전압(Vpgm)은 패스 전압(Vpass)보다 높다. 실시 예로서, 워드 라인 전압 발생기(133)는 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(160)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화함으로써 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 생성할 수 있다.
읽기 및 쓰기 회로(140)는 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(100)에 연결되고, 데이터 라인들(DL)을 통해 데이터 입출력 회로(150)에 연결된다. 읽기 및 쓰기 회로(140)는 제어 로직(160)의 제어에 응답하여 동작한다.
읽기 및 쓰기 회로(140)는 데이터 입출력 회로(150)와 데이터(DATA)를 통신한다. 쓰기 동작 시에, 읽기 및 쓰기 회로(140)는 데이터(DATA)를 데이터 입출력 회로(150)를 통해 수신 및 저장하고, 저장된 데이터(DATA)를 비트 라인들(BL1~BLm)에 전달한다. 전달된 데이터(DATA)에 따라, 선택된 워드 라인의 메모리 셀들에 데이터가 기입된다.
실시 예로서, 읽기 및 쓰기 회로(140)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
데이터 입출력 회로(150)는 데이터 라인들(DL)을 통해 읽기 및 쓰기 회로(140)에 연결된다. 데이터 입출력 회로(150)는 제어 로직(160)의 제어에 응답하여 동작한다. 쓰기 동작 시에, 데이터 입출력 회로(150)는 반도체 메모리 장치(10) 내부의 글로벌 버퍼(미도시)로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 데이터 라인들(DL)을 통해 읽기 및 쓰기 회로(140)에 전달한다.
제어 로직(160)은 반도체 메모리 장치(10)의 글로벌 버퍼를 통해 커맨드(CMD), 예를 들면 쓰기 동작을 나타내는 커맨드를 수신한다. 제어 로직(160)은 커맨드(CMD)에 응답하여 어드레스 디코더(120), 전압 발생기(130), 읽기 및 쓰기 회로(140) 및 데이터 입출력 회로(150)에 제어 신호들을 전송하여 반도체 메모리 장치(10)의 제반 동작을 제어한다.
도 3은 반도체 메모리 장치(10)의 종래의 쓰기 동작을 보여주는 순서도이다.
도 3을 참조하면, S110단계에서, 프로그램 동작이 수행된다. 프로그램 동작에 따라, 선택된 워드 라인의 메모리 셀들의 문턱 전압이 상승한다.
S120단계에서, 선택된 워드 라인의 메모리 셀들의 문턱 전압이 원하는 레벨에 도달하였는지 여부를 판별하는 검증 동작이 수행된다. 만약 그렇다면, 쓰기 동작은 종료된다. 만약 그렇지 않다면, S110단계가 재수행된다.
S110단계 및 S120단계는 하나의 프로그램 루프(program loop)를 구성한다. 즉, 복수의 프로그램 루프들이 반복적으로 수행됨으로써 쓰기 동작이 수행된다.
도 4는 프로그램 동작이 수행될 때 선택된 메모리 블록에 대한 바이어스 조건을 보여주는 도면이다.
도 4를 참조하면, 선택된 워드 라인(예를 들면, WL2)에 프로그램 전압(Vpgm)이 인가되고, 비선택된 워드 라인들(예를 들면, WL1, WL3~WLn)에 패스 전압(Vpass)이 인가되고, 소스 선택 라인(SSL, 도 2 참조)에 소스 선택 라인 전압(Vssl)이 인가되고, 드레인 선택 라인(DSL, 도 2 참조)에 드레인 선택 라인 전압(Vdsl)이 인가된다. 드레인 선택 라인 전압(Vdsl)은, 설명의 편의를 위해 전원 전압으로 가정한다.
비트 라인들(BL1~BLm)에는 선택된 워드 라인의 메모리 셀들에 기입될 데이터(DATA, 도 1 참조)에 따라 전원 전압(Vcc) 또는 접지 전압이 인가된다. 문턱전압이 상승할 메모리 셀(이하, 프로그램 허용 셀)에 연결된 비트 라인에 접지 전압이 인가된다. 문턱 전압이 유지될 메모리 셀(이하, 프로그램 금지 셀)에 연결된 비트 라인에 전원 전압(Vcc)이 인가된다. 도 4에서는 제 1 및 제 2 비트 라인들(BL1, BL2)에 전원 전압(Vcc)이 인가되고 제 3 및 제 m 비트 라인들(BL3, BLm)에 접지 전압이 인가되는 것으로 도시된다.
공통 소스 라인(CSL)에는 공통 소스 라인 전압(Vcsl)이 인가된다.
프로그램 금지 셀을 포함하는 셀 스트링의 채널은 부스팅된다. 제 1 및 제 2 셀 스트링들(CS1, CS2) 각각은 해당 비트 라인의 전원 전압(Vcc)과 드레인 선택 라인(DSL)의 전원 전압으로 인하여 해당 비트 라인과 전기적으로 분리된다. 소스 선택 라인 전압(Vssl)에 따라 각 셀 스트링의 소스 선택 트랜지스터(SST)는 턴오프된다. 제 1 및 제 2 셀 스트링들(CS1, CS2) 각각의 채널은 프로그램 전압(Vpgm) 및 패스 전압(Vpass)에 의해 부스팅된다.
프로그램 허용 셀을 포함하는 셀 스트링의 채널은 부스팅되지 않는다. 제 3 및 제 m 셀 스트링들(CS3, CSm) 각각은 해당 비트 라인의 접지 전압과 드레인 선택 라인(DSL)의 전원 전압으로 인하여 해당 비트 라인과 전기적으로 연결되고, 그러므로 제 3 및 제 m 셀 스트링들(CS3, CSm) 각각의 채널은 해당 비트 라인의 전압(접지 전압)으로 유지될 것이다.
부스팅되는 셀 스트링(CS2)이 부스팅되지 않는 셀 스트링(CS3)에 인접하는 경우, 부스팅되지 않는 셀 스트링(CS3)의 채널 전압(접지 전압)의 영향으로 인해, 부스팅되는 셀 스트링(CS2)의 채널 전압이 정상적으로 상승하지 않을 수 있다. 즉, 제 2 셀 스트링(CS2)과 제 3 셀 스트링(CS3) 사이의 커플링(a)에 기인하여 제 2 셀 스트링(CS2)의 채널 전압은 정상적으로 상승하지 않을 수 있다. 이러한 커플링(a)은 프로그램 동작의 신뢰성을 저하시킬 것이다. 그리고, 이러한 커플링(a)의 영향은 메모리 셀 어레이(100)의 집적도가 향상될수록 증가할 것이다.
소스 선택 라인 전압(Vssl)이 상대적으로 높은 전압이라고 가정한다. 상대적으로 높은 소스 선택 라인 전압(Vssl)으로 인해 제 3 셀 스트링(CS3)의 소스 선택 트랜지스터(SST)가 약하게(slightly) 턴온되고, 제 3 셀 스트링(CS3)의 채널 전압이 공통 소스 라인 전압(Vcsl, 예를 들면 1V~2V)의 영향을 받아 상승할 수 있다. 이에 따라, 제 2 및 제 3 셀 스트링들(CS2, CS3) 사이의 전위차가 감소하여 제 2 셀 스트링(CS2)이 더 효율적으로 부스팅될 수 있다.
부스팅되는 제 1 셀 스트링(CS1)은 부스팅되는 제 2 셀 스트링(CS2)에 인접한다. 이에 따라, 제 1 셀 스트링(CS1)의 채널 전압은 상대적으로 높은 레벨까지 상승할 수 있다. 이때, DIBL(Drain Induced Barrier Lowering) 현상이 유발되고, 제 1 셀 스트링(CS1)의 채널로부터의 누설 전류(b)가 발생될 수 있다. 예를 들면, 이러한 누설 전류(b)는 제 1 셀 스트링(CS1)의 채널로부터 소스 선택 트랜지스터(SST)를 통해 공통 소스 라인(CSL)으로 방출될 수 있다 이러한 누설 전류(b)는 프로그램 동작의 신뢰성을 저하시킬 것이다.
소스 선택 라인 전압(Vssl)이 상대적으로 낮은 전압, 예를 들면 접지 전압이라고 가정한다. 이때, 소스 선택 트랜지스터(SST)는 누설 전류(b)를 효율적으로 차단할 수 있으며, 제 1 셀 스트링(CS1)은 보다 효율적으로 부스팅될 수 있다.
본 발명의 실시 예에 따르면, 복수의 프로그램 동작들이 수행될 때 복수의 소스 선택 라인 전압들이 사용된다. 즉, 각 프로그램 동작이 수행될 때 소스 선택 라인 전압(Vssl)을 선택 및 가변할 수 있다. 이에 따라, 부스팅되는 셀 스트링(CS2)이 부스팅되지 않는 셀 스트링(CS3)에 인접하는 것에 기인하여 부스팅되는 셀 스트링(CS2)의 채널 전압이 정상적으로 상승하지 않는 문제점, 그리고 부스팅되는 셀 스트링들(CS1, CS2)이 서로 인접하여 그 중 적어도 하나의 셀 스트링(CS1)의 채널 전압이 정상적으로 상승하지 않는 문제점이 해결될 수 있다. 따라서, 반도체 메모리 장치(10)의 쓰기 동작의 신뢰성은 향상될 수 있다.
도 5는 각 프로그램 동작이 수행될 때 선택된 메모리 블록에 인가되는 전압들을 보여주는 테이블이다. 설명의 편의를 위해, 제 1 메모리 블록(BLK1, 도 2 참조)이 선택된다고 가정한다.
도 2 및 도 5를 참조하면, 쓰기 동작은 복수의 프로그램 동작들을 포함한다. 제 1 내지 제 P 프로그램 동작들이 수행될 때, 선택된 워드 라인에 제 1 내지 제 P 프로그램 전압들(Vpgm1~VpgmP)이 각각 인가된다. 각 프로그램 동작이 수행될 때마다 프로그램 전압은 증가할 수 있다. 다른 말로, 제 1 내지 제 P 프로그램 전압들(Vpgm1~VpgmP)은 순차적으로 증가하는 전압들일 수 있다.
제 1 내지 제 P 프로그램 동작들이 수행될 때, 비선택된 워드 라인에 패스 전압(Vpass)이 인가되고, 드레인 선택 라인에 드레인 선택 라인 전압(Vdsl)이 인가된다. 패스 전압(Vpass)은 고전압이고, 프로그램 전압들(Vpgm1~VpgmP)보다 낮은 전압이다. 드레인 선택 라인 전압(Vdsl)은, 예를 들면 전원 전압일 수 있다.
본 발명의 실시 예에 따르면, 제 1 내지 제 P 프로그램 동작들이 수행될 때 소스 선택 라인(SSL)에 제 1 내지 제 P 소스 선택 라인 전압들(Vssl1~VsslP)이 각각 인가될 수 있다. 실시 예로서, 제 1 내지 제 p 소스 선택 라인 전압들(Vssl1~VsslP)은 순차적으로 감소하는 전압들일 수 있다. 다른 실시 예로서, 제 1 내지 제 X(X는 P보다 작은 자연수) 소스 선택 라인 전압들(Vssl1~VsslX)은 동일한 레벨을 갖는 전압들이고 제 X+1 내지 제 P 소스 선택 라인 전압들(VsslX+1~VsslP)은 순차적으로 감소하는 전압들일 수 있다. 이는, 도 6 내지 도 11을 참조하여 더 상세히 설명된다.
도 6은 반도체 메모리 장치(10)의 쓰기 동작의 일 실시 예를 보여주는 순서도이다.
도 1 및 도 6을 참조하면, S210단계에서, 제어 로직(160)은 수행된 프로그램 루프들의 수가 미리 정해진 기준값에 도달하였는지 여부를 판별한다. 만약 그렇다면, S220단계가 수행된다.
이때, 기준값은 다양하게 변경될 수 있음이 이해될 것이다. 예를 들면, 반도체 메모리 장치(100)의 제조 후 테스트 단계에서, 테스트 결과에 따라 기준값이 결정될 수 있다. 기준값은 반도체 메모리 장치(100)의 특성, 저장될 데이터(DATA)의 패턴 등 다양한 기준들에 따라 변경될 수 있다.
S220단계에서, 제어 로직(160)은 감소된 소스 선택 라인 전압(Vssl)을 발생하도록 제 1 선택 라인 전압 발생기(131)를 세팅한다.
S231단계에서, 감소된 소스 선택 라인 전압(Vssl)을 이용하여 프로그램 동작이 수행된다. S232단계에서, 선택된 워드 라인의 메모리 셀들의 문턱 전압이 원하는 레벨에 도달하였는지 여부가 판별된다. 판별 결과에 따라, S210단계가 재 수행된다.
수행된 프로그램 동작들의 수가 적으면, 선택된 워드 라인의 메모리 셀들 중 원하는 문턱 전압에 도달한 메모리 셀들은 상대적으로 적을 것이다. 이는, 프로그램 허용 셀들이 상대적으로 많아, 부스팅되는 셀 스트링과 부스팅되지 않는 셀 스트링이 서로 인접할 확률이 증가함을 의미한다(도 4 a 참조). 이때, 부스팅되는 셀 스트링의 채널 전압은 정상적으로 상승하지 않을 수 있다.
수행된 프로그램 동작들의 수가 증가할수록 선택된 워드 라인의 메모리 셀들 중 원하는 문턱 전압을 갖는 메모리 셀들은 상대적으로 많을 것이다. 이는, 프로그램 금지 셀들이 상대적으로 많아, 부스팅되는 셀 스트링들이 서로 인접할 확률이 증가함을 의미한다. 이때, 소스 선택 트랜지스터(SST, 도 2 참조)를 통해 흐르는 누설 전류가 증가할 수 있다(도 4 b 참조).
본 발명의 실시 예에 따르면, 수행된 프로그램 동작들의 수가 기준값보다 적을 때 양 전압의 소스 선택 라인 전압(Vssl)이 사용된다. 부스팅되는 셀 스트링과 부스팅되지 않는 셀 스트링이 서로 인접하더라도, 양 전압의 소스 선택 라인 전압(Vssl)으로 인해 부스팅되는 셀 스트링의 채널 전압은 정상적으로 상승할 수 있다.
본 발명의 실시 예에 따르면, 수행된 프로그램 동작들의 수가 기준값에 도달할 때 소스 선택 라인 전압(Vssl)이 감소된다. 부스팅되는 셀 스트링들이 서로 인접하더라도, 감소된 소스 선택 라인 전압(Vssl)으로 인해 소스 선택 트랜지스터(SST, 도 2 참조)를 통해 흐를 수 있는 누설 전류가 억제될 수 있다.
결과적으로, 반도체 메모리 장치(10)의 쓰기 동작의 신뢰성은 향상될 수 있다.
도 7은 쓰기 동작 시 소스 선택 라인 전압(Vssl)의 제 1 실시 예를 보여주는 그래프이다.
도 7을 참조하면, 제 1 내지 제 P-2 프로그램 동작들이 수행될 때, 제 1 전압 레벨(V1)을 갖는 소스 선택 라인 전압(Vssl)이 사용된다.
수행된 프로그램 동작들의 수가 증가하여 기준값에 도달할 때, 제 2 전압 레벨(V2)을 갖는 소스 선택 라인 전압(Vssl)이 사용된다. 도 7의 실시 예에서는, 제 P-1 프로그램 동작 시에 제 2 전압 레벨(V2)을 갖는 소스 선택 라인 전압(Vssl)이 사용된다.
수행된 프로그램 동작들의 수가 계속 증가하여 다음 기준값에 도달할 때, 소스 선택 라인 전압(Vssl)은 접지 전압으로 변경된다. 도 7의 실시 예에서는 제 P 프로그램 동작 시에 소스 선택 라인 전압(Vssl)은 접지 전압으로 변경된다.
도 8은 소스 선택 라인 전압(Vssl)의 제 2 실시 예를 보여주는 그래프이다.
도 8을 참조하면, 프로그램 동작이 수행될 때마다 소스 선택 라인 전압(Vssl)은 감소한다. 제 1 프로그램 동작 시에 제 1 전압 레벨(V1)의 소스 선택 라인 전압(Vssl)이 사용되고, 이후 프로그램 동작이 수행될 때마다 소스 선택 라인 전압(Vssl)은 특정 전압차(dV)만큼 감소한다. 그리고, 제 P 프로그램 동작 시에 소스 선택 라인 전압(Vssl)은 접지 전압에 도달할 수 있다.
도 9는 반도체 메모리 장치(10)의 쓰기 동작의 다른 실시 예를 보여주는 순서도이다.
도 1 및 도 9를 참조하면, S310단계에서, 제어 로직(160)은 수행된 프로그램 루프들의 수가 미리 정해진 기준값에 도달하였는지 여부를 판별한다. 만약 그렇다면, S220단계가 수행된다.
S220단계에서, 제어 로직(160)은 증가된 소스 선택 라인 전압(Vssl)을 발생하도록 제 1 선택 라인 전압 발생기(131)를 세팅한다. 이후에 수행되는 프로그램 동작(S331)은 증가된 소스 선택 라인 전압(Vssl)을 이용하여 수행된다. 그리고, 검증 동작(S332)의 결과에 따라 S310단계가 재수행된다.
프로그램 동작 시, 부스팅되는 셀 스트링과 부스팅되지 않는 셀 스트링이 인접하는 경우, 커플링(도 4 a 참조)에 의해 부스팅되는 셀 스트링의 채널 전압이 의도치 않게 낮아질 수 있다. 이에 따라, 프로그램 금지 셀의 문턱 전압이 의도치 않게 상승하여, 해당 메모리 셀에 저장된 데이터는 훼손될 수 있다. 프로그램 동작이 반복적으로 수행될수록, 해당 메모리 셀에 저장된 데이터가 훼손될 가능성은 증가할 것이다.
본 발명의 실시 예에 따르면, 수행된 프로그램 동작들의 수가 기준값에 도달할 때 소스 선택 라인 전압(Vssl)이 증가한다. 이에 따라, 부스팅되는 셀 스트링과 부스팅되지 않는 셀 스트링이 인접하더라도, 부스팅되는 셀 스트링의 채널 전압이 정상적으로 상승할 수 있다. 따라서, 부스팅되는 셀 스트링의 메모리 셀들에 저장된 데이터가 훼손되는 것을 방지할 수 있다.
결과적으로, 반도체 메모리 장치(10)의 쓰기 동작의 신뢰성은 향상될 수 있다.
도 10은 쓰기 동작 시 소스 선택 라인 전압(Vssl)의 제 3 실시 예를 보여주는 그래프이다.
도 10을 참조하면, 제 1 내지 제 P-2 프로그램 동작들이 수행될 때, 소스 선택 라인 전압(Vssl)은 접지 전압이다. 이후, 수행된 프로그램 동작들의 수가 증가하여 제 1 기준값에 도달할 때, 제 2 전압 레벨(V2)을 갖는 소스 선택 라인 전압(Vssl)이 사용된다. 도 10의 실시 예에서는 제 1 기준값은 P-1이다.
수행된 프로그램 동작들의 수가 증가하여 제 2 기준 값에 도달할 때, 소스 선택 라인 전압(Vssl)은 제 1 전압 레벨(V1)로 변경된다. 도 10의 실시 예에서, 제 2 기준값은 P이다.
도 11은 쓰기 동작 시 소스 선택 라인 전압(Vssl)의 제 4 실시 예를 보여주는 그래프이다.
도 11을 참조하면, 프로그램 동작이 수행될 때마다 소스 선택 라인 전압(Vssl)은 증가한다. 제 1 프로그램 동작 시에 소스 선택 라인 전압(Vssl)은 접지 전압이고, 이후 프로그램 동작이 수행될 때마다 소스 선택 라인 전압(Vssl)은 특정 전압차(dV)만큼 증가한다. 그리고, 제 P 프로그램 동작 시에 소스 선택 라인 전압(Vssl)은 제 1 전압 레벨(V1)에 도달할 수 있다.
도 12는 반도체 메모리 장치(1100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 12를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.
반도체 메모리 장치(1100)는 도 1을 참조하여 설명된 반도체 메모리 장치(10)와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 메모리 인터페이스(1210), 호스트 인터페이스(1220), ECC 회로(1230, Error Check and Correct Circuit), 중앙 처리 장치(1240) 및 버퍼 메모리(1250)를 포함한다.
메모리 인터페이스(1210)는 버퍼 메모리(1250)로부터 전달된 데이터를 반도체 메모리 장치(1100)로 전송한다. 그리고 메모리 인터페이스(1210)는 반도체 메모리 장치(1100)로부터 읽은 데이터를 버퍼 메모리(1250)로 전달한다. 여기서, 메모리 인터페이스(1210)는 낸드 플래시 메모리의 인터페이스 방식을 사용할 수 있다. 즉, 컨트롤러(1200)는 낸드 플래시 메모리 인터페이스 방식에 따라 프로그램, 읽기 및 소거 동작 등을 수행할 수 있다.
호스트 인터페이스(1220)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 호스트 인터페이스(1220)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
ECC 회로(1230)는 반도체 메모리 장치(1100)로 전송되는 데이터를 이용하여, 패러티 비트를 생성한다. 이렇게 생성된 패러티 비트는 반도체 메모리 장치(1100)의 반도체 메모리 칩들 내 스페어 영역(spare area)에 저장된다. ECC 회로(1230)는 반도체 메모리 장치(1100)의 반도체 메모리 칩들로부터 읽혀진 데이터의 에러를 검출한다. 만약 검출된 에러가 정정 범위 내이면, ECC 회로(1230)는 검출된 에러를 정정한다.
중앙 처리 장치(1240)는 호스트(Host)로부터 입력된 신호를 분석하고 처리한다. 중앙 처리 장치(1240)는 호스트 인터페이스(2220)나 메모리 인터페이스(1210)를 통해 호스트(Host)나 반도체 메모리 장치(1100)의 반도체 메모리 칩들을 제어한다.
중앙 처리 장치(1240)는 반도체 메모리 장치(1100)를 제어하기 위한 펌웨어에 따라 반도체 메모리 장치(1100)를 제어할 수 있다.
버퍼 메모리(1250)는 호스트(Host)로부터 제공되는 프로그램 데이터 또는 반도체 메모리 장치(1100)로부터 읽어진 데이터를 임시 저장한다. 또한, 버퍼 메모리(1250)는 반도체 메모리 장치(1100)에 저장될 메타 데이터나 캐시 데이터를 저장할 수 있다. 서든 파워 오프 시에, 버퍼 메모리(1250)에 저장된 메타 데이터나 캐시 데이터는 반도체 메모리 장치(1100)에 저장된다. 버퍼 메모리(1250)에는 DRAM, SRAM 등이 포함될 수 있다.
컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 13은 도 12의 메모리 시스템(1000)의 응용 예(2000)를 보여주는 블록도이다.
도 13을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 13에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(10)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 12를 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 13에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 14는 도 13을 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.
도 14를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 14에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 14에서, 도 13을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 12를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 12 및 도 13을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 메모리 셀 어레이
110: 주변 회로
120: 어드레스 디코더
130: 전압 발생기
140: 읽기 및 쓰기 회로
150: 데이터 입출력 회로
160: 제어 로직
131: 제 1 선택 라인 전압 발생기

Claims (20)

  1. 반도체 메모리 장치의 쓰기 방법에 있어서:
    순차적으로 발생되는 복수의 프로그램 전압들을 선택된 워드 라인에 인가하는 단계; 및
    상기 복수의 프로그램 전압들 각각이 인가될 때, 복수의 소스 선택 라인 전압들 중 어느 하나를 소스 선택 라인에 제공하는 단계를 포함하는 쓰기 방법.
  2. 제 1 항에 있어서,
    상기 복수의 소스 선택 라인 전압들 중 상기 어느 하나는 프로그램 전압들의 인가 횟수가 제 1 기준값에 도달했는지 여부에 따라 결정되는 쓰기 방법.
  3. 제 2 항에 있어서,
    상기 복수의 소스 선택 라인 전압들 중 상기 어느 하나를 제공하는 단계는,
    상기 인가 횟수가 상기 제 1 기준값보다 작을 때 제 1 소스 선택 라인 전압을 상기 소스 선택 라인에 제공하는 단계; 및
    상기 인가 횟수가 상기 제 1 기준값보다 크거나 같을 때 제 2 소스 선택 라인 전압을 상기 소스 선택 라인에 제공하는 단계를 포함하고,
    상기 제 2 소스 선택 라인 전압은 상기 제 1 소스 선택 라인 전압보다 낮은 쓰기 방법.
  4. 제 2 항에 있어서,
    상기 복수의 소스 선택 라인 전압들 중 상기 어느 하나를 제공하는 단계는,
    상기 인가 횟수가 상기 제 1 기준값보다 작을 때 제 1 소스 선택 라인 전압을 상기 소스 선택 라인에 제공하는 단계; 및
    상기 인가 횟수가 상기 제 1 기준값보다 크거나 같을 때 제 2 소스 선택 라인 전압을 상기 소스 선택 라인에 제공하는 단계를 포함하고,
    상기 제 2 소스 선택 라인 전압은 상기 제 1 소스 선택 라인 전압보다 높은 쓰기 방법.
  5. 제 2 항에 있어서,
    상기 복수의 소스 선택 라인 전압들 중 상기 어느 하나는 프로그램 전압들의 인가 횟수가 상기 제 1 기준값에 도달했는지 여부, 그리고 제 2 기준값에 도달했는지 여부에 따라 결정되며,
    상기 제 2 기준값은 상기 제 1 기준값보다 큰 쓰기 방법.
  6. 제 5 항에 있어서,
    상기 복수의 소스 선택 라인 전압들 중 상기 어느 하나를 제공하는 단계는,
    상기 인가 횟수가 상기 제 1 기준값보다 작을 때 제 1 소스 선택 라인 전압을 상기 소스 선택 라인에 제공하는 단계;
    상기 인가 횟수가 상기 제 1 기준값보다 크거나 같고 상기 제 2 기준값보다 작을 때 제 2 소스 선택 라인 전압을 상기 소스 선택 라인에 제공하는 단계; 및
    상기 인가 횟수가 상기 제 2 기준값보다 크거나 같을 때 제 3 소스 선택 라인 전압을 상기 소스 선택 라인에 제공하는 단계를 포함하고,
    상기 제 1 내지 제 3 소스 선택 라인 전압들은 순차적으로 감소하는 값인 쓰기 방법.
  7. 제 5 항에 있어서,
    상기 복수의 소스 선택 라인 전압들 중 상기 어느 하나를 제공하는 단계는,
    상기 인가 횟수가 상기 제 1 기준값보다 작을 때 제 1 소스 선택 라인 전압을 상기 소스 선택 라인에 제공하는 단계;
    상기 인가 횟수가 상기 제 1 기준값보다 크거나 같고 상기 제 2 기준값보다 작을 때 제 2 소스 선택 라인 전압을 상기 소스 선택 라인에 제공하는 단계; 및
    상기 인가 횟수가 상기 제 2 기준값보다 크거나 같을 때 제 3 소스 선택 라인 전압을 상기 소스 선택 라인에 제공하는 단계를 포함하고,
    상기 제 1 내지 제 3 소스 선택 라인 전압들은 순차적으로 증가하는 값인 쓰기 방법.
  8. 제 1 항에 있어서,
    상기 복수의 소스 선택 라인 전압들 중 상기 어느 하나를 제공하는 단계는,
    프로그램 전압들의 인가 횟수가 증가할수록 상기 소스 선택 라인에 제공되는 소스 선택 라인 전압은 감소하는 쓰기 방법.
  9. 제 1 항에 있어서,
    상기 복수의 소스 선택 라인 전압들 중 상기 어느 하나를 제공하는 단계는,
    프로그램 전압들의 인가 횟수가 증가할수록 상기 소스 선택 라인에 제공되는 소스 선택 라인 전압은 증가하는 쓰기 방법.
  10. 제 1 항에 있어서,
    상기 복수의 프로그램 전압들이 인가될 때, 비선택된 워드 라인에는 상기 복수의 프로그램 전압들보다 낮은 패스 전압이 인가되고 드레인 선택 라인에는 전원 전압이 인가되는 쓰기 방법.
  11. 복수의 메모리 셀들 및 상기 복수의 메모리 셀들과 공통 소스 라인 사이에 연결된 소스 선택 트랜지스터들을 포함하는 메모리 셀 어레이; 및
    복수의 프로그램 동작들을 수행하여 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 데이터를 기입하도록 구성되는 주변 회로를 포함하되,
    상기 주변 회로는 상기 복수의 프로그램 동작들 각각이 수행될 때, 복수의 소스 선택 라인 전압들 중 어느 하나를 상기 소스 선택 트랜지스터들에 인가하도록 구성되는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 주변 회로는 프로그램 동작들의 수행 횟수가 기준값에 도달했는지 여부에 따라 상기 복수의 소스 선택 라인 전압들 중 상기 어느 하나를 선택하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 주변 회로는,
    상기 프로그램 동작들의 상기 수행 횟수가 상기 기준값보다 작을 때 제 1 소스 선택 라인 전압을 상기 소스 선택 라인에 인가하고, 상기 프로그램 동작들의 상기 수행 횟수가 상기 기준값보다 크거나 같을 때 제 2 소스 선택 라인 전압을 상기 소스 선택 라인에 인가하되,
    상기 제 2 소스 선택 라인 전압은 상기 제 1 소스 선택 라인 전압보다 낮은 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 주변 회로는,
    상기 프로그램 동작들의 상기 수행 횟수가 상기 기준값보다 작을 때 제 1 소스 선택 라인 전압을 상기 소스 선택 라인에 인가하고, 상기 프로그램 동작들의 상기 수행 횟수가 상기 기준값보다 크거나 같을 때 제 2 소스 선택 라인 전압을 상기 소스 선택 라인에 인가하되,
    상기 제 2 소스 선택 라인 전압은 상기 제 1 소스 선택 라인 전압보다 높은 반도체 메모리 장치.
  15. 제 11 항에 있어서,
    상기 주변 회로는 프로그램 동작들의 수행 횟수가 증가할수록 상기 소스 선택 라인에 낮은 소스 선택 라인 전압을 인가하는 반도체 메모리 장치.
  16. 제 11 항에 있어서,
    상기 주변 회로는 프로그램 동작들의 수행 횟수가 증가할수록 상기 소스 선택 라인에 높은 소스 선택 라인 전압을 인가하는 반도체 메모리 장치.
  17. 드레인 선택 라인, 소스 선택 라인, 그리고 상기 드레인 선택 라인 및 상기 소스 선택 라인 사이의 복수의 워드 라인들에 연결되는 메모리 셀 어레이;
    쓰기 시에, 상기 복수의 워드 라인들 중 선택된 워드 라인에 인가될 복수의 프로그램 전압들을 생성하도록 구성되는 워드 라인 전압 발생기; 및
    상기 복수의 프로그램 전압들 각각이 생성될 때, 복수의 소스 선택 라인 전압들 중 어느 하나를 생성하도록 구성되는 제 1 선택 라인 전압 발생기를 포함하고,
    상기 생성된 소스 선택 라인 전압은 상기 소스 선택 라인에 인가되는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 워드 라인 전압 발생기는 상기 복수의 워드 라인들 중 비선택된 워드 라인들에 인가될 패스 전압을 더 생성하도록 구성되는 반도체 메모리 장치.
  19. 제 17 항에 있어서,
    상기 드레인 선택 라인에 인가될 드레인 선택 라인 전압을 생성하도록 구성되는 제 2 선택 라인 전압 발생기를 더 포함하는 반도체 메모리 장치.
  20. 제 17 항에 있어서,
    상기 복수의 소스 선택 라인 전압들 중 상기 어느 하나는 상기 프로그램 전압들의 인가 횟수가 기준값에 도달했는지 여부에 따라 결정되는 반도체 메모리 장치.
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