KR20070070477A - Ｎａｎｄ형 플래쉬 메모리 소자의 프로그램 및 소거 방법 - Google Patents

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Abstract

본 발명은 NAND형 플래쉬 메모리 소자의 프로그램 및 소거 방법에 관한 것으로, 프로그램 또는 소거 전압을 상승, 유지 및 하강의 3단계로 인가하고, 상승 구간 및 하강 구간을 선택적으로 또는 모두 충분히 길게 하여 프로그램 또는 소거를 실시함으로써 프로그램 및 소거 동작의 반복에 따른 셀의 열화를 방지하여 문턱 전압 변화를 줄일 수 있고, 그에 따라 전자 트랩 및 계면 트랩 센터를 줄일 수 있어 셀의 신뢰성을 향상시킬 수 있는 NAND형 플래쉬 메모리 소자의 프로그램 및 소거 방법이 제시된다.
NAND 플래쉬, 프로그램, 소거, 사이클링, 3단계 전압 인가, 문턱 전압 변화

Description

ＮＡＮＤ형 플래쉬 메모리 소자의 프로그램 및 소거 방법{Method of programming and erasing a NAND type flash memory device}
도 1은 종래에 따른 NAND형 플래쉬 메모리 소자의 프로그램 및 소거 횟수에 따른 문턱 전압의 변화를 나타낸 그래프.
도 2는 본 발명에 따른 NAND형 플래쉬 메모리 소자의 프로그램 방법을 설명하기 위한 개념도.
도 3(a) 및 도 3(b)는 본 발명에 따른 NAND형 플래쉬 메모리 소자의 소거 방법을 설명하기 위한 셀 블럭의 개략도.
도 4는 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 프로그램 또는 소거를 위한 전압 타이밍도.
도 5는 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 소거 후 프로그램시 셀 문턱 전압의 변화를 나타낸 그래프.
도 6은 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 소거시 셀 문턱 전압의 변화를 나타낸 그래프.
도 7은 본 발명의 다른 실시 예에 따른 NAND형 플래쉬 메모리 소자의 프로그램 또는 소거를 위한 전압 타이밍도.
본 발명은 NAND형 플래쉬 메모리 소자의 프로그램 및 소거 방법에 관한 것으로, 특히 프로그램 및 소거 동작의 반복에 따른 셀의 열화를 방지하여 문턱 전압 변화를 줄일 수 있고, 셀의 신뢰성을 향상시킬 수 있는 NAND형 플래쉬 메모리 소자의 프로그램 및 소거 방법에 관한 것이다.
NAND형 플래쉬 메모리 소자는 노트북(Notebook), PDA, 휴대용 전화기(Cellular Phone) 등의 포터블 전자 시스템(Portable elecronics)과 컴퓨터 바이오스(Computer BIOS), 프린터(Printer), USB 드라이버(USB Driver)와 같이 그 사용 범위가 점점더 확대되고 있다.
NAND형 플래쉬 메모리 소자는 다수의 셀 블럭을 포함하여 구성되는데, 셀 블럭은 데이터를 저장하기 위한 다수의 셀이 직렬 연결되어 구성되는 셀 스트링이 다수 형성되고, 셀 스트링과 드레인 및 셀 스트링와 공통 소오스 사이에 드레인 선택 라인 및 소오스 선택 라인이 각각 형성되어 구성된다. 그런데, 셀 스트링과 소오스 선택 라인 및 드레인 선택 라인은 활성 영역 및 필드 영역을 확정하기 위해 형성된 소자 분리막과 직교하고 서로 소정 간격 이격되도록 평행하게 형성된다. 또한, 셀은 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 셀 게이트와, 셀 게이트 양측의 반도체 기판상에 형성된 불순물 영역으로 구성된다. 한편, 선택 라인과 활성 영역이 교차하는 부분에는 선택 트랜지스터가 형성되며, 선택 트랜지스터의 선택 게이트는 셀 게이트 형성 공정과 동일 공정으로 형성하거나 셀 게이트 형성 공정에서 유전체막을 제거하여 형성한다.
상기와 같이 구성되는 NAND형 플래쉬 메모리 소자는 전기적인 프로그램/소거(Program/Erase)가 가능한 소자로써 얇은 터널 산화막을 통해 강한 전기장에 의해 전자가 이동하면서 문턱 전압을 변화시켜 프로그램 및 소거 기능을 수행한다. 즉, 터널 산화막을 통한 전자의 이동으로 프로그램과 소거를 실시하게 되는데, 이로 인한 터널 산화막의 열화는 피할 수 없다. 따라서, 일정한 전압 조건으로 프로그램 및 소거를 반복하게 되면 프로그램 및 소거 문턱 전압이 반복 횟수(cycling)에 따라 변하게 된다. 도 1에 프로그램 횟수에 따른 문턱 전압의 변화(A)와 소거 횟수에 따른 문턱 전압 변화(B)를 나타내었는데, 프로그램 횟수 및 소거 횟수가 증가함에 따라 문턱 전압이 상승하게 된다.
상기와 같은 터널 산화막의 열화에 따른 문턱 전압 변화 현상을 설명하면 다음과 같다. 프로그램 또는 소거 동작에 따른 터널 산화막을 통한 전자의 흐름은 터널 산화막 벌크내에 전자 트랩(electron trap)을 생성하고, 터널 산화막과 반도체 기판간의 계면(interface)에 전자와 홀 무엇이든지 트랩될 수 있으며 전자와 홀이 트랩되기 전에는 뉴트럴(neutral) 상태인 뉴트럴 트랩 센터(neutral trap center)를 생성하게 된다. 물론 터널 산화막 벌크내에 뉴트럴 트랩 센터가 없는 것은 아니지만 터널 산화막 벌크에 있는 뉴트럴 트랩 센터는 터널 산화막과 반도체 기판 계면에 생성된 뉴트럴 트랩 센터에 비해 캐리어 트랩 이완 시간(carrier trap relaxation time)이 훨씬 길다. 따라서, 터널 산화막 벌크 안에는 주로 전자 트랩이 존재하고, 반대로 반도체 기판과 터널 산화막의 계면에는 뉴트럴 트랩 센터가 존재하게 된다.
터널 산화막 벌크에 트랩되어 있는 전자로 인해 문턱 전압이 변화되는 이유는 FN 전류가 줄어들고, 플랫 밴드(flat band) 전압이 올라가기 때문이다. 플랫밴드 전압이 올라가는 이유는 전자가 터널 산화막에 트랩되어 있으면 플로팅 게이트에 전자가 차지되어 있는 경우와 거의 비슷하므로 프로그램된 셀의 경우로 생각하면 되고 FN 전류가 감소하는 이유는 전자가 없을 경우보다 전자가 있을 경우 전자가 넘어야 할 에너지 벽이 두꺼워지기 때문이다.
반도체 기판과 터널 산화막 계면의 뉴트럴 트랩 센터는 셀의 채널에 전류가 흘러갈 때 전자의 속도를 떨어뜨리기 때문에 셀의 GM을 저하시킨다. 그런데 실제로 셀의 상태를 읽어서 판단할 때 셀에 전류가 얼마나 흘러가느냐에 따라 셀의 상태를 판단하므로 셀의 GM이 낮아지면 셀의 문턱 전압이 올라간 것과 같은 효과를 준다.
플랫밴드 전압의 변화에 따른 문턱 전압 변화를 ΔVftb, GM 저하에 따른 문턱 전압 변화를 ΔVtgm, FN 전류 감소에 따른 문턱 전압 변화를 ΔVtp 및 ΔVte라고 하면,
프로그램 셀의 ΔVt = ΔVftb + ΔVtgm - ΔVtp
소거 셀의 ΔVt = ΔVftb + ΔVtgm + ΔVte
가 된다. 간단히 하기 위해 프로그램과 소거 동작시 전자 트랩과 계면 뉴트럴 트랩 센터의 양은 변하지 않는다고 가정하였다. 즉 프로그램 상태와 소거 상태 에서의 ΔVftb와 ΔVtgm의 양은 같다고 가정하였다. 일반적으로 전자의 트랩 위치는 터널 산화막의 정중앙이 아니므로 FN 전류 감소에 의한 문턱 전압 변화는 프로그램 상태와 소거 상태를 다르게 표현하였다. 그러므로 도 1에서와 같이 프로그램 셀의 문턱 전압의 변화와 소거 상태의 문턱 전압의 양이 다르게 되며, 소거 상태의 문턱 전압의 변화가 더 크게 된다.
위의 설명은 프로그램 및 소거의 반복에 의해 발생한 전자 트랩과 계면 뉴트럴 트랩 센터에 의한 문턱 전압의 변화에 관한 것인데, 이 현상은 사이클링 테스트에서만 발생하는 것이 아니라 플래쉬 메모리 소자에서 가장 중요한 신뢰성 항목인 리텐션 특성과도 관련이 있다. 실제로 전자 트랩이 줄어들고 (플로팅 게이트에 있는 전자가 빠져나가는 것보다 훨씬 빠져나가지 쉽다) 계면 트랩 센터가 줄어들면 (상대적으로 높은 온도 내지 150℃ 이상에서 빠르게 없어지지만 낮은 온도에서도 발생한다) 소거된 셀의 경우 문턱 전압이 낮아지게 되므로 문제가 없지만 프로그램된 셀의 경우 두가지 다 문턱 전압을 낮추게 되므로 실제로 플로팅 게이트에서 빠져나가는 전자가 없다고 하더라도 리텐션 문제를 야기시키게 된다. 상대적으로 NAND 플래쉬 메모리 셀의 경우 프로그램 쪽의 리드 마진이 1V 정도로 소거 쪽보다는 부족하다.
본 발명의 목적은 플래쉬 메모리 소자의 프로그램 및 소거의 반복에 의한 터널 산화막 열화에 의해 문턱 전압이 변화되는 것을 최소화할 수 있는 NAND형 플래 쉬 메모리 소자의 프로그램 및 소거 방법을 제공하는데 있다.
터널 산화막의 열화는 산화막을 터널링해가는 전체 전하의 양이 많아질수록 심해지고, 또 같은 양의 전하라 하더라도 터널 산화막에 인가되는 전기장의 세기가 셀수록 심해진다. 따라서, 프로그램 전압 또는 소거 전압을 전압 상승 구간, 전압 유지 구간 및 전압 하강 구간의 3 단계로 인가하고 전압 상승중에 프로그램 및 소거 동작이 충분히 발행하도록 전압 상승 구간의 시간을 늘려주어 터널 산화막에 인가되는 전기장의 세기를 감소시킴으로써 NAND형 플래쉬 메모리 셀의 문턱 전압 변화 현상을 최소화할 수 있다. 또한, 프로그램 전압 또는 소거 전압을 전압 상승 구간, 전압 유지 구간 및 전압 하강 구간의 3 단계로 인가하고 전압 하강 시간을 충분히 길게 하여 NAND형 플래쉬 메모리 셀의 문턱 전압 변화 현상을 최소화할 수 있다. 한편, 전압 상승 구간 및 전압 하강 구간의 시간을 동시에 충분히 길게 할 수도 있다.
본 발명에 따른 NAND형 플래쉬 메모리 소자의 프로그램 방법은 다수의 셀이 직렬 접속된 다수의 셀 스트링과, 셀 스트링을 선택하기 위한 비트라인(BL)과, 셀 스트링과 비트라인(BL)을 연결시키기 위한 드레인 선택 라인(DSL)와, 셀 스트링과 공통 소오스 라인(CSL)을 연결시키기 위한 소오스 선택 라인(SSL)과, 셀 각각을 선택하기 위한 다수의 워드라인(WL)과, 셀이 형성된 반도체 기판의 웰을 포함하여, 선택된 워드라인에 소정의 프로그램 전압을 인가하고, 선택되지 않은 워드라인에 소정의 바이패스 전압을 인가하며, 선택된 비트라인에는 전원 전압(Vcc)을 인가하고, 선택되지 않은 비트라인에는 접지 전압(Vss)을 인가하며, 드레인 선택 라인 및 공통 소오스 라인(CSL)에는 전원 전압(Vcc)을 인가하고, 소오스 선택 라인(SSL) 및 웰에는 접지 전압(Vss)을 인가하되, 상기 프로그램 전압은 접지 전압(Vss)에서 소정의 프로그램 전압으로 전압을 상승시키는 구간, 상기 프로그램 전압을 유지시키는 구간, 상기 프로그램 전압을 상기 접지 전압으로 하강시키는 구간의 3단계에 의해 인가한다.
상기 전압 상승 구간은 100 내지 1000㎲의 시간을 유지하고, 상기 전압 유지 구간은 1.5 내지 2㎳의 시간을 유지하며, 상기 전압 하강 구간은 3 내지 5㎲의 시간을 유지하rh, 상기 전압 상승 구간은 선형적으로 증가되거나 계단형으로 증가되어 전압을 상승시킨다.
또한, 상기 전압 상승 구간은 3 내지 5㎲의 시간을 유지하고, 상기 전압 유지 구간은 1.5 내지 2㎳의 시간을 유지하며, 상기 전압 하강 구간은 100 내지 1000㎲의 시간을 유지하고, 상기 전압 하강 구간은 선형적으로 증가되거나 계단형으로 증가되어 전압을 상승시킨다.
한편, 상기 전압 상승 구간은 100 내지 1000㎲의 시간을 유지하고, 상기 전압 유지 구간은 1.5 내지 2㎳의 시간을 유지하며, 상기 전압 하강 구간은 100 내지 1000㎲의 시간을 유지하고, 상기 전압 상승 및 하강 구간 각각은 선형적으로 증가되거나 계단형으로 증가되어 전압을 상승시킨다.
본 발명의 다른 실시 예에 따른 NAND형 플래쉬 메모리 소자의 소거 방법은 다수의 셀이 직렬 접속된 다수의 셀 스트링과, 셀 스트링을 선택하기 위한 비트라인(BL)과, 셀 스트링과 비트라인(BL)을 연결시키기 위한 드레인 선택 라인(DSL)와, 셀 스트링과 공통 소오스 라인(CSL)을 연결시키기 위한 소오스 선택 라인(SSL)과, 셀 각각을 선택하기 위한 다수의 워드라인(WL)과, 셀이 형성된 반도체 기판의 웰을 포함하여, 선택된 셀 블럭의 상기 모든 워드라인에 접지 전압(Vss)을 인가하고, 상기 드레인 선택 라인, 상기 소오스 선택 라인, 상기 공통 소오스 라인 및 상기 비트라인은 플로팅시키며, 상기 웰에 소정의 소거 전압을 인가하고, 선택되지 않은 상기 셀 블럭의 상기 모든 워드라인, 상기 드레인 선택 라인, 상기 소오스 선택 라인, 상기 공통 소오스 라인 및 상기 비트라인은 플로팅시키며 상기 웰에 소정의 소거 전압을 인가하여 소거를 실시하되, 상기 소거 전압은 접지 전압(Vss)에서 상기 소정의 소거 전압으로 전압을 상승시키는 구간, 상기 소거 전압을 유지시키는 구간, 상기 소거 전압을 상기 접지 전압으로 하강시키는 구간의 3단계에 의해 인가한다.
상기 전압 상승 구간은 100 내지 1000㎲의 시간을 유지하고, 상기 전압 유지 구간은 1.5 내지 2㎳의 시간을 유지하며, 상기 전압 하강 구간은 3 내지 5㎲의 시간을 유지하고, 상기 전압 상승 구간은 선형적으로 증가되거나 계단형으로 증가되어 전압을 상승시킨다.
또한, 상기 전압 상승 구간은 3 내지 5㎲의 시간을 유지하고, 상기 전압 유지 구간은 1.5 내지 2㎳의 시간을 유지하며, 상기 전압 하강 구간은 100 내지 1000 ㎲의 시간을 유지하고, 상기 전압 하강 구간은 선형적으로 증가되거나 계단형으로 증가되어 전압을 상승시킨다.
한편, 상기 전압 상승 구간은 100 내지 1000㎲의 시간을 유지하고, 상기 전압 유지 구간은 1.5 내지 2㎳의 시간을 유지하며, 상기 전압 하강 구간은 100 내지 1000㎲의 시간을 유지하고, 상기 전압 상승 및 하강 구간 각각은 선형적으로 증가되거나 계단형으로 증가되어 전압을 상승시킨다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 프로그램 방법을 설명하기 위해 도시한 개념도이다.
도 2를 참조하면, NAND형 플래쉬 메모리 메모리 소자는 다수의 셀이 직렬 접속된 다수의 셀 스트링과, 셀 스트링을 선택하기 위한 비트라인(BL)과, 셀 스트링과 비트라인(BL)을 연결시키기 위한 드레인 선택 라인(DSL)와, 셀 스트링과 공통 소오스 라인(CSL)을 연결시키기 위한 소오스 선택 라인(SSL)과, 셀 각각을 선택하기 위한 워드라인(WL)과, 셀이 형성된 반도체 기판의 웰을 포함하여 구성된다. 이러한 NAND형 플래쉬 메모리 소자의 프로그램을 위해서는 선택된 워드라인(Selected WL)에 예컨데 17 내지 19V의 전압을 인가하고, 선택되지 않은 워드라인(Pass WL)에 10V의 바이패스 전압을 인가하고, 선택된 비트라인(Selected BL)에는 전원 전압(Vcc)을 인가하고, 선택되지 않은 비트라인(Unselected BL)에는 접지 전압(Vss)을 인가한다. 이때 드레인 선택 라인(DSL)에는 전원 전압(Vcc)을 인가하고, 소오스 선택 라인(SSL)에는 접지 전압(Vss)을 인가하고, 공통 소오스 라인(CSL)에는 전원 전압(Vcc)을 인가하며, 웰(Bulk)에는 접지 전압(Vss)을 인가한다. 상기 프로그램시의 전압 인가 조건은 상기 서술된 전압 조건에 국한되지 않고 다양한 방법으로 구현 가능하다.
한편, 도 3(a) 및 도 3(b)는 본 발명에 따른 NAND형 플래쉬 메모리 소자의 소거 방법을 설명하기 위한 셀 블럭의 개략도이다. 도 3(a)는 선택된 셀 블럭의 소거 바이어스 조건을 나타낸 것이고, 도 3(b)는 선택되지 않은 셀 블럭의 소거 바이어스 조건을 나타낸 것이다.
도 3(a)를 참조하면, 소거시 선택된 셀 블럭의 모든 워드라인에 접지 전압을 인가하고, DSL, SSL, 공통 소오스 라인 및 드레인(비트라인)은 플로팅시키며, 웰에 20V의 고전압을 인가한다.
도 3(b)를 참조하면, 소거시 선택되지 않은 셀 블럭의 모든 워드라인 DSL, SSL, 공통 소오스 라인 및 드레인(비트라인)은 플로팅시키며, 웰에 20V의 고전압을 인가한다.
한편, 상기 소거시의 조건은 상기 서술된 조건에 국한되지 않고 다양한 조건으로 구현 가능하다.
그런데, 상기 프로그램 또는 소거 전압을 인가하기 위해서는 도 4의 타이밍 도에 도시된 바와 같이 접지 전압에서 프로그램 또는 소거 전압으로 상승시키는 구간(rising time; Tr), 상승된 프로그램 또는 소거 전압을 유지시키는 구간(plateau time; Tp), 다시 프로그램 또는 소거 전압을 접지 전압으로 하강시키는 구간(falling time; Tf)의 3단계에 의해 프로그램 또는 소거 전압을 인가한다. 예컨데, 상승 구간은 100∼1000㎲의 시간을 유지하고, 유지 구간은 1.5∼2㎳의 시간을 유지하며, 하강 구간은 3∼5㎲의 시간을 유지한다. 이렇게 하여 상승 구간중 소정 시간에서 프로그램 또는 소거 동작이 일어나도록 한다.
상기한 바와 같이 3단계로 소거 전압을 인가함에 따른 프로그램시 셀 문턱 전압의 변화를 도 5에 도시하였다. 도시된 바와 같이 상승 구간을 10㎲에서 500㎲ 로 증가시키면 문턱 전압 변화를 20% 정도 개선시킬 수 있다.
또한, 3단계로 소거 전압을 인가함에 따른 소거시 셀 문턱 전압의 변화를 도 6에 도시하였다. 도시된 바와 같이 상승 구간을 10㎲에서 500㎲로 증가시키면 문턱 전압 변화를 2.4V에서 2.1V로 크게 개선시킬 수 있다.
한편, 프로그램 또는 소거 전압을 도 4의 타이밍도에 도시된 바와 같이 상승 구간을 연속적으로 증가시키는 방법 이외에 도 7에 도시된 바와 같이 계단형으로 증가하는 방식으로 전압을 상승시킬 수도 있다. 이 경우도 계단형 증가 방식이 적용되는 시간은 위에서와 같이 대략 100∼1000㎲ 정도로 적용시켜야 한다. 또한 계단형 증가 방식에서 전압을 2V, 4V, 6V, … ,20V의 선형적으로 증가시키는 방법도 있지만, 8V, 12V, 14V, 15V등의 로그 스케일로 증가시키면 더욱 효과적이다.
상기에서는 프로그램 또는 소거 전압을 3단계로 인가하면서 상승 구간을 길게 가져가는 경우에 대해 설명하였으나, 여기에 국한되지 않고 프로그램 또는 소거 전압을 3단계로 인가하면서 하강 구간을 길게 가져가는 경우도 상기와 동일한 효과를 얻을 수 있다. 하강 구간을 길게 가져가는 경우에도 하강 시간을 100∼1000㎲ 정도 적용시켜야 한다.
소거 전압을 3단계로 인가하고, 하강 시간을 증가시킬 경우의 셀 문턱 전압의 변화를 도 8에 도시하였다. 도시된 바와 같이 소거 하강 시간을 10㎲에서 1000㎲로 증가시킬 경우 문턱 전압의 변화가 약 20% 정도 개선됨을 알 수 있다.
또한, 상승 구간 또는 하강 구간을 선택적으로 길게 가져가는 방법 뿐만 아니라 상승 구간 및 하강 구간을 동시에 길게 가져가면 셀의 신뢰성을 더욱더 향상시킬 수 있다. 이 경우에도 상승 및 하강 구간을 동시에 100∼1000㎲ 정도 적용시켜야 한다.
상술한 바와 같이 본 발명에 의하면 상승, 유지 및 하강의 3단계로 전압을 인가하고, 상승 구간 또는 하강 구간을 선택적으로 충분히 길게 하여 프로그램 또는 소거를 실시함으로써 프로그램 및 소거 동작의 반복에 따른 셀의 열화를 방지하 여 문턱 전압 변화를 줄일 수 있고, 그에 따라 전자 트랩 및 계면 트랩 센터를 줄일 수 있어 셀의 신뢰성을 향상시킬 수 있다. 또한, 셀의 신뢰성을 향상시킬 수 있어 리드 마진을 증가시킬 수 있다.

Claims (14)

  1. 다수의 셀이 직렬 접속된 다수의 셀 스트링과, 셀 스트링을 선택하기 위한 비트라인(BL)과, 셀 스트링과 비트라인(BL)을 연결시키기 위한 드레인 선택 라인(DSL)와, 셀 스트링과 공통 소오스 라인(CSL)을 연결시키기 위한 소오스 선택 라인(SSL)과, 셀 각각을 선택하기 위한 다수의 워드라인(WL)과, 셀이 형성된 반도체 기판의 웰을 포함하여,
    선택된 워드라인에 소정의 프로그램 전압을 인가하고, 선택되지 않은 워드라인에 소정의 바이패스 전압을 인가하며, 비트라인, 드레인 선택 라인, 공통 소오스 라인(CSL), 소오스 선택 라인(SSL) 및 웰에는 프로그램을 위한 소정의 전압을 각각인가하되,
    상기 프로그램 전압은 접지 전압(Vss)에서 소정의 프로그램 전압으로 전압을 상승시키는 구간, 상기 프로그램 전압을 유지시키는 구간, 상기 프로그램 전압을 상기 접지 전압으로 하강시키는 구간의 3단계에 의해 인가하는 NAND형 플래쉬 메모리 소자의 프로그램 방법.
  2. 제 1 항에 있어서, 상기 전압 상승 구간은 100 내지 1000㎲의 시간을 유지하고, 상기 전압 유지 구간은 1.5 내지 2㎳의 시간을 유지하며, 상기 전압 하강 구간은 3 내지 5㎲의 시간을 유지하는 NAND형 플래쉬 메모리 소자의 프로그램 방법.
  3. 제 2 항에 있어서, 상기 전압 상승 구간은 선형적으로 증가되거나 계단형으로 증가되어 전압을 상승시키는 NAND형 플래쉬 메모리 소자의 프로그램 방법.
  4. 제 1 항에 있어서, 상기 전압 상승 구간은 3 내지 5㎲의 시간을 유지하고, 상기 전압 유지 구간은 1.5 내지 2㎳의 시간을 유지하며, 상기 전압 하강 구간은 100 내지 1000㎲의 시간을 유지하는 NAND형 플래쉬 메모리 소자의 프로그램 방법.
  5. 제 4 항에 있어서, 상기 전압 하강 구간은 선형적으로 증가되거나 계단형으로 증가되어 전압을 상승시키는 NAND형 플래쉬 메모리 소자의 프로그램 방법.
  6. 제 1 항에 있어서, 상기 전압 상승 구간은 100 내지 1000㎲의 시간을 유지하고, 상기 전압 유지 구간은 1.5 내지 2㎳의 시간을 유지하며, 상기 전압 하강 구간은 100 내지 1000㎲의 시간을 유지하는 NAND형 플래쉬 메모리 소자의 프로그램 방법.
  7. 제 6 항에 있어서, 상기 전압 상승 및 하강 구간 각각은 선형적으로 증가되거나 계단형으로 증가되어 전압을 상승시키는 NAND형 플래쉬 메모리 소자의 프로그램 방법.
  8. 다수의 셀이 직렬 접속된 다수의 셀 스트링과, 셀 스트링을 선택하기 위한 비트라인(BL)과, 셀 스트링과 비트라인(BL)을 연결시키기 위한 드레인 선택 라인(DSL)와, 셀 스트링과 공통 소오스 라인(CSL)을 연결시키기 위한 소오스 선택 라인(SSL)과, 셀 각각을 선택하기 위한 다수의 워드라인(WL)과, 셀이 형성된 반도체 기판의 웰을 포함하여,
    선택된 셀 블럭 또는 선택되지 않은 셀 블럭의 상기 모든 워드라인을 서로 다른 상태를 유지하도록 하고, 상기 선택된 셀 블럭 또는 상기 선택되지 않은 셀 블럭의 상기 드레인 선택 라인, 상기 소오스 선택 라인, 상기 공통 소오스 라인 및 상기 비트라인은 동일한 상태를 유지하도록 하며, 상기 웰에 소정의 소거 전압을 인가하여 소거를 실시하되,
    상기 소거 전압은 접지 전압(Vss)에서 상기 소정의 소거 전압으로 전압을 상승시키는 구간, 상기 소거 전압을 유지시키는 구간, 상기 소거 전압을 상기 접지 전압으로 하강시키는 구간의 3단계에 의해 인가하는 NAND형 플래쉬 메모리 소자의 소거 방법.
  9. 제 8 항에 있어서, 상기 전압 상승 구간은 100 내지 1000㎲의 시간을 유지하고, 상기 전압 유지 구간은 1.5 내지 2㎳의 시간을 유지하며, 상기 전압 하강 구간은 3 내지 5㎲의 시간을 유지하는 NAND형 플래쉬 메모리 소자의 소거 방법.
  10. 제 9 항에 있어서, 상기 전압 상승 구간은 선형적으로 증가되거나 계단형으로 증가되어 전압을 상승시키는 NAND형 플래쉬 메모리 소자의 소거 방법.
  11. 제 8 항에 있어서, 상기 전압 상승 구간은 3 내지 5㎲의 시간을 유지하고, 상기 전압 유지 구간은 1.5 내지 2㎳의 시간을 유지하며, 상기 전압 하강 구간은 100 내지 1000㎲의 시간을 유지하는 NAND형 플래쉬 메모리 소자의 소거 방법.
  12. 제 11 항에 있어서, 상기 전압 하강 구간은 선형적으로 증가되거나 계단형으로 증가되어 전압을 상승시키는 NAND형 플래쉬 메모리 소자의 소거 방법.
  13. 제 8 항에 있어서, 상기 전압 상승 구간은 100 내지 1000㎲의 시간을 유지하 고, 상기 전압 유지 구간은 1.5 내지 2㎳의 시간을 유지하며, 상기 전압 하강 구간은 100 내지 1000㎲의 시간을 유지하는 NAND형 플래쉬 메모리 소자의 소거 방법.
  14. 제 13 항에 있어서, 상기 전압 상승 및 하강 구간 각각은 선형적으로 증가되거나 계단형으로 증가되어 전압을 상승시키는 NAND형 플래쉬 메모리 소자의 프로그램 방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101113767B1 (ko) * 2009-10-19 2012-02-27 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자, 그 동작 방법 및 제조 방법
KR20140104730A (ko) * 2013-02-21 2014-08-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 쓰기 방법
US8873294B2 (en) 2010-11-16 2014-10-28 Samsung Electronics Co., Ltd. Nonvolatile memory devices, erasing methods thereof and memory systems including the same
US9136005B2 (en) 2010-11-16 2015-09-15 Samsung Electronics Co., Ltd. Erasing methods of three-dimensional nonvolatile memory devices with cell strings and dummy word lines

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101113767B1 (ko) * 2009-10-19 2012-02-27 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자, 그 동작 방법 및 제조 방법
US8730727B2 (en) 2009-10-19 2014-05-20 SK Hynix Inc. 3D non-volatile memory device and method for operating and fabricating the same
US8873294B2 (en) 2010-11-16 2014-10-28 Samsung Electronics Co., Ltd. Nonvolatile memory devices, erasing methods thereof and memory systems including the same
US9136005B2 (en) 2010-11-16 2015-09-15 Samsung Electronics Co., Ltd. Erasing methods of three-dimensional nonvolatile memory devices with cell strings and dummy word lines
US9548123B2 (en) 2010-11-16 2017-01-17 Samsung Electronics Co., Ltd. Operating methods of nonvolatile memory devices including a ground select transistor and first and second dummy memory cells
KR20140104730A (ko) * 2013-02-21 2014-08-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 쓰기 방법

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