CN109493905B - 非易失性存储装置及其编程方法 - Google Patents

Abstract

提供了一种用于减少热载流子注入(HCI)的非易失性存储装置以及所述非易失性存储装置的编程方法。根据一个方面，所述非易失性存储装置的编程方法包括：在从多个存储单元中的与串选择晶体管相邻的上部存储单元到与地选择晶体管相邻的下部存储单元的方向上对包括在单元串中的存储单元进行编程；当对选定存储单元进行编程时，将第一禁止电压施加到第一未选定字线，所述第一未选定字线连接到位于所述选定存储单元之上的第一未选定存储单元；以及当在施加第一禁止电压之后经过了预定时间段时，将第二禁止电压施加到第二未选定字线，所述第二未选定字线连接到位于所述选定存储单元之下的第二未选定存储单元。

Description

非易失性存储装置及其编程方法

相关申请的交叉引用

本申请要求于2017年9月12日提交至韩国专利局的韩国专利申请No.10-2017-0116662的优先权，其公开内容以引用方式全文并入本文中。

技术领域

本发明构思涉及非易失性存储装置的编程方法，并且更具体地，涉及这样的编程方法，其用于减少在存储单元的沟道中发生的热载流子注入(HCI)，并且由此改进存储装置的编程性能。

背景技术

非易失性半导体存储装置包括用于以非易失性方式存储数据的多个存储单元。作为非易失性存储装置的闪存装置可以用于移动电话、数码相机、个人数字助理(PDA)、移动计算机装置、固定计算机装置、以及其他装置。

由于闪存装置的结构，闪存装置在编程操作期间可能会受到干扰。例如，当由于HCI等发生干扰时，存储单元的阈值电压分布可能改变，由此降低存储操作的特性。

发明内容

本发明构思提供了一种用于在编程操作期间减少干扰的非易失性存储装置以及该非易失性存储装置的编程方法。

根据本发明构思的一方面，提供一种非易失性存储装置的编程方法，所述非易失性存储装置包括一个或多个单元串，所述一个或多个单元串中的每一个包括竖直堆叠在衬底上的多个存储单元，所述编程方法包括：在所述衬底上的从所述多个存储单元之中的上部存储单元到所述多个存储单元之中的下部存储单元的方向上，对包括在所述一个或多个单元串中的每一个中的所述多个存储单元进行编程；当对选定存储单元进行编程时，将第一禁止电压施加到第一未选定字线，所述第一未选定字线连接到位于所述选定存储单元之上的第一未选定存储单元；当在施加第一禁止电压之后经过了预定时间段时，将第二禁止电压施加到第二未选定字线，所述第二未选定字线连接到位于所述选定存储单元之下的第二未选定存储单元。

根据本发明构思的另一方面，提供一种非易失性存储装置的编程方法，所述非易失性存储装置包括竖直地位于衬底上的三维(3D)NAND存储单元，所述编程方法包括：将编程电压施加到连接到选定存储单元的字线；将第一禁止电压施加到第一未选定字线，所述第一未选定字线连接到位于所述选定存储单元之上且已被编程的第一未选定存储单元；以及将第二禁止电压施加到第二未选定字线，所述第二未选定字线连接到位于所述选定存储单元之下且尚未被编程的第二未选定存储单元，其中与所述第一禁止电压的电平、电平上升梯度、和上升时序中的至少一个不同地控制所述第二禁止电压的电平、电平上升梯度、和上升时序中的至少一个。

根据本发明构思的另一方面，提供一种非易失性存储装置，其包括：存储单元阵列，其包括多个单元串，每个单元串包括竖直地位于衬底上的多个存储单元；电压发生器，其被配置为在对所述存储单元阵列执行的编程操作期间产生：施加到连接到选定存储单元的字线的编程电压、施加到第一未选定字线的第一禁止电压、以及施加到第二未选定字线的第二禁止电压，所述第一未选定字线连接到位于所述选定存储单元之上的第一未选定存储单元，所述第二未选定字线连接到位于所述选定存储单元之下的第二未选定存储单元；以及控制逻辑单元，其被配置为控制编程操作在所述多个单元串的每一个单元串中的从上部存储单元到下部存储单元的方向上执行，并且将所述第二禁止电压的电平和上升时序中的至少一个控制为不同于所述第一禁止电压的电平和上升时序中的至少一个。

附图说明

根据以下结合附图的详细描述，将更清楚地理解本发明构思的实施例，其中：

图1是根据实施例的存储系统的框图；

图2是根据实施例的图1的存储装置的框图；

图3是示出根据实施例的具有三维(3D)结构的存储块的等效电路的电路图；

图4是根据实施例的存储块的透视图；

图5是示出根据实施例的减少3D闪存装置中的热载流子注入(HCI)的示例的电路图；

图6是示出用于对图5的选定单元串执行编程操作的各种信号的波形的曲线图；

图7和图8是根据实施例的非易失性存储装置的编程操作的流程图；

图9A和图9B是示出根据实施例的基于具有特定高度的存储单元将延迟时间选择性地用于第二禁止电压的示例的电路图；

图10是示出根据实施例的将延迟时间选择性地用于第二未选定字线中的一些的示例的电路图；

图11A至图13B是示出根据实施例的通过参考先前被编程的数据而将延迟时间选择性地用于第二禁止电压的示例的示图；

图14至图17是示出根据实施例的用于减少HCI的各种信号的波形的示图；

图18A和图18B是示出根据实施例的存在局部擦除块的示例的电路图；以及

图19是示出根据实施例的将存储装置应用于固态驱动器(SSD)系统的示例的框图。

具体实施方式

现在将参照示出了实施例的附图更全面地描述本发明构思。

图1是根据实施例的存储系统10的框图。参照图1，存储系统10可以包括存储控制器100和存储装置200。存储装置200可以包括存储单元阵列210、电压发生器220、和控制逻辑单元230。

根据实施例，存储装置200可以包括非易失性存储装置。在一些实施例中，存储系统10可以是嵌入在电子设备中的内部存储器，并且在这种情况下，存储系统10的示例可以包括嵌入式通用闪存(UFS)存储装置、嵌入式多媒体卡(eMMC)、和固态驱动器(SSD)。在一些实施例中，存储系统10可以是可拆卸地附接到电子设备的外部存储器，并且在这种情况下，存储系统10的示例可以包括UFS存储卡、紧凑型闪存(CF)卡、安全数码(SD)卡，微安全数码(micro-SD)卡、迷你安全数码(mini-SD)卡、极限数码(xD)卡、和记忆棒。

存储控制器100可响应于来自于主机HOST的读取/写入请求而控制存储装置200读取存储在存储装置200中的数据或将数据编程到存储装置200。详细地，存储控制器100可以通过将地址ADDR、命令CMD、和控制信号CTRL施加到存储装置200来控制对存储装置200的编程操作、读取操作、和擦除操作。此外，用于编程操作的数据DATA和读取数据DATA可以在存储控制器100和存储装置200之间发送/接收。

存储单元阵列210可以包括多个存储单元，并且所述多个存储单元可以是例如闪存单元。该实施例示出了其中所述多个存储单元是NAND闪存单元。然而，本发明构思不限于此，并且在一些实施例中，所述多个存储单元可以是电阻式存储单元，诸如电阻式随机存取存储(ReRAM)单元、相变RAM(PRAM)单元、或磁性RAM(MRAM)单元。

存储单元阵列210可以包括分别连接到多条串选择线和多条位线彼此交叉的交叉点的多个单元串(或NAND串)，并且每个单元串可以包括多个存储单元。此外，包括在每个单元串中的存储单元可以在串选择晶体管和地选择晶体管之间串联连接，并且串选择晶体管可以连接到位线且地选择晶体管可以连接到公共源极线。单元串可以在垂直于半导体衬底(未示出)的方向上延伸。因此，每个单元串可以包括竖直地位于半导体衬底上的多个存储单元。

存储装置200可以以各种方式控制对存储单元阵列210执行的编程操作。例如，控制逻辑单元230可以在从每个单元串中的上部存储单元到该单元串中的下部存储单元的方向上控制针对要存储的程序数据的编程操作。也就是说，可以在从靠近位线(或串选择晶体管)的存储单元到靠近公共源极线(或地选择晶体管)的存储单元的方向上编程程序数据。这样的编程方法可以被称为自顶至底的编程方法，因为在从上部存储单元到下部存储单元的方向上对数据进行编程。

当根据自顶至底的编程方法对选定存储单元的数据进行编程时，由于沟道电势差，与该选定存储单元相邻的一个或多个存储单元可能受到干扰。例如，作为选定存储单元以外的存储单元，未选定存储单元可以包括位于选定存储单元之上的第一未选定存储单元和位于选定存储单元之下的第二未选定存储单元。在自顶至底的编程方法中，位于选定存储单元之上的第一未选定存储单元中的至少一个存储单元可能被由于沟道电势差而发生的热载流子注入(HCI)所干扰。

因为可以将地电压施加到选定存储单元的位线并且已被编程的第一未选定存储单元具有高阈值电压，因此可以在针对编程操作的设置过程期间关断第一未选定存储单元。相反，因为第二未选定存储单元与位线之间的电连接会由于第一未选定存储单元而被切断，并且第二未选定存储单元的沟道电势会由于针对编程操作的设置过程中的沟道升压(boosting)而增加，因此会将第一未选定存储单元导通。对应于第一未选定存储单元的沟道的电势(在下文中，称为第一沟道电势)与对应于第二未选定存储单元的沟道的电势(在下文中，称为第二沟道电势)之间的电平差会增加，由此在与第二未选定存储单元相邻的各个第一未选定存储单元之一上导致热载流子注入(HCI)。作为热载流子注入的结果，受热载流子注入影响的存储单元的阈值电压可能会漂移并降低存储装置的整体性能。

根据实施例，当对单元串执行使用自顶至底方法的编程操作时，可以控制施加到存储单元的字线的电压偏置条件，以便减少由于HCI引起的劣化。例如，可以以各种不同的方式控制施加到字线的电压的电平和/或上升时序。例如，控制逻辑单元230的控制可以控制施加到第一未选定存储单元的字线(例如，第一未选定字线)的第一禁止电压和施加到第二未选定存储单元的字线(例如，第二未选定字线)的第二禁止电压。对第一禁止电压和第二禁止电压的电平和/或上升时序的控制可以减少在导通第一未选定存储单元的时间点的第一沟道电势和第二沟道电势之间的电平差。具体地，可以在施加第一禁止电压之后的预定时间段之后，将第二禁止电压施加到第二未选定字线。由于第二未选定字线上的延迟偏置，沟道升压效应可以变小，因此第二未选定字线处的电势可以更低，减小了相邻存储单元之间的电势差。

电压发生器220可产生施加到选定字线的编程电压以及施加到未选定字线的第一禁止电压和第二禁止电压。而且，可以以各种方式控制施加到未选定字线的第一禁止电压和第二禁止电压的上升时序。例如，当电压发生器220在控制逻辑单元230的控制下产生编程电压以及第一禁止电压和第二禁止电压时，可以通过调整时序来减小HCI影响。例如，当通过行解码器将编程电压以及第一禁止电压和第二禁止电压施加到字线时，可以通过调整时序来减小HCI影响。

可以以各种方式控制编程电压以及第一禁止电压和第二禁止电压的电平和/或上升时序。例如，控制逻辑单元230可以生成用于控制编程电压以及第一禁止电压和第二禁止电压的电平和/或上升时序的电压控制信号，并可以将该电压控制信号施加到电压发生器220或行解码器。例如，当在电压发生器220产生第一禁止电压并将该第一禁止电压施加到行解码器之后经过预定时间段时，电压发生器220可以产生第二禁止电压，并可以在控制逻辑单元230的控制下将该第二禁止电压施加到行解码器。

根据本实施例，在对竖直堆叠的存储单元的使用自顶至下的方法的编程操作中，由于HCI引起的干扰可减少，并且编程操作的性能可得到改善。

图2是根据实施例的图1中的存储装置200的框图。

参照图1和图2，存储装置200可以包括存储单元阵列210、电压发生器220、控制逻辑单元230、行解码器240、和页面缓冲器250。虽然未在图2中示出，但是存储装置200还可以包括数据输入/输出电路或输入/输出接口。

存储单元阵列210可以包括连接到字线WL的多个存储单元。字线WL可以连接到行解码器240。该存储单元阵列还可以连接到串选择线SSL和地选择线GSL，并且还可以通过位线BL连接到页面缓冲器250。每个存储单元可以存储一个或多个位。具体而言，每个存储单元可以用作单级单元(SLC)、多级单元(MLC)、或三级单元(TLC)。

在实施例中，存储单元阵列210可以包括二维(2D)存储单元阵列，该2D存储单元阵列可以包括以行和列布置的多个单元串。而且，根据实施例，存储单元阵列210可以包括三维(3D)存储单元阵列，该3D存储单元阵列可以包括多个单元串，并且每个单元串可以包括分别连接到各字线的竖直堆叠在衬底上的存储单元，如下面参照图3和图4所详细描述的。美国专利No.7,679,133、美国专利No.8,553,466、美国专利No.8,654,587、美国专利No.8,559,235、和美国专利申请No.2011/0233648公开了3D存储阵列的合适元件，其中所述3D存储器阵列包括多个级别，并且这些级别共享字线和/或位线。美国专利No.7,679,133、美国专利No.8,553,466、美国专利No.8,654,587、美国专利No.8,559,235、和美国专利申请No.2011/0233648中的每一个的内容通过引用整体并入本文。

基于从存储控制器100接收到的命令CMD、地址ADDR、和控制信号CTRL，控制逻辑单元230可以输出用于将数据编程到存储单元阵列210或从存储单元阵列210读取数据的各种内部控制信号。而且，电压发生器220可以产生在存储装置200中使用的各种电压。例如，电压发生器220可以产生施加到用于编程操作的选定字线的编程电压Vpgm、施加到第一未选定字线的第一禁止电压Vpass1、以及施加到第二未选定字线的第二禁止电压Vpass2。而且，虽然未在图2中示出，但是电压发生器220还可以产生分别施加到串选择线SSL和地选择线GSL的串选择电压和地选择电压(未示出)。

根据实施例，控制逻辑单元230可以输出用于控制电压发生器220所产生的各种电压的电平和/或上升时序的电压控制信号CTRL_vol。例如，当通过控制各种电压的上升时序来减少HCI时，控制逻辑单元230可以包括用于在各种电压产生时控制时序的时序控制器231。虽然未在图2中示出，但是当通过调整各种电压的电平来减少HCI时，控制逻辑单元230还可以包括用于调整各种电压的电平的元件。

控制逻辑单元230可以将行地址X-ADDR施加到行解码器240，并且可以将列地址Y-ADDR施加到页面缓冲器250。行解码器240可以响应于行地址X-ADDR而将编程电压Vpgm施加到选定存储单元的字线，并且可以将第一禁止电压Vpass1和第二禁止电压Vpass2施加到未选定存储单元的字线。

图3是示出根据实施例的具有3D结构的存储块的等效电路的电路图。

参照图3，第a存储块BLKa可以包括多个单元串NS11至NS33、多条字线WL1至WL8、多条位线(例如第一至第三位线BL1至BL3)、多条地选择线GSL1至GSL3、多条串选择线SSL1至SSL3以及公共源极线CSL。根据实施例，可以以各种方式改变单元串的数量、字线的数量、位线的数量、地选择线的数量、以及串选择线的数量。

单元串NS11、NS21、和NS31设置在第一位线BL1和公共源极线CSL之间，单元串NS12、NS22、和NS32设置在第二位线BL2和公共源极线CSL之间，并且单元串NS13、NS23、和NS33设置在第三位线BL3和公共源极线CSL之间。每个单元串(例如NS11)可以包括串联连接的串选择晶体管SST、多个存储单元MC、和地选择晶体管GST。

串选择晶体管SST连接到对应于串选择晶体管SST的串选择线SSL1至SSL3。多个存储单元MC分别连接到字线WL1至WL8。地选择晶体管GST连接到对应于地选择晶体管GST的地选择线GSL1至GSL3。串选择晶体管SST连接到对应于串选择晶体管SST的第一至第三位线BL1至BL3，地选择晶体管GST连接到公共源极线CSL。

在本实施例中，具有相同高度的字线(例如，WL1)共同地连接到彼此，串选择线SSL1至SSL3彼此分离，并且地选择线GSL1至GSL3彼此分离。虽然在图4中三个串选择线SSL1至SSL3共享具有相同高度的字线，但是本发明构思不限于此。例如，两个串选择线可以共享具有相同高度的字线。替代地，四个串选择线可以共享具有相同高度的字线。

图4是根据实施例的第a存储块BLKa的透视图。参照图4，第a存储块BLKa竖直地形成在衬底SUB上。衬底SUB是第一导电类型(例如，p型)的衬底，并且在衬底SUB上设置了在第一方向(例如，Y方向)上延伸并掺杂有第二导电类型(例如，n型)的杂质的公共源极线CSL。在第一方向上延伸的多个绝缘膜IL沿第三方向(例如，Z方向)顺序地设置在两条相邻的公共源极线CSL之间的衬底SUB的区域中，并且在第三方向上按预定间隔彼此间隔开。例如，多个绝缘膜IL可以包括诸如氧化硅的绝缘材料。

在两条相邻的公共源极线CSL之间的衬底SUB的区域中设置了多个支柱P，其沿第一方向顺序地布置并且沿第三方向穿过多个绝缘膜IL。例如，多个支柱P可以穿过多个绝缘膜IL并可以接触衬底SUB。具体地，每个支柱P的表层S可以包括第一类型的硅材料，并且可以用作沟道区域。每个支柱P的内层I可以包括诸如氧化硅或气隙的绝缘材料。

电荷存储层CS沿着绝缘膜IL、支柱P、和衬底SUB的暴露表面设置在两条相邻的公共源极线CSL之间的区域中。电荷存储层CS可以包括栅极绝缘层(或称为“隧穿绝缘层”)、电荷捕获层、和阻挡绝缘层。例如，电荷存储层CS可以具有氧化物-氮化物-氧化物(ONO)结构。而且，在两条相邻的公共源极线CSL之间的区域中，栅电极GE(例如，选择线GSL和SSL、以及字线WL1至WL8)设置在电荷存储层CS的暴露表面上。

在多个支柱P上分别设置漏极或漏极触点DR。例如，漏极或漏极触点DR可以包括掺杂有第二导电类型杂质的硅材料。在第二方向(例如，X方向)上延伸并在第一方向上按预定间隔彼此间隔开的第一至第三位线BL1至BL3被设置在漏极或漏极触点DR上。

现在将描述用于减少由于HCI引起的干扰的各实施例。现在将描述通过调整第一禁止电压和第二禁止电压的上升时序来减少HCI的示例。

图5是示出根据实施例的在3D闪存装置中减少HCI的示例的电路图。在图5中，从连接到一条位线的多个单元串中选择连接到第一串选择线SSL<0>的单元串，并将其连接到对应于64个存储单元的字线WL0至WL63。而且，假定在选择第32个存储单元时，编程电压被施加到选定字线WL31。

在存储装置300的编程操作中，选定单元串可包括选定存储单元和未选定存储单元。位于选定存储单元之上的未选定存储单元可以被称为第一未选定存储单元310，位于选定存储单元之下的未选定存储单元可以被称为第二未选定存储单元320。当存储装置300根据自顶至底的方法执行编程操作时，可以存在这样的情况：其中，第一未选定存储单元310对应于被编程的存储单元，并且第二未选定存储单元320对应于尚未被编程的存储单元。

第二未选定存储单元320具有擦除状态E。由于第一未选定存储单元310可以被任意编程，所以第一未选定存储单元310中的一些存储单元可以具有编程状态P，编程状态P具有增加的阈值电压电平，第一未选定存储单元310中的一些存储单元可以被编程到擦除状态。为了与第二未选定存储单元320的擦除状态E区分开，在图5中，第一未选定存储单元310中的一些存储单元的擦除状态由P(E)表示。

第一未选定存储单元310可以连接到当正在进行编程操作时被施加0V电压的位线BL，从而可以将0V的电压施加到对应于第一未选定存储单元310的沟道区域。因为第一未选定存储单元310已经被编程为编程状态，所以第一未选定存储单元310可以具有高阈值电压。因为第二未选定存储单元320由于第一未选定存储单元310中的一些存储单元已经被编程为具有高阈值电压而可与位线BL电绝缘，所以选定存储单元尚未导通。当地选择晶体管关断时，第二未选定存储单元的沟道可以是浮置状态。

在同时增加第一禁止电压Vpass1和第二禁止电压Vpass2的电平的电压偏置方案中，第二未选定存储单元320的沟道可跟随第二禁止电压Vpass2的电平而被升压，从而可以增加第二未选定存储单元320的沟道的电势。在这种情况下，第一未选定存储单元310的沟道的电势与第二未选定存储单元320的沟道的电势之间可存在电平差。当第一未选定存储单元310由于第一禁止电压Vpass1而被导通时，HCI会发生在第一未选定存储单元310中的至少一个存储单元上。特别地，HCI会发生在与选定存储单元相邻的第一未选定存储单元中的一个存储单元上。结果，第一未选定存储单元会受到很大的干扰。

根据实施例，通过调整第一禁止电压Vpass1和第二禁止电压Vpass2之间的电压偏置时间间隔，可以减小HCI影响。例如，可以在从增加第一禁止电压Vpass1的电平开始的预定延迟之后再增加第二禁止电压的电平。在这种情况下，可以减小第一未选定存储单元310的沟道的电势与第二未选定存储单元320的沟道的电势之间的电平差，从而减小HCI影响。

根据实施例，在第一禁止电压Vpass1达到稳定电平之后，可以增加第二禁止电压Vpass2的电平。替代地，可以在第一禁止电压Vpass1增加到足够高的电平以导通第一未选定存储单元310之后再增加第二禁止电压Vpass2的电平。虽然在图5中第二禁止电压Vpass2的电平从第一禁止电压Vpass1达到稳定电平的时间点开始增加，但是第二禁止电压Vpass2的电平可以比图5中更早或更晚地开始增加。

尽管在图5中一个单元串包括64个存储单元，但是实施例不限于此，包括在一个单元串中的存储单元的数量可以以各种方式改变。

图6是示出用于对图5中的选定单元串执行编程操作的各种信号的波形的曲线图。图6示出了使用自顶至底的方法的编程操作中的信号的波形。

参照图5和图6，在初始化区间期间，将0V的电压施加到串选择线SSL、第一未选定字线Upper WL、选定字线、第二未选定字线Lower WL、以及公共源极线CSL。在初始化区间期间，地选择线GSL可以增加到预定电平以对第二未选定存储单元320的沟道预充电，然后可以再次减小到0V。接下来，在位线建立区间期间，可以增加并保持串选择线SSL和公共源极线CSL的电压电平。在位线建立区间期间，地选择线GSL的电压电平也可以稍微增加并保持。

接下来，在编程区间期间，可以增加连接到存储单元的字线的各种电压电平。根据实施例，可以首先施加被施加到选定字线的编程电压Vpgm的电平和被施加到第一未选定字线Upper WL的第一禁止电压Vpass1，并且在预定的时间间隔Tgap之后，可以将第二禁止电压Vpass2施加到第二未选定字线Lower WL。预定时间间隔Tgap可以被设置为各种时间中的任何一种。例如，时间间隔Tgap可以被定义为将电平增高到足以导通第一未选定存储单元所花费的时间，并且第二禁止电压Vpass2的电平可以在对应于时间间隔Tgap的延迟时间过去之后增加。当编程电压Vpgm增加到编程电平时，可以对数据编程，并且在恢复区间期间，可以重置图6中的各种信号的电压电平。

图7和图8是根据实施例的非易失性存储装置的编程操作的流程图。

参考图7，在操作S11中，可以对设置在非易失性存储装置中的多个单元串中的选定单元串执行编程操作。可以通过使用自顶至底的方法执行该编程操作，在自顶至底的方法中，在从被包括在选定单元串中的多个存储单元当中的靠近位线的存储单元到靠近地选择线的存储单元的方向上对数据进行编程。而且，在操作S12中，可以在使用自顶至底的方法的编程操作期间选定第A存储单元。

在操作S13中，当选定第A存储单元时，可以将编程电压施加到连接到第A存储单元的选定字线。而且，可以将第一禁止电压Vpass1施加到连接到位于第A存储单元之上的第一未选定存储单元的第一未选定字线，并且可以将第二禁止电压Vpass2施加到连接到位于第A存储单元之下的第二未选定存储单元的第二未选定字线。在这种情况下，可以分别控制第一禁止电压Vpass1和第二禁止电压Vpass2，以减少第一未选定存储单元上的HCI。例如，可以分别控制第一禁止电压Vpass1和第二禁止电压Vpass2，使得在第一未选定存储单元随着第一禁止电压Vpass1的电平增加而被选定的时间点处，第一未选定存储单元的沟道的电势与第二未选定存储单元的沟道的电势之间的差被最小化。可以以各种方式最小化这样的电势差。例如，通过调整第一禁止电压Vpass1和第二禁止电压Vpass2的电平或者调整第一禁止电压Vpass1和第二禁止电压Vpass2的上升时序，电势差可以被最小化。替代地，如在以下一些实施例中所述，可以确定预定条件，并可以基于确定结果来改变控制第一禁止电压Vpass1和第二禁止电压Vpass2的方法。

图8示出了通过使用用于第二禁止电压Vpass2的延迟时间来减少HCI的示例。参照图8，在操作S21中，可以对包括在非易失性存储装置中的多个单元串中的选定单元串执行编程操作。可以通过对选定单元串中设置的多个存储单元使用自顶至底的方法来执行编程操作。而且，在操作S22中，可以在使用自顶至底的方法的编程操作中将编程电压施加到连接到选定存储单元的选定字线。

在操作S23中，可将电压信号施加到选定单元串的多个存储单元的字线以对选定存储单元执行编程操作。例如，可以将第一禁止电压施加到位于选定存储单元之上并靠近位线的上部未选定存储单元的字线(例如，第一未选定字线)。在操作S24中，当在施加第一禁止电压之后经过了预定时间段时，可以将第二禁止电压施加到位于选定存储单元之下并靠近地选择线的下部未选定存储单元的字线(例如，第二未选定字线)。

现在将描述用于减少由于HCI引起的干扰的各种实施例。

图9A和图9B是示出根据实施例的基于具有特定高度的存储单元将延迟时间选择性地用于第二禁止电压的示例的电路图。

参照图9A，当第(A+1)存储单元选定时，可以将编程电压施加到选定字线WL A，可以将第一禁止电压Vpass1施加到连接到上部未选定存储单元的第一未选定字线WL(A+1)至WL63，并且可以将第二禁止电压Vpass2施加到连接到下部未选定存储单元的第二未选定字线WL0到WL(A-1)。可以在从作为单元串中最高存储单元的第64存储单元开始的方向上顺序地向下执行编程操作，并且位于当前选定存储单元之上的存储单元可以处于编程状态。

由于第二未选定存储单元的沟道的升压而引起的HCI可根据第二未选定存储单元的沟道的长度而变化。也就是说，HCI影响可以随着被升压沟道的长度增加而增加，因此当选定了单元串中位置较高的存储单元时，可以增加第二未选定存储单元的沟道的长度。当在对单元串执行编程操作时选定了位于较低位置的存储单元时，可以减少第二未选定存储单元的沟道的长度。根据本实施例，基于具有特定高度的存储单元(例如，参考存储单元)，当选定了参考存储单元或在参考存储单元更上方的存储单元时，可将延迟时间用于第二禁止电压Vpass2，而当选定了在参考存储单元更下方的存储单元时，可以不将延迟时间用于第二禁止电压Vpass2。

图9A示出了当选定了对应于参考存储单元的第(A+1)存储单元时将延迟时间用于第二禁止电压Vpass2的示例。例如，当第一禁止电压Vpass1的电平增加之后经过预定时间段时，可以增加第二禁止电压Vpass2的电平。相反，如图9B所示，当选定了位于参考存储单元之下的第A存储单元时，可基本上同时增加第一禁止电压Vpass1和第二禁止电压Vpass2的电平，而不必单独调整第二禁止电压Vpass2的上升时序。

图10是示出根据实施例的将延迟时间选择性地用于第二禁止电压的示例的电路图。

当第二未选定存储单元的沟道被升压时，可能发生HCI影响。导致HCI的沟道可以是邻近于选定存储单元的沟道。因此，延迟时间可仅用于施加到连接到第二未选定存储单元的第二未选定字线中的一些的第二禁止电压。例如，可以预设使用延迟时间的第二未选定字线的数量。图10示出了对k条第二未选定字线使用延迟时间的示例。

参照图10，当选定了第(A+1)存储单元时，可以将编程电压施加到选定字线WL A，可以将第一禁止电压Vpass1施加到第一未选定字线WL(A+1)至WL63，并且可以将第二禁止电压Vpass2施加到第二未选定字线WL0到WL(A-1)。在这种情况下，可以选择性地调整施加到位于选定字线WL A之下的k条第二未选定字线WL(A-1)到WL(A-k)的第二禁止电压Vpass2的电平的上升时序。例如，可以在与增加第一禁止电压Vpass1的时间基本上相同的时间增加施加到连接到第二未选定字线中与地选择晶体管相邻的存储单元的一些第二未选定字线WL0至WL(A-k-1)的第二禁止电压Vpass2的电平。相反，当在增加第一禁止电压Vpass1的电平之后经过预定时间段时，可以增加施加到使用了延迟时间的第二未选定字线WL(A-k)到WL(A-1)的第二禁止电压Vpass2。

根据本实施例，由于延迟时间仅用于第二未选定字线中的一些，所以可以减小HCI。此外，由于用于编程操作的电压信号的延迟时间被最小化，所以可最小化由于编程操作所需的额外时间而引起的性能下降。

图11A至图13B是示出根据实施例的通过参考先前被编程的数据而将延迟时间选择性地用于第二禁止电压的示例的图。

参照图11A，非易失性存储装置可以读取先前被编程的数据，并且可以通过确定被读取数据的状态来将延迟时间选择性地用于第二禁止电压。例如，当选定并编程第A存储单元时，在操作S31中可读取位于第A存储单元之上的一个或多个存储单元的数据，并且在操作S32中可确定被读取数据的状态。

在操作S33中，可以基于所确定的数据的状态来确定是否满足将延迟时间用于第二禁止电压Vpass2的条件。当在操作S33中确定满足条件时，该示例前进到操作S34。在操作S34中，可以将延迟时间用于施加到位于选定存储单元之下的第二未选定字线的第二禁止电压Vpass2。因此，可以增加施加到位于选定存储单元之上的第一未选定字线的第一禁止电压Vpass1的电平，并且当经过预定时间段时，可以增加第二禁止电压Vpass2的电平。而且，如上所述，可以以各种方式将延迟时间用于第二禁止电压Vpass2。例如，可以将延迟时间用于全部第二未选定字线，或者可以将延迟时间用于施加到第二未选定字线中的一些的第二禁止电压Vpass2。

相反，当在操作S33中确定不满足条件时，该示例可以前进到操作S35。在操作S35中，可以不将延迟时间用于施加到第二未选定字线的第二禁止电压Vpass2，因此可以基本上同时增加第一禁止电压Vpass1和第二禁止电压Vpass2的电平。而且，在操作S36中，可以基于各种电压信号对选定存储单元执行编程操作。

参照图11B，当数据被编程时，存储控制器可以将先前被编程的数据施加到非易失性存储装置。例如，在操作S41中，非易失性存储装置可以从存储控制器接收数据编程请求。在操作S42中，非易失性存储装置可以接收先前被编程的一条或多条数据以及要被编程的数据。而且，在操作S43中，非易失性存储装置可以确定从存储控制器接收到的数据的状态，并且可以根据参考图11A所述的确定的结果将延迟时间选择性地用于第二禁止电压Vpass2。例如，在操作S44中，可以确定接收到的数据的状态是否满足使用延迟时间的条件。当在操作S44中确定满足条件时，该示例前进到操作S45。在操作S45中，可以将延迟时间用于施加到第二未选定字线的第二禁止电压Vpass2。当在操作S44中确定不满足条件时，该示例前进到操作S46。在操作S46中，可以不将延迟时间用于第二禁止电压Vpass2。而且，在操作S47中，可以基于上述各种电压信号对选定存储单元执行编程操作。

图12A和图12B是示出根据非易失性存储装置的操作来调整第二禁止电压的电平的各种示例的表格。在图12A和12B中，假定每个存储单元存储3位数据，并且因此每个存储单元的阈值电压具有对应于8个分布的第一状态到第八状态(Vth1到Vth8)中的任何状态。在这种情况下，第一状态Vth1可以对应于擦除状态。图12A和图12B示出了参考最靠近当前选定存储单元的一个第一未选定存储单元的编程状态的示例。

参照图12A，当位于选定存储单元之上且最靠近选定存储单元的一个第一未选定存储单元的编程状态被确定并且所确定的编程状态是对应于擦除状态的第一状态Vth1时，由于HCI引起干扰的风险高。因此，可以将延迟时间用于施加到位于选定存储单元之下的第二未选定字线的第二禁止电压Vpass2。相反，当所确定的编程状态是具有增加的阈值电压电平的第二状态Vth2到第八状态Vth8中的任何一个时，可以不将延迟时间用于第二禁止电压Vpass2，因此可以基本上同时增加第一禁止电压Vpass1和第二禁止电压Vpass2。

图12B示出了当最靠近当前选定存储单元的第一未选定存储单元的编程状态受到HCI影响的可能性高时，将延迟时间用于第二禁止电压Vpass2的示例。例如，当最靠近当前选定存储单元的第一未选定存储单元具有较低的阈值电压时，可以增加由于HCI引起干扰的风险；而当最靠近当前选定存储单元的第一未选定存储单元具有较高的阈值电压时，可以降低由于HCI引起干扰的风险。可以基于预定状态将延迟时间选择性地用于第二禁止电压Vpass2。

例如，当最靠近的第一未选定存储单元具有阈值电压相对较低的第一状态Vth1至第a状态Vth a中的任何一个时，可将延迟时间用于第二禁止电压Vpass2；当最靠近的第一未选定存储单元具有阈值电压相对较高的第(a+1)状态Vth(a+1)至第8状态Vth8中的任何一个时，可以不将延迟时间用于第二禁止电压Vpass2。

图13A和图13B是示出参考与当前选定存储单元相邻的多个(例如，b个)第一未选定存储单元的编程状态的示例的表格。例如，在图13A和图13B中，选定了连接到字线WL A的存储单元，并且参考连接到位于选定储存储单元之上的b个字线WL(A+1)至WL(A+b)的存储单元的编程状态。

参照图13A，可以参考位于选定存储单元之上的b个第一未选定存储单元的编程状态。例如，可以确定这b个第一未选定存储单元之中对应于擦除状态(例如，第一状态Vth1)的存储单元的数量。

如果确定这b个第一未选定存储单元中的至少一个被编程为擦除状态(例如，第一状态Vth1)，则具有擦除状态(例如，第一状态Vth1)的存储单元受到HCI干扰的可能性会较高，并且如上所述可以将延迟时间用于第二禁止电压Vpass2。相反，当在这b个第一未选定存储单元中不存在被编程为擦除状态(例如，第一状态Vth1)的存储单元时，可以不将延迟时间用于第二禁止电压Vpass2，并且可以基本上同时增加第一禁止电压Vpass1和第二禁止电压Vpass2的电平。

参照图13B，可以确定在b个第一未选定存储单元之中具有擦除状态(例如，第一状态Vth1)的存储单元的数量是否等于或大于参考值。当被编程到具有高阈值电压的状态的存储单元的数量大时，可以增加由于存储单元引起的电阻成分，并可以降低由于HCI引起干扰的风险。相反，当被编程为擦除状态(例如，第一状态Vth1)的存储单元的数量大时，可以减少由于存储单元引起的电阻成份，并可以增加由于HCI引起干扰的风险。因此，可以将这b个第一未选定存储单元之中具有擦除状态(例如，第一状态Vth1)的存储单元的数量与预定的参考值进行比较，当具有擦除状态的存储单元的数量(例如，第一状态Vth1)等于或大于参考值时，可以将延迟时间用于第二禁止电压Vpass2。

实施例不限于图13B。例如，可以确定这b个第一未选定存储单元之中具有擦除状态(例如，第一状态Vth1)的存储单元的数量是否大于被编程为具有高阈值电压状态的存储单元的数量。替代地，如图12B所示，可以确定具有相对较低阈值电压的第一状态Vth1到第a状态Vth a中的任何一个的存储单元的数量。

图14至图17是示出根据实施例的用于减少HCI的各种信号的波形的曲线图。

图14示出了根据单元串中选定存储单元的位置(或高度)不同地调整用于第二禁止电压Vpass2的延迟时间的量的示例。参照图14，可以根据使用自顶至底的方法的编程操作来设定各种信号的波形。例如，可以设定串选择线SSL、第一未选定字线Upper WL、选定字线、第二未选定字线Lower WL、地选择线GSL和公共源极线的波形。在图14中，将不给出其波形与图6的信号的波形相同的信号的详细描述。

当对单元串执行编程操作时，增加第二未选定字线Lower WL的电平的时间点可以改变。例如，当选定了在单元串中位于相对较高位置的存储单元时，在位于选定存储单元之上的第一未选定存储单元上由于HCI引起干扰的风险可以较高。相反，当选定了在单元串中位于相对较低位置的存储单元时，在位于选定存储单元之上的第一未选定存储单元上由于HCI引起干扰的风险可以较低。

根据实施例，当选定了在单元串中位于相对较高位置的存储单元(例如，连接到字线WL A+2α的存储单元)时，可在第一延迟时间T1之后增加施加到位于选定存储单元之下的第二未选定字线的第二禁止电压Vpass2的电平。相反，当选定了在单元串中位于相对较低位置的存储单元(例如，连接到字线WL A+α的存储单元)时，可在第二延迟时间T2之后增加施加到位于选定存储单元之下的第二未选定字线的第二禁止电压Vpass2的电平。而且，当选定了位于更低位置的存储单元(例如，连接到字线WL A的存储单元)时，可在第三延迟时间T3之后增加第二禁止电压Vpass2的电平。

在图14的曲线图中，第一延迟时间T1可以大于第二延迟时间T2，并且第二延迟时间T2可以大于第三延迟时间T3。而且，尽管在图14中未示出，但是当选定了位于比图14中的位置更低位置的存储单元时，可以不将延迟时间用于第二禁止电压Vpass2。而且，尽管在图14中以模拟方式根据选定存储单元的位置改变第一延迟时间T1到第三延迟时间T3，但是实施例不限于此。例如，可以将预定数量的存储单元分组为一个单元，并且可以根据该单元逐步改变第一延迟时间T1至第三延迟时间T3。

现在将描述用于调整电压电平以减少HCI的实施例。

例如，可以调整施加到第二未选定字线中的至少一些的第二禁止电压Vpass2的电平以减少HCI，如图15所示。图15示出了其中选定了连接到第(A+1)字线WL A的存储单元并且调整了施加到位于第(A+1)字线WL A之下并最靠近第(A+1)字线WL A的第A字线WL(A-1)的第二禁止电压Vpass2的电平的示例。然而，实施例不限于此，可以调整施加到两条或更多条第二未选定字线的第二禁止电压Vpass2的电平，或者可以调整施加到第二未选定字线的全部第二禁止电压Vpass2的电平。

参照图15，在初始化区间和位线建立区间之后，可以增加用于编程操作的各种电压的电平。例如，可以增加施加到第一未选定字线Upper WL的第一禁止电压Vpass1的电平，并且还可以增加施加到选定字线的编程电压Vpgm的电平。

而且，可以将低第二禁止电压Low Vpass2施加到至少一个第二未选定字线LowerWL。低第二禁止电压Low Vpass2可以具有比第一禁止电压Vpass1和第二禁止电压Vpass2的电平更低的电平(或中间电平)。接下来，可以将低第二禁止电压Low Vpass2增加到与第二禁止电压Vpass2相当的电平。例如，当施加低第二禁止电压Low Vpass2时，可以减小第一未选定存储单元的沟道与第二未选定存储单元的沟道之间的电势差，因此减少了HCI。

虽然在图15中，增加低第二禁止电压Low Vpass2的时间点与增加第一禁止电压Vpass1和第二禁止电压Vpass2的时间点相同，但是实施例不限于此。例如，可以在经过预定的延迟时间之后增加低第二禁止电压Low Vpass2的电平。而且，虽然在图15中，在第一禁止电压Vpass1和第二禁止电压Vpass2达到稳定电平的时间点，低第二禁止电压低Vpass2被增加到与第二禁止电压Vpass2相当的电平，但是这样的时序也是可以改变的。而且，虽然在图15中，第二禁止电压Vpass2变为中间电平然后达到稳定电平，但是可以通过调整第二禁止电压Vpass2的电平的上升梯度来实现与本实施例相同或相似的效果。

图16示出了根据选定存储单元的位置来调整第一禁止电压Vpass1和第二禁止电压Vpass2的电平的示例。

如在以上实施例中那样，当选定了位于相对较高位置的存储单元时，在第一未选定存储单元上发生HCI的风险高。因此，在位于相对较高位置的存储单元被选定时施加到第一未选定字线Upper WL的第一禁止电压Vpass1_1的电平可高于在位于相对较低位置的存储单元被选定时施加到第一未选定字线的第一禁止电压Vpass1_2的电平。而且，在位于相对较高位置的存储单元被选定时施加到第二未选定字线Lower WL的第二禁止电压Vpass2_1的电平可低于在位于相对较低位置的存储单元被选定时施加到第二未选定字线的第二禁止电压Vpass2_2的电平。

根据本实施例，由于具有相对较高位置的存储单元被选定时第二禁止电压Vpass2_1的电平相对较低，因此可以降低第一未选定存储单元的沟道与第二未选定存储单元的沟道之间的电势差。而且，由于第一禁止电压Vpass1_1的电平相对较高，因此第一未选定存储单元被导通的时间点可以更早，并且可以在第一未选定存储单元被导通的时间点降低第一未选定存储单元的沟道与第二未选定存储单元的沟道之间的电势差。

虽然在图16中第一禁止电压Vpass1和第二禁止电压Vpass2的电平被一起调整，但是实施例不限于此。例如，可以选择性地仅调整第一禁止电压Vpass1和第二禁止电压Vpass2中的一个的电平。

而且，虽然在图16中，当选定了具有相对较高位置的存储单元时增加第一禁止电压Vpass1_1的电平，但是实施例不限于此。例如，由于第二禁止电压Vpass2_1的电平在选定了具有相对较高位置的存储单元时降低，因此可以控制电压信号使得第一禁止电压Vpass1_1的电平相应地降低。

图17示出了当一个存储单元存储多位数据时调整第一禁止电压和第二禁止电压的电平的实例。

当一个存储单元存储多位数据时，每个存储单元可以被编程至多个阈值电压状态中的一个，并且编程电压的电平可以根据编程状态而变化。在这种情况下，当编程状态的阈值电压高时，可以生成具有相对较高电平的第一编程电压Vpgm1。相反，当阈值电压低时，可以生成具有较低电平的第二编程电压Vpgm2。

在这种情况下，编程电压的电平高时的HCI影响可以很大。例如，由于选定存储单元被导通的时间点可以较晚，因此在选定存储单元被导通的时间点处第一未选定存储单元的沟道与第二未选定存储单元的沟道之间的电势差可以较高。根据实施例，在使用第一编程电压Vpgm1的编程操作期间，通过使得第二禁止电压Vpass2_1的电平相对较低，可以降低HCI影响。相反，在使用第二编程电压Vpgm2的编程操作期间，可以将第二禁止电压Vpass2_2的电平设定为相对较高。

虽然在图17中，在使用第一编程电压Vpgm1的编程操作期间第一禁止电压Vpass1_1的电平被设定为相对较高，但是实施例不限于此，如上述实施例中那样，可以控制电压信号使得当降低第二禁止电压Vpass2_1的电平时第一禁止电压Vpass1_1的电平降低。

虽然在图16和图17中，在增加第二禁止电压Vpass2的电平时使用了延迟时间，但是实施例不限于此。例如，由于在上述实施例中通过调整第二禁止电压Vpass2的电平可以减少HCI，因此可以按照与第一禁止电压Vpass1的时序基本相同的时序增加第二禁止电压Vpass2的电平。

第一禁止电压Vpass1和第二禁止电压Vpass2的电平可以以上述实施例中所述的各种方式进行调整。例如，第一禁止电压Vpass1和第二禁止电压Vpass2的电平可以仅针对第二未选定字线中的一些进行调整，或者可以仅当选定了位于特定高度或更高高度的存储单元时进行调整。而且，可以通过确定先前被编程的一条或多条数据的状态来选择性地调整第一禁止电压Vpass1和第二禁止电压Vpass2的电平。

图18A和图18B是示出根据实施例的存在局部擦除块的示例的电路图。图18A示出了在单元串中存在一个局部擦除块的情况。图18B示出了存在两个或更多个局部擦除块的情况。

参照图18A，可以根据自顶至底的方法对单元串进行编程。在这种情况下，包括在单元串中的各存储单元中的一些存储单元可以是包括在局部擦除块中的存储单元。也就是说，即使在使用自顶至底的方法时，局部擦除块可以包括具有擦除状态的存储单元，并且可以在局部擦除块之下存在被编程的存储单元。

可以对包括在局部擦除块中的存储单元执行根据实施例的用于第二禁止电压Vpass2的延迟时间的使用或者对电平的调整。例如，位于选定存储单元之下的各个第二未选定存储单元中的一些可以是包括在局部擦除块中的存储单元，并且可以将延迟时间用于施加到局部擦除块中的第二未选定存储单元的第二禁止电压Vpass2。相反，可以不将延迟时间用于局部擦除块之外的第二未选定存储单元(或被编程的第二未选定存储单元)。

如图18B所示，在一个单元串中可以存在两个或更多个局部擦除块，并且在这种情况下，可以将用于第二禁止电压Vpass2的延迟时间选择性地用于这两个或更多个局部擦除块中的第二未选定存储单元。而且，虽然在图18A和图18B中使用延迟时间减少HCI，但是也可以如上述实施例中那样调整第二禁止电压Vpass2的电平来减少HCI。

根据图18A和图18B的实施例，由于每个局部擦除块中的存储单元是具有擦除状态的存储单元，并且局部擦除块之下的存储单元是具有编程状态的存储单元，因此图18A和图18B的实施例可以包括自顶至底的编程方法。也就是说，可以将实施例应用于使用局部擦除块的自顶至底的编程方法。

即使在图18A和图18B中，也可以以与上述实施例相同或相似的方式将延迟时间仅用于第二未选定字线中的一些(例如，与选定存储单元相邻的字线)，或者可以仅在选定了位于特定高度或更高高度的存储单元时使用延迟时间。而且，可以通过确定先前被编程的一条或多条数据的状态来选择性地使用延迟时间。

图19是示出根据实施例的将存储装置应用于SSD系统400的示例的框图。

参照图19，SSD系统400可以包括主机410和SSD 420。SSD 420通过信号连接器向主机410发送信号或从主机410接收信号，并且通过电源连接器接收电力。SSD 420可以包括SSD控制器421、辅助电源装置422、和存储装置423_1至423_n。存储装置423_1至423_n中的每一个可以是具有3D结构的NAND闪存装置。在这种情况下，SSD420可以通过使用参照图1至图18B描述的实施例来实现。因此，存储装置423_1至423_n中的每一个可以包括多个单元串，单元串中的每一个可以包括竖直设置的多个存储单元，并且可以根据自顶至底的方法对所述多个存储单元执行编程操作。而且，为了减少HCI，可以调整施加到连接到所述多个存储单元的字线的各种电压信号的电平和上升时序。

根据依照本发明构思的非易失性存储装置及其编程方法，可以减少在3D NAND存储单元上使用自顶至底方法的编程操作中的由于HCI引起的干扰。

虽然已经参照其实施例通过使用特定术语对本发明构思进行了具体示出和描述，但是实施例和术语仅用于解释本发明构思，并且不应该被解释为限制如权利要求所限定的本发明构思的范围。这些实施例应该仅被认为是描述性的意义而不是为了限制的目的。因此，本发明构思的范围不是由发明构思的详细描述限定而是由所附权利要求限定，并且范围内的所有差异将被解释为包括在本发明构思中。

Claims (19)

1.一种非易失性存储装置的编程方法，所述非易失性存储装置包括多个单元串，所述多个单元串中的每一个包括竖直堆叠在衬底上的多个存储单元，所述编程方法包括步骤：

在包括在单元串中的所述多个存储单元中的选定存储单元上施加编程电压；

将第一禁止电压施加到第一未选定字线，所述第一未选定字线连接到该单元串中的位于所述选定存储单元之上的第一未选定存储单元；以及

将第二禁止电压施加到第二未选定字线，所述第二未选定字线连接到该单元串中的位于所述选定存储单元之下的第二未选定存储单元，

其中，在从施加所述第一禁止电压开始的预定延迟时间之后施加所述第二禁止电压，

其中，当基于自顶至底的编程方法对所述选定存储单元执行编程操作时，所述第一未选定存储单元是先前被编程的存储单元，并且所述第二未选定存储单元是尚未被编程的存储单元。

2.根据权利要求1所述的编程方法，其中所述非易失性存储装置包括具有三维NAND存储单元的存储单元阵列。

3.根据权利要求1所述的编程方法，其中，所述预定延迟时间是所述第一禁止电压使所述第一未选定存储单元在所述第二禁止电压被施加到所述第二未选定字线之前导通所需的最小延迟。

4.根据权利要求3所述的编程方法，其中，在所述第一禁止电压达到稳定电平之后，将所述第二禁止电压施加到所述第二未选定字线。

5.根据权利要求1所述的编程方法，其中，所述多个单元串中的每一个包括竖直堆叠在所述衬底上的第一存储单元至第N存储单元，N是等于或大于2的整数，其中，所述第一存储单元与地选择晶体管相邻，并且所述第N存储单元与串选择晶体管相邻。

6.根据权利要求5所述的编程方法，其中，当选定了所述第一存储单元至第A存储单元时，在与增加所述第一禁止电压的时间点实质上相同的时间点增加所述第二禁止电压的电平，A是等于或大于2且小于N的整数，并且

当选定了第(A+1)存储单元至第N存储单元时，在所述预定延迟时间之后，将所述第二禁止电压施加到所述第二未选定字线。

7.根据权利要求5所述的编程方法，其中，当选定了第A存储单元时，将所述预定延迟时间选择性地用于被施加到与邻近于所述第A存储单元的预定数量的第二未选定存储单元相连接的第二未选定字线的所述第二禁止电压，A是等于或大于2且小于N的整数。

8.根据权利要求5所述的编程方法，还包括步骤：当选定了第A存储单元时，确定与所述第A存储单元相邻的一个或多个第一未选定存储单元的编程状态，A是等于或大于2且小于N的整数，

其中，施加所述第二禁止电压的步骤包括根据所述确定的结果将所述预定延迟时间选择性地用于所述第二禁止电压。

9.根据权利要求8所述的编程方法，其中，当位于所述第A存储单元之上且与所述第A存储单元相邻的第(A+1)存储单元的编程状态对应于擦除状态时，在所述预定延迟时间之后将所述第二禁止电压施加到所述第二未选定字线。

10.根据权利要求8所述的编程方法，其中，当位于所述第A存储单元之上且与所述第A存储单元相邻的k个第一未选定存储单元中的至少一个存储单元的编程状态对应于擦除状态时，在所述预定延迟时间之后将所述第二禁止电压施加到所述第二未选定字线。

11.根据权利要求1所述的编程方法，其中，当选定了所述多个单元串中的每一个单元串的第一存储单元时，将具有第一值的延迟时间用于所述第二禁止电压，并且

当选定了位于所述第一存储单元之下的第二存储单元时，将具有小于所述第一值的第二值的延迟时间用于所述第二禁止电压。

12.一种非易失性存储装置的编程方法，所述非易失性存储装置包括竖直地位于衬底上的三维NAND存储单元，所述编程方法包括步骤：

将编程电压施加到连接到选定存储单元的字线；

将第一禁止电压施加到第一未选定字线，所述第一未选定字线连接到位于所述选定存储单元之上且先前被编程的第一未选定存储单元；以及

将第二禁止电压施加到第二未选定字线，所述第二未选定字线连接到位于所述选定存储单元之下且尚未被编程的第二未选定存储单元，

其中，与所述第一禁止电压的电平、电平上升梯度、和上升时序中的至少一个不同地控制所述第二禁止电压的电平、电平上升梯度、和上升时序中的至少一个，将所述第二禁止电压控制为比所述第一禁止电压更晚达到稳定电平。

13.根据权利要求12所述的编程方法，其中，将所述第二禁止电压的电平控制为比所述第一禁止电压的电平低。

14.根据权利要求12所述的编程方法，其中，将所述第二禁止电压控制为在所述第一未选定存储单元被导通的时间点具有中间电平，并且在所述第一未选定存储单元被导通之后达到所述稳定电平。

15.根据权利要求12所述的编程方法，其中，根据要被编程的阈值电压状态施加具有相对高电平的第一编程电压或具有相对低电平的第二编程电压，

其中，施加所述第一编程电压时的所述第二禁止电压的电平与施加所述第二编程电压时的所述第二禁止电压的电平彼此不同。

16.一种非易失性存储装置，包括：

存储单元阵列，其包括多个单元串，所述多个单元串中的每一个包括竖直地位于衬底上的多个存储单元；

电压发生器，其被配置为在对所述存储单元阵列执行的编程操作期间产生：施加到连接到选定存储单元的字线的编程电压、施加到第一未选定字线的第一禁止电压、以及施加到第二未选定字线的第二禁止电压，所述第一未选定字线连接到位于所述选定存储单元之上的第一未选定存储单元，并且所述第二未选定字线连接到位于所述选定存储单元之下的第二未选定存储单元；以及

控制逻辑单元，其被配置为控制所述编程操作在所述多个单元串的每一个单元串中的从上部存储单元到下部存储单元的方向上执行，将所述第二禁止电压的电平和上升时序中的至少一个控制为不同于所述第一禁止电压的电平和上升时序中的至少一个，并且将所述第二禁止电压控制为比所述第一禁止电压更晚达到稳定电平。

17.根据权利要求16所述的非易失性存储装置，其中，所述控制逻辑单元还被配置为控制所述电压发生器，使得比增加所述第一禁止电压的电平更晚地增加所述第二禁止电压的电平。

18.根据权利要求16所述的非易失性存储装置，其中，所述控制逻辑单元还被配置为控制所述电压发生器，使得所述第二禁止电压的电平比所述第一禁止电压的电平低。

19.根据权利要求16所述的非易失性存储装置，还包括：

行解码器，其被配置为从所述电压发生器接收所述编程电压、所述第一禁止电压和所述第二禁止电压，并且将所述编程电压、所述第一禁止电压和所述第二禁止电压施加到所述存储单元阵列，

其中，所述控制逻辑单元还被配置为控制所述电压发生器，使得将所述第二禁止电压比所述第一禁止电压更晚地施加到所述行解码器。

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