CN108346447B - 非易失性存储器件及其编程方法 - Google Patents

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Abstract

提供了对包括N条串选择线、字线、第一位线组和第二位线组的非易失性存储器件进行编程的方法。该方法可以包括：响应于顺序施加的第一地址至第N地址，通过顺序地选择所述N条串选择线来顺序地对连接到字线和包括在第一位线组中的至少一条位线的第一存储器单元进行编程；然后响应于顺序施加的第N+1地址至第2N地址，通过顺序地选择所述N条串选择线之一来顺序地对连接到字线和包括在第二位线组中的至少一条位线的第二存储器单元进行编程。

Description

非易失性存储器件及其编程方法
相关申请的交叉引用
本申请要求于2017年1月25日在韩国知识产权局提交的韩国专利申请No.10-2017-0012048和于2017年4月20日在韩国知识产权局提交的韩国专利申请No.10-2017-0051073的优先权，所述申请的全部公开内容通过引用合并于此。
技术领域
本发明构思涉及一种存储器件，更具体地，涉及一种包括多条串选择线和多个位线组的非易失性存储器件和对所述非易失性存储器件进行编程的方法。
背景技术
存储器件可以用于存储数据，并且可以分为易失性存储器件和非易失性存储器件。作为非易失性存储器件的示例的闪存器件可以应用于便携式电话、数码相机、个人数字助理(PDA)、可移动计算机设备、固定计算机设备和其他设备。
发明内容
根据本发明构思的一方面，提供了一种对包括N条串选择线、字线、第一位线组和第二位线组的非易失性存储器件进行编程的方法。该方法可以包括：响应于顺序施加的第一地址至第N地址，通过顺序地选择所述N条串选择线来顺序地对连接到字线和包括在第一位线组中的至少一条位线的第一存储器单元进行编程；然后响应于顺序施加的第N+1地址至第2N地址，通过顺序地选择所述N条串选择线来顺序地对连接到字线和包括在第二位线组中的至少一条位线的第二存储器单元进行编程。N可以是大于或等于2的自然数。
根据本发明构思的另一方面，提供了一种对包括第一串选择线和第二串选择线、字线、第一位线组和第二位线组的非易失性存储器件进行编程的方法。该方法可以包括：响应于第一地址和第一编程命令，对连接到所述字线、所述第一串选择线和包括在所述第一位线组中的第一位线的第一存储器单元进行编程；然后，响应于第二地址和第二编程命令，对连接到所述字线、所述第二串选择线和包括在所述第一位线组中的所述第一位线的第二存储器单元进行编程；然后，响应于第三地址和第三编程命令，对连接到所述字线、所述第一串选择线和包括在所述第二位线组中的第二位线的第三存储器单元进行编程；以及然后，响应于第四地址和第四编程命令，对连接到所述字线、所述第二串选择线和包括在所述第二位线组中的所述第二位线的第四存储器单元进行编程。
根据本发明构思的另一方面，提供了一种对包括串选择线、字线和位线组的非易失性存储器件进行编程的方法。该方法可以包括：接收地址和编程命令；将所述地址转换为校正地址，使得所述串选择线的串选择线地址处于比所述位线组的位线组地址低的位；以及响应于所述校正地址，对连接到所述字线、所述串选择线之一和所述位线组之一的存储器单元进行编程。
根据本发明构思的另一方面，提供了一种对非易失性存储器件进行编程的方法，所述非易失性存储器件包括字线、连接到所述字线的多个存储器单元以及包括第一位线和第二位线的多条位线。该方法可以包括：对所述多个存储器单元中连接到所述第一位线的第一存储器单元进行编程；然后对所述多个存储器单元中连接到所述第二位线的第二存储器单元进行编程。
附图说明
根据以下结合附图进行的详细描述，将更清楚地理解本发明构思的实施例，在附图中：
图1是根据本发明构思的一些实施例的存储器系统的框图；
图2是根据本发明构思的一些实施例的图1的存储器件的详细框图；
图3A是根据本发明构思的一些实施例的地址转换操作的示图；
图3B是根据本发明构思的一些实施例的包括在校正地址中的选择线地址的示例；
图3C是根据本发明构思的一些实施例的包括在校正地址中的位线组地址的示例；
图4是根据本发明构思的一些实施例的图2的存储器块的示例的电路图；
图5是根据本发明构思的一些实施例的图2的存储器块的示例的透视图；
图6是根据本发明构思的一些实施例的图2的存储器块的示例的电路图；
图7是根据本发明构思的一些实施例的包括具有四位线(QBL)结构的页缓冲单元的存储器件的示图；
图8是根据本发明构思的一些实施例的包括具有屏蔽位线(SBL)结构的页缓冲单元的存储器件的示图；
图9是根据本发明构思的一些实施例的包括具有全位线(ABL)结构的页缓冲单元的存储器件的示图；
图10是示出了根据本发明构思的一些实施例的编程偏压条件的电路图；
图11是根据本发明构思的一些实施例的与图10的电路图相对应的存储器件的示图；
图12示出了根据本发明构思的一些实施例的连接到图10的未选位线的串的沟道升压电位的示例；
图13是根据本发明构思的一些实施例的FN电流相对于存储器单元的栅极和沟道之间的电压的曲线图；
图14是根据本发明构思的一些实施例的对非易失性存储器件进行编程的方法的流程图；
图15A和图15B示出了根据本发明构思的一些实施例的非易失性存储器件的连续编程顺序；
图16是根据本发明构思的一些实施例的通过使用对非易失性存储器件进行编程的方法的存储器控制器和存储器件的操作的流程图；
图17A至图17C示出了根据本发明构思的一些实施例的当提供四个位线组时存储器组的连续编程顺序的示例；
图18示出了根据本发明构思的一些实施例的当提供两个位线组时对存储器单元进行编程的连续顺序；
图19示出了根据本发明构思的一些实施例的对多级单元(MLC)进行编程的连续顺序；
图20示出了根据本发明构思的一些实施例的对三级单元(TLC)进行编程的连续顺序；
图21示出了根据本发明构思的一些实施例的三维(3D)存储器件的连续编程顺序；
图22A和图22B示出了根据本发明构思的一些实施例的包括MLC的3D存储器件的连续编程顺序；
图23A和图23B示出了根据本发明构思的一些实施例的包括MLC的3D存储器件的连续编程顺序；
图24是根据本发明构思的一些实施例的对非易失性存储器件进行编程的方法的流程图；
图25示出了对图17A的存储器单元造成的16种编程干扰情况；以及
图26是根据本发明构思的一些实施例的包括存储器件的固态驱动(SSD)系统的示例的框图。
具体实施方式
图1是根据本发明构思的一些实施例的存储器系统10的框图。
参考图1，存储器系统10可以包括存储器件100和存储器控制器200。存储器件100可以包括存储器单元阵列110和控制逻辑120。存储器件100可以是非易失性存储器件。在一些实施例中，存储器系统10可以是嵌入在电子设备中的内部存储器。例如，存储器系统10可以是嵌入式通用闪存(UFS)存储器件、嵌入式多媒体卡(eMMC)或固态驱动器(SSD)。在一些实施例中，存储器系统10可以是能够附接到电子设备并从电子设备拆卸的外部存储器。例如，存储器系统10可以是UFS存储卡、紧凑型闪存(CF)、安全数字(SD)、微型安全数字(微型-SD)、迷你型安全数字(迷你-SD)、极速数字(xD)或记忆棒。
存储器控制器200可以响应于来自主机HOST的读/写请求，控制存储器件100读取存储在存储器件100中的数据或将数据写入存储器件100。具体地，存储器控制器200可以向存储器件100提供地址ADDR、命令CMD和控制信号CTRL，并且可以控制存储器件100的编程、读取和擦除操作。此外，存储器控制器200可以向存储器件100发送以及从存储器件100接收用于编程操作和/或读操作的数据DATA。
存储器单元阵列110可以包括多个存储器单元。例如，多个存储器单元可以是闪存单元。下文中，将描述假设多个存储器单元是NAND闪存单元的实施例。然而，本发明构思不限于此。在一些实施例中，多个存储器单元可以是电阻存储器单元，例如电阻RAM(ReRAM)存储器单元、相变RAM(PRAM)存储器单元或磁性RAM(MRAM)存储器单元。
存储器单元阵列110可以包括多个NAND串，所述多个NAND串分别连接到多条串选择线与多条位线相交的交叉点，并且每个NAND串可以包括多个存储器单元。位于相同高度的字线可以在多条串选择线之间共享。多条位线可以根据连续编程顺序划分为多个位线组。在本发明构思的一些实施例中，多条位线可以划分为第一位线组和第二位线组。在这种情况下，连接到第一位线组的存储器单元可以以串选择线为单位被顺序地编程，然后连接到第二位线组的存储器单元可以以串选择线为单位被顺序地编程。将参考图7至图9更详细地描述多个位线组。
控制逻辑120可以从存储器控制器200接收命令CMD和地址ADDR，并将地址ADDR转换为校正地址，使得串选择线地址可以位于比位线组地址低的位中。在这种情况下，命令CMD可以对应于编程命令。此外，控制逻辑120可以基于校正地址顺序地对包括在第一位线组中的存储器单元进行编程，然后顺序地对包括在第二位线组中的存储器单元进行编程。将参考图3A至图3C更详细地描述控制逻辑120的地址转换操作。
图2是根据本发明构思的一些实施例的图1的存储器件100的详细框图。参考图2，存储器件100可以包括存储器单元阵列110、控制逻辑120、电压发生器130、行解码器140和页缓冲单元150。尽管未示出，但是存储器件100还可以包括数据输入/输出(I/O)电路或I/O接口。
存储器单元阵列110可以包括多个存储器单元，并且可以连接到字线WL、串选择线SSL、地选择线GSL和位线BL。具体地，存储器单元阵列110可以通过字线WL、串选择线SSL和地选择线GSL连接到行解码器140，并且可以通过位线BL连接到页缓冲单元150。在本实施例中，位线BL可以根据连续编程顺序划分为多个位线组。
每个存储器单元可以存储至少一个位。具体地，每个存储器单元可以是单级单元(SLC)、多级单元(MLC)或三级单元(TLC)。在本发明构思的一些实施例中，包括在存储器单元阵列110中的多个存储器块BLK1至BLKz中的一些存储器块可以是SLC块，包括在存储器单元阵列110中的存储器块BLK1至BLKz中的其他存储器块可以是MLC块或TLC块。
在本发明构思的一些实施例中，存储器单元阵列110可以包括二维(2D)存储器单元阵列，其可以包括以行和列布置的多个NAND串。以下将参考图6描述存储器单元阵列110的2D配置。在本发明构思的一些实施例中，存储器单元阵列110可以包括三维(3D)存储器单元阵列，其可以包括多个NAND串。每个NAND串可以包括分别连接到竖直堆叠在衬底上的字线的存储器单元。以下将参考图4和图5描述存储器单元阵列110的3D配置。
3D存储器单元阵列可以单片地形成在存储器单元阵列的一个或多个物理层级中，所述存储器单元阵列具有设置在衬底(例如，硅衬底)上方的有源区域和与存储器单元的操作相关联的电路。相关联的电路可以在衬底上方或衬底内。术语“单片(monolithic)”意指3D存储器单元阵列的每一层级的层直接沉积在3D存储器单元阵列的每一下层级的层上。
在本发明构思的一些实施例中，3D存储器单元阵列可以包括NAND串，其中至少一个存储器单元在竖直方向上位于另一个存储器单元上。所述至少一个存储器单元可以包括电荷俘获层。通过引用并入本文的以下专利文献公开了用于3D存储器阵列的合适配置，其中3D存储器阵列被配置为多个层级，并在层级之间共享字线和/或位线：美国专利7,679,133；8,553,466；8,654,587；8,559,235；以及美国专利公开No.2011/0233648。
控制逻辑120可以基于从存储器控制器200接收的命令CMD、地址ADDR和控制信号CTRL，将数据写入存储器单元阵列110，或者输出用于从存储器单元阵列110读取数据的各种控制信号。因此，控制逻辑120可以总体上控制存储器件100的各种内部操作。具体地，控制逻辑120可以向电压发生器130提供电压控制信号CTRL_vol，向行解码器140提供行地址X-ADDR，并向页缓冲单元150提供列地址Y-ADDR。然而，本发明构思不限于此，控制逻辑120还可以向电压发生器130、行解码器140和页缓冲单元150提供控制信号。在本实施例中，控制逻辑120可以包括地址转换器121。下文中，将参考图3A至图3C详细描述地址转换器121的操作。
图3A示出了根据本发明构思的一些实施例的地址转换操作。
参考图2和图3A，地址转换器121可以将从存储器控制器200接收的地址ADDR转换为校正地址ADDR’。例如，地址ADDR可以包括用于选择多个存储器芯片之一的芯片地址CHIP_ADDR和逻辑地址，例如逻辑页号(LPN)。
校正地址ADDR′可以包括用于选择多个存储器块之一的块地址BLK_ADDR、用于选择多条字线之一的字线地址WL_ADDR、用于选择多个位线组之一的位线组地址BLG_ADDR以及用于选择多条串选择线之一的串选择线地址SSL_ADDR。在本发明构思的一些实施例中，在校正地址ADDR′中，块地址BLK_ADDR可以处于最高有效位(MSB)，字线地址WL_ADDR可以处于比块地址BLK_ADDR低的位，位线组地址BLG_ADDR可以处于比字线地址WL_ADDR低的位，并且串选择线地址SSL_ADDR可以处于最低有效位(LSB)。
图3B是根据本发明构思的一些实施例的包括在校正地址ADDR’中的串选择线地址SSL_ADDR的示例。
串选择线地址SSL_ADDR可以用与被配置为共享字线的多条串选择线的数量相对应的N个位来产生。这里，N可以是大于或等于1的整数。例如，如图10和图11所示，当在四条串选择线之间共享字线时，可以用2个位产生串选择线地址SSL_ADDR。例如，当串选择线地址SSL_ADDR是00时，可以选择第一串选择线SSL1。
图3C是根据本发明构思的一些实施例的包括在校正地址ADDR’中的位线组地址BLG_ADDR的示例。
位线组地址BLG_ADDR可以用与多个位线组的数量相对应的M个位来产生。这里，M是大于或等于1的整数。例如，如图7所示，当多条位线被划分为四个位线组时，可以用2个位产生位线组地址BLG_ADDR。例如，当位线组地址BLG_ADDR是00时，可以选择第一位线组BLG1。
返回参考图2，电压发生器130可以基于电压控制信号CTRL_vol，产生用于对存储器单元阵列110执行编程操作、读操作和擦除操作的各种电压。具体地，电压发生器130可以产生字线电压VWL，例如编程电压、读取电压、通过电压、擦除验证电压或编程验证电压。此外，电压发生器130还可以基于电压控制信号CTRL_vol产生串选择线电压和地选择线电压。此外，电压发生器130还可以产生要提供给存储器单元阵列110的擦除电压。
响应于从控制逻辑120接收的行地址X-ADDR，行解码器140可以选择存储器块BLK1至BLKz之一，可以选择选定存储器块的字线WL之一，并且可以选择多条串选择线SSL之一。这里，行地址X-ADDR可以包括块地址BLK_ADDR、字线地址WL_ADDR和串选择线地址SSL_ADDR，它们被包括在如图3A所示的校正地址ADDR′中。
页缓冲单元150可以通过位线BL连接到存储器单元阵列110，并且可以响应于从控制逻辑120接收的列地址Y-ADDR来选择一些位线BL。这里，列地址Y-ADDR可以包括如图3A所示包括在校正地址ADDR′中的位线组地址BLG_ADDR。具体地，页缓冲单元150可以根据操作模式操作为写驱动器或读出放大器。在编程操作期间，页缓冲单元150可以将与要编程的数据相对应的位线电压传送到存储器单元阵列110的选定位线。在读操作期间，页缓冲单元150可以通过位线来读出存储在选定存储器单元中的数据。
图4是根据本发明构思的一些实施例的作为图2所示的存储器块BLK1至BLKz的示例的存储器块BLKa的电路图。
参考图4，存储器块BLKa可以包括多个串(例如，NS11至NS33)、多条字线(例如，WL1至WL8)、多条位线(例如，BL1至BL3)、多条地选择线(例如，GSL1至GSL3)、多条串选择线(例如，SSL1至SSL3)以及公共源极线CSL。NAND串的数量、字线的数量、位线的数量、地选择线的数量和串选择线的数量可以根据实施例不同地变化。在一些实施例中，沿着第二方向(例如，X方向)布置多条位线，并且沿着第一方向(例如，Y方向)布置多条串选择线，如图4所示。
NAND串NS11、NS21和NS31可以设置在第一位线BL1和公共源极线CSL之间，NAND串NS12、NS22和NS32可以设置在第二位线BL2和公共源极线CSL之间。此外，NAND串NS13、NS23和NS33可以设置在第三位线BL3和公共源极线CSL之间。每个NAND串(例如，NAND串NS11)可以包括可串联连接的串选择晶体管SST、多个存储器单元MC和地选择晶体管GST。在下文中，为了简洁，将把NAND串称为串。
串选择晶体管SST可以连接到与之相应的串选择线SSL1至SSL3。多个存储器单元MC可以分别连接到与之相应的字线WL1至WL8。地选择晶体管GST可以连接到与之相应的地选择线GSL1至GSL3。串选择晶体管SST可以连接到与之相应的位线BL1至BL3，并且地选择晶体管GST可以连接到公共源极线CSL。
在本实施例中，在第三方向(例如，Z方向)上位于相同高度的字线(例如，WL1)可以彼此相连，串选择线SSL1至SSL3可以彼此分离，并且地选择线GSL1至GSL3也可以彼此分离，如图4所示。尽管图4示出了在三条串选择线SSL1至SSL3之间共享在第三方向上位于相同高度的字线，但是本发明构思不限于此。例如，可以在两条串选择线之间共享在第三方向上位于相同高度的字线。在一些实施例中，可以在四条串选择线之间共享在第三方向上位于相同高度的字线。
尽管图4示出了每个串包括一个串选择晶体管SST，但是本发明构思不限于此。每个串可以包括串联连接的上串选择晶体管和下串选择晶体管。此外，尽管图4示出了每个串包括一个地选择晶体管GST，但是本发明构思不限于此。每个串可以包括串联连接的上地选择晶体管和下地选择晶体管。在这种情况下，上地选择晶体管可以连接到与之相应的地选择线GSL1至GSL3，而下地选择晶体管可以共同连接到公共地选择线。
图5是作为图2的存储器块BLK1至BLKz的示例的图4的存储器块BLKa的透视图。
参考图5，存储器块BLKa可以设置在衬底SUB上，并且衬底SUB和存储器块BLKa可以沿着第三方向(即，竖直方向)布置。尽管图5示出了存储器块BLKa包括两条选择线GSL和SSL、八条字线WL1至WL8和三条位线BL1至BL3的示例，但是存储器块BLKa实际上可以包括比上述那些更多或更少的选择线、字线和位线。
衬底SUB可以具有第一导电类型(例如，p型)。公共源极线CSL可以设置在衬底SUB上，并且可以在第一方向(例如，Y方向)上延伸。公共源极线CSL可以掺杂有第二导电类型(例如，n型)的杂质。多个绝缘层IL可以设置在两个相邻的公共源极线CSL之间的衬底SUB的区域上，并且在第一方向上延伸。多个绝缘层IL可以在第三方向(例如，Z方向)上依次设置并且相互间隔开预定距离。例如，多个绝缘层IL可以包括诸如氧化硅的绝缘材料。
多个柱P可以设置在衬底SUB的两条相邻公共源极线CSL之间的区域上，并且沿第一方向依次布置。多个柱P可以在第三方向上穿透多个绝缘层IL。例如，多个柱P可以穿透多个绝缘层IL并接触衬底SUB。具体地，每个柱P的表层S可以包括p型硅材料并且用作沟道区域。同时，每个柱P的内层I可以包括绝缘材料(例如，氧化硅)或气隙。
可以沿着在两条相邻的公共源极线CSL之间的绝缘膜IL、柱P和衬底SUB的暴露表面来设置电荷存储层CS。电荷存储层CS可以包括栅极绝缘层(或称为隧道绝缘层)、电荷俘获层和阻挡绝缘层。例如，电荷存储层CS可以具有氧化物-氮化物-氧化物(ONO)结构。此外，诸如选择线GSL和SSL以及字线WL1至WL8之类的栅电极GE可以设置在两条相邻的公共源极线CSL之间的区域中的电荷存储层CS的暴露表面上。
漏极或漏极触点DR可以分别设置在多个柱P上。例如，漏极或漏极触点DR可以包括掺杂了具有第二导电类型的杂质的硅材料。位线BL1至BL3可以设置在漏极DR上。位线BL1至BL3可以在第二方向(例如，X方向)上延伸并且在第一方向上相互间隔开预定距离。
图6是根据本发明构思的一些实施例的作为图2的存储器块BLK1至BLKz的示例的存储器块BLKb的电路图。
参考图6，存储器块BLKb可以是具有平面结构的NAND闪存，并且图2中所示的存储器块BLK1至BLKz中的至少一个可以如图6所示地实现。存储器块BLKb可以包括多个串(例如，NS11至NS2n)、多条字线(例如，WL1至WL8)、多条位线(例如，BL1至BLn)、多条地选择线(例如，GSL1和GSL2)、多条串选择线(例如，SSL1和SSL2)以及公共源极线CSL。串的数量、字线的数量、位线的数量、地选择线的数量和串选择线的数量可以根据实施例不同地变化。
如图6所示，可以在多个串NS11至NS2n之间共享字线WL1至WL8，并且可以在至少两个串之间共享一条位线。例如，可以在第一串NS11和第二串NS21之间共享第一位线BL1，第一串NS11的串选择晶体管SST和地选择晶体管GST可以分别连接到第一串选择线SSL1和第一地选择线GSL1，第二串NS21的串选择晶体管SST和地选择晶体管GST可以分别连接到第二串选择线SSL2和第二地选择线GSL2。
因此，当连接到第一字线WL1并属于串NS11和NS12至NS1n的存储器单元被编程时，可以选择第一字线WL1、第一串选择线SSL1和第一地选择线GSL1。当连接到第一字线WL1并属于串NS21和NS22至NS2n的存储器单元被编程时，可以选择第一字线WL1、第二串选择线SSL2和第二地选择线GSL2。因此，对连接到第一字线WL1并属于串NS11和NS12至NS1n的存储器单元进行编程的操作和对连接到第一字线WL1并属于串NS21和NS22至NS2n的存储器单元进行编程的操作可以被依次执行。
图7是根据本发明构思的一些实施例的包括具有四位线(QBL)结构的页缓冲单元150a的存储器件100a的示图。
参考图7，存储器单元阵列100a可以连接到多条位线BL1至BL_4i。这里，i可以是大于或等于3的整数。页缓冲单元150a可以包括多个页缓冲器151a至153a。在本发明构思的一些实施例中，多个页缓冲器151a至153a的数量可以是i，位线BL1至BL_4i的数量可以是4i。在这种情况下，四条位线(例如，BL1至BL4)可以连接到一个页缓冲器(例如，151a)。因此，页缓冲单元150a可以被称为QBL型页缓冲器。
在本实施例中，多条位线BL1至BL_4i可以划分为第一位线组BLG1至第四位线组BLG4，并且第一位线组BLG1至第四位线组BLG4的连续编程顺序可以相互不同。例如，第一位线组BLG1可以包括位线BL1、BLS和BL_4i-3，第二位线组BLG2可以包括位线BL2、BL6和BL_4i-2，第三位线组BLG3可以包括位线BL3、BL7和BL_4i-1，第四位线组BLG4可以包括位线BL4、BL8和BL_4i。
例如，可以分别在包括在第一位线组BLG1至第四位线组BLG4中的第一位线BL1至第四位线BL4之间共享一个页缓冲器151a。在这种情况下，可以对第一位线组BLG1至第四位线组BLG4依次执行编程操作。换言之，可以对连接到第一位线BL1至第四位线BL4的存储器单元依次执行编程操作。本文中将主要描述包括具有QBL结构的页缓冲单元150a的存储器件100a的编程方法。然而，本发明构思不限于此，并且也可以应用于包括具有图8和图9之一所示结构的页缓冲单元的存储器件。
图8是根据本发明构思的一些实施例的包括具有屏蔽位线(SBL)结构的页缓冲单元150b的存储器件100b的示图。
参考图8，存储器单元阵列100b可以连接到多条位线BL1至BL_2i。这里，i可以是大于或等于3的整数。页缓冲单元150b可以包括多个页缓冲器151b至153b。在本发明构思的一些实施例中，多个页缓冲器151b至153b的数量可以是i，多条位线BL1至BL_2i的数量可以是2i。在这种情况下，两条位线(例如，BL1和BL2)可以连接到一个页缓冲器(例如，151b)。因此，页缓冲单元150b可以被称为SBL型页缓冲器。
在本实施例中，多条位线BL1至BL_2i可以划分为第一位线组BLG1和第二位线组BLG2，并且第一位线组BLG1和第二位线组BLG2的连续编程顺序可以相互不同。例如，第一位线组BLG1可以包括位线BL1、BL3和BL_2i-1，第二位线组BLG2可以包括位线BL2、BL4和BL_2i。例如，可以分别在包括在第一位线组BLG1和第二位线组BLG2中的第一位线BL1和第二位线BL2之间共享一个页缓冲器151b。在这种情况下，可以对第一位线组BLG1和第二位线组BLG2依次执行编程操作。换言之，可以对连接到第一位线BL1和第二位线BL2的存储器单元依次执行编程操作。
图9是根据本发明构思的一些实施例的包括具有全位线(ABL)结构的页缓冲单元150c的存储器件100c的示图。
参考图9，存储器单元阵列100c可以连接到多条位线BL1至BL_2i。这里，i是大于或等于3的整数。页缓冲单元150c可以包括多个页缓冲器151c至156c。在本发明构思的一些实施例中，多个页缓冲器151c至156c的数量可以是2i，位线BL1至BL_2i的数量可以是2i。在这种情况下，每条位线(例如，BL1)可以连接到一个页缓冲器(例如，151c)。因此，页缓冲单元150c可以被称为ABL型页缓冲器。
在本实施例中，多条位线BL1至BL_2i可以划分为第一位线组BLG1和第二位线组BLG2，并且第一位线组BLG1和第二位线组BLG2的连续编程顺序可以相互不同。例如，第一位线组BLG1可以包括位线BL1、BL3和BL_2i-1，而第二位线组BLG2可以包括位线BL2、BL4和BL_2i。在这种情况下，可以对第一位线组BLG1和第二位线组BLG2依次执行编程操作。换言之，可以对连接到第一位线BL1和第二位线BL2的存储器单元依次执行编程操作。然而，本发明构思不限于此，多条位线BL1至BL_2i可以划分为至少三个位线组。
图10是示出了根据本发明构思的一些实施例的编程偏压条件的电路图。图11是根据本发明构思的一些实施例的与图10的电路图相对应的存储器件的示图。下文中，将参考图10和图11来描述编程偏压条件。
参考图10，存储器块BLKa′可以包括分别连接到第一位线BL1至第四位线BL4与第一串选择线SSL1至第四串选择线SSL4相交的交叉点的多个串。存储器块BLKa′可以对应于图4所示的存储器块BLKa中的某个存储器块。在本实施例中，要被编程的选定存储器单元可以是存储器单元MC1，并且可以选择第五字线WL5、第一位线BL1和第一串选择线SSL1。在这种情况下，连接到第五字线WL5、第一位线BL1至第四位线BL4和第一串选择线SSL1至第四串选择线SSL4的十六个存储器单元MC1至MC16将被称为“存储器组”。可以依次执行十六次编程操作以对包括在存储器组中的十六个存储器单元MC1至MC16进行编程。
图11示出了字线WL1至WL8，所述字线WL1至WL8连接到共享第一位线BL1的多个串、第一串选择线SSL1至第四串选择线SSL4以及第一地选择线GSL1至第四地选择线GSL4。在这种情况下，可以在第一串选择线SSL1至第四串选择线SSL4之间共享在第三方向(例如，Z方向)上位于相同高度的字线。第一串选择线SSL1可以是选定串选择线SSL_SEL，并且第二串选择线SSL2至第四串选择线SSL4可以是未选串选择线SSL_UN。第一地选择线GSL1可以是选定地选择线GSL_SEL，并且第二地选择线GSL2至第四地选择线GSL4可以是未选地选择线GSL_UN。第五字线WL5可以是选定字线WL_SEL，并且第一字线WL1至第四字线WL4和第六字线WL6至第八字线WL8可以是未选字线WL_UN。
如图11所示，在3D存储器件中，由于在第三方向上位于相同高度的多条字线相互连接，所以可以向在第三方向上位于相同高度的多条字线施加相同的电压。因此，可以向连接到选定的第五字线WL5的未选存储器单元MC2至MC16的栅极施加编程电压Vpgm。因此，为了禁止对未选存储器单元MC2至MC16的编程动作，可以使用编程偏压条件，在所述编程偏压条件下，分别确定施加于第一串选择线SSL1至第四串选择线SSL4、第一地选择线GSL1至第四地选择线GSL4和第一位线BL1至第四位线BL4的电压。下文中，将详细描述编程偏压条件。
根据编程偏压条件，可以将编程电压Vpgm施加到选定的第五字线WL5，并且可以将通过电压Vpass施加到未选字线，即第四字线WL4和第六字线WL6。此外，可以将大约0V的电压施加到选定的第一位线BL1，并且可以将电源电压VDD施加到未选的第二位线BL2至第四位线BL4。此外，可以将电源电压VDD施加到选定的第一串选择线SSL1，并且可以将大约0V的电压施加到未选的第二串选择线SSL2至第四串选择线SSL4。可以将大约0V的电压施加到地选择线GSL1和GSL4，并且可以将高于0V的电压(例如，VDD)施加到公共源极线CSL。
在上述编程偏压条件下，可以将编程电压Vpgm施加到选定存储器单元MC1的栅极，并且沟道电压可以是大约0V。因此，由于在选定存储器单元MC1的栅极和沟道之间产生强电场，所以可以通过福勒-诺德海姆(FN)隧穿将沟道中的电子注入到电荷俘获层中，使得选定存储器单元MC1可以被编程。同时，由于未选存储器单元MC2至MC16的沟道保持浮置，所以沟道电压可以升高至升压电压。因此，由于在未选存储器单元MC2至MC16中的每一个的栅极和沟道之间不产生用于引起FN隧穿的足够电场，所以未选存储器单元MC2至MC16可以不被编程。
例如，第一串NSa和第二串NSb可以连接到未选第四位线BL4，并且分别包括第一串选择晶体管SSTa和第二串选择晶体管SSTb。第一串NSa和第二串NSb的沟道电压可以升高至升压电压(例如，Vpass)。由于电源电压VDD被施加到第一串选择晶体管SSTa的栅极，所以第一串选择晶体管SSTa的栅极和沟道之间的电压的大小可以对应于“Vpass-VDD”。同时，由于大约0V的电压被施加到第二串选择晶体管SSTb的栅极，所以第二串选择晶体管SSTb的栅极和沟道之间的电压的大小可以对应于“Vpass”。
在这种情况下，由于第二串选择晶体管SSTb的栅极和沟道之间的电压的大小(即，Vpass)大于第一串选择晶体管SSTb的栅极和沟道之间的电压的大小(即，Vpass-VDD)，所以与在第一串选择晶体管SSTa中相比，在第二串选择晶体管SSTb中，更可能发生热载流子注入(HCI)。结果，第一串NSa的沟道电压保持升压电压，而第二串NSb的沟道电压可变得低于升压电压。在下文中，将参考图12描述分别包括在第一串NSa和第二串NSb中并连接到选定的第五字线WL5的存储器单元MC4和MC16之间的FN应力差。
图12示出了根据本发明构思的一些实施例的连接到图10的未选位线BL_UN的串NS的沟道升压电位的示例。下文中，将参考图10和图11来描述图12。
参考图12，未选位线BL_UN可以对应于图10的第二位线BL2至第四位线BL4之一。例如，当如图10的第一串NSa中那样将选定串选择线SSL_SEL连接到串选择晶体管SST时，沟道电压12a可以升高到第二电压V2。在这种情况下，第二电压V2可以对应于通过电压Vpass。由于编程电压Vpgm被施加到连接到选定的第五字线WL5的存储器单元MC的栅极，所以存储器单元MC的栅极和沟道之间的电压Vd2可以对应于“Vpgm-V2”。因此，存储器单元MC可以维持与Vpgm-V2相对应的相对较弱的FN应力。
例如，当如图10的第二串NSb中那样将未选串选择线SSL_UN连接到串选择晶体管SST时，沟道电压12b可以对应于低于第二电压V2的第一电压V1。由于编程电压Vpgm被施加到连接到选定的第五字线WL5的存储器单元MC的栅极，所以存储器单元MC的栅极和沟道之间的电压Vd1可以对应于“Vpgm-V1”。这里，Vd1可以大于Vd2。因此，存储器单元MC可以维持与Vpgm-V1相对应的相对较高的FN应力。
图13是根据本发明构思的一些实施例的FN电流相对于存储器单元的栅极和沟道之间的电压的曲线图。下文中，将参考图12来描述图13的曲线图。在图13中，横坐标通过电压单位表示存储器单元的栅极和沟道之间的电压，纵坐标通过任意单位(A.U.)表示流过存储器单元的FN电流。这里，FN电流可以根据存储器单元的栅极和沟道之间的电压沿沟道的方向流入存储器单元。如图13所示，随着存储器单元的栅极和沟道之间的电压增加，FN电流可以非线性地增加。
连接到未选串选择线SSL_UN的串的沟道电压V1可以低于连接到选定串选择线SSL_SEL的串的沟道电压V2。因此，由于连接到未选串选择线SSL_UN的串中包括的存储器单元的栅极和沟道之间的电压Vd1大于连接到选定串选择线SSL_SEL的串中包括的存储器单元的栅极和沟道之间的电压Vd2，所以与连接到选定串选择线SSL_SEL的串中包括的存储器单元相比，较大的FN电流可以流入连接到未选串选择线SSL_UN的串中包括的存储器单元。结果，相对强的FN应力可以被施加到连接到未选串选择线SSL_UN的串中包括的存储器单元，而相对弱的FN应力可以被施加到连接到选定串选择线SSL_SEL的串中包括的存储器单元。
当强的FN应力被施加到存储器单元时，相对大的FN电流可以流入存储器单元，使得存储器单元的阈值电压可以升高。因此，当弱的FN应力随后被施加到存储器单元时，可以减小FN应力对沟道电压的影响，使得编程干扰可以降低。同时，当弱的FN应力被施加到存储器单元时，相对小的FN电流可以流入存储器单元，使得存储器单元的阈值电压可以不会明显升高。因此，当强的FN应力随后被施加到存储器单元时，可以流过相对大的FN电流，使得编程干扰可能增加。
因此，考虑到编程干扰，在向存储器单元施加强的FN应力之后将向存储器单元施加弱的FN应力可能是有效的。为此，根据本发明构思的一些实施例，可首先不选择最大可能数量的串选择线，使得存储器单元可遭受强的FN应力。随后，可以选择串选择线来加扰串选择线地址和位线组地址，使得存储器单元可遭受弱的FN应力。因此，编程干扰可降低或可被最小化。以下将详细描述该地址加扰操作。
图14是根据本发明构思的一些实施例的对非易失性存储器件进行编程的方法的流程图。图15A和图15B示出了根据本发明构思的一些实施例的非易失性存储器件的连续编程顺序。下文中，将参考图14至图15B详细描述根据本实施例的对非易失性存储器件进行编程的方法。
参考图14，本实施例可涉及一种对包括可共享字线的多条串选择线和多个位线组的非易失性存储器件进行编程的方法。例如，根据本实施例的对非易失性存储器件进行编程的方法可以由图2的存储器件100按时间顺序执行。以上参考图1至图13呈现的描述可以应用于本实施例。
在操作S110中，响应于顺序施加的第一至第N地址，可以按照第一至第N串选择线被选择的顺序来顺序地对连接到包括在第一位线组中的第一位线BL1的存储器单元进行编程。例如，第一至第N串选择线可以包括第一串选择线SSL1至第四串选择线SSL4。例如，可以对连接到第一位线BL1和第一串选择线SSL1的存储器单元进行编程，然后可以对连接到第一位线BL1和第二串选择线SSL2的存储器单元进行编程，然后可以对连接到第一位线BL1和第三串选择线SSL3的存储器单元进行编程，然后可以对连接到第一位线BL1和第四串选择线SSL4的存储器单元进行编程，如图15A和图15B所示。在一些实施例中，可以响应于顺序施加的第一至第N地址，通过顺序地选择N条串选择线来顺序地对连接到包括在第一位线组中的第一位线BL1的存储器单元进行编程，如图15A和图15B所示。
在操作S130中，响应于顺序施加的第N+1至第2N地址，可以按照第一至第N串选择线被选择的顺序来顺序地对连接到包括在第二位线组中的第二位线BL2的存储器单元进行编程。例如，可以对连接到第二位线BL2和第一串选择线SSL1的存储器单元进行编程，然后可以对连接到第二位线BL2和第二串选择线SSL2的存储器单元进行编程，然后可以对连接到第二位线BL2和第三串选择线SSL3的存储器单元进行编程，然后可以对连接到第二位线BL2和第四串选择线SSL4的存储器单元进行编程，如图15A和图15B所示。在一些实施例中，可以响应于顺序施加的第N+1至第2N地址，通过顺序地选择N个串选择线来顺序地对连接到包括在第二位线组中的第二位线BL2的存储器单元进行编程，如图15A和图15B所示。在一些实施例中，可以在对连接到包括在第一位线组中的第一位线BL1的存储器单元进行编程之后，对连接到包括在第二位线组中的第二位线BL2的存储器单元进行编程。
在本发明构思的一些实施例中，第一位线组可以包括多条第一位线，并且连接到多条第一位线的存储器单元之中连接到相同字线和相同串选择线的存储器单元可以被同时编程。在本发明构思的一些实施例中，连接到相同字线和相同串选择线的存储器单元之中连接到第一位线组的存储器单元可以在连接到第二位线组的存储器单元之前被编程。将理解，“同时编程”(或类似语言)是指在大致(但不一定精确)相同的时间进行编程。
图16是根据本发明构思的一些实施例的通过使用对非易失性存储器件进行编程的方法的存储器控制器200和存储器件100的操作的流程图。例如，非易失性存储器件可以包括四条串选择线和两个位线组。在这种情况下，在图16的流程图中，N可以是1，并且M可以是1。
参考图16，在操作S210中，存储器件100可以从存储器控制器200接收第一地址ADDR1和编程命令CMD。此外，存储器件100还可以从存储器控制器200接收要编程的数据。在操作S215中，存储器件100可以对连接到第n字线WLn、第一串选择线SSL(N)和包括在第一位线组BLG(M)中的位线的存储器单元进行编程。在操作S220中，存储器件100可以接收第二地址ADDR2和编程命令CMD。在操作S225中，存储器件100可以对连接到第n字线WLn、第二串选择线SSL(N+1)和包括在第一位线组BLG(M)中的位线的存储器单元进行编程。在操作S230中，存储器件100可以接收第三地址ADDR3和编程命令CMD。在操作S235中，存储器件100可以对连接到第n字线WLn、第三串选择线SSL(N+2)和包括在第一位线组BLG(M)中的位线的存储器单元进行编程。在操作S240中，存储器件100可以接收第四地址ADDR4和编程命令CMD。在操作S245中，存储器件100可以对连接到第n字线WLn、第四串选择线SSL(N+3)和包括在第一位线组BLG(M)中的位线的存储器单元进行编程。
在操作S250中，存储器件100可以接收第五地址ADDR5和编程命令CMD。在操作S255中，存储器件100可以对连接到第n字线WLn、第一串选择线SSL(N)和包括在第二位线组BLG(M+1)中的位线的存储器单元进行编程。在操作S260中，存储器件100可以接收第六地址ADDR6和编程命令CMD。在操作S265中，存储器件100可以对连接到第n字线WLn、第二串选择线SSL(N+1)和包括在第二位线组BLG(M+1)中的位线的存储器单元进行编程。在操作S270中，存储器件100可以接收第七地址ADDR7和编程命令CMD。在操作S275中，存储器件100可以对连接到第n字线WLn、第三串选择线SSL(N+2)和包括在第二位线组BLG(M+1)中的位线的存储器单元进行编程。在操作S280中，存储器件100可以接收第八地址ADDR8和编程命令CMD。在操作S285中，存储器件100可以对连接到第n字线WLn、第四串选择线SSL(N+3)和包括在第二位线组BLG(M+1)中的位线的存储器单元进行编程。
图17A示出了根据本发明构思的一些实施例的当提供四个位线组时存储器组MGa的连续编程顺序。在图17A中，在各个存储器单元MC1至MC16中提供的数字表示告知连续编程顺序的序号。
参考图17A，存储器组MGa可以包括可共同连接到第n字线的存储器单元MC1至MC16。例如，存储器单元MC1至MC16可以对应于可连接到图10的选定的第五字线WL5的存储器单元MC1至MC16。第一位线BL1至第四位线BL4可以在例如X方向上延伸并且在它们之间共享一个页缓冲器。此外，第一位线BL1至第四位线BL4可以分别包括在第一至第四位线组中。因此，连接到第一位线BL1至第四位线BL4的存储器单元被编程的顺序可以彼此不同。第一串选择线SSL1至第四串选择线SSL4可以在例如Y方向上延伸，并且位于相同高度的字线可以在第一串选择线SSL1至第四串选择线SSL4之间被共享。
可以顺序地对连接到第一位线BL1的存储器单元MC1、MC5、MC9和MC13进行编程，然后可以顺序地对连接到第二位线BL2的存储器单元MC2、MC6、MC10和MC14进行编程，然后可以顺序地对连接到第三位线BL3的存储器单元MC3、MC7、MC11和MC15进行编程，然后可以顺序地对连接到第四位线BL4的存储器单元MC4、MC8、MC12、MC16进行编程。
在本发明构思的一些实施例中，存储器单元MC1至MC16可以是SLC。然而，本发明构思不限于此，存储器单元MC1至MC16可以是MLC或TLC。在这种情况下，当对存储器单元MC1至MC16执行高速编程(HSP)操作时，可以根据图17A所示的连续编程顺序对存储器单元MC1至MC16进行编程。尽管图17A示出了从第一串选择线SSL1朝第四串选择线SSL4顺序地对包括在同一位线中的存储器单元执行编程操作的情况，但本发明构思不限于此。在一些实施例中，可以从第四串选择线SSL4朝第一串选择线SSL1顺序地对包括在同一位线中的存储器单元执行编程操作。下文中，将描述连续编程顺序的各种修改示例。
图17B示出了根据本发明构思的一些实施例的当提供四个位线组时存储器组MGb的连续编程顺序。在图17B中，在各个存储器单元MC1至MC16中提供的数字表示告知连续编程顺序的序号。
参考图17B，存储器组MGb可以包括可共同连接到第n字线的存储器单元MC1至MC16。如图17B所示的存储器组MGb的连续编程顺序可以对应于图17A所示的实施例的修改实施例，并且将省略重复的描述。例如，在连接到第一位线BL1的存储器单元MC1、MC5、MC9和MC13中，可以首先对存储器单元MC1进行编程，然后可以对存储器单元MC9进行编程，然后可以对存储器单元MC5进行编程，然后可以对存储器单元MC13进行编程。因此，根据本实施例，连接到第一位线BL1的存储器单元MC1、MC5、MC9和MC13被编程的顺序可不对应于串选择线被选择的顺序。
图17C示出了根据本发明构思的一些实施例的当提供四个位线组时存储器组MGc的连续编程顺序。在图17C中，在各个存储器单元MC1至MC16中提供的数字表示告知连续编程顺序的序号。
参考图17C，存储器组MGc可以包括可共同连接到第n字线的存储器单元MC1至MC16。如图17C所示存储器组MGc的连续编程顺序可以对应于图17A所示的实施例的修改实施例，并且将省略重复的描述。例如，可以顺序地对连接到第一位线BL1的存储器单元MC1、MC5、MC9和MC13进行编程，然后可以顺序地对连接到第三位线BL3的存储器单元MC3、MC7、MC11和MC15进行编程，然后可以顺序地对连接到第二位线BL2的存储器单元MC2、MC6、MC10和MC14进行编程，然后可以顺序地对连接到第四位线BL4的存储器单元MC4、MC8、MC12、MC16进行编程。因此，根据本实施例，连接到包括在各个不同位线组中的位线的存储器单元被编程的顺序可不对应于位线被选择的顺序。
图18示出了根据本发明构思的一些实施例的当提供两个位线组时对存储器单元MC1至MC16进行编程的连续顺序。在图18中，在各个存储器单元MC1至MC16中提供的数字表示告知连续编程顺序的序号。
参考图18，第一位线BL1至第四位线BL4可以在例如X方向上延伸，可以在第一位线BL1和第三位线BL3之间共享一个页缓冲器，并且可以在第二位线BL2和第四位线BL4之间共享另一个页缓冲器。此外，第一位线BL1和第三位线BL3可以包括在第一位线组BLG1中，并且第二位线BL2和第四位线BL4可以包括在第二位线组BLG2中。因此，连接到第一位线组BLG1的存储器单元被编程的顺序可以不同于连接到第二位线组BLG2的存储器单元被编程的顺序。第一串选择线SSL1至第四串选择线SSL4可以在Y方向上延伸，并且位于相同高度的字线可以在第一串选择线SSL1至第四串选择线SSL4之间共享。
在本发明构思的一些实施例中，存储器单元MC1至MC16可以是SLC。首先可以对与包括在第一位线组BLG1中的第一位线BL1和第三位线BL3连接的存储器单元MC1、MC5、MC9、MC13、MC3、MC7、MC11和MC15进行编程，随后可以对与包括在第二位线组BLG2中的第二位线BL2和第四位线BL4连接的存储器单元MC2、MC6、MC10、MC14、MC4、MC8、MC12和MC16进行编程。具体地，可以同时对存储器单元MC1和MC3进行编程，然后可以同时对存储器单元MC5和MC7进行编程，然后可以同时对存储器单元MC9和MC11进行编程，然后可以同时对存储器单元MC13和MC15进行编程。随后，可以同时对存储器单元MC2和MC4进行编程，然后可以同时对存储器单元MC6和MC8进行编程，然后可以同时对存储器单元MC10和MC12进行编程，然后可以同时对存储器单元MC14和MC16进行编程。
图19示出了根据本发明构思的一些实施例的对MLC进行编程的连续顺序。在图19中，在各个存储器单元MC1至MC16中提供的数字表示告知连续编程顺序的序号。
参考图19，根据本实施例的连续编程顺序可以对应于图17A所示的连续编程顺序的修改实施例，并且将省略重复的描述。根据本实施例，存储器单元MC1至MC16可以是MLC，并且可以通过使用影子编程方法(shadow program method)被编程。首先，可以对存储器单元MC1至MC16顺序地执行最低有效位(LSB)编程操作。在这种情况下，可以根据图17A所示的连续编程顺序来执行LSB编程操作。接着，可以对存储器单元MC1至MC16顺序地执行最高有效位(MSB)编程操作。在这种情况下，可以根据图17A所示的连续编程顺序来执行MSB编程操作。
图20示出了根据本发明构思的一些实施例的对TLC进行编程的连续顺序。在图20中，在各个存储器单元MC1至MC16中提供的数字表示告知连续编程顺序的序号。
参考图20，根据本实施例的连续编程顺序可以对应于图17A所示的连续编程顺序的修改实施例，并且将省略重复的描述。根据本实施例，存储器单元MC1至MC16可以是TLC，并且可以通过使用影子编程方法(shadow program method)被编程。首先，可以对存储器单元MC1至MC16顺序地执行LSB编程操作。在这种情况下，可以根据图17A所示的连续编程顺序来执行LSB编程操作。接着，可以对存储器单元MC1至MC16顺序地执行中央有效位(CSB)编程操作。在这种情况下，可以根据图17A所示的连续编程顺序来执行CSB编程操作。接着，可以对存储器单元MC1至MC16顺序地执行MSB编程操作。在这种情况下，可以根据图17A所示的连续编程顺序来执行MSB编程操作。
图21示出了根据本发明构思的一些实施例的3D存储器件300a的连续编程顺序。在图21中，在各个存储器单元中提供的数字表示告知连续编程顺序的序号。
参考图21，3D存储器件300a可以包括第一位线BL1和第二位线BL2、第一串选择线SSL1至第四串选择线SSL4、第n字线WLn、第n+1字线WLn+1以及第一地选择线GSL1至第四地选择线GSL4。此外，3D存储器件300a可以包括分别连接到第一位线BL1和第二位线BL2与第一串选择线SSL1至第四串选择线SSL4相交的交叉点的多个串NS。
在本发明构思的一些实施例中，可以首先对包括连接到第n字线WLn的存储器单元的第n存储器组MGn进行编程。具体地，可以顺序地对连接到第n字线WLn、第一位线BL1和第一串选择线SSL1至第四串选择线SSL4的存储器单元进行编程，随后，可以顺序地对连接到第n字线WLn、第二位线BL2和第一串选择线SSL1至第四串选择线SSL4的存储器单元进行编程。此后，可以对包括连接到第n+1字线WLn+1的存储器单元的第n+1存储器组MGn+1进行编程。具体地，可以顺序地对连接到第n+1字线WLn+1、第一位线BL1和第一串选择线SSL1至第四串选择线SSL4的存储器单元进行编程，随后，可以顺序地对连接到第n+1字线WLn+1、第二位线BL2和第一串选择线SSL1至第四串选择线SSL4的存储器单元进行编程。
图22A和图22B示出了根据本发明构思的一些实施例的包括MLC的3D存储器件300b的连续编程顺序。图22A示出了3D存储器件300b的XZ平面，图22B示出了3D存储器件300b的XY平面。在图22A和图22B中，在各个圆柱形存储器单元中提供的数字表示告知连续编程顺序的序号。
参考图22A，3D存储器件300b可以包括共同连接到第一位线BL1和分别连接到第一串选择线SSL1至第四串选择线SSL4的串NS。每个串NS可以包括分别连接到第n字线WLn至第n+2字线WLn+2的多个存储器单元。参考图22B，3D存储器件300b可以包括连接到第n字线WLn的多个存储器单元。根据本实施例，3D存储器件300b中包括的MLC可以通过使用影子编程方法被编程。
首先，可以顺序地对连接到第n字线WLn的第n存储器组MGn中包括的存储器单元执行LSB编程操作。在这种情况下，对第n存储器组MGn中包括的存储器单元执行LSB编程操作的顺序可以如图22B所示。此后，可以顺序地对连接到第n+1字线WLn+1的存储器单元执行LSB编程操作，然后可以顺序地对连接到第n字线WLn的存储器单元执行MSB编程操作，然后可以顺序地对连接到第n+2字线WLn+2的存储器单元执行LSB编程操作，然后可以顺序地对连接到第n+1字线WLn+1的存储器单元执行MSB编程操作，然后可以顺序地对连接到第n+2字线WLn+2的存储器单元执行MSB编程操作。
图23A和图23B示出了根据本发明构思的一些实施例的包括MLC的3D存储器件300c的连续编程顺序。图23A示出了3D存储器件300c的YZ平面，图23B示出了3D存储器件300c的XY平面。在图23A和图23B中，在各个圆柱形存储器单元中提供的数字表示告知连续编程顺序的序号。
参考图23A，3D存储器件300c可以包括分别连接到第一位线BL1至第六位线BL6且共同连接到第一串选择线SSL1的串NS。每个串NS可以包括分别连接到第n字线WLn至第n+2字线WLn+2的多个存储器单元。参考图23B，3D存储器件300c可以包括连接到第n字线WLn的多个存储器单元。在本实施例中，第一位线BL1和第五位线BL5可以包括在第一位线组中，第二位线BL2和第六位线BL6可以包括在第二位线组中，并且第三位线BL3和第四位线BL4可以分别包括在第三位线组和第四位线组中。根据本实施例，3D存储器件300c中包括的MLC可以通过使用影子编程方法被编程。
首先，可以顺序地对连接到第n字线WLn的第n存储器组MGn中包括的存储器单元执行LSB编程操作。在这种情况下，对第n存储器组MGn中包括的存储器单元执行LSB编程操作的顺序可以如图23B所示。此后，可以顺序地对连接到第n+1字线WLn+1的存储器单元执行LSB编程操作，然后可以顺序地对连接到第n字线WLn的存储器单元执行MSB编程操作，然后可以顺序地对连接到第n+2字线WLn+2的存储器单元执行LSB编程操作，然后可以顺序地对连接到第n+1字线WLn+1的存储器单元执行MSB编程操作，然后可以顺序地对连接到第n+2字线WLn+2的存储器单元执行MSB编程操作。
尽管图22A至图23B示出了对MLC进行编程的顺序的示例，但是本发明构思不限于此。在一些实施例中，根据实施例的编程方法和影子编程方法可以应用于TLC。
图24是根据本发明构思的一些实施例的对非易失性存储器件进行编程的方法的流程图。
参考图24，本实施例可涉及一种对包括被配置为共享字线的多条串选择线和多个位线组的非易失性存储器件进行编程的方法。例如，根据本实施例的对非易失性存储器件进行编程的方法可以由图2的存储器件100按时间顺序执行。以上参考图1至图23B呈现的描述可以应用于本实施例，并且将省略重复的描述。
在操作S310中，可以接收地址和编程命令。在操作S330中，可以将地址转换为校正地址，使得串选择线地址处于比位线组地址低的位。例如，地址可以包括逻辑地址，并且校正地址可以包括字线地址、位线组地址和串选择线地址。在操作S350中，可以基于校正地址对存储器单元进行编程。例如，可以以串选择线为单位顺序地对连接到第n字线并且包括在第一位线组中的存储器单元进行编程。此后，可以以串选择线为单位顺序地对连接到第n字线并且包括在第二位线组中的存储器单元进行编程。
图25示出了对图17A的存储器单元MC1至MC16造成的十六种编程干扰情况。
参考图25，“U”可以表示未选择串选择线的情况，“S”可以表示选择了串选择线的情况。因此，在“U”情况下，存储器单元可以维持强的FN应力。在“S”情况下，存储器单元可以维持弱的FN应力。当不应用根据本发明构思的一些实施例的编程方法时，第一干扰情况25a和第二干扰情况25b可以分别表示最佳情况和最坏情况。然而，当应用根据实施例的编程方法时，第三干扰情况25c和第四干扰情况25d可以分别表示最佳情况和最坏情况。
当不应用根据实施例的编程方法时，例如，可以顺序地对连接到第一串选择线SSL1的存储器单元MC1至MC4进行编程，然后可以顺序地对连接到第二串选择线SSL2的存储器单元MC5至MC8进行编程，然后可以顺序地对连接到第三串选择线SSL3的存储器单元MC9至MC12进行编程，然后可以顺序地对连接到第四串选择线SSL4的存储器单元MC13至MC16进行编程。
在第一干扰情况25a下，在强的FN应力被预先施加十二次之后，可以施加弱的FN应力四次。在这种情况下，由于编程干扰减少，所以第一干扰情况25a可以对应于最佳情况。在第二干扰情况25b下，在弱的FN应力被预先施加四次之后，可以施加强的FN应力十二次。在这种情况下，由于编程干扰增加，所以第二干扰情况25b可以对应于最坏情况。在第一干扰情况25a下存储器单元的阈值电压的上升可以与在第二干扰情况25b下存储器单元的阈值电压的上升有很大不同。
在第三干扰情况25c下，在强的FN应力被预先施加三次之后，弱的FN应力可被施加一次，强的FN应力可再被施加三次，然后，弱的FN应力可被施加一次。在这种情况下，由于强的FN应力在弱的FN应力之前被施加，所以编程干扰可减少。因此，第三干扰情况25c可以对应于最佳情况。在第四干扰情况25d下，在弱的FN应力被预先施加一次之后，强的FN应力可被施加三次，弱的FN应力可再被施加一次，然后，强的FN应力可被施加三次。在这种情况下，由于弱的FN应力在强的FN应力之前被施加，所以编程干扰会增加。因此，第四干扰情况25d可以对应于最坏情况。
然而，在第三干扰情况25c下存储器单元的阈值电压的上升与在第四干扰情况25d下存储器单元的阈值电压的上升之间的差可以小于在第一干扰情况25a下存储器单元的阈值电压的上升与在第二干扰情况25b下存储器单元的阈值电压的上升之间的差。换句话说，根据本实施例的编程方法可以改善最坏情况，从而可以减小最佳情况与最坏情况之间的编程干扰的差异，并且编程干扰可以大致相等。
图26是根据本发明构思的一些实施例的包括存储器件的SSD系统1000的示例的框图。
参考图26，SSD系统1000可以包括主机1100和SSD 1200。SSD 1200可以通过信号连接器向主机1100发送以及从主机1100接收信号SIG，并且通过电力连接器接收电力PWR。SSD1200可以包括SSD控制器1210、辅助电源设备1220以及存储器件1230、1240和1250。存储器件1230、1240和1250可以是竖直堆叠型NAND闪存器件。在这种情况下，SSD 1200可以基于以上参考图1至图25所述的实施例来实现。存储器件1230、1240和1250可以通过通道Ch1、Ch2、...、Chn向SSD控制器1210发送数据以及从SSD控制器1210接收数据。
以上公开的主题应被视为示例性的而非限制性的，并且所附权利要求意在覆盖落入本发明构思的真实精神和范围之内的所有这种修改、改进和其他实施例。因此，在法律允许的最大范围内，范围应由所附权利要求及其等同物的可能的最宽解释来确定，并且不应受限于之前的详细描述。

Claims (19)

1.一种对包括N条串选择线、字线、第一位线组和第二位线组的非易失性存储器件进行编程的方法，所述方法包括：
响应于顺序施加的第一地址至第N地址，通过顺序地选择所述N条串选择线来顺序地对连接到所述字线和包括在所述第一位线组中的多条位线的第一存储器单元进行编程；以及然后
响应于顺序施加的第N+1地址至第2N地址，通过顺序地选择所述N条串选择线来顺序地对连接到所述字线和包括在所述第二位线组中的多条位线的第二存储器单元进行编程，
其中，N是大于或等于2的自然数，
其中，多条位线根据连续编程顺序被划分为包括所述第一位线组和所述第二位线组的多个位线组，并且
其中所述多条位线中的K条位线共同连接到一个页缓冲器，并且K等于位线组的数量。
2.根据权利要求1所述的方法，其中，所述第一位线组包括多条第一位线，以及
其中，对连接到所述字线、第M串选择线和所述多条第一位线中的任何一条第一位线的第三存储器单元被同时编程。
3.根据权利要求1所述的方法，其中，所述第一存储器单元中连接到第M串选择线的存储器单元在所述第二存储器单元中连接到所述第M串选择线的存储器单元之前被编程。
4.根据权利要求1所述的方法，其中，所述N条串选择线包括第一串选择线和第二串选择线，
其中，顺序地对第一存储器单元进行编程包括：
接收所述第一地址和第一编程命令；
响应于所述第一地址和所述第一编程命令，对连接到所述字线、包括在所述第一位线组中的所述多条位线和所述第一串选择线的多个存储器单元进行编程；
接收第二地址和第二编程命令；以及
响应于所述第二地址和所述第二编程命令，对连接到所述字线、包括在所述第一位线组中的所述多条位线和所述第二串选择线的多个存储器单元进行编程。
5.根据权利要求4所述的方法，其中，顺序地对第二存储器单元进行编程包括：
接收第三地址和第三编程命令；
响应于所述第三地址和所述第三编程命令，对连接到所述字线、包括在所述第二位线组中的所述多条位线和所述第一串选择线的多个存储器单元进行编程；
接收第四地址和第四编程命令；以及
响应于所述第四地址和所述第四编程命令，对连接到所述字线、包括在所述第二位线组中的所述多条位线和所述第二串选择线的多个存储器单元进行编程。
6.根据权利要求4所述的方法，还包括：
在接收到所述第一地址和所述第一编程命令之后，将所述第一地址转换为第一校正地址；以及
在接收到所述第二地址和所述第二编程命令之后，将所述第二地址转换为第二校正地址，
其中，响应于所述第一地址和所述第一编程命令对所述多个存储器单元进行编程包括：响应于所述第一校正地址，对所述多个存储器单元进行编程，以及
其中，响应于所述第二地址和所述第二编程命令对所述多个存储器单元进行编程包括：响应于所述第二校正地址，对所述多个存储器单元进行编程。
7.根据权利要求6所述的方法，其中，将所述第一地址转换为第一校正地址以及将所述第二地址转换为第二校正地址包括：将串选择线地址置于比位线组地址低的位处。
8.根据权利要求6所述的方法，其中，所述第一地址包括逻辑地址，以及
其中，所述第一校正地址包括字线地址、位线组地址和串选择线地址。
9.根据权利要求1所述的方法，在顺序地对所述第二存储器单元进行编程之后，还包括：
响应于顺序施加的第2N+1地址至第3N地址，通过顺序地选择所述N条串选择线来顺序地对连接到与所述字线相邻的相邻字线和包括在所述第一位线组中的所述多条位线的第三存储器单元进行编程；以及然后
响应于顺序施加的第3N+1地址至第4N地址，通过顺序地选择所述N条串选择线来顺序地对连接到所述相邻字线和包括在所述第二位线组中的所述多条位线的第四存储器单元进行编程。
10.根据权利要求1所述的方法，其中，所述存储器单元是多级单元MLC，
其中，顺序地对第一存储器单元进行编程包括：顺序地对所述第一存储器单元执行最低有效位LSB编程操作，以及
其中，顺序地对第二存储器单元进行编程包括：顺序地对所述第二存储器单元执行LSB编程操作。
11.根据权利要求10所述的方法，还包括：在顺序地对所述第二存储器单元进行编程之后，顺序地执行以下操作：
通过顺序地选择所述N条串选择线来顺序地对连接到与所述字线相邻的相邻字线和包括在所述第一位线组中的所述多条位线的第三存储器单元执行LSB编程操作；
通过顺序地选择所述N条串选择线来顺序地对连接到所述相邻字线和包括在所述第二位线组中的所述多条位线的第四存储器单元执行LSB编程操作；
通过顺序地选择所述N条串选择线来顺序地对所述第一存储器单元执行最高有效位MSB编程操作；
通过顺序地选择所述N条串选择线来顺序地对所述第二存储器单元执行MSB编程操作；
通过顺序地选择所述N条串选择线来顺序地对所述第三存储器单元执行MSB编程操作；以及
通过顺序地选择所述N条串选择线来顺序地对所述第四存储器单元执行MSB编程操作。
12.根据权利要求1所述的方法，其中，所述非易失性存储器件包括竖直NAND闪存，所述竖直NAND闪存包括所述多条位线。
13.根据权利要求1所述的方法，其中，所述非易失性存储器件是平面NAND闪存，所述平面NAND闪存包括所述多条位线。
14.根据权利要求1所述的方法，其中，所述多个位线组的数量是4，以及
其中，所述多条位线中的四条位线连接到一个页缓冲器。
15.一种对包括第一串选择线、第二串选择线、字线、第一位线组和第二位线组的非易失性存储器件进行编程的方法，所述方法包括：
响应于第一地址和第一编程命令，对连接到所述字线、所述第一串选择线和包括在所述第一位线组中的第一位线的第一存储器单元进行编程；
然后，响应于第二地址和第二编程命令，对连接到所述字线、所述第二串选择线和包括在所述第一位线组中的所述第一位线的第二存储器单元进行编程；
然后，响应于第三地址和第三编程命令，对连接到所述字线、所述第一串选择线和包括在所述第二位线组中的第二位线的第三存储器单元进行编程；以及
然后，响应于第四地址和第四编程命令，对连接到所述字线、所述第二串选择线和包括在所述第二位线组中的所述第二位线的第四存储器单元进行编程，
其中，多条位线根据连续编程顺序被划分为所述第一位线组和所述第二位线组，
其中所述多条位线中的K条位线共同连接到一个页缓冲器，并且K等于位线组的数量，并且
其中所述第一存储器单元被同时编程。
16.一种对包括串选择线、字线和位线组的非易失性存储器件进行编程的方法，所述方法包括：
接收地址和编程命令；
将所述地址转换为校正地址，使得所述串选择线的串选择线地址处于比所述位线组的位线组地址低的位处；以及
响应于所述校正地址，对连接到所述字线、所述串选择线之一和所述位线组之一的存储器单元进行编程，
其中，多条位线根据连续编程顺序被划分为多个位线组，并且
其中，所述多条位线中的K条位线共同连接到一个页缓冲器，并且K等于位线组的数量。
17.根据权利要求16所述的方法，其中，所述地址包括逻辑地址，以及
其中，所述校正地址包括字线地址、位线组地址和串选择线地址。
18.根据权利要求16所述的方法，其中，所述非易失性存储器件是竖直NAND闪存，所述竖直NAND闪存包括所述多条位线。
19.根据权利要求16所述的方法，其中，所述非易失性存储器件包括所述多条位线，并且位线组的数量是4，以及
所述多条位线中的四条位线连接到一个页缓冲器。
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