TW201711173A

TW201711173A - 記憶體裝置

Info

Publication number: TW201711173A
Application number: TW105107259A
Authority: TW
Inventors: 橋本寿文; 中野威
Original assignee: 東芝股份有限公司
Priority date: 2015-09-14
Filing date: 2016-03-09
Publication date: 2017-03-16
Also published as: US9589660B1; CN106531219B; TWI606577B; US20170076814A1; JP2017059276A; CN106531219A; JP6400547B2

Abstract

本發明之實施形態提供一種高可靠性之記憶體裝置。實施形態之記憶體裝置包含：第1記憶胞，其設置在於與半導體基板交叉之方向延伸之半導體層之側面上；及控制器，其控制對上述第1記憶胞之寫入動作；且於第1編程動作後之第1驗證動作時，在對上述第1記憶胞之資料讀取後，對上述半導體層充電。

Description

記憶體裝置

[相關申請案]

本申請案享有以日本專利申請案2015-180378號(申請日：2015年9月14日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。

本發明之實施形態係關於一種記憶體裝置。

已知有記憶胞呈三維排列之NAND(Not And，反及)型快閃記憶體。

本發明之實施形態提供一種高可靠性之記憶體裝置。

實施形態之記憶體裝置包含：第1記憶胞，其設置在於與半導體基板交叉之方向延伸之半導體層之側面上；及控制器，其控制對上述第1記憶胞之寫入動作；且於第1編程動作後之第1驗證動作時，在對上述第1記憶胞之資料讀取後，對上述半導體層充電。

1‧‧‧快閃記憶體

5‧‧‧記憶體控制器

9‧‧‧記憶體系統

10‧‧‧記憶胞陣列

19‧‧‧定序器

20‧‧‧列控制電路

30‧‧‧感測放大器電路

35‧‧‧資料鎖存電路

40‧‧‧電壓產生電路

50‧‧‧源極線‧井控制電路

60‧‧‧位址緩衝器

65‧‧‧資料輸入輸出緩衝器

70‧‧‧導電層

71‧‧‧導電層

72‧‧‧導電層

72B‧‧‧導電層

75‧‧‧半導體柱

75A‧‧‧半導體柱

75B‧‧‧半導體柱

76‧‧‧半導體部

77‧‧‧配線層

79‧‧‧記憶膜

89‧‧‧層間絕緣膜

99‧‧‧配線組

210‧‧‧位址解碼器

220‧‧‧開關電路

290‧‧‧字元線/選擇閘極線驅動器

500‧‧‧儲存裝置

600‧‧‧主機裝置

700‧‧‧半導體基板

702‧‧‧p型井區域

703‧‧‧p⁺型擴散層

704‧‧‧n⁺型擴散層

751‧‧‧半導體區域

759‧‧‧核心部

791‧‧‧閘極絕緣膜

792‧‧‧電荷儲存層

793‧‧‧區塊絕緣膜

801‧‧‧絕緣膜

803‧‧‧絕緣膜

BL‧‧‧位元線

BL0、BL1…BLm-1‧‧‧位元線

BLK‧‧‧區塊

BLK<h>、BLK<h-1>‧‧‧區塊

BG‧‧‧背閘極線

CELSRC‧‧‧源極線

CPWELL‧‧‧井區域

dT‧‧‧時間

MC‧‧‧記憶胞

NS‧‧‧NAND串

otherWLs‧‧‧非選擇字元線

otherWLs-D‧‧‧汲極側非選擇字元線

SGD‧‧‧汲極側選擇閘極線

SGD0~SGD3‧‧‧汲極側選擇閘極線

SGS‧‧‧源極側選擇閘極線

SGS0~SGS3‧‧‧源極側選擇閘極線

SGSB‧‧‧源極側選擇閘極線

SL‧‧‧源極線

SP‧‧‧半導體柱

STD‧‧‧汲極側選擇電晶體

STS‧‧‧源極側選擇電晶體

STSB‧‧‧選擇電晶體

SU‧‧‧串單元

SU0、SU1、SU2…‧‧‧串單元

S0~S8‧‧‧步驟

S6Z‧‧‧步驟

T1‧‧‧時刻

T2‧‧‧時刻

T3‧‧‧時刻

T4‧‧‧時刻

T5‧‧‧時刻

T6‧‧‧時刻

T7‧‧‧時刻

T7A‧‧‧時刻

T8‧‧‧時刻

T8A‧‧‧時刻

T9‧‧‧時刻

T9A‧‧‧時刻

T9Y‧‧‧時刻

T9Z‧‧‧時刻

V1‧‧‧電壓

V2‧‧‧電壓

VCGRV‧‧‧驗證電壓

VDD‧‧‧電源電壓

VPGM‧‧‧寫入電壓

VPASS‧‧‧寫入通過電壓

VREAD‧‧‧讀取通過電壓

Vss‧‧‧接地電壓

VSG‧‧‧電壓

VSGD‧‧‧閘極電壓

VSRC‧‧‧電壓

WL‧‧‧字元線

WL0‧‧‧字元線

WL1…WLn-2、WLn-1‧‧‧字元線

WLk‧‧‧選擇字元線

Z1‧‧‧期間

Z2‧‧‧期間

圖1係表示包含實施形態之記憶體裝置之記憶體系統之方塊圖。

圖2係表示實施形態之記憶體裝置之內部構成之一例之方塊圖。

圖3係表示實施形態之記憶體裝置之內部構成之一例之方塊圖。

圖4係表示實施形態之記憶體裝置之記憶胞陣列之內部構成之一例之圖。

圖5係表示實施形態之記憶體裝置之記憶胞陣列之構造之模式性剖視圖。

圖6係表示實施形態之記憶體裝置之記憶胞之構造之一例之剖視圖。

圖7係表示第1實施形態之記憶體裝置之動作例之時序圖。

圖8係表示第2實施形態之記憶體裝置之動作例之時序圖。

圖9係表示第3實施形態之記憶體裝置之動作例之時序圖。

圖10係表示第4實施形態之記憶體裝置之動作例之時序圖。

圖11係表示第5實施形態之記憶體裝置之動作例之流程圖。

圖12係表示第5實施形態之記憶體裝置之動作例之時序圖。

圖13係表示實施形態之記憶體裝置之變化例之模式性剖視圖。

圖14係表示實施形態之記憶體裝置之變化例之動作例之時序圖。

以下，一面參照圖式，一面對本實施形態詳細地進行說明。於以下之說明中，對具有相同功能及構成之要素標註相同之符號。

又，於以下之各實施形態中，在不對末尾附有用以進行區分之數字/英文之參照符號(例如字元線WL或位元線BL、各種電壓及信號等)進行相互區分之情形時，使用省略了末尾之數字/英文之記載(參照符號)。

[實施形態]

參照圖1至圖14對實施形態之記憶體裝置進行說明。

(1)第1實施形態

(a)構成

使用圖1至圖7對實施形態之記憶體裝置之構成例進行說明。

如圖1所示，包含本實施形態之記憶體裝置之記憶體系統9包含儲存裝置500及主機裝置600。

主機裝置600例如藉由連接器、電纜、無線通信或網際網路等連接於儲存裝置500。

主機裝置600請求儲存裝置500進行資料之寫入/刪除、資料之讀取。

儲存裝置500包含記憶體控制器5及記憶體裝置(半導體記憶體)1。

記憶體控制器5使記憶體裝置1執行與主機裝置600之請求對應之動作。

記憶體控制器5例如包含處理器(CPU)、DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)、SRAM(Static Random Access Memory，靜態隨機存取記憶體)及ECC(Error Checking and Correction，誤差檢驗與校正)電路等。CPU控制記憶體控制器5整體之動作。DRAM及SRAM暫時保持資料、編程(軟體/韌體)及管理資訊(管理表)。ECC電路檢測自記憶體裝置讀出之資料內之錯誤，並對所檢測出之錯誤進行修正。

記憶體裝置1記憶資料。記憶體裝置1基於來自控制器5之指示(主機裝置600之請求)執行資料之寫入及資料之讀取。

記憶體裝置1例如為NAND型快閃記憶體。例如，包含快閃記憶體1之儲存裝置500(或記憶體系統9)為記憶卡(例如SD^TM卡、eMMC^TM)、USB記憶體或固態磁碟機(SSD，Solid State Drive)等。

如圖2所示，NAND型快閃記憶體1包含記憶胞陣列10、列控制電路20、感測放大器電路30、資料鎖存電路35、電壓產生電路40、源極線‧井控制電路50、位址緩衝器60、資料輸入輸出緩衝器65及定序器19等。

記憶胞陣列10包含複數個記憶胞MC。1個記憶胞可保持1位元以上之資料。

列控制電路20控制記憶胞陣列10之列(例如字元線)。

感測放大器電路30於資料之讀取時感測及放大輸入至記憶胞陣列10內之位元線之信號。例如，感測放大器電路30感測位元線上之電流之產生或位元線之電位之變動作為來自記憶胞MC之信號。據該此，感測放大器電路30讀取保持於記憶胞MC之資料。又，感測放大器電路30於資料之寫入時根據寫入資料所對應之信號來控制位元線之電壓。

資料鎖存電路(頁面緩衝電路)35暫時保持自記憶胞陣列10輸出之資料及輸入至記憶胞陣列10之資料。

電壓產生電路40產生用於記憶胞陣列10之動作之各種電壓。

源極線‧井控制電路50控制記憶胞陣列10內之源極線之電位。源極線‧井控制電路50控制記憶胞陣列10內之井區域之電位。

位址緩衝器60暫時保持來自記憶體控制器5之位址ADR。位址緩衝器60將位址ADR供給至列控制電路20及資料鎖存電路35。

資料輸入輸出緩衝器65暫時保持來自記憶體控制器5之資料及來自資料鎖存電路35之資料。

定序器19控制快閃記憶體1整體之動作。定序器19基於在記憶體控制器5與快閃記憶體1之間收發之控制信號及指令而控制快閃記憶體1內部之動作。

<三維構造記憶胞陣列之構成>

參照圖3至圖6，對本實施形態之快閃記憶體中之記憶胞陣列之內部構成之一例進行說明。

本實施形態之快閃記憶體1包含三維構造之記憶胞陣列10。

如圖3所示，記憶胞陣列10包含1個以上之區塊BLK(BLK<h>、BLK<h-1>)。h為0以上之整數。區塊BLK為資料之刪除單位。但是，對記憶胞陣列10之刪除動作亦可針對小於區塊之單位(記憶區域)執行。關於快閃記憶體之刪除動作，參照名為“非揮發性半導體記憶裝置及其製造方法”且於2010年3月25日申請之美國專利申請案12/679,991號、名為“半導體記憶體及其製造方法”且於2009年3月23日申請之美國專利申請案12/532,030號所記載之構成，並將其等引用於本實施形態中。

列控制電路20包含複數個位址解碼器210、複數個開關電路220及字元線/選擇閘極線驅動器290。

位址解碼器210解碼來自記憶體控制器5之位址ADR。位址解碼器210將解碼結果供給至開關電路220。

開關電路220與位址解碼器210一一對應。開關電路220與區塊BLK一一對應。複數個開關電路220連接於共通之配線組99。

開關電路220基於解碼結果選擇位址ADR所示之區塊BLK。開關電路220控制所選擇之區塊BLK內之字元線WL及選擇閘極線SGD、SGS之選擇及非選擇。

開關電路220將所選擇之區塊內之字元線WL及選擇閘極線SGD、SGS連接於配線組99中所包含之複數個控制線中與被選擇之區塊內之配線對應之控制線。

字元線/選擇閘極線驅動器290連接於包含複數條控制線之配線組99。字元線/選擇閘極線驅動器290將應該施加至字元線WL及選擇閘極線SGD、SGS之電壓自電壓產生電路40傳輸至配線組99。藉此，各種電壓經由被選擇之開關電路220施加至選擇區塊BLK內之字元線WL及選擇閘極線SGD、SGS。

如圖4所示之例所示，於三維構造之記憶胞陣列中，1個區塊BLK包含複數個(例如4個)串單元SU(SU0、SU1、SU2…)。

複數個串單元SU包含複數個NAND串(記憶體串)NS。NAND串NS 包含串聯連接之複數個記憶胞MC。記憶胞陣列10內之區塊BLK之數量、1個區塊BLK內之串單元SU之數量、NAND串NS內之記憶胞MC之數量為任意。

NAND串NS包含複數個記憶胞(亦稱為記憶部或記憶元件)MC及複數個選擇電晶體STD、STS、STSB。

記憶胞MC包含控制閘極與電荷儲存層(記憶膜)。於NAND串NS內，複數個記憶胞MC串聯連接於選擇電晶體STD、STS間。經串聯連接之複數個記憶胞MC中汲極側之記憶電晶體MC之一端(源極/汲極)連接於汲極側選擇電晶體STD之一端。經串聯連接之複數個記憶胞MC中源極側之記憶胞MC之一端連接於源極側選擇電晶體STS之一端。

複數條字元線WL(WL0、WL1…WLn-2、WLn-1)分別連接於所對應之記憶胞MC之閘極。“n-1”為1以上之自然數。例如字元線WL共通地連接於複數個感測單元SU內之記憶胞MC。資料之寫入及資料之讀取係針對連接於任一個串單元SU中之任一條字元線WL之記憶胞電晶體MT而統一地進行。該單位PAGE被稱為「頁」。

複數條汲極側選擇閘極線SGD(SGD0~SGD3)分別連接於所對應之串單元SU之汲極側選擇電晶體STD之閘極。

複數條源極側選擇閘極線SGS(SGS0~SGS3)分別連接於所對應之串單元SU之源極側選擇電晶體STS之閘極。

又，1條選擇閘極線SGSB共通地設置於複數個串單元SU。

經共通化之選擇閘極(以下亦稱為共通源極側選擇閘極線)SGSB於複數個串單元SU內連接於選擇電晶體STSB之閘極。於NAND串NS內，選擇電晶體(以下亦稱為共通源極側選擇電晶體)STSB之一端連接於源極側選擇電晶體STS之另一端，選擇電晶體STSB之另一端連接於源極線SL。

1條共通源極側選擇閘極線SGSB共通連接於區塊BLK內之複數個共通源極側選擇電晶體STSB之閘極。

汲極側選擇電晶體STD之一端連接於複數條位元線中之任一條位元線BL(BL0、BL1…BLm-1)。再者，“m-1”為1以上之自然數。

如圖5之記憶胞陣列之模式性剖面構造圖般，於記憶胞陣列10內，NAND串NS設置於半導體基板(例如Si基板或絕緣層上之半導體區域)700內之p型井區域702上。

p型井區域702經由井接點CPWELL連接於源極線‧井控制電路50。p型井區域702規定區塊BLK。例如，區塊BLK內之NAND串NS設置於由井接點CPWELL包圍之區域內。井接點CPWELL設置於p型井區域702內之p⁺型擴散層703上。

源極線接點CELSRC於串單元SU間設置於p型井區域702內之n⁺型擴散層704上。源極線接點CELSRC連接於源極線SL。

NAND串NS包含半導體柱(半導體層)75。半導體柱75連接於p型井區域702。半導體柱75沿著相對於p型井區域702(基板)之表面大致垂直之方向(D3方向)延伸。半導體柱75沿著D1方向及D2方向呈陣列狀排列於基板700上。

於半導體柱75之上端之上方設置有位元線(未圖示)。

複數個導電層70、71、72積層於p型井區域702上。各導電層70、71、72隔著記憶膜(未圖示)與半導體柱75之側面對向。

汲極側選擇電晶體STD配置於包含半導體柱75與導電層71之區域。經積層之複數個(於本例中為4個)導電層71成為選擇電晶體STD之閘極電極。經積層之導電層70作為汲極側選擇閘極線SGD發揮功能。

源極側選擇電晶體STS配置於包含半導體柱75與導電層72之區域。經積層之複數個(於本例中為3個)導電層72成為源極側選擇電晶體STS之閘極電極。經積層之導電層72作為源極側選擇閘極線SGS發揮功能。

共通源極側選擇電晶體STSB配置於包含半導體柱75與導電層72之區域。最下層之導電層72B隔著絕緣膜(未圖示)設置於半導體基板700上。導電層72B為共通源極側選擇閘極線SGSB。導電層72B成為共通源極側選擇電晶體STSB之閘極電極。

記憶胞MC配置於包含半導體柱75與導電層70之區域。導電層70作為字元線WL發揮功能。

如圖6所示，記憶胞MC於半導體柱75與導電層(字元線)71之間包含記憶膜79。記憶膜79覆蓋半導體柱75之側面。記憶膜79於半導體柱75之上端至下端之間連續。

記憶膜79具有積層構造。記憶膜79包含閘極絕緣膜791、電荷儲存層792及區塊絕緣膜793。

閘極絕緣膜(隧道絕緣膜)791設置於半導體柱75之側面上。電荷儲存層792設置於閘極絕緣膜791與區塊絕緣膜793之間。區塊絕緣膜793設置於電荷儲存層792與導電層70、71、72之間。電荷儲存層792包含具有陷阱能級之絕緣膜(例如SiN膜)。再者，電荷儲存層792亦可包含半導體膜(例如矽膜)。於在電荷儲存層792內設置半導體膜之情形時，半導體膜於各記憶胞間相互分離。

於D3方向(相對於半導體基板表面垂直之方向)上，層間絕緣膜89設置於導電層70、71、72之間。層間絕緣膜89例如包含夾在2層絕緣膜801之間之絕緣膜803。

例如，半導體柱75包含核心部759與半導體區域751。核心部759包含柱狀之絕緣體(例如氧化矽)。半導體區域751覆蓋核心部759之側面。半導體區域751成為記憶胞MC之通道區域。

半導體區域751包含非晶矽或多晶矽。

再者，有因記憶胞陣列之製造步驟而導致半導體柱之下端側(NAND串之源極側)之直徑較半導體柱之上端側(NAND串之汲極側)之直徑為小之情形。

於本實施形態中，三維構造之記憶胞陣列之構造、動作及製造方法例如參照並引用名為“三維積層非揮發性半導體記憶體”且於2009年3月19日申請之美國專利申請案12/407,403號、名為“三維積層非揮發性半導體記憶體”且於2009年3月18日申請之美國專利申請案12/406,524號、名為“非揮發性半導體儲存裝置及其製造方法”且於2010年3月25日申請之美國專利申請案12/679,991號、名為“半導體記憶體及其製造方法”且於2009年3月23日申請之美國專利申請案12/532,030號所記載之構成。

本實施形態之快閃記憶體係對半導體柱75進行充電，將被半導體柱75內之缺陷能階(捕獲點)捕獲之載子(電子/電洞)自半導體柱75內排出。

結果，於本實施形態中，半導體柱75內被淨化(清除)，並於半導體柱75被淨化後之狀態(電穩定之狀態)下執行編程動作。

於本實施形態中，例如，如下述動作般，半導體柱75之充電及載子之排出係於驗證動作中之驗證讀出後執行。

藉此，本實施形態之快閃記憶體可提高寫入動作之可靠性。

(b)動作例

參照圖7對第1實施形態之記憶體裝置之動作例(控制方法)進行說明。此處，除圖7以外，亦可適當使用圖1至圖6對本實施形態之記憶體裝置之動作進行說明。

以下，對快閃記憶體之寫入動作進行說明。

例如，記憶體控制器5根據來自主機裝置600之請求將寫入指令、應寫入之位址(選擇位址)及應寫入之資料發送至快閃記憶體1。

快閃記憶體1接收寫入指令、選擇位址及資料。

定序器19基於寫入指令開始進行包含1次以上之寫入循環之寫入動作。1次寫入循環包含編程動作與驗證動作。

定序器19以如下述般執行編程動作之方式控制快閃記憶體1內之各電路。藉由編程動作使記憶胞MC之閾值電壓朝向與應寫入之資料對應之閾值分佈位移。

<時刻T1>

電壓產生電路40藉由定序器19之控制而產生用於資料之寫入之各種電壓。

感測放大器電路30藉由定序器19之控制並對應於應寫入之資料而控制位元線BL之電位。此處，對選擇字元線WLk連接有寫入單元及寫入禁止單元。寫入單元係使閾值電壓位移之記憶胞。寫入禁止單元係不使閾值電壓位移之記憶胞。

於時刻T1，感測放大器電路30對連接於寫入單元之位元線BL施加電壓Vss。感測放大器電路30對連接於寫入禁止單元之位元線BL施加大於0V之電壓V1。

源極線‧井控制電路50對源極線CELSRC施加電源電壓VDD。源極線‧井控制電路50對p型井區域CPWELL施加接地電壓Vss。

列控制電路20基於定序器19之控制對所選擇之串單元SU之源極側選擇閘極線SGS及共通源極側選擇閘極線SGSB施加電壓Vss。

又，列控制電路20於所選擇之串單元SU內對所選擇之汲極側選擇閘極線SGD施加電壓VSGD。

藉此，關於寫入單元，位元線BL經由接通狀態之汲極側選擇電晶體STD電連接於半導體柱75。另一方面，關於寫入禁止單元，電晶體STD因位元線BL之電位V1與汲極側選擇電晶體STD之閘極電壓VSGD而斷開。

<時刻T2~T3>

於時刻T2，列控制電路20對非選擇字元線otherWLs施加非選擇電壓(寫入通過電壓)VPASS。

又，列控制電路20於對非選擇字元線otherWLs施加電壓VPASS之同時將寫入通過電壓VPASS施加至選擇字元線WLk。k為0以上之整數。

此後，於某一時刻T3，列控制電路20使選擇字元線WLk之電位自寫入通過電壓VPASS上升至編程電壓VPGM為止。

藉此，關於連接於選擇字元線WLk之記憶胞，對寫入單元之記憶膜79注入電子。記憶胞之閾值電壓自編程電壓VPGM之施加前之狀態向正方向位移。另一方面，半導體柱75內之寫入禁止單元之通道區域被自升壓，從而防止對寫入禁止單元之記憶膜79注入電子。

<時刻T4~T5>

於編程電壓VPGM之施加後，定序器19以結束編程動作之方式控制各電路之動作。藉此，於時刻T4，字元線WLk、otherWLs及選擇閘極線SGD、SGS、SGSB之電位被設定為電壓Vss。又，於時刻T5，源極線CELSRC之電位被設定為接地電壓Vss。

定序器19於編程動作後執行驗證動作。藉由驗證動作判定記憶胞之閾值電壓是否屬於與應寫入之資料對應之分佈。

<時刻T6>

於時刻T6，感測放大器電路30為了執行驗證動作而將某一大小之電壓V2(V2>Vss)施加至位元線BL。

源極線‧井控制電路50對源極線CELSRC施加電壓VSRC。源極線‧井控制電路50對井區域CPWELL施加電壓VSRC。

列控制電路20對各選擇閘極線SGD、SGS、SGSB施加電壓VSG而使選擇電晶體STD、STS、STSB接通。

列控制電路20對非選擇字元線otherWLs施加非選擇電壓(讀取通過電壓)VREAD。連接於非選擇字元線otherWLs之記憶胞接通。

列控制電路20對選擇字元線WLk施加驗證電壓(讀取電壓)VCGRV。

於藉由驗證電壓VCGRV之施加而使選擇單元MC接通之情形時，電流(單元電流)於位元線BL與源極線CELSRC之間流動。此時，連接於位元線BL之節點之電位變動。

感測放大器電路30感測電流之產生(或節點之電位之變動)。感測放大器電路30將與感測結果對應之信號輸入至鎖存器。

於選擇單元MC接通之情形時，已接通之選擇單元MC之閾值電壓小於驗證電壓。此意味著選擇單元MC之閾值電壓未達到與應寫入之資料對應之閾值電壓。即，表示藉由驗證電壓VCGRV之施加而接通之選擇單元尚未完成資料之寫入。

結果判定為位元線BL中產生電流之選擇單元MC驗證失敗。

於驗證電壓VCGRV之施加時選擇單元已斷開之情形時，連接於斷開狀態之選擇單元之位元線BL與源極線SL之間不會產生電流。此時，連接於位元線BL之節點之電位不會變動。

感測放大器電路30感測電流之未產生(維持節點之電位)。感測放大器電路30將與感測結果對應之信號輸入至鎖存器。

於選擇單元MC斷開之情形時，已斷開之選擇單元MC之閾值電壓大於驗證電壓。此意味著選擇單元MC之閾值電壓已達到與應寫入之資料對應之閾值電壓。即，表示藉由驗證電壓VCGRV之施加而斷開之選擇單元完成了資料之寫入。

結果判定為位元線中未產生電流之選擇單元MC驗證通過。

如此，於時刻T6至時刻T7之期間，執行驗證動作中之位元線之電流(或電位)之感測(以下亦稱為驗證讀出)。

如下所述，於本實施形態中，定序器19於完成驗證讀出後進行半導體柱75內所捕獲之載子之排出。以下，將半導體柱75內所捕獲之載子排出而進行半導體柱內之清除之動作亦稱為重設動作。

<時刻T7>

於時刻T7，為了將半導體柱75與位元線BL電分離，定序器19將位元線BL之電位及汲極側選擇閘極線SGD之電位設定為接地電位Vss。

與此實質上同時，定序器19使選擇字元線WLk之電位自讀取電壓VCGRV上升至讀取通過電壓VREAD為止。藉此，於選擇單元MC中，在半導體柱75內形成通道。

定序器19將非選擇字元線otherWLs之電位維持為讀取通過電壓VREAD，將源極側選擇閘極線SGS、SGSB之電位維持為電壓VSG。

結果，NAND串之半導體柱75之上端至下端之整體電連接於源極線CELSRC及井區域CPWELL。

定序器19將源極線CELSRC之電位及井區域CPWELL之電位設定為電源電壓VDD，並對源極線CELSRC及井區域CPWELL進行充電。

例如，井區域CPWELL(702)之電位經由接通狀態之源極側選擇電晶體STS、STSB及記憶胞MC施加至半導體柱75。因此，半導體柱SP(75)被預充電至井區域CPWELL(702)之電位VDD之程度。再者，亦可代替電源電壓VDD而將電壓VSRC施加至源極線CELSRC及井區域CPWELL。

<時刻T8~T9>

於時刻T8，定序器19將源極線CELSRC之電位及井區域CPWELL之電位自電源電壓VDD設定為接地電位Vss，並使源極線CELSRC之電位及井區域CPWELL放電。

此後，於時刻T9，定序器19將選擇區塊內之全部字元線WLk、otherWL及源極側選擇閘極線SGS、SGSB之電位設定為接地電位Vss。

結果，於在預充電後之半導體柱75內形成有通道之時刻T7至時刻T9為止之期間內，形成於半導體柱75內之通道成為載子(電子)之遷移路徑，而半導體柱75內之捕獲點所捕獲到之載子自半導體柱75被抽出至半導體基板700(井區域702)。

藉此，本實施形態之快閃記憶體中之半導體柱75之預充電(半導體柱內所捕獲之載子之排出)驗證動作結束。

定序器19基於藉由驗證動作而獲得之驗證結果判定是否再次執行寫入循環。

於選擇頁面內存在驗證失敗之選擇單元MC之情形時，定序器19再次執行寫入循環(時刻T1~T9之動作)。

如本實施形態般，可於半導體柱75內所捕獲到之載子被排出之狀態下執行驗證動作後之編程動作。因此，於本實施形態之快閃記憶體中，可抑制於進行編程動作時，在寫入禁止單元之自升壓不充分之區域附近，因GIDL(Gate induced drain leakage，閘極引發汲極漏電流)而導致電子被注入至記憶胞MC之電荷儲存層(誤寫入)。

於選擇頁面內之全部選擇單元驗證通過之情形時，定序器19判定為對選擇頁面之寫入動作完成。

快閃記憶體1(定序器19)將寫入動作之完成通知給記憶體控制器5。記憶體控制器5基於來自快閃記憶體1之通知(例如H位準之待命/忙碌信號)而檢測快閃記憶體1之資料之寫入之完成。

如上所述，快閃記憶體1之資料之寫入結束。

再者，於本實施形態之快閃記憶體中，讀取動作及刪除動作可應用眾所周知之技術。因此，省略本實施形態之快閃記憶體之讀取動作及刪除動作之說明。

(c)總結

於設置有記憶胞之半導體柱為非晶矽或多晶矽之情形時，半導體柱之矽區域具有矽原子之排列、結晶之方向不均勻、且捕獲點亦較單晶矽為多之傾向。

因此，於因半導體柱內所捕獲到之載子而導致寫入禁止單元之通道區域內之自升壓不充分之情形時，可能會產生對寫入禁止單元之誤寫入。

於本實施形態之快閃記憶體中，在驗證讀出與編程電壓之施加之間之期間內，於半導體柱內形成有通道之狀態下經由例如源極線及井區域對半導體柱進行充電。

藉此，本實施形態之快閃記憶體可有效地將沿相對於半導體基板垂直之方向延伸之半導體柱內所捕獲到之載子自半導體柱內排出，從而使半導體柱內部之電狀態為穩定之狀態(被淨化之狀態)。

結果，本實施形態之記憶體裝置可有效地執行對寫入禁止單元之升壓。

因此，本實施形態之記憶體裝置可提高寫入動作之可靠性。

(2)第2實施形態

參照圖8對第2實施形態之記憶體裝置進行說明。

如本實施形態般，半導體柱內所捕獲到之載子亦可自NAND串之汲極側向半導體柱之外部排出。

如圖8所示，於時刻T7A，在驗證讀出(位元線之感測)完成後，定序器19將源極側及共通選擇閘極線SGS、SGSB之電位以及源極線CELSRC及井區域CPWELL之電位設定為接地電壓Vss。

另一方面，汲極側選擇閘極線SGD之電位維持為電壓VSG，半導體柱SP(75)電連接於位元線BL。

定序器19使位元線BL之電位上升至電壓VDD之程度。藉此，半導體柱SP經由接通狀態之汲極側選擇電晶體STD預充電至位元線BL之電位VDD之程度。

此後，於時刻T8A，定序器19使位元線BL之電位自電壓VDD放電至接地電位Vss。

結果，於在NAND串之半導體柱75內形成有通道之時刻T7A至時刻T9為止之期間內，半導體柱75內之捕獲點所捕獲到之載子自半導體柱75被抽出至位元線BL。被抽出至位元線BL之載子被釋出至感測放大器電路30內之接地端子。

如此，本實施形態之記憶體裝置可藉由來自位元線側之半導體柱之預充電及載子之排出而獲得與第1實施形態相同之效果。

(3)第3實施形態

參照圖9對第2實施形態之記憶體裝置進行說明。

如圖9所示，於本實施形態之記憶體裝置中，半導體柱之預充電及半導體柱內之載子之排出時之字元線之電位控制之時點與第1實施形態之記憶體裝置不同。

如圖9所示，於時刻T7，源極線CELSRC及半導體柱SP被充電至電位VDD之程度。

於時刻T8，源極線CELSRC及井區域CPWELL被放電為接地電位Vss。

此後，於時刻T9A，定序器19將選擇字元線WLk之電位及汲極側非選擇字元線otherWLs-D之電位設定為接地電壓Vss。藉此，選擇字元線WLk及汲極側非選擇字元線otherWLs-D放電。汲極側非選擇字元線otherWLs-D係存在於選擇字元線WLk與汲極側選擇閘極線SGD之間之非選擇字元線。

於時刻T9B，在選擇字元線WLk及汲極側非選擇字元線otherWLs-D之放電後，定序器19將源極側選擇閘極線SGS、SGSB之電位及源極側非選擇字元線otherWLs-S之電位設定為接地電壓Vss。藉此，源極側非選擇字元線otherWLs-S及源極側選擇閘極線SGS、 SGSB放電。源極側非選擇字元線otherWLs-S係存在於選擇字元線WLk與源極側選擇閘極線SGS之間之非選擇字元線。

如此，藉由將NAND串NS劃分成邏輯性之複數個區域並將字元線WL之放電時點錯開，而可藉由半導體柱75內之通道使半導體柱75與半導體基板700導通並且將字元線WL放電。

於本實施形態中，藉由控制字元線之電位，半導體柱之下端側之半導體區域電連接於井區域/源極線之期間長於半導體柱之上部側電連接於井區域/源極線之期間。藉此，於自半導體柱內之某一區域至井區域內，成為載子之遷移路徑之記憶胞之通道長期存在於半導體柱內。

因此，本實施形態之記憶體裝置可將於半導體柱之上部側捕獲到之載子充分地排出至井區域(或配線)。

於本實施形態中，可藉由延長對半導體柱之下端側之字元線之電壓之施加而確保排出直徑較小之半導體柱之下端側之大量載子之時間。

結果，本實施形態之快閃記憶體了有效地釋出半導體柱內所捕獲到之載子。

再者，於自位元線側執行半導體柱之充電及捕獲載子之排出之情形時，在選擇字元線WLk及源極側選擇字元線otherWLs-S被放電後，汲極側非選擇字元線otherWLs-D及汲極側選擇閘極線SGD被放電。

如上所述，本實施形態之記憶體裝置可提高記憶體裝置之動作之可靠性。

(4)第4實施形態

參照圖10對第4實施形態之記憶體裝置進行說明。

如圖10所示，本實施形態之快閃記憶體於驗證讀出後之半導體柱75之載子之排出時，自汲極側(位元線側)之字元線朝向源極側(源極線側)之字元線將字元線逐條依序放電。

於時刻T9A，定序器19將與汲極側選擇閘極線SGD相鄰之第n條字元線WLn-1之電位自讀取通過電壓VREAD躍遷至接地電壓Vss。選擇字元線WLk及其他非選擇字元線WL之電位維持為讀取通過電壓VREAD。

於第n條字元線WLn-1之電位被放電後，定序器19於錯開時間dT之時點使第(n-1)條字元線WLn-2之電位自讀取通過電壓VREAD躍遷至接地電壓Vss。

與此同樣地，針對第(n-2)條字元線WLn-3至字元線WL0，定序器19於每次錯開時間dT之時點使各字元線WL之電位自讀取通過電壓VREAD依序躍遷至接地電壓Vss。

於時刻T9Y，與源極側選擇閘極線SGS相鄰之字元線WL0之電位被設定為接地電壓Vss，字元線WL0被放電。

此後，於時刻T9Z，定序器19將源極側選擇閘極線SGS、SGSB之電位設定為接地電壓Vss。

如此，於時刻T9A至時刻T9Y為止之期間內，在每次錯開時間dT之時點將字元線WL之電位設定為接地電壓Vss。

藉此，本實施形態與第3實施形態同樣地，可將半導體柱內所捕獲到之載子有效地抽出。

再者，於本實施形態中，相鄰2條字元線(或3條以上之字元線)WLn-1、WLn-2可以同時放電，每2條字元線WLn-1、WLn-2亦可每次錯開時間dT放電。

如上所述，本實施形態之記憶體裝置可提高動作之可靠性。

(5)第5實施形態

參照圖11及圖12對第5實施形態之記憶體裝置進行說明。

於編程動作中，在執行步升(step up)寫入之情形時，寫入電壓VPGM之電壓值隨著寫入動作中所含之寫入循環之次數增加而增高。

隨之，因半導體柱75內所捕獲到之載子而引起之誤寫入之風險亦會上升，因此較佳為於寫入動作之後半段之寫入循環中提高半導體柱之升壓效率。

於寫入循環之次數較少之情形時，因所捕獲到之載子而引起之誤寫入之風險相對較低。因此，於寫入動作之前半段，為了縮短驗證動作之期間，亦可省略驗證讀出後之來自半導體柱75之載子之排出。

例如，本實施形態之快閃記憶體基於使用了某一判定值之判定處理，於寫入動作中選擇性地執行無半導體柱之預充電之驗證動作(無重設動作之驗證動作)與有半導體柱之預充電之驗證動作(有重設動作之驗證動作)。

例如，於本實施形態之快閃記憶體中，定序器19藉由將由寫入動作而獲得之某一值與判定值進行比較來判定是否執行包含半導體柱75之預充電之驗證動作。

如圖11之流程圖及圖12之時序圖所示，記憶體控制器5將寫入指令等發送至快閃記憶體1(步驟S0)。

定序器19於時刻T0基於指令開始寫入動作(步驟S1)。

如圖12所示，定序器19以與上述實施形態相同之方式(參照圖7)使用某一電壓值之編程電壓執行編程動作(步驟S2)。

定序器19於編程動作後或與編程動作同時地判定當前之寫入循環之次數NN是否超過判定值CR(步驟S3)。

於寫入循環之次數NN為判定值CR以下之情形時，定序器19執行無預充電之驗證動作(步驟S4)。

如圖12所示，於驗證動作時未執行半導體柱75之預充電之情形時(寫入動作中之期間Z1)，在時刻T7A，選擇字元線WLk之電位及源極線CELSRC之電位不會上升，而將各配線之電位設定為接地電壓Vss。

例如，寫入動作之前半段之期間Z1由於寫入循環之次數較少，因此執行無預充電之驗證動作，而不執行來自半導體柱之載子之排出處理。

定序器19基於驗證動作之結果判定是否驗證通過(步驟S6)。

於判定為驗證結果失敗之情形時，定序器19為了移行至下一個寫入循環而對寫入電壓VPGM加上步升電壓dV(步驟S6Z)。藉此，用於下一個寫入循環之編程電壓動作。使用加上步升電壓後之編程電壓VPGM再次執行步驟S2、S3、S4、S6所示之編程動作及無半導體柱之預充電之驗證動作。

於驗證未通過且隨著寫入動作之進行而寫入循環(編程動作)之次數NN超過判定值CR之情形時(寫入動作中之期間Z2)，定序器19執行包含預充電之驗證動作(步驟S5)。

於此情形時，例如基於快閃記憶體1之設定資訊而執行第1至第4實施形態中所說明之驗證動作(圖6至10)中之任一者。

例如，寫入動作之後半段之期間Z2由於寫入循環之次數NN超過判定值CR，因此於超過判定值CR之寫入循環以後之全部寫入循環中執行伴隨半導體柱75之預充電之驗證動作。

基於包含預充電之驗證動作之結果而判定編程動作正確與否(步驟S6)。

於步驟S5後之驗證結果之判定失敗之情形時，再次執行寫入循環。

於驗證結果通過之情形時，定序器19判定為寫入動作完成。定序器19藉由待命/忙碌信號將寫入動作之完成通知給記憶體控制器5(步驟S7)。

記憶體控制器5接收來自快閃記憶體1之通知，並檢測寫入動作之完成(S8)。

藉此，本實施形態之快閃記憶體中之寫入動作完成。

如上所述，於本實施形態中，在寫入動作中之寫入循環之次數NN超過判定值CR之情形時，執行上述實施形態中之包含預充電之驗證動作，將半導體柱內所捕獲到之載子自半導體柱內抽出。

於此情形時，在寫入循環之次數NN超過判定值CR之前之1次以上之各個寫入循環中，於編程動作後執行無預充電之驗證動作。

結果，本實施形態之快閃記憶體削減某一寫入循環中之用於半導體柱之預充電之期間，從而縮短整個寫入動作之期間。

如上所述，於本實施形態之快閃記憶體之寫入動作中，在寫入動作開始至獲取值為判定值以下之第i次寫入循環為止之期間Z1之各寫入循環中執行無預充電之驗證動作，在超過判定值CR之第(i+1)次寫入循環至寫入動作結束為止之期間Z2之各寫入循環中執行有預充電之驗證動作。i為1以上之整數。

再者，亦可代替寫入動作中所執行之編程動作之次數而根據寫入電壓VPGM之電壓值之大小來判定驗證讀出後是否進行半導體柱之預充電。

於此情形時，定序器19判定寫入電壓VPGM之電壓值是否超過預先設定之判定值。於定序器19檢測到寫入電壓VPGM之電壓值大於判定值CR之情形時，定序器19於繼使用有該電壓值之編程動作之後之驗證動作中進行第1至第4實施形態中之任一個驗證動作。

如上所述，本實施形態之記憶體裝置可抑制寫入動作之長期化，並且提高快閃記憶體之可靠性。

(6)變化例

參照圖13及圖14對上述實施形態之記憶體裝置之變化例進行說明。

如圖13所示，本實施形態之記憶體裝置中，1個NAND串NS亦可包含2個半導體柱75A、75B。

例如，於圖13之快閃記憶體中，NAND串NS包含第1及第2半導體柱75A、75B、及連接2個半導體柱75A、75B之半導體部76。

半導體部76將第1半導體柱75A之下端連接於第2半導體柱75B之下端。

第1半導體柱75A之上端連接於位元線BL，第2半導體柱75B之上端連接於源極線SL。

汲極側選擇電晶體STD設置於第1半導體柱75A之上部側。源極側選擇電晶體STS設置於第2半導體柱75B之上部側。於圖13之NAND串NS中，源極側選擇電晶體STS位於與汲極側選擇電晶體STD相同之高度。

記憶胞MC於選擇電晶體STD、STS與半導體部76之間之區域中分別設置於第1及第2半導體柱75A、75B之側面上。

例如，半導體部76隔著較薄之絕緣膜(未圖示)與基板700上之配線層77對向。藉此，於半導體部76之部分設置背閘極電晶體BGT。配線層77作為背閘極線BG及背閘極電晶體BGT之閘極電極發揮功能。定序器19藉由控制背閘極線BG之電位將背閘極電晶體BGT接通或斷開。

如圖14之時序圖所示，定序器19於驗證讀出過程中(時刻T6至時刻T7為止之期間)對背閘極線BG施加電壓VBG。藉此，背閘極電晶體BGT接通。

於將半導體柱75A、75B內所捕獲到之載子排出之情形時，定序器19於時刻T7將背閘極線BG之電位設定為接地電壓Vss。藉此，背閘極電晶體BGT斷開。定序器19將汲極側及源極側選擇閘極線SGD、 SGS之電位維持為電壓VSG。於時刻T7，定序器19對位元線BL及源極線SL施加電壓VDD。

藉此，半導體柱75A經由接通狀態之汲極側選擇電晶體STD電連接於位元線BL。半導體柱75A被預充電至位元線BL之電位VDD之程度。於時刻T7至時刻T9之期間內，半導體柱75A內所捕獲到之載子被釋出至位元線BL。

又，於時刻T7至時刻T9之期間內，半導體柱75B經由接通狀態之源極側選擇閘極電晶體STS電連接於源極線SL。半導體柱75B被預充電至源極線SL之電位VDD之程度。半導體柱75B內所捕獲到之載子被釋出至源極線SL。

如上所述，即便於NAND串NS具有複數個半導體柱75A、75B連接而成之構造之情形時，亦可藉由來自半導體柱75A、75B之上端側之預充電而將複數個半導體柱75A、75B內所捕獲到之載子釋出至半導體柱75A、75B之外部。

再者，作為本實施形態之另一變化例，本實施形態中之半導體柱75之預充電及半導體柱75內之載子之排出亦可於讀取動作中之位元線之感測後執行。

又，於包含三維構造之記憶胞陣列之快閃記憶體中，存在複數個字元線中與汲極側選擇閘極線SGD相鄰之字元線及與源極側選擇閘極線SGS相鄰之字元線用作虛設字元線之情形。連接於虛設字元線之記憶胞係不用於資料之記憶之單元(虛設單元)。於NAND串包含虛設字元線及虛設單元之情形時，本實施形態之記憶體裝置亦可如上述各實施形態般，將與對字元線執行之控制實質上相同之控制應用於驗證動作時之虛設字元線之電位之控制中。

因此，本變化例之記憶體裝置可獲得與上述實施形態相同之效果。

(3)其他

用於本實施形態之記憶體系統之快閃記憶體亦可為多值快閃記憶體。

多值快閃記憶體之讀取動作包含以下般之判定電壓。

施加至A位準之讀取動作所選擇之字元線之判定電壓例如為0V~0.55V之間。但是，A位準之判定電壓並不限定於該值，亦可為0.1V~0.24V、0.21V~0.31V、0.31V~0.4V、0.4V~0.5V及0.5V~0.55V中之任一個範圍。

施加至B位準之讀取動作所選擇之字元線之判定電壓例如為1.5V~2.3V之間。但是，B位準之判定電壓並不限定於該值，亦可為1.65V~1.8V、1.8V~1.95V、1.95V~2.1V及2.1V~2.3V中之任一個範圍。

施加至C位準之讀取動作所選擇之字元線之判定電壓例如為3.0V~4.0V之間。B位準之判定電壓並不限定於此，亦可為3.0V~3.2V、3.2V~3.4V、3.4V~3.5V、3.5V~3.6V及3.6V~4.0V中之任一個範圍。

再者，讀取動作之期間(tR)例如可為25μs~38μs、38μs~70μs、70μs~80μs中之任一個期間。

多值快閃記憶體之寫入動作包含編程動作與驗證動作。

於多值快閃記憶體之寫入動作中，最先施加至編程動作時所選擇之字元線之電壓例如為13.7V~14.3V之間。該電壓並不限定於該值，例如可為13.7V~14.0V及14.0V~14.6V中之任一個範圍。

於編程動作為增量階躍脈衝編程(ISPP，incremental step pulse Program)方式之情形時，步升之電壓例如為0.5V左右。

施加至非選擇之字元線之非選擇電壓(通過電壓)例如為6.0V~7.3V之範圍之值。但是，非選擇電壓並不限定於該值，例如可為7.3 V~8.4V之範圍之值，亦可為6.0V以下。

亦可根據非選擇之字元線係第奇數條字元線或第偶數條字元線而改變施加之通過電壓。

寫入動作之時間(tProg)例如可為1700μs~1800μs、1800μs~1900μs及1900μs~2000μs中之任一個期間。

關於多值快閃記憶體之刪除動作，最先施加至形成於半導體基板之上部上且於上方配置有記憶胞之井區域之電壓例如為12V~13.6V之範圍之值。該電壓並不限定於該值，例如可為13.6V~14.8V、14.8V~19.0V、19.0~19.8V或者19.8V~21V中之任一個範圍之值。

刪除動作之時間(tErase)例如可為3000μs~4000μs、4000μs~5000μs及4000μs~9000μs中之任一個期間。

記憶胞具有隔著4nm~10nm之隧道絕緣膜配置於半導體柱之側面上之電荷儲存層。該電荷儲存層亦可為具有2nm~3nm之膜厚之絕緣膜(例如SiN或SiON等)與膜厚為3nm~8nm之多晶矽之積層構造。又，多晶矽亦可包含如Ru之金屬。

於電荷儲存層上具有絕緣膜。該絕緣膜例如包含具有3nm~10nm之膜厚之下層High-k膜、具有3nm~10nm之膜厚之上層High-k膜及夾在下層及上層High-k膜之間之具有4~10nm之膜厚之矽氧化膜。High-k膜可列舉HfO等膜。又，矽氧化膜之膜厚可厚於High-k膜之膜厚。

於絕緣膜上隔著膜厚為3nm~10nm之功函數調整用材料而設置有具有30nm~70nm之膜厚之控制閘極電極。功函數調整用材料為TaO等金屬氧化膜、TaN等金屬氮化膜。控制閘極電極亦可為W(鎢)等金屬。

亦可於記憶胞間設置氣隙。

已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並非意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態加以實施，且可於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。