TWI733137B - 半導體記憶裝置 - Google Patents

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Abstract

實施形態提供一種可提高可靠性之半導體記憶裝置。 實施形態之半導體記憶裝置包含：第1配線層33；第1信號線37；第1記憶單元MC，其設置於第1配線層與第1信號線之間，記憶第1資訊；第2至第4配線層(SG0a～SGD2a)，其等積層於第1配線層之上方；第5至第7配線層(SG0b、CSL、及SG2b)，其等分別於第3方向上與第2至第4配線層分開地配置；第2信號線45，其連接於第1信號線，並配置於第2配線層與第5配線層之間、第3配線層與第6配線層之間、及第4配線層與第7配線層之間；以及第3信號線45，其連接於第1及第2信號線以及第6配線層，並配置於第2信號線與第5至第7配線層之間。

Description

半導體記憶裝置
本發明之實施形態係關於一種半導體記憶裝置。
近年來，由資訊終端或網際網路、雲端等處理之資料量正爆發性地增加。伴隨於此，尋求記憶裝置之大容量化、及位元成本之降低。
理想之記憶裝置係高速性、高記憶密度及低位元成本之非揮發性半導體記憶裝置。現狀係滿足所有要求之記憶裝置並不存在，根據用途向使用者提供適合之記憶裝置。
本發明所欲解決之問題係提供一種可提高可靠性之半導體記憶裝置。
實施形態之半導體記憶裝置包含：第1配線層，其於第1方向上延伸；第1信號線，其於與第1方向交叉且垂直於基板之第2方向上延伸；第1記憶單元，其設置於第1配線層與第1信號線之間，記憶第1資訊；第2配線層，其設置於第1配線層之上方，並於第1方向上延伸；第3配線層，其設置於第2配線層之上方，並於第1方向上延伸；第4配線層，其設置於第3配線層之上方，並於第1方向上延伸；第5配線層，其於與第1及第2方向交叉之第3方向上與第2配線層分開配置，並於第1方向上延伸；第6配線層，其於第3方向上與第3配線層分開配置，並於第1方向上延伸；第7配線層，其於第3方向上與第4配線層分開配置，並於第1方向上延伸；第2信號線，其設置於第1信號線之上方，連接於第1信號線，配置於第2配線層與第5配線層之間、第3配線層與第6配線層之間、及第4配線層與第7配線層之間，並於第2方向上延伸；第3信號線，其設置於第1信號線之上方，連接於第1及第2信號線以及第6配線層，配置於第2信號線與第5至第7配線層之間，並於第2方向上延伸；第1電晶體，其包含第2配線層及第2信號線；第2電晶體，其包含第3配線層及第2信號線；第3電晶體，其包含第4配線層及第2信號線；第4電晶體，其包含第5配線層及第3信號線；以及第5電晶體，其包含第7配線層及第3信號線。
以下，參照圖式對實施形態進行說明。於該說明時，對具有大致相同之功能及構成之構成要素標註相同符號。又，以下所表示之各實施形態係例示用以將該實施形態之技術思想具體化之裝置或方法者，實施形態之技術思想並非將構成零件之材質、形狀、構造、配置等特定為下述情況。實施形態之技術思想可於權利要求書中施加各種變更。
1.第1實施形態 對第1實施形態之半導體記憶裝置進行說明。於本實施形態中，對將三維積層型NAND(Not And，反及)型快閃記憶體用於半導體記憶裝置之情形進行說明。
1.1構成 1.1.1半導體記憶裝置之構成 首先，使用圖1，對半導體記憶裝置1之整體構成之一例進行說明。再者，於圖1之例中，藉由箭頭線表示各區塊之連接之一部分，但各區塊間之連接並不限定於此。
如圖1所示，半導體記憶裝置1包含輸入輸出電路10、邏輯控制電路11、狀態暫存器12、位址暫存器13、指令暫存器14、定序器15、就緒/忙碌電路16、電壓產生電路17、記憶單元陣列18、列解碼器19、讀出電路20、感測放大器21、資料暫存器22、及行解碼器23。
輸入輸出電路10控制與外部控制器2之信號DQ之輸入輸出。信號DQ例如包含資料DAT、位址ADD、及指令CMD。更具體而言，輸入輸出電路10將自外部控制器2接收之資料DAT發送至資料暫存器22，將位址ADD發送至位址暫存器13，將指令CMD發送至指令暫存器14。又，輸入輸出電路10將自狀態暫存器12接收之狀態資訊STS、自資料暫存器22接收之資料DAT、及自位址暫存器13接收之位址ADD等發送至外部控制器2。
邏輯控制電路11自外部控制器2接收各種控制信號。而且，邏輯控制電路11根據所接收之控制信號，控制輸入輸出電路10及定序器15。
狀態暫存器12例如暫時保存寫入動作、讀出動作、及刪除動作中之狀態資訊STS，並對外部控制器2通知動作是否已正常結束。
位址暫存器13暫時保存所接收之位址ADD。而且，位址暫存器13將列位址RADD傳送至列解碼器19，將行位址CADD傳送至行解碼器23。
指令暫存器14暫時保存所接收之指令CMD，並將該指令CMD傳送至定序器15。
定序器15控制半導體記憶裝置1整體之動作。更具體而言，定序器15根據所接收之指令CMD，例如控制狀態暫存器12、就緒/忙碌電路16、電壓產生電路17、列解碼器19、讀出電路20、感測放大器21、資料暫存器22、及行解碼器23等，而執行寫入動作、讀出動作、及刪除動作等。
就緒/忙碌電路16根據定序器15之動作狀況，將就緒/忙碌信號RBn發送至外部控制器2。
電壓產生電路17根據定序器15之控制，產生寫入動作、讀出動作、及刪除動作所需之電壓，並將所產生之電壓供給至例如記憶單元陣列18、列解碼器19、感測放大器21、資料暫存器22、及行解碼器23等。列解碼器19將自電壓產生電路17供給之電壓施加至讀出電路20及記憶單元陣列18內之記憶單元電晶體。感測放大器21將自電壓產生電路17供給之電壓施加至讀出電路20，且經由讀出電路20施加至記憶單元陣列18內之記憶單元電晶體。
記憶單元陣列18具備包含與列及行建立對應關係之複數個非揮發性之記憶單元電晶體(以下亦記載為「記憶單元」)之複數個區塊BLK(BLK0、BLK1、BLK2、…)。各區塊BLK具備作為串聯連接有記憶單元電晶體之NAND串NS之集合之複數個(於本實施形態中為4個)串組件SU(SU0～SU3)。再者，記憶單元陣列18內之區塊BLK、串組件SU、NAND串NS之個數為任意數量。關於記憶單元陣列18之詳細情況，將於下文進行敍述。
列解碼器19對列位址RADD進行解碼。列解碼器19基於解碼結果，對記憶單元陣列18施加所需電壓。
讀出電路20於寫入動作之情形時，將自感測放大器21施加之電壓供給至記憶單元陣列18。又，讀出電路20於讀出動作之情形時，根據自記憶單元陣列18讀出之資料，切換與感測放大器21之連接。讀出電路20具備與複數個NAND串NS對應之複數個讀出電路組件。關於讀出電路組件之詳細情況，將於下文進行敍述。
感測放大器21於讀出動作時，根據與讀出電路20之連接狀態，感測資料。即，感測放大器21經由讀出電路20，自記憶單元陣列18讀出資料。而且，感測放大器21將所讀出之資料發送至資料暫存器22。又，感測放大器21於寫入動作時，經由讀出電路20將寫入資料發送至記憶單元陣列18。
資料暫存器22具備複數個鎖存電路(未圖示)。鎖存電路暫時保存寫入資料或讀出資料。
行解碼器23例如於寫入動作、讀出動作、及刪除動作時，對行位址CADD進行解碼，並根據解碼結果選擇資料暫存器22內之鎖存電路。
1.1.2記憶單元陣列之電路構成 其次，使用圖2，對記憶單元陣列18之電路構成之一例進行說明。圖2之例表示區塊BLK0，其他區塊BLK之構成亦相同。
如圖2所示，區塊BLK0包含複數個串組件SU。而且，各串組件SU包含複數個NAND串NS。NAND串NS分別例如包含5個記憶單元電晶體MC(MC0～MC4)以及選擇電晶體ST1及ST2。記憶單元電晶體MC具備控制閘極及電荷蓄積層，非揮發地保存資料。以下，於不限定記憶單元電晶體MC0～MC4中之哪一個之情形時，記載為記憶單元電晶體MC。
再者，記憶單元電晶體MC可為對電荷蓄積層使用絕緣膜之MONOS(metal oxide nitride oxide silicon，金屬氧化氮氧化矽)型，亦可為對電荷蓄積層使用導電層之FG(floating gate，浮閘)型。以下，於本實施形態中，以MONOS型為例進行說明。又，記憶單元電晶體MC之個數並不限於5個，亦可為8個或16個、32個、64個、96個、128個等，其數量不受限定。又，選擇電晶體ST1及ST2只要於NAND串NS內中分別為1個以上即可。
於NAND串NS內，依選擇電晶體ST2、記憶單元電晶體MC0～MC4、選擇電晶體ST1之順序各自之電流路徑串聯連接。而且，選擇電晶體ST1之汲極連接於對應之讀出電路組件RCU。又，選擇電晶體ST2之源極連接於源極線SL。
位於同一區塊BLK內之各NAND串NS之記憶單元電晶體MC0～MC4之控制閘極分別共通地連接於不同之字元線WL0～WL4。更具體而言，例如位於區塊BLK0內之複數個記憶單元電晶體MC0之控制閘極共通地連接於字元線WL0。字元線WL0～WL4連接於列解碼器19。
位於同一串組件SU內之複數個選擇電晶體ST1之閘極共通地連接於選擇閘極線SGD。更具體而言，位於串組件SU0之選擇電晶體ST1之閘極共通地連接於選擇閘極線SGD0。位於串組件SU1之選擇電晶體ST1之閘極共通地連接於選擇閘極線SGD1。選擇閘極線SGD連接於列解碼器19。
位於同一區塊BLK內之複數個選擇電晶體ST2之閘極共通地連接於選擇閘極線SGS。選擇閘極線SGS連接於列解碼器19。再者，選擇電晶體ST2之閘極亦可針對每一串組件SU，連接於不同之選擇閘極線SGS。
位於區塊BLK內之複數個選擇電晶體ST1之汲極分別連接於不同之讀出電路組件RCU。與1個串組件SU內對應之複數個讀出電路組件RCU例如共通地連接於單元源極線CSL。又，與1個串組件SU對應之複數個讀出電路組件RCU分別連接於不同之位元線BL(BL0～BL(N－1)，其中，N為2以上之自然數)。即，位於串組件SU內之複數個NAND串NS分別經由不同之讀出電路組件RCU連接於不同之位元線BL。位元線BL連接於感測放大器21。又，位於區塊BLK內之各串組件SU之1個NAND串NS經由各自所對應之讀出電路組件RCU共通地連接於1個位元線BL。
位於複數個區塊BLK內之選擇電晶體ST2之源極共通地連接於源極線SL。
即，串組件SU係分別經由不同之讀出電路組件RCU連接於不同之位元線BL且連接於同一選擇閘極線SGD之NAND串NS之集合體。又，區塊BLK係字元線WL共通之複數個串組件SU之集合體。而且，記憶單元陣列18係位元線BL共通之複數個區塊BLK之集合體。
1.1.3讀出電路組件及記憶單元陣列之剖面構成 其次，使用圖3，對讀出電路組件RCU及記憶單元陣列18之剖面構成之一例進行說明。再者，於圖3之例中，省略層間絕緣膜之一部分。
首先，對記憶單元陣列18之剖面構成進行說明。
如圖3所示，於半導體基板30上形成有絕緣層31。對絕緣層31例如使用氧化矽膜(SiO2 )。再者，亦可於形成有絕緣層31之區域、即半導體基板30與配線層32之間，設置有列解碼器19或感測放大器21等之電路。
於絕緣層31上，形成有作為源極線SL發揮功能之配線層32。配線層32由導電材料構成。例如使用n型半導體、p型半導體、或金屬材料作為配線層32。
於配線層32之上方，作為選擇閘極線SGS、字元線WL0～WL4、及選擇閘極線SGD發揮功能之7層配線層33自下層起於垂直於半導體基板30之Z方向上分開地積層。配線層33於平行於半導體基板30且與Z方向交叉之X方向上延伸。
配線層33由導電材料構成。例如使用n型半導體、p型半導體、或金屬材料作為配線層33。以下，對使用氮化鈦(TiN)與鎢(W)之積層構造作為配線層33之情形進行說明。TiN例如具有於利用CVD(chemical vapor deposition，化學氣相沈積)對W成膜時作為用以防止W與SiO2 之反應之障壁層、或用以提高W之密接性之密接層之功能。
形成有貫通7層配線層33且底面到達配線層32之記憶柱MP。1個記憶柱MP與1個NAND串NS對應。記憶柱MP包含阻擋絕緣膜34、電荷蓄積層35、隧道絕緣膜36、半導體層37、芯層38、及蓋層39。
更具體而言，以貫通配線層33且底面到達配線層32之方式，形成有與記憶柱MP對應之孔洞。於孔洞之側面依序積層有阻擋絕緣膜34、電荷蓄積層35、及隧道絕緣膜36。而且，以側面與隧道絕緣膜36相接且底面與配線層32相接之方式，形成有半導體層37。半導體層37係供選擇電晶體ST2、記憶單元電晶體MC0～MC4、及選擇電晶體ST1之通道形成之區域。因此，半導體層37作為將選擇電晶體ST2、記憶單元電晶體MC0～MC4、及選擇電晶體ST1之電流路徑連接之信號線發揮功能。又，於記憶柱MP內，設置有側面及底面與半導體層37相接之芯層38。於半導體層37及芯層38上，形成有側面與隧道絕緣膜36相接之蓋層39。
使用絕緣材料作為阻擋絕緣膜34。絕緣材料例如可為使用鉿(Hf)及SiO2 之Hf(Si)Ox /SiO2 /Hf(Si)Ox 之積層構造，亦可為SiO2 。Hf(Si)Ox 可於HfOx 含有Si，亦可不含有Si。例如使用氮化矽膜(SiN)作為電荷蓄積層35。例如使用SiO2 或氮氧化矽(SiON)作為隧道絕緣膜36。例如使用多晶矽作為半導體層37及蓋層39。例如使用SiO2 作為芯層38。
由記憶柱MP、及分別作為字元線WL0～WL4發揮功能之5層配線層33分別構成記憶單元電晶體MC0～MC4。同樣地，由記憶柱MP、及作為選擇閘極線SGD發揮功能之配線層33構成選擇電晶體ST1。由記憶柱MP、及作為選擇閘極線SGS發揮功能之配線層33構成選擇電晶體ST2。
於蓋層39上形成有半導體層40。於半導體層40上，形成有讀出電路組件RCU。例如使用多晶矽作為半導體層40。再者，蓋層39亦可省略。
其次，對讀出電路組件RCU之剖面構成進行說明。
讀出電路組件RCU例如包含5個電晶體TR(TR0a、TR1a、TR2a、TR0b、及TR2b)。電晶體TR0a、TR1a、及TR2a積層於半導體層40之上方，其電流路徑串聯連接。同樣地，電晶體TR0b及TR2b積層於半導體層40之上方，其電流路徑串聯連接。於圖3之例中，於讀出電路組件RCU中，於紙面右側設置有電晶體TR0a、TR1a、及TR2a，於紙面左側設置有電晶體TR0b及TR2b。
電晶體TR0a及TR0b之源極連接於半導體層40。又，電晶體TR2a及TR2b之汲極連接於設置於讀出電路組件RCU上之導電層47。又，電晶體TR2b之源極及電晶體TR0b之汲極連接於單元源極線CSL。單元源極線CSL例如連接於列解碼器19。
電晶體TR0a、TR1a、TR2a、TR0b、及TR2b之閘極分別連接於選擇閘極線SG0a、SG1a、SG2a、SG0b、及SG2b。選擇閘極線SG0a、SG1a、SG2a、SG0b、及SG2b連接於列解碼器19。選擇閘極線SG0a與SG0b形成於相同層(layer)。單元源極線CSL與選擇閘極線SG1a形成於相同層。選擇閘極線SG2a與SG2b形成於相同層。
更具體而言，於配線層33之上方，於Z方向上分開地積層有於X方向上延伸之配線層41～43。配線層41～43由導電材料構成。例如，使用p型半導體、或金屬材料等作為配線層41及43。又，例如使用n型半導體作為配線層42。
形成有貫通配線層41～43且底面與半導體層40相接之讀出電路組件RCU。讀出電路組件RCU於Y方向上，將配線層41～43分別分離。例如，於圖3之例中，相對於讀出電路組件RCU形成於紙面右側之配線層41～43分別作為選擇閘極線SG0a、SG1a、及SG2a發揮功能。又，相對於讀出電路組件RCU形成於紙面左側之配線層41～43分別作為選擇閘極線SG0b、單元源極線CSL、及選擇閘極線SG2b發揮功能。
讀出電路組件RCU例如包含絕緣層44、半導體層45、及絕緣層46。更具體而言，與讀出電路組件RCU對應之溝槽RT於X方向上延伸而形成，於溝槽RT之側面形成有絕緣層44。絕緣層44作為電晶體TR0a、TR1a、TR2a、TR0b、及TR2b之閘極絕緣膜發揮功能。而且，以側面與絕緣層44相接且底面與半導體層40相接之方式，形成有半導體層45。而且，形成有側面及底面與半導體層45相接且於X方向上延伸之絕緣層46。半導體層45係供電晶體TR0a、TR1a、TR2a、TR0b、及TR2b之通道形成之區域。即，半導體層45作為將電晶體TR0a、TR1a及TR2a之電流路徑串聯連接之信號線、將電晶體TR0b及TR2b之電流路徑串聯連接之信號線發揮功能。因此，為了將電晶體TR0a、TR1a、及TR2a之電流路徑(信號線)與電晶體TR0b及TR2b之電流路徑(信號線)分離，半導體層45之除底部附近以外之部分(至少較配線層41之底面更靠上方之部分)由絕緣層46於X方向上分離成2個。
絕緣層44及46之材料選自SiO2 、SiN、SiON、高介電常數材料(例如氧化鋁、氧化鉿、或氧化鋯)等。絕緣層44及46亦可為該等材料之混合物膜、或積層膜。以下，對使用SiO2 作為絕緣層44及46之情形進行說明。
半導體層45例如選自多晶矽(Si)、多晶鍺(Ge)、多晶矽鍺(SiGe)、氧化物半導體、及二維半導體材料(例如MoS2 或WSe2 )等。再者，亦可將包含由該等材料構成之膜中之至少2個膜之積層膜、例如矽與鍺之積層膜、或複數個二維半導體材料之積層膜用於半導體層45。氧化物半導體之材料為銦(In)、鎵(Ga)、鋅(Zn)、錫(Sn)等之氧化物、或該等氧化物之混合物(化合物)。例如，氧化物半導體之材料為InGaZnO、及InGaSnO等。以下，於本實施形態中，對使用氧化物半導體作為半導體層45之情形進行說明。
例如，氧化物半導體之帶隙具有矽之帶隙之3倍左右之大小。例如，InGaZnO之帶隙為3.5 eV左右。因此，氧化物半導體中之與傳導帶及價電子帶之間之帶間隧道所引起之電子洩漏小到可忽略。因此，例如於電晶體TR0a及TR2a為斷開狀態之情形時，電晶體TR1a之電荷保持於半導體層45(氧化物半導體)，而不釋放至記憶柱MP或位元線BL。
作為選擇閘極線SG0a、SG1a、SG2a、SG0b、及SG2b發揮功能之配線層41～43不與半導體層45相接，但作為單元源極線CSL發揮功能之配線層42與半導體層45相接。
於半導體層45及絕緣層46上形成有導電層47。導電層47電連接於位元線BL。導電層47由導電材料構成。例如使用n型半導體作為導電層47。
再者，記憶柱MP之半導體層37與讀出電路組件RCU之半導體層45經由半導體層40(及蓋層39)連接。因此，例如半導體層37之Y方向之直徑與半導體層45之Y方向之寬度可相同，亦可不同。
1.1.4讀出電路組件及記憶單元陣列之平面構成 其次，使用圖4，對讀出電路組件RCU及記憶單元陣列18之平面構成進行說明。圖4示出平行於半導體基板30之XY平面內之選擇閘極線SG0a及SG0b之上表面以及字元線WL4之上表面。
首先，對字元線WL4之上表面(以下記載為「WL4平面」)進行說明。
如圖4所示，貫通字元線WL4(配線層33)之記憶柱MP朝向X方向呈鋸齒狀地配置為2行。於記憶柱MP之側面，依序積層有阻擋絕緣膜34、電荷蓄積層35、隧道絕緣膜36、半導體層37，且於半導體層37之內部形成有芯層38。於圖4之例中，由包含字元線WL4及記憶柱MP之區域構成記憶單元電晶體MC4。
其次，對選擇閘極線SG0a及SG0b之上表面(以下記載為「SG0平面」)進行說明。
於X方向上延伸之選擇閘極線SG0a(配線層41)及選擇閘極線SG0b(配線層41)於Y方向上分開地交替配置。於選擇閘極線SG0a與SG0b之間，沿著X方向交替地配置有複數個讀出電路組件RCU及複數個孔洞AH。讀出電路組件RCU形成於記憶柱MP之上方。於與讀出電路組件RCU對應之溝槽RT之朝向Y方向之2個側面，分別形成有絕緣層44。於溝槽RT之內部，以與2個絕緣層44相接之方式形成有於X方向上延伸之2個半導體層45。進而，於2個半導體層45之間形成有絕緣層46。即，絕緣層44及半導體層45於Y方向上分別分離成2個。於圖4之例中，由包含選擇閘極線SG0a、以及形成於溝槽RT之朝向選擇閘極線SG0a之側面之絕緣層44及半導體層45之區域構成電晶體TR0a。同樣地，由選擇閘極線SG0b、以及形成於溝槽RT之朝向選擇閘極線SG0b之側面之絕緣層44及半導體層45之區域構成電晶體TR0b。
孔洞AH係為了將讀出電路組件RCU於X方向上分離而設置。因此，Y方向上之孔洞AH之長度(寬度)較Y方向上之溝槽RT、即讀出電路組件RCU之長度(寬度)長。孔洞AH內由絕緣層48埋入。例如使用SiO2 作為絕緣層48。
1.2寫入動作 其次，使用圖5，對寫入動作進行說明。圖5示出寫入動作時之各配線之電壓之一例。
寫入動作係藉由使電荷注入至電荷蓄積層35而使記憶單元電晶體MC之閾值電壓上升(或藉由禁止注入而維持閾值電壓)之動作。記憶單元電晶體MC根據閾值電壓之位準被分配資料。以下，記憶單元電晶體MC可保存1位元之資料，對“1”資料分配閾值電壓高於讀出電壓之狀態，對“0”資料分配閾值電壓低於讀出電壓之狀態。再者，記憶單元電晶體MC亦可能夠保存2位元以上之資料。
以下，於本實施形態中，將寫入動作中使閾值電壓上升之動作記載為「“1”寫入動作」。另一方面，將維持閾值電壓之動作記載為「“0”寫入動作」。
如圖5所示，於寫入動作之情形時，對讀出電路組件RCU之選擇閘極線SG0a、SG1a、及SG2a施加電壓VH。電壓VH係使對應之電晶體TR成為接通狀態之電壓。例如，作為電壓VH，亦可使用電源電壓VDD。藉此，電晶體TR0a、TR1a、及TR2a成為接通狀態，從而位元線BL與記憶柱MP電連接。又，對選擇閘極線SG0b及SG2b施加電壓VL。電壓VL係低於電壓VH及對應之電晶體之閾值電壓之電壓，使對應之電晶體TR成為斷開狀態。例如，存在若對半導體層45使用氧化物半導體則電晶體TR作為常接通型發揮功能之情形。於此情形時，為了使電晶體TR成為斷開狀態，將電壓VL設為負電壓。又，亦可使用電壓VSS作為電壓VL。藉此，電晶體TR0b及TR2b成為斷開狀態。因此，單元源極線CSL不與位元線BL及記憶柱MP電連接。例如，單元源極線CSL成為浮動狀態。
對與“1”寫入動作對應之位元線BL例如施加接地電壓VSS。又，對與“0”寫入動作對應之位元線BL施加電壓VBL。電壓VBL係高於電壓VSS之電壓。
於記憶柱MP中，對選擇閘極線SGD施加電壓VSGD。電壓VSG係於“1”寫入動作中使電流路徑被施加電壓VSS之選擇電晶體ST1成為接通狀態且於“0”寫入動作中使電流路徑被施加電壓VBL之選擇電晶體ST1成為斷開狀態之電壓。例如，若將選擇電晶體ST1之閾值電壓設為Vt_stg，則電壓VSGD、電壓VSS、及電壓VBL處於VSS＜(VSGD－Vt_stg)＜VBL之關係。
對選擇閘極線SGS施加電壓Voff。電壓Voff係使對應之選擇電晶體ST1或ST2成為斷開狀態之電壓。藉此，選擇電晶體ST2成為斷開狀態。
對源極線SL施加電壓VSRC。例如，電壓VSRC係高於電壓VSS且低於電壓VBL之電壓。
於此狀態下，例如於字元線WL2被選擇之情形(以下記載為「選擇字元線」)時，對選擇字元線WL2施加編程電壓VPGM，對非選擇字元線WL0、WL1、WL3、及WL4施加電壓VPASS。電壓VPASS係無論記憶單元電晶體MC之閾值電壓如何均使記憶單元電晶體MC成為接通狀態之電壓。例如，電壓VPASS係高於電壓VH之電壓。電壓VPGM係高於電壓VPASS之電壓。
於與“1”寫入動作對應之記憶柱MP中，選擇電晶體ST1成為接通狀態。因此，記憶單元電晶體MC之通道之電位維持於VSS。因此，控制閘極與通道之間之電位差(VPGM－VSS)變大。其結果，電荷被注入至電荷蓄積層35，從而記憶單元電晶體MC2之閾值電壓上升。
於與“0”寫入動作對應之記憶柱MP中，選擇電晶體ST1及ST2成為截止狀態。因此，通道成為浮動狀態，藉由通道與字元線WL之電容耦合，通道電位上升(圖5之參照符號「CNL升壓(boost)」)。因此，控制閘極與通道之間之電位差變小。其結果，電荷幾乎不被注入至電荷蓄積層35，故而記憶單元電晶體MC2之閾值電壓得以維持。
1.3讀出動作 其次，使用圖6，對讀出動作進行說明。圖6示出讀出動作時之各配線之電壓之一例。以下，於本實施形態中，將讀出“0”資料之動作記載為「“0”讀出動作」。另一方面，將讀出“1”資料之動作記載為「“1”讀出動作」。
如圖6所示，於讀出動作之情形時，對位元線BL施加電壓VBLRD。電壓VBLRD係高於電壓VSS之電壓。又，對源極線SL例如施加電壓VSS。
對讀出電路組件RCU之選擇閘極線SG0b、SG2a、及SG2b施加電壓VL。藉此，電晶體TR0b、TR2a、及TR2b成為斷開狀態。藉由電晶體TR0b及TR2a成為斷開狀態，位元線BL與記憶柱MP不電連接。又，對選擇閘極線SG0a及SG1a施加電壓VH。藉此，電晶體TR0a及TR1a成為接通狀態。又，對單元源極線CSL施加電壓VSS。
於記憶柱MP中，對選擇閘極線SGD及SGS施加電壓Von。電壓Von係使對應之選擇電晶體ST1或ST2成為接通狀態之電壓。藉此，選擇電晶體ST1及ST2成為接通狀態。
例如，於字元線WL2被選擇之情形時，對選擇字元線WL2施加讀出電壓VCGRV，對非選擇之字元線WL0、WL1、WL3、及WL4施加電壓VREAD。電壓VCGRV係根據記憶單元電晶體MC之閾值電壓位準設定之電壓，例如為高於電壓VL且低於電壓VH之電壓。電壓VREAD係高於電壓VH及電壓VCGRV之電壓。電壓VREAD係無論記憶單元電晶體MC之閾值電壓如何均使記憶單元電晶體MC成為接通狀態之電壓。
於與“1”讀出動作對應之記憶柱MP中，記憶單元電晶體MC2之閾值電壓高於電壓VCGRV。因此，記憶單元電晶體MC2成為斷開狀態。記憶單元電晶體MC3及MC4以及選擇電晶體ST1之通道成為浮動狀態，藉由與字元線WL3及WL4以及選擇閘極線SGD之電容耦合，通道電位上升。於讀出電路組件RCU中，因通道電位之上升產生之電壓VBST施加於電晶體TR1a之通道。因此，藉由電晶體TR1a之通道與電晶體TR2b之通道之電容耦合，電晶體TR2b之背閘極之電壓上升，從而電晶體TR2b成為接通狀態。其結果，位元線BL與單元源極線CSL電連接，從而電流自位元線BL流至單元源極線CSL。
於與“0”讀出動作對應之記憶柱MP中，記憶單元電晶體MC2之閾值電壓低於電壓VCGRV。因此，記憶單元電晶體MC2成為接通狀態。由於記憶單元電晶體MC0～MC4、選擇電晶體ST1及ST2成為接通狀態，故而於讀出電路組件RCU中，源極線SL之電壓VSS施加於電晶體TR1a之通道。於此情形時，電晶體TR2b之背閘極之電壓不上升，故而電晶體TR2b維持斷開狀態。其結果，位元線BL與單元源極線CSL不電連接。即，電流幾乎不自位元線BL流至單元源極線CSL。
感測放大器21於讀出動作時，藉由檢測自位元線BL流至單元源極線CSL之讀出電流，讀出記憶單元電晶體MC之資料。
1.4本實施形態之效果 若為本實施形態之構成，則可提供可提高可靠性之半導體記憶裝置。以下，對本效果詳細地進行敍述。
例如，於讀出動作中，使讀出電流自位元線BL經由記憶柱MP流至源極線SL之情形時，讀出電流依存於記憶柱MP之通道電阻而變動。例如，伴隨著記憶柱MP之微細化或於記憶柱MP內串聯連接之記憶單元電晶體MC數量之增加，記憶柱MP之通道電阻有增大之傾向。因此，於記憶柱MP中流動之讀出電流降低。因此，感測放大器變得難以檢測出讀出電流，故而有誤讀出之可能性變高且讀出時間亦增大之傾向。
相對於此，若為本實施形態之構成，則半導體記憶裝置1包含與記憶柱MP對應之讀出電路組件RCU。讀出電路組件RCU可根據記憶單元電晶體MC之資料，設定位元線BL與設置於讀出電路組件RCU內之單元源極線CSL之連接。因此，感測放大器21於讀出動作時，藉由檢測自位元線BL流至單元源極線CSL之讀出電流，可讀出記憶單元電晶體MC之資料。由於不受記憶柱MP之通道電阻之影響、即記憶單元陣列18之構造之影響，故而可抑制於位元線BL中流動之讀出電流之降低。因此，半導體記憶裝置可抑制誤讀出，從而可提高可靠性。又，半導體記憶裝置可抑制讀出時間之增加，故而可提高處理能力。
2.第2實施形態 其次，對第2實施形態進行說明。於第2實施形態中，對讀出電路組件RCU及記憶單元陣列18之製造方法表示2個示例。以下，以與第1實施形態之不同點為中心進行說明。
2.1第1例 首先，使用圖7～圖22，對第1例進行說明。圖7～圖22之例示出讀出電路組件RCU之俯視圖及沿著俯視圖之A1-A2線切斷所得之剖視圖。以下，對應用將由犧牲層形成記憶單元陣列18之與配線層33對應之構造之後將犧牲層置換為導電材料而形成配線層33之方法(以下稱為「置換」)之情形進行說明。又，於本例中，對於讀出電路組件RCU中藉由置換形成配線層41及43之情形進行說明。
如圖7所示，於半導體基板30上形成絕緣層31及配線層32之後，交替地積層8層絕緣層50及與配線層33對應之7層犧牲層51。例如使用SiO2 作為絕緣層50。例如使用SiN作為犧牲層51。再者，犧牲層51並不限定於SiN。犧牲層51例如只要為可與絕緣層50充分獲得濕式蝕刻之選擇比之材料即可。
繼而，形成底面到達配線層32之記憶柱MP。更具體而言，對絕緣層50及犧牲層51進行加工從而形成與記憶柱MP對應之孔洞。繼而，依序積層阻擋絕緣膜34、電荷蓄積層35、及隧道絕緣膜36，其後去除孔洞底部之阻擋絕緣膜34、電荷蓄積層35、及隧道絕緣膜36。繼而，依序積層半導體層37及芯層38並埋入孔洞內。繼而，去除最上層之絕緣層50上之阻擋絕緣膜34、電荷蓄積層35、隧道絕緣膜36、半導體層37、及芯層38。此時，於孔洞之上部，對半導體層37及芯層38之一部分進行蝕刻。其後，以埋入孔洞之上部之方式形成蓋層39。
如圖8所示，於形成絕緣層52(例如SiO2 )之後，去除犧牲層51而形成空隙AG。更具體而言，例如於犧牲層51為SiN之情形時，形成底面到達線層32且於側面露出7層犧牲層51之狹縫(未圖示)。繼而，利用使用磷酸(H3 PO4 )之濕式蝕刻，對自狹縫之側面露出之犧牲層51進行蝕刻，從而形成空隙AG。
如圖9所示，依序將TiN及W成膜，埋入空隙AG。繼而，藉由去除狹縫內及絕緣層52上之W及TiN形成配線層33。繼而，例如利用SiO2 埋入狹縫。
其後，於蓋層39上形成半導體層40。
如圖10所示，於絕緣層52上形成絕緣層53。絕緣層53作為形成溝槽RT時之蝕刻終止層發揮功能。繼而，於絕緣層53上依序積層絕緣層54、犧牲層55、絕緣層54、半導體層56、絕緣層54、犧牲層55、及絕緣層54。犧牲層55與配線層41及43對應。半導體層56與配線層42對應。
例如使用氧化鋁作為絕緣層53。再者，絕緣層53只要為可與絕緣層54、犧牲層55、及半導體層56獲得蝕刻選擇比之材料即可。例如使用SiO2 作為絕緣層54。例如使用SiN作為犧牲層55。例如使用非晶矽作為半導體層56。
如圖11所示，形成底面到達半導體層40之溝槽RT。更具體而言，對絕緣層53及54、犧牲層55、及半導體層56進行加工從而形成溝槽RT。繼而，於形成絕緣層44之後，去除溝槽RT底部之絕緣層44。繼而，依序積層半導體層45及絕緣層46並埋入溝槽RT內。繼而，去除最上層之絕緣層54上之絕緣層44、半導體層45、及絕緣層46。
如圖12所示，以被覆形成於溝槽RT內之絕緣層44、半導體層45、及絕緣層46之上表面之方式，形成絕緣層54。繼而，以將溝槽RT、即絕緣層44、半導體層45、及絕緣層46分離之方式，形成底面到達絕緣層52之孔洞AH，並利用絕緣層48埋入內部。
如圖13所示，於形成單元源極線CSL之區域中，形成底面到達絕緣層53之孔洞RH。
如圖14所示，去除露出於孔洞RH之側面之半導體層56。繼而，將去除半導體層56而露出之溝槽RT側面之絕緣層44去除，從而使半導體層45露出。
如圖15所示，於孔洞RH及去除了半導體層56之區域中形成導電層57。導電層57與半導體層45之露出之側面相接。導電層57由導電材料構成。例如使用n型半導體作為導電層57。作為n型半導體，例如亦可利用CVD形成添加了磷(P)或砷(As)之經摻雜之多晶矽。
如圖16所示，對孔洞RH內之導電層57進行蝕刻。此時，以於去除了半導體層56之區域中，導電層57殘留於與半導體層45相接之部分之方式，調整蝕刻量。
如圖17所示，利用犧牲層58埋入孔洞RH及去除了半導體層56之區域。例如使用SiN作為犧牲層58。再者，犧牲層58亦可並非完全地埋入孔洞RH及去除了半導體層56之區域，亦可於內部出現空洞。
如圖18所示，於形成選擇閘極線SG0a、SG1a、及SG2a之區域中，形成底面到達絕緣層53之孔洞RH。
如圖19所示，去除露出於孔洞RH側面之半導體層56。
如圖20所示，例如利用濕式蝕刻去除犧牲層55及58。
如圖21所示，於孔洞RH以及去除了半導體層56及犧牲層55之區域中形成導電層59。導電層59由導電材料構成。例如使用TiN與W之積層構造作為導電層59。
如圖22所示，去除孔洞RH內之導電層59，並利用絕緣層60埋入孔洞RH內。例如使用SiO2 作為絕緣層60。於去除孔洞RH內之導電層59之情形時，以去除了半導體層56及犧牲層55之區域之導電層59不被蝕刻之方式，調整蝕刻量。藉此，導電層59於Z方向上分開成3層，從而形成配線層41～43。
2.2第2例 其次，使用圖23～圖31，對第2例進行說明。圖23～圖31之例示出讀出電路組件RCU之俯視圖及沿著俯視圖之A1-A2線切斷所得之剖視圖。於本例中，對不使用置換而形成讀出電路組件RCU之情形進行說明。
如圖23所示，與第1例之圖7～圖9同樣地形成記憶柱MP、配線層33、及半導體層40。
繼而，形成絕緣層53。於本例中，例如使用SiN作為絕緣層53。
繼而，於絕緣層53上依序積層絕緣層54、配線層41、絕緣層54、配線層42、絕緣層54、配線層43。
於本例中，關於配線層41及43與配線層42，使用蝕刻之選擇比不同之導電材料。作為配線層41及43，例如可使用金屬材料，亦可使用p型半導體。更具體而言，例如亦可使用TiN與W之積層構造作為金屬材料。作為p型半導體，例如亦可利用CVD形成添加了硼(B)之經摻雜之多晶矽。又，例如使用n型半導體作為配線層42。作為n型半導體，例如亦可利用CVD形成添加了磷(P)或砷(As)之經摻雜之多晶矽。
如圖24所示，與第1例之圖11同樣地，於形成溝槽RT之後，於溝槽RT內形成絕緣層44、半導體層45、及絕緣層46。
如圖25所示，與第1例之圖12同樣地形成孔洞AH，並利用絕緣層48埋入內部。
如圖26所示，於形成單元源極線CSL之區域中，形成底面到達絕緣層53之孔洞RH。
如圖27所示，去除露出於孔洞RH之側面之配線層42。其次，將去除配線層42而露出之溝槽RT側面之絕緣層44去除，從而使半導體層45露出。
如圖28所示，於孔洞RH及去除了配線層42之區域中形成導電層57。導電層57與半導體層45之露出之側面相接。例如使用n型半導體作為導電層57。
如圖29所示，對孔洞RH內之導電層57進行蝕刻。此時，以於去除了半導體層56之區域中，導電層57殘留於與半導體層45相接之部分之方式，調整蝕刻量。
如圖30所示，於孔洞RH及去除了配線層42之區域中形成配線層42。
如圖31所示，去除孔洞RH內之配線層42，並利用絕緣層60埋入孔洞RH內。例如使用SiO2 作為絕緣層60。
2.3本實施形態之效果 可將本實施形態之構成應用於第1實施形態。
3.第3實施形態 其次，對第3實施形態進行說明。於第3實施形態中，對設置於讀出電路組件RCU及記憶單元陣列18之與上方之配線層之連接區域進行說明。以下，以與第1及第2實施形態之不同點為中心進行說明。
3.1讀出電路組件及記憶單元陣列之平面構成 首先，使用圖32，對讀出電路組件RCU及記憶單元陣列18之平面構成進行說明。再者，於圖32之例中，省略於第2實施形態中說明之絕緣層50、52～54。
如圖32所示，讀出電路組件RCU及記憶單元陣列18包含陣列部及階梯連接部。
於陣列部，形成複數個記憶柱MP及讀出電路組件RCU。而且，於讀出電路組件RCU、即半導體層45及絕緣層46上形成有導電層47。於導電層47上，例如形成有於Y方向上延伸之位元線BL。
於階梯連接部，形成連接於讀出電路組件RCU之選擇閘極線SG0a、SG1a、SG2a、SG0b、及SG2b以及單元源極線CSL和記憶單元陣列18之選擇閘極線SGD及SGS以及字元線WL0～WL4之複數個接觸插頭CC。於接觸插頭CC上，形成有未圖示之配線層。
於階梯連接部中，讀出電路組件RCU之與選擇閘極線SG2a對應之配線層43、與選擇閘極線SG1a對應之配線層42、及與選擇閘極線SG0a對應之配線層41向自陣列部朝向階梯連接部之X方向呈階梯狀地被引出。又，以介隔將配線層41～43於Y方向上分離之狹縫SLT於Y方向上相鄰之方式，與選擇閘極線SG2b對應之配線層43、與單元源極線CSL對應之配線層42、及與選擇閘極線SG0b對應之配線層41向自陣列部朝向階梯連接部之X方向呈階梯狀地被引出。
又，於記憶單元陣列18中，與選擇閘極線SGD、字元線WL4～WL0、選擇閘極線SGS對應之配線層33於較讀出電路組件RCU之階梯連接部更遠離陣列部之位置，向自陣列部朝向階梯連接部之X方向呈階梯狀地被引出。
配線層33及41～43分別於被引出之端部區域，與接觸插頭CC連接。
3.2讀出電路組件及記憶單元陣列之剖面構成 其次，使用圖33，對讀出電路組件RCU及記憶單元陣列18之剖面構成進行說明。圖33係沿著圖32之B1-B2線之剖視圖。再者，於圖33之例中，省略於第2實施形態中說明之絕緣層50、52～54。
如圖33所示，於配線層32之上方，於Z方向上分開地積層有7層配線層33及配線層41～43。7層配線層33及配線層41～43向自陣列部朝向階梯連接部之X方向按照配線層43、配線層42、配線層41、7層配線層33之順序呈階梯狀地被引出。於向X方向被引出之配線層33及41～43之各自之端部區域上設置有接觸插頭CC。
3.3本實施形態之效果 可將本實施形態之構成應用於第1實施形態。
4.第4實施形態 其次，對第4實施形態進行說明。於第4實施形態中，對具有鎖存功能之讀出電路組件RCU之構成進行說明。以下，以與第1實施形態之不同點為中心進行說明。
4.1讀出電路組件及記憶單元陣列之剖面構成 首先，使用圖34，對讀出電路組件RCU及記憶單元陣列18之剖面構成之一例進行說明。再者，於圖34之例中，省略層間絕緣膜之一部分。
如圖34所示，記憶柱MP之構成與第1實施形態之圖3相同。
本實施形態之讀出電路組件RCU例如包含6個電晶體TR(TR0a、TR1a、TR2a、TR0b、TR2b、及TRC)。與圖3之不同點係於電晶體TR1a與TR2a之間設置有電晶體TRC。
電晶體TRC之閘極連接於控制閘極線CG。控制閘極線CG連接於列解碼器19。作為控制閘極線CG發揮功能之配線層49於Z方向上設置於作為選擇閘極線SG1a發揮功能之配線層42與作為選擇閘極線SG2a發揮功能之配線層43之間。配線層49由導電材料構成。例如使用半導體、或金屬材料等作為配線層49。
讀出電路組件RCU之構成與第1實施形態之圖3相同。
4.2寫入動作 其次，使用圖35，對寫入動作進行說明。圖35示出寫入動作時之各配線之電壓之一例。
如圖35所示，於寫入動作之情形時，對讀出電路組件RCU之選擇閘極線SG0a、SG1a、及SG2a以及控制閘極線CG施加電壓VH。藉此，電晶體TR0a、TR1a、TR2a、及TRC成為接通狀態，從而位元線BL與記憶柱MP電連接。又，對選擇閘極線SG0b及SG2b施加電壓VL。藉此，電晶體TR0b及TR2b成為斷開狀態。因此，單元源極線CSL不與位元線BL及記憶柱MP電連接。例如，單元源極線CSL成為浮動狀態。
對與“1”寫入動作對應之位元線BL，例如施加接地電壓VSS。又，對與“0”寫入動作對應之位元線BL施加電壓VBL。
於記憶柱MP中，對選擇閘極線SGD施加電壓VSGD。對選擇閘極線SGS施加施加電壓Voff。對源極線SL施加電壓VSRC。
於此狀態下，對選擇字元線WL2施加電壓VPGM，對非選擇字元線WL0、WL1、WL3、及WL4施加電壓VPASS。
於與“1”寫入動作對應之記憶柱MP中，選擇電晶體ST1成為接通狀態。因此，電荷被注入至電荷蓄積層35，從而記憶單元電晶體MC之閾值電壓上升。
於與“0”寫入動作對應之記憶柱MP中，選擇電晶體ST1及ST2成為斷開狀態。因此，電荷幾乎不被注入至電荷蓄積層35，故而記憶單元電晶體MC之閾值電壓得以維持。
4.3讀出動作 其次，使用圖36及圖37，對讀出動作進行說明。圖36及圖37示出讀出動作時之各配線之電壓之一例。本實施形態中之讀出動作包括將自記憶單元電晶體MC讀出之資料鎖存至讀出電路組件RCU之預鎖存動作、及自讀出電路組件RCU讀出資料之鎖存讀出動作。以下，於分別限定與“1”讀出動作對應之預鎖存動作及鎖存讀出動作之情形時，分別記載為「“1”預鎖存動作」及「“1”鎖存讀出動作」，將分別限定與“0”讀出動作對應之預鎖存動作及鎖存讀出動作之情形分別記載為「“0”預鎖存動作」及「“0”鎖存讀出動作」。
首先，對“1”讀出動作進行說明。
如圖36所示，於“1”預鎖存動作中，對位元線BL及源極線SL施加電壓VSS。於記憶柱MP中，對選擇閘極線SGD及SGS施加電壓Von。藉此，選擇電晶體ST1及ST2成為接通狀態。對選擇字元線WL2施加讀出電壓VCGRV，對非選擇之字元線WL0、WL1、WL3、及WL4施加電壓VREAD。
於與“1”讀出動作對應之記憶柱MP中，記憶單元電晶體MC2成為斷開狀態。因此，對讀出電路組件RCU施加電壓VBST。
於此狀態下，對讀出電路組件RCU之選擇閘極線SG0b、SG2a、及SG2b施加電壓VL。藉此，電晶體TR0b、TR2a、及TR2b成為斷開狀態。對單元源極線CSL例如施加有電壓VSS。藉由電晶體TR0b、TR2a、及TR2b成為斷開狀態，位元線BL、記憶柱MP及單元源極線CSL不相互電連接。
對選擇閘極線SG0a施加電壓VG1。電壓VG1係高於電壓VBST之電壓。藉此，電晶體TR0a成為接通狀態。對選擇閘極線SG1a施加電壓Vcut。電壓Vcut係低於電壓VG1且使被施加電壓VSS之電晶體TR1a成為接通狀態使被施加電壓VBST之電晶體TR1a成為斷開狀態之電壓。因此，於與“1”讀出動作對應之讀出電路組件RCU中，電晶體TR1a成為斷開狀態。對控制閘極線CG施加電壓Vlatch。例如，電壓Vlatch係高於電壓Vcut且低於電壓VG1之電壓。電壓Vlatch係用以將資料(電荷)鎖存至電晶體TRC之通道區域(資料鎖存區域)之電壓。
於與“1”預鎖存動作對應之讀出電路組件RCU中，由於電晶體TR1a成為斷開狀態，故而電荷不被鎖存至資料鎖存區域。
繼而，於“1”鎖存讀出動作中，對位元線BL施加電壓VBLRD，對源極線施加電壓VSS。對字元線WL及選擇閘極線SGD及SGS，施加與預鎖存動作相同之電壓。
對讀出電路組件RCU之選擇閘極線SG0a、SG1a、TR2a、及SG0b施加電壓VL。藉此，電晶體TR0a、TR1a、TR2a、及TR0b成為斷開狀態。對選擇閘極線SG2b施加電壓VG1。藉此，電晶體TR2b成為接通狀態。對單元源極線CSL施加電壓VSS。
於電晶體TR1a及TR2a為斷開狀態之情形時，電晶體TRC可視為設置於電晶體TR1a與電晶體TR2a之間之半導體層45作為電荷蓄積層發揮功能且於設置於電晶體TR2b與單元源極線CSL之間之半導體層45形成通道之電晶體。因此，根據控制閘極線CG之電壓，於設置於電晶體TR2b與單元源極線CSL之間之半導體層45形成通道。於此狀態下，對控制閘極線CG施加電壓Vsense。電壓Vsense係高於電壓VSS且低於電壓Vcut之電壓。例如，於“1”鎖存讀出動作中，電荷未被捕獲至設置於電晶體TR1a與電晶體TR2a之間之半導體層45(電晶體TRC之閾值電壓未上升)，故而電晶體TRC成為接通狀態。即，於設置於電晶體TR2b與單元源極線CSL之間之半導體層45形成通道。藉此，位元線BL與單元源極線CSL電連接，從而電流自位元線BL流至單元源極線CSL。
其次，對“0”讀出動作進行說明。
如圖37所示，於“0”預鎖存動作中，對各配線施加之電壓與圖36相同。
與“0”讀出動作對應之記憶柱MP之記憶單元電晶體MC2成為接通狀態。因此，將電壓VSS自源極線SL施加至讀出電路組件RCU。
藉此，讀出電路組件RCU之電晶體TR1a成為接通狀態。因此，將電荷鎖存至電晶體TRC之資料鎖存區域。
繼而，於“0”鎖存讀出動作中，對各配線施加之電壓與圖37相同。
於讀出電路組件RCU中，電荷被捕獲至設置於電晶體TR1a與電晶體TR2a之間之半導體層45(電晶體TRC之閾值電壓上升)，故而電晶體TRC成為斷開狀態。即，於設置於電晶體TR2b與單元源極線CSL之間之半導體層45未形成通道。因此，位元線BL與單元源極線CSL不電連接。因此，電流幾乎不自位元線BL流至單元源極線CSL。
感測放大器21於鎖存讀出動作中，藉由檢測自位元線BL流至單元源極線CSL之電流(或電壓之變化)，讀出資料。
4.4本實施形態之效果 若為本實施形態之構成，則可獲得與第1實施形態同樣之效果。
進而，若為本實施形態之構成，則於讀出電路組件RCU中，鎖存資料(電荷)之後執行讀出動作，故而即便電壓VBST為相對較低之電壓，亦可執行讀出動作。因此，可提高可靠性。
進而，若為本實施形態之構成，則可將電荷保持於讀出電路組件RCU內。因此，例如即便於如因通道之洩漏等導致電壓VBST隨著時間一起降低之情形時，亦可抑制誤讀出。
5.第5實施形態 其次，對第5實施形態進行說明。於第5實施形態中，對與第1至第4實施形態不同之記憶柱MP之構成進行說明。以下，以與第1至第4實施形態之不同點為中心進行說明。
5.1構成 5.1.1記憶單元陣列之電路構成 首先，使用圖38，對本實施形態之記憶單元陣列18之電路構成之一例進行說明。圖38之例示出區塊BLK0，其他區塊BLK之構成亦相同。
圖38所示，區塊BLK0包含複數個串組件SU。而且，各串組件SU包含複數個記憶體組MG。記憶體組MG分別包含2個記憶體串MSa及MSb。以下，於不限定記憶體串MSa及MSb各者之情形時，記載為記憶體串MS。
記憶體串MSa例如包含5個記憶單元電晶體MCa0～MCa4、以及選擇電晶體ST1a及ST2a。同樣地，記憶體串MSb例如包含5個記憶單元電晶體MC0b～MC4b、以及選擇電晶體ST1b及STR2b。以下，於不限定記憶單元電晶體MC0a～MC4a及MC0b～MC4b各者之情形時，記載為記憶單元電晶體MC。又，例如於不限定記憶單元電晶體MC0a及MC0b各者之情形時，記載為記憶單元電晶體MC0。其他記憶單元電晶體MC亦相同。進而，於不限定選擇電晶體ST1a及ST1b各者之情形時，記載為選擇電晶體ST1，於不限定選擇電晶體ST2a及STR2b各者之情形時，記載為選擇電晶體ST2。
再者，記憶單元電晶體MC可為對電荷蓄積層使用絕緣膜之MONOS型，亦可為對電荷蓄積層使用導電層之FG型。以下，於本實施形態中，以FG型為例進行說明。又，記憶單元電晶體MC之個數並不限於5個，亦可為8個或16個、32個、64個、96個、128個等，其數量不受限定。又，選擇電晶體ST1及ST2只要於記憶體串MS內分別為1個以上即可。
於記憶體串MS內，依選擇電晶體ST2、記憶單元電晶體MC0～MC4、選擇電晶體ST1之順序各自之電流路徑串聯連接。更具體而言，於記憶體串MSa中，依選擇電晶體ST2a、記憶單元電晶體MC0a～MC4a、及選擇電晶體ST1a之順序各自之電流路徑串聯連接。同樣地，於記憶體串MSb中，依選擇電晶體STR2b、記憶單元電晶體MC0b～MC4b、及選擇電晶體ST1b之順序各自之電流路徑串聯連接。而且，記憶體組MG所包含之選擇電晶體ST1a之汲極與選擇電晶體ST1b之汲極共通地連接於讀出電路組件RCU。複數個位元線BL由感測放大器21獨立地控制。又，區塊BLK內之各記憶體組MG所包含之選擇電晶體ST2a之源極與選擇電晶體ST2b之源極共通地連接於源極線SL。
位於同一區塊BLK內之複數個記憶單元電晶體MC0a～MC4a及MC0b～MC4b之控制閘極分別共通地連接於設置於每一區塊BLK之字元線WL0a～WL4a及WL0b～WL4b。以下，於不限定字元線WL0a～WL4a及WL0b～WL4b各者之情形時，記載為字元線WL。又，例如於不限定字元線WL0a及WL0b各者之情形時，記載為字元線WL0。其他字元線WL1～WL4亦相同。字元線WL0～WL4連接於列解碼器19。
位於同一串組件SU內之複數個選擇電晶體ST1a之閘極共通地連接於選擇閘極線SGDa，複數個選擇電晶體ST1b之閘極共通地連接於選擇閘極線SGDb。更具體而言，串組件SU0內之複數個選擇電晶體ST1a之閘極共通地連接於選擇閘極線SGD0a，複數個選擇電晶體ST1b之閘極共通地連接於選擇閘極線SGD0b。同樣地，串組件SU1內之複數個選擇電晶體ST1a之閘極共通地連接於選擇閘極線SGD1a，複數個選擇電晶體ST1b之閘極共通地連接於選擇閘極線SGDb1。選擇閘極線SGD連接於列解碼器19。
位於同一區塊BLK內之複數個選擇電晶體ST2a之閘極共通地連接於選擇閘極線SGSa，複數個選擇電晶體STR2b之閘極共通地連接於選擇閘極線SGSb。再者，選擇閘極線SGSa及SGSb亦可針對每個串組件SU設置。
位於區塊BLK內之複數個記憶體組MG分別連接於不同之讀出電路組件RCU。與1個串組件SU內對應之複數個讀出電路組件RCU例如共通地連接於單元源極線CSL。又，與1個串組件SU對應之複數個讀出電路組件RCU分別連接於不同之位元線BL(BL0～BL(N－1))。即，位於串組件SU內之複數個記憶體組MG分別經由不同之讀出電路組件RCU，連接於不同之位元線BL。位元線BL連接於感測放大器21。又，位於區塊BLK內之各串組件SU之1個記憶體組MG經由各自所對應之讀出電路組件RCU，共通地連接於1個位元線BL。
位於複數個區塊BLK內之選擇電晶體ST2a及STR2b之源極共通地連接於源極線SL。
5.1.2讀出電路組件及記憶單元陣列之剖面構成 其次，使用圖39，對讀出電路組件RCU及記憶單元陣列18之剖面構成之一例進行說明。再者，於圖39之例中，省略層間絕緣膜之一部分。
如圖39所示，讀出電路組件RCU之構成與第1實施形態之圖3相同。
其次，對記憶單元陣列18之剖面構成進行說明。於本實施形態中，以將複數個配線層33於Y方向上分離之方式，形成有於X方向上延伸之記憶體溝槽MT。於圖39之例中，相對於記憶體溝槽MT配置於紙面右側之7層配線層33作為選擇閘極線SGSa、字元線WL0a～WL4a、及選擇閘極線SGDa發揮功能。又，相對於記憶體溝槽MT配置於紙面左側之7層配線層33作為選擇閘極線SGSb、字元線WL0b～WL4b、及選擇閘極線SGDb發揮功能。
於記憶體溝槽MT與作為選擇閘極線SGSa、字元線WL0a～WL4a、及選擇閘極線SGDa發揮功能之配線層33之間，形成有複數個阻擋絕緣膜64a及複數個電荷蓄積層65a。更具體而言，阻擋絕緣膜64a之XY平面中之一側面與配線層33之任一側面相接，XY平面中之另一側面與電荷蓄積層65a之XY平面中之一側面相接。而且，電荷蓄積層65a之XY平面中之另一側面與形成於記憶體溝槽MT之側面之絕緣層66相接。同樣地，於記憶體溝槽MT與作為選擇閘極線SGSb、字元線WL0b～WL4b、及選擇閘極線SGDb發揮功能之配線層33之間，形成有複數個阻擋絕緣膜64b及複數個電荷蓄積層65b。
於記憶體溝槽MT之朝向Y方向之側面形成有絕緣層66。又，於記憶柱MP內，形成有於Z方向上延伸側面與絕緣層66相接且底面與配線層32相接之2個半導體層67a及67b。進而，於2個半導體層67a與67b之間形成有絕緣層66。半導體層67a係供選擇電晶體ST2a、記憶單元電晶體MC0a～MC4a、及選擇電晶體ST1a之通道形成之區域。因此，半導體層67a作為將選擇電晶體ST2a、記憶單元電晶體MC0a～MC4a、及選擇電晶體ST1a之電流路徑連接之信號線發揮功能。同樣地，半導體層67b係供選擇電晶體STR2b、記憶單元電晶體MC0b～MC4b、及選擇電晶體ST1b之通道形成之區域。因此，半導體層67b作為將選擇電晶體STR2b、記憶單元電晶體MC0b～MC4b、及選擇電晶體ST1b之電流路徑連接之信號線發揮功能。
設置於半導體層67a與電荷蓄積層65a之間之絕緣層66作為選擇電晶體ST1a及STR2b以及記憶單元電晶體MC0b～MC4b之隧道絕緣膜發揮功能。同樣地，設置於半導體層67b與電荷蓄積層65b之間之絕緣層66作為選擇電晶體ST1b及STR2b以及記憶單元電晶體MC0b～MC4b之隧道絕緣膜發揮功能。
使用絕緣材料作為阻擋絕緣膜64a及64b。絕緣材料例如可為使用Hf及SiO2 之Hf(Si)Ox /SiO2 /Hf(Si)Ox 之積層構造，亦可為SiO2 。Hf(Si)Ox 可於HfOx 含有Si，亦可不含有Si。例如使用多晶矽作為電荷蓄積層65a及65b。再者，電荷蓄積層65a及65b亦可含有TaN、TiN、W、Ru等金屬。例如使用SiO2 或SiON作為絕緣層66。例如使用多晶矽作為半導體層67a及67b以及蓋層69。
於圖39之例中，由作為選擇電晶體ST2a、記憶單元電晶體MC0a～MC4a、及選擇電晶體ST1a發揮功能之7層配線層33及半導體層67a構成記憶體串MSa。更具體而言，由包含作為選擇閘極線SGSa發揮功能之配線層33、及半導體層67a之區域構成選擇電晶體ST2a。由包含分別作為字元線WL0a～WL4a發揮功能之配線層33、及半導體層67a之區域分別構成記憶單元電晶體MC0a～MC4a。由包含作為選擇閘極線SGDa發揮功能之配線層33、及半導體層67a之區域構成選擇電晶體ST1a。同樣地，由作為選擇電晶體STR2b、記憶單元電晶體MC0b～MC4b、及選擇電晶體ST1b發揮功能之7層配線層33及半導體層67b構成記憶體串MSb。更具體而言，由包含作為選擇閘極線SGSb發揮功能之配線層33、及半導體層67b之區域構成選擇電晶體STR2b。由包含分別作為字元線WL0b～WL4b發揮功能之配線層33、及半導體層67b之區域分別構成記憶單元電晶體MC0b～MC4b。由包含作為選擇閘極線SGDb發揮功能之配線層33、及半導體層67b之區域構成選擇電晶體ST1b。
5.1.3讀出電路組件及記憶單元陣列之平面構成 其次，使用圖40，對讀出電路組件RCU及記憶單元陣列18之平面構成進行說明。圖40示出XY平面內之SG0平面及WL4平面。
如圖40所示，關於SG0平面中之構成，與第1實施形態之圖4相同。
其次，對WL4平面進行說明。於X方向上延伸之字元線WL4a(配線層33)及字元線WL4b(配線層33)於Y方向上分開地交替配置。於字元線WL4a與字元線WL4b之間，形成有於X方向上延伸之記憶體溝槽MT。於記憶體溝槽MT內，複數個半導體層67a及67b分別朝向X方向配置。又，半導體層67a及67b於Y方向上分開地配置。以與和半導體層67a對向之記憶體溝槽之側面相接之方式形成有電荷蓄積層65a。而且，以與電荷蓄積層65a相接之方式形成有阻擋絕緣膜64a。同樣地，以與和半導體層67b對向之記憶體溝槽之側面相接之方式形成有電荷蓄積層65b。而且，以與電荷蓄積層65b相接之方式形成有阻擋絕緣膜64b。
包含在Y方向上相鄰之半導體層67a及67b、電荷蓄積層65a及65b、以及阻擋絕緣膜64a及64b之區域作為1個記憶柱MP發揮功能。1個記憶柱MP相當於1個記憶體組MG。又，由包含作為字元線WL4a發揮功能之配線層33、阻擋絕緣膜64a、電荷蓄積層65a、及半導體層67a之區域構成記憶單元電晶體MC4a。同樣地，由包含作為字元線WL4b發揮功能之配線層33、阻擋絕緣膜64b、電荷蓄積層65b、及半導體層67b之區域構成記憶單元電晶體MC4b。
5.2寫入動作 其次，使用圖41，對寫入動作進行說明。圖41示出寫入動作時之各配線之電壓之一例。
如圖41所示，對位元線BL、源極線SL、及讀出電路組件RCU之各配線施加之電壓與第1實施形態之圖5相同。
於記憶柱MP中，對選擇閘極線SGDa及SGDb施加電壓VSGD。對選擇閘極線SGSa及SGSb施加電壓Voff。
於此狀態下，例如於字元線WL2b被選擇之情形時，對選擇字元線WL2b施加編程電壓VPGM，對非選擇字元線WL0b、WL1b、WL3b、WL4b、及WL0a～WL4a施加電壓VPASS。
其結果，於與“1”寫入動作對應之記憶柱MP中，電荷被注入至與記憶單元電晶體MC2b對應之電荷蓄積層35，從而記憶單元電晶體MC2b之閾值電壓上升。
又，於與“0”寫入動作對應之記憶柱MP中，選擇電晶體ST1a、ST1b、ST2a、及STR2b成為截止狀態。因此，記憶體串MSa及MSb之通道成為浮動狀態。其結果，電荷幾乎不被注入至與記憶單元電晶體MC2b對應之電荷蓄積層35。因此，記憶單元電晶體MC2b之閾值電壓得以維持。
5.3讀出動作 其次，對讀出動作說明2個示例。
5.3.1第1例 首先，使用圖42，對讀出動作之第1例進行說明。圖42示出讀出動作時之各配線之電壓之一例。以下，對記憶體串MSb之記憶單元電晶體MC2b被選擇之情況進行說明。
如圖6所示，對位元線BL、源極線SL、及讀出電路組件RCU之各配線施加之電壓與第1實施形態之圖6相同。
於記憶柱MP內之選擇記憶體串MSb中，對選擇閘極線SGDb及SGSb施加電壓Von。藉此，選擇電晶體ST1b及STR2b成為接通狀態。對選擇字元線WL2b施加讀出電壓VCGRV，非選擇字元線WL0b、WL1b、WL3b、及WL4b被施加電壓VREAD。
又，對非選擇記憶體串MSa之選擇閘極線SGDa及SGSa施加電壓Voff。藉此，選擇電晶體ST1a及ST2a成為斷開狀態。其結果，非選擇記憶體串MSa之通道成為浮動狀態。對非選擇字元線WL0a～WL4a例如施加負電壓VBB。負電壓VBB係無論記憶單元電晶體MC之閾值電壓如何均使記憶單元電晶體MC成為截止狀態之電壓。
於與“1”讀出動作對應之記憶柱MP中，記憶單元電晶體MC2b成為斷開狀態。因此，記憶單元電晶體MC3b及MC4b以及選擇電晶體ST1b之通道電位上升。於讀出電路組件RCU中，因通道電位之上升產生之電壓VBST施加於電晶體TR1a之通道。因此，藉由電晶體TR1a之通道與電晶體TR2b之通道之電容耦合，電晶體TR2b之背閘極之電壓上升，從而電晶體TR2b成為接通狀態。其結果，位元線BL與單元源極線CSL電連接，從而電流自位元線BL流至單元源極線CSL。
於與“0”讀出動作對應之記憶柱MP中，記憶單元電晶體MC2b成為接通狀態。因此，於讀出電路組件RCU中，源極線SL之電壓VSS經由記憶體串MSb施加於電晶體TR1a之通道。於此情形時，電晶體TR2b之背閘極之電壓不上升，故而電晶體TR2b維持斷開狀態。其結果，位元線BL與單元源極線CSL不電連接。即，電流不自位元線BL流至單元源極線CSL。
5.3.2第2例 其次，使用圖43，對讀出動作之第2例進行說明。圖43示出讀出動作時之各配線之電壓之一例。以下，以與第1例之不同點為中心進行說明。
如圖43所示，與第1例之不同點係對非選擇記憶體串MSa之選擇閘極線SGDa施加電壓Von，對非選擇字元線WL0a～WL4a施加有電壓VREAD。
於與“1”讀出動作對應之記憶體串MSb中，記憶單元電晶體MC2b成為斷開狀態。因此，記憶單元電晶體MC3b及MC4b以及選擇電晶體ST1b之通道電位上升。又，於非選擇記憶體串MSa中，選擇電晶體ST2a成為斷開狀態。因此，記憶單元電晶體MC0a～MC4a及選擇電晶體ST1a之通道電位上升。於讀出電路組件RCU中，因上述通道電位之上升產生之電壓VBST施加於電晶體TR1a之通道。因此，藉由電晶體TR1a之通道與電晶體TR2b之通道之電容耦合，電晶體TR2b之背閘極之電壓上升，從而電晶體TR2b成為接通狀態。其結果，位元線BL與單元源極線CSL電連接，從而電流自位元線BL流至單元源極線CSL。
於與“0”讀出動作對應之記憶柱MP中，記憶單元電晶體MC2b成為接通狀態。因此，於讀出電路組件RCU中，源極線SL之電壓VSS經由記憶體串MSb施加於電晶體TR1a之通道。於此情形時，電晶體TR2b之背閘極之電壓不上升，故而電晶體TR2b維持斷開狀態。其結果，位元線BL與單元源極線CSL不電連接。即，電流不自位元線BL流至單元源極線CSL。
5.4本實施形態之效果 若為本實施形態之構成，則可獲得與第1實施形態同樣之效果。
進而，若為本實施形態之第2例之構成，則於“0”讀出動作中，可使非選擇記憶體串MS之通道電位上升。因此，例如即便於選擇記憶體串MS之選擇記憶單元電晶體MC與選擇電晶體ST1相對較近而難以充分獲得電壓VBST之情形時，或者於斷開電流自選擇記憶單元電晶體MC流向源極線SL側從而電壓VBST容易隨著時間一起降低之情形時等，藉由非選擇記憶體串MS之通道電位之上升，亦可獲得讀出電路組件RCU中之讀出動作所需之電壓VBST。
再者，亦可將於第4實施形態中說明之讀出電路組件RCU應用於本實施形態之讀出電路組件RCU。
進而，於本實施形態中，對記憶單元電晶體MC為FG型之情況進行了說明，但亦可為MONOS型。
6.第6實施形態 其次，對第6實施形態進行說明。於第6實施形態中，對使用氧化物半導體記憶體之情況進行說明。以下，以與第1至第5實施形態之不同點為中心進行說明。
6.1構成 6.1.1讀出電路組件及記憶單元陣列之剖面構成 首先，使用圖44，對讀出電路組件RCU及記憶單元陣列18之剖面構成之一例進行說明。再者，於圖44之例中，省略層間絕緣膜之一部分。
如圖44所示，讀出電路組件RCU之構成與第4實施形態之圖34相同。讀出電路組件RCU與記憶柱MP對應地設置。於本實施形態中，1個記憶柱MP與1個記憶體串MS對應。
其次，對記憶單元陣列18之剖面構成進行說明。記憶體串MS例如包含4個記憶單元電晶體MC(MC0～MC3)、3個截止電晶體XG(XG0～XG2)、及選擇電晶體ST1。再者，記憶體串MS內之記憶單元電晶體MC及截止電晶體XG之個數為任意數量。例如，截止電晶體XG之個數較記憶單元電晶體MC少1個。
複數個記憶單元電晶體MC與複數個截止電晶體XG於Z方向上交替地積層，於其上方設置有選擇電晶體ST1。更具體而言，記憶單元電晶體MC0、截止電晶體XG0、記憶單元電晶體MC1、截止電晶體XG1、記憶單元電晶體MC2、截止電晶體XG2、記憶單元電晶體MC3、及選擇電晶體ST1依序積層於絕緣層31之上方，其電流路徑串聯連接。而且，選擇電晶體ST1經由半導體層40連接於對應之讀出電路組件RCU。
截止電晶體XG0作為用以控制記憶單元電晶體MC0與記憶單元電晶體MC1之間之電荷之傳送之開關元件發揮功能。同樣地，截止電晶體XG1作為用以控制記憶單元電晶體MC1與記憶單元電晶體MC2之間之電荷之傳送之開關元件發揮功能。截止電晶體XG2作為用以控制記憶單元電晶體MC2與記憶單元電晶體MC3之間之電荷之傳送之開關元件發揮功能。
記憶單元電晶體MC0～MC3之閘極分別連接於字元線WL0～WL3。截止電晶體XG0～XG2之閘極分別連接於截止閘極線XL0～XL2。又，選擇電晶體ST1之閘極連接於選擇閘極線SGD。字元線WL0～WL3、截止閘極線XL0～XL2、及選擇閘極線SGD連接於列解碼器19。
以下，對剖面構成之詳細情況進行說明。於半導體基板30上形成有絕緣層31。對絕緣層31例如使用SiO2 。
於絕緣層31之上方，分別作為字元線WL0、截止閘極線XL0、字元線WL1、截止閘極線XL1、字元線WL2、截止閘極線XL2、字元線WL3、及選擇閘極線SGD發揮功能之8層配線層70自下層起於Z方向上分開地積層。配線層70於X方向上延伸。
配線層70由導電材料構成。例如使用n型半導體、p型半導體、或金屬材料作為配線層70。
形成有貫通8層配線層70且底面到達絕緣層31之記憶柱MP。本實施形態之記憶柱MP包含絕緣層71、氧化物半導體層72、芯層73、及蓋層74。
更具體而言，以貫通配線層70且底面到達絕緣層31之方式，形成有與記憶柱MP對應之孔洞。於孔洞之側面依序積層有絕緣層71及氧化物半導體層72。絕緣層71作為記憶單元電晶體MC0～MC3、截止電晶體XG0～XG2、及選擇電晶體ST1之閘極絕緣膜發揮功能。氧化物半導體層72作為記憶單元電晶體MC0～MC3之電荷儲存層發揮功能。又，氧化物半導體層72係供記憶單元電晶體MC0～MC4、截止電晶體XG0～XG2、及選擇電晶體ST1之通道形成之區域，作為用以將電荷傳送至電荷儲存層之電流路徑(信號線)發揮功能。
以側面與氧化物半導體層72相接且底面與絕緣層31相接之方式，形成有芯層73。於氧化物半導體層72及芯層73上，形成有側面與絕緣層71相接之蓋層74。再者，蓋層74亦可省略。
絕緣層71之材料例如選自SiO2 、SiON、高介電常數材料(例如氧化鋁、氧化鉿、或氧化鋯)等。絕緣層71亦可為該等材料之混合物膜、或積層膜。
氧化物半導體層72之材料為銦(In)、鎵(Ga)、鋅(Zn)、錫(Sn)等之氧化物、或該等氧化物之混合物(化合物)。例如，氧化物半導體層72之材料為InGaZnO、及InGaSnO等。再者，亦可將用於氧化物半導體層72之材料用於蓋層74。
對芯層73例如使用SiO2 。
由記憶柱MP、及分別作為字元線WL0～WL3發揮功能之4層配線層70分別構成記憶單元電晶體MC0～MC3。同樣地，由記憶柱MP、及作為截止閘極線XL0～XL2發揮功能之配線層70分別構成截止電晶體XG0～XG2。又，由記憶柱MP、及作為選擇閘極線SGD發揮功能之配線層70構成選擇電晶體ST1。
再者，於本實施形態中，省略源極線SL。又，於記憶柱MP內，省略作為將位元線BL與源極線SL連接之電流路徑發揮功能之半導體層。
6.1.2讀出電路組件及記憶單元陣列之平面構成 其次，使用圖45，對讀出電路組件RCU及記憶單元陣列18之平面構成進行說明。圖45示出XY平面內之SG0平面及字元線WL3之上表面(以下記載為「WL3平面」)。
如圖45所示，關於SG0平面中之構成，與第1實施形態之圖4相同。
其次，對WL3平面進行說明。貫通字元線WL3(配線層70)之複數個記憶柱MP朝向X方向呈鋸齒狀地配置為2行。於記憶柱MP之側面，依序積層有絕緣層71及氧化物半導體層72，且於氧化物半導體層72之內部形成有芯層73。於圖45之例中，由包含字元線WL3及記憶柱MP之區域構成記憶單元電晶體MC3。
6.2本實施形態之效果 若為本實施形態之構成，則可獲得與第1實施形態同樣之效果。
進而，若為本實施形態之構成，則半導體記憶裝置包含連接於具有鎖存功能之讀出電路組件RCU且包含氧化物半導體層72之記憶柱MP。可將氧化物半導體層72用作記憶單元電晶體MC之電荷儲存層及用以使儲存於電荷儲存層之電荷傳送至讀出電路組件RCU之電流路徑。
7.變化例等 上述實施形態之半導體記憶裝置包含：第1配線層(33(WL))，其於第1方向(X方向)上延伸；第1信號線(37)，其於與第1方向交叉且垂直於基板(30)之第2方向(Z方向)上延伸；第1記憶單元(MC)，其設置於第1配線層與第1信號線之間，記憶第1資訊；第2配線層(SG0a)，其設置於第1配線層之上方，並於第1方向上延伸；第3配線層(SG1a)，其設置於第2配線層之上方，並於第1方向上延伸；第4配線層(SG2a)，其設置於第3配線層之上方，並於第1方向上延伸；第5配線層(SG0b)，其於與第1及第2方向交叉之第3方向(Y方向)上與第2配線層分開配置，並於第1方向上延伸；第6配線層(CSL)，其於第3方向(Y方向)上與第3配線層分開配置，並於第1方向上延伸；第7配線層(SG2b)，其於第3方向(Y方向)上與第4配線層分開配置，並於第1方向上延伸；第2信號線(45)，其設置於第1信號線之上方，連接於第1信號線，配置於第2配線層與第5配線層之間、第3配線層與第6配線層之間、及第4配線層與第7配線層之間，並於第2方向(Z方向)上延伸；第3信號線(45)，其設置於第1信號線之上方，連接於第1及第2信號線以及第6配線層，配置於第2信號線與第5至第7配線層之間，並於第2方向(Z方向)上延伸；第1電晶體(TR0a)，其包含第2配線層及第2信號線；第2電晶體(TR1a)，其包含第3配線層及第2信號線；第3電晶體(TR2a)，其包含第4配線層及第2信號線；第4電晶體(TR0b)，其包含第5配線層及第3信號線；以及第5電晶體(TR2b)，其包含第7配線層及第3信號線。
藉由應用上述實施形態，可提供可提高可靠性之半導體記憶裝置。
再者，實施形態並不限定於上述所說明之形態，可進行各種變化。
又，上述實施形態中之所謂「連接」亦包括彼此之間例如介隔電晶體或電阻等其他任一構件間接地連接之狀態。
對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出者，並非意欲限定發明之範圍。該等新穎之實施形態可藉由其他各種形態實施，可於不脫離發明主旨之範圍內，進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其等同之範圍內。 [相關申請]
本申請享有以日本專利申請2019-050305號(申請日：2019年3月18日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1:半導體記憶裝置 2:控制器 10:輸入輸出電路 11:邏輯控制電路 12:狀態暫存器 13:位址暫存器 14:指令暫存器 15:定序器 16:就緒/忙碌電路 17:電壓產生電路 18:記憶單元陣列 19:列解碼器 20:讀出電路 21:感測放大器 22:資料暫存器 23:行解碼器 30:半導體基板 31:絕緣層 32:配線層 33:配線層 34:阻擋絕緣膜 35:電荷蓄積層 36:隧道絕緣膜 37:半導體層 38:芯層 39:蓋層 40:半導體層 41:配線層 42:配線層 43:配線層 44:絕緣層 45:半導體層 46:絕緣層 47:導電層 48:絕緣層 49:配線層 50:絕緣層 51:犧牲層 52:絕緣層 53:絕緣層 54:絕緣層 55:犧牲層 56:半導體層 57:導電層 58:犧牲層 59:導電層 60:絕緣層 64a:阻擋絕緣膜 64b:阻擋絕緣膜 65a:電荷蓄積層 65b:電荷蓄積層 66:絕緣層 67a:半導體層 67b:半導體層 69:蓋層 70:配線層 71:絕緣層 72:氧化物半導體層 73:芯層 74:蓋層 ADD:位址 AG:空隙 AH:孔洞 BL:位元線 BL0:位元線 BL1:位元線 BL(N－1):位元線 BLK0:區塊 BLK1:區塊 BLK2:區塊 CADD:行位址 CC:接觸插頭 CG:控制閘極線 CMD:指令 CSL:單元源極線 DAT:資料 DQ:信號 MC0:記憶單元電晶體 MC0a:記憶單元電晶體 MC0b:記憶單元電晶體 MC1:記憶單元電晶體 MC1a:記憶單元電晶體 MC1b:記憶單元電晶體 MC2:記憶單元電晶體 MC2a:記憶單元電晶體 MC2b:記憶單元電晶體 MC3:記憶單元電晶體 MC3a:記憶單元電晶體 MC3b:記憶單元電晶體 MC4:記憶單元電晶體 MC4a:記憶單元電晶體 MC4b:記憶單元電晶體 MG:記憶體組 MP:記憶柱 MSa:記憶體串 MSb:記憶體串 MT:記憶體溝槽 NS:NAND串 RADD:列位址 RBn:就緒/忙碌信號 RCU:讀出電路組件 RH:孔洞 RT:溝槽 SG0a:選擇閘極線 SG0b:選擇閘極線 SG1a:選擇閘極線 SG2a:選擇閘極線 SG2b:選擇閘極線 SGD:選擇閘極線 SGD0:選擇閘極線 SGD0a:選擇閘極線 SGD0b:選擇閘極線 SGD1:選擇閘極線 SGD1a:選擇閘極線 SGDa:選擇閘極線 SGDb:選擇閘極線 SGS:選擇閘極線 SGSa:選擇閘極線 SGSb:選擇閘極線 SL:源極線 SLT:狹縫 ST1:選擇電晶體 ST1a:選擇電晶體 ST1b:選擇電晶體 ST2:選擇電晶體 ST2a:選擇電晶體 ST2b:選擇電晶體 STS:狀態資訊 SU0:串組件 SU1:串組件 SU2:串組件 SU3:串組件 TR0a:電晶體 TR0b:電晶體 TR1a:電晶體 TR2a:電晶體 TR2b:電晶體 TRC:電晶體 WL0:字元線 WL0a:字元線 WL0b:字元線 WL1:字元線 WL1a::字元線 WL1b::字元線 WL2:字元線 WL2a:字元線 WL2b:字元線 WL3:字元線 WL3a::字元線 WL3b:字元線 WL4:字元線 WL4a:字元線 WL4b:字元線 XG0:截止電晶體 XG1:截止電晶體 XG2:截止電晶體 XL0:截止閘極線 XL1:截止閘極線 XL2:截止閘極線
圖1係第1實施形態之半導體記憶裝置之整體圖。 圖2係第1實施形態之半導體記憶裝置所具備之記憶單元陣列之電路圖。 圖3係第1實施形態之半導體記憶裝置所具備之記憶單元陣列及讀出電路組件之剖視圖。 圖4係第1實施形態之半導體記憶裝置所具備之記憶單元陣列及讀出電路組件之俯視圖。 圖5係表示第1實施形態之半導體記憶裝置之寫入動作之圖。 圖6係表示第1實施形態之半導體記憶裝置之讀出動作之圖。 圖7～圖22係表示第2實施形態之第1例之半導體記憶裝置所具備之記憶單元陣列及讀出電路組件的製造步驟之圖。 圖23～圖31係表示第2實施形態之第2例之半導體記憶裝置所具備之記憶單元陣列及讀出電路組件的製造步驟之圖。 圖32係第3實施形態之半導體記憶裝置所具備之記憶單元陣列及讀出電路組件之俯視圖。 圖33係第3實施形態之半導體記憶裝置所具備之記憶單元陣列及讀出電路組件之剖視圖。 圖34係第4實施形態之半導體記憶裝置所具備之記憶單元陣列及讀出電路組件之剖視圖。 圖35係表示第4實施形態之半導體記憶裝置之寫入動作之圖。 圖36係表示第4實施形態之半導體記憶裝置之“1”讀出動作之圖。 圖37係表示第4實施形態之半導體記憶裝置之“0”讀出動作之圖。 圖38係第5實施形態之半導體記憶裝置所具備之記憶單元陣列之電路圖。 圖39係第5實施形態之半導體記憶裝置所具備之記憶單元陣列及讀出電路組件之剖視圖。 圖40係第5實施形態之半導體記憶裝置所具備之記憶單元陣列及讀出電路組件之俯視圖。 圖41係表示第5實施形態之半導體記憶裝置之寫入動作之圖。 圖42係表示第5實施形態之第1例之半導體記憶裝置之讀出動作之圖。 圖43係表示第5實施形態之第2例之半導體記憶裝置之讀出動作之圖。 圖44係第6實施形態之半導體記憶裝置所具備之記憶單元陣列及讀出電路組件之剖視圖。 圖45係第6實施形態之半導體記憶裝置所具備之記憶單元陣列及讀出電路組件之俯視圖。
30:半導體基板
31:絕緣層
32:配線層
33:配線層
34:阻擋絕緣膜
35:電荷蓄積層
36:隧道絕緣膜
37:半導體層
38:芯層
39:蓋層
40:半導體層
41:配線層
42:配線層
43:配線層
44:絕緣層
45:半導體層
46:絕緣層
47:導電層
CSL:單元源極線
MC0:記憶單元電晶體
MC1:記憶單元電晶體
MC2:記憶單元電晶體
MC3:記憶單元電晶體
MC4:記憶單元電晶體
MP:記憶柱
RCU:讀出電路組件
RT:溝槽
SG0a:選擇閘極線
SG0b:選擇閘極線
SG1a:選擇閘極線
SG2a:選擇閘極線
SG2b:選擇閘極線
SGD:選擇閘極線
SGS:選擇閘極線
SL:源極線
ST1:選擇電晶體
ST2:選擇電晶體
TR0a:電晶體
TR0b:電晶體
TR1a:電晶體
TR2a:電晶體
TR2b:電晶體
WL0:字元線
WL1:字元線
WL2:字元線
WL3:字元線
WL4:字元線

Claims (20)

  1. 一種半導體記憶裝置，其具備：第1配線層，其於第1方向上延伸； 第1信號線，其於與上述第1方向交叉且垂直於基板之第2方向上延伸； 第1記憶單元，其設置於上述第1配線層與上述第1信號線之間，記憶第1資訊； 第2配線層，其設置於上述第1配線層之上方，並於上述第1方向上延伸； 第3配線層，其設置於上述第2配線層之上方，並於上述第1方向上延伸； 第4配線層，其設置於上述第3配線層之上方，並於上述第1方向上延伸； 第5配線層，其於與上述第1及第2方向交叉之第3方向上與上述第2配線層分開配置，並於上述第1方向上延伸； 第6配線層，其於上述第3方向上與上述第3配線層分開配置，並於上述第1方向上延伸； 第7配線層，其於上述第3方向上與上述第4配線層分開配置，並於上述第1方向上延伸； 第2信號線，其設置於上述第1信號線之上方，連接於上述第1信號線，配置於上述第2配線層與上述第5配線層之間、上述第3配線層與上述第6配線層之間、及上述第4配線層與上述第7配線層之間，並於上述第2方向上延伸； 第3信號線，其設置於上述第1信號線之上方，連接於上述第1及第2信號線以及上述第6配線層，配置於上述第2信號線與上述第5至第7配線層之間，並於上述第2方向上延伸； 第1電晶體，其包含上述第2配線層及上述第2信號線； 第2電晶體，其包含上述第3配線層及上述第2信號線； 第3電晶體，其包含上述第4配線層及上述第2信號線； 第4電晶體，其包含上述第5配線層及上述第3信號線；以及 第5電晶體，其包含上述第7配線層及上述第3信號線。
  2. 如請求項1之半導體記憶裝置，其進而具備第8配線層，該第8配線層於上述第2方向上設置於上述第3配線層與上述第4配線層之間，並於上述第1方向上延伸。
  3. 如請求項1之半導體記憶裝置，其進而具備：第9配線層，其與上述第1配線層介隔上述第1信號線於上述第3方向上分開地配置，並於上述第1方向上延伸； 第4信號線，其設置於上述第1信號線與上述第9配線層之間，連接於上述第2及第3信號線，並於上述第2方向上延伸； 第1絕緣層，其與上述第1及第4信號線相接；以及 第2記憶單元，其設置於上述第9配線層與上述第4信號線之間，記憶第2資訊。
  4. 如請求項1之半導體記憶裝置，其進而具備：第1導電層，其設置於上述第2及第3信號線上； 位元線，其連接於上述第1導電層；及 感測放大器，其連接於上述位元線。
  5. 如請求項1之半導體記憶裝置，其中上述第2及第3信號線為氧化物半導體。
  6. 如請求項1之半導體記憶裝置，其中於寫入動作中，對上述第1配線層施加第1電壓，對上述第2至第4配線層施加低於上述第1電壓之第2電壓，且對上述第5及第7配線層施加低於上述第2電壓之第3電壓。
  7. 如請求項1之半導體記憶裝置，其中於讀出動作中，對上述第1配線層施加第4電壓，對上述第2及第3配線層施加高於上述第4電壓之第5電壓，且對上述第4、第5、及第7配線層施加低於上述第4及第5電壓之第6電壓。
  8. 如請求項3之半導體記憶裝置，其中於寫入動作中，對上述第1配線層施加第7電壓，對上述第2至第4及第9配線層施加低於上述第7電壓之第8電壓，且對上述第5及第7配線層施加低於上述第8電壓之第9電壓。
  9. 如請求項1之半導體記憶裝置，其進而具備：電荷蓄積層，其設置於上述第1配線層與上述第1信號線之間； 第2絕緣層，其設置於上述第1配線層與上述電荷蓄積層之間；及 第3絕緣層，其設置於上述電荷蓄積層與上述第1信號線之間。
  10. 如請求項2之半導體記憶裝置，其進而具備：第10配線層，其於上述第2方向上設置於上述第1配線層與上述第2配線層之間，並於上述第1方向上延伸； 第11配線層，其於上述第2方向上設置於上述第10配線層與上述第2配線層之間，並於上述第1方向上延伸； 第12配線層，其於上述第2方向上設置於上述第11配線層與上述第2配線層之間，並於上述第1方向上延伸； 電晶體，其包含上述第10配線層及上述第1信號線； 第3記憶單元，其設置於上述第11配線層與上述第1信號線之間，記憶第3資訊；以及 選擇電晶體，其包含上述第12配線層及上述第1信號線； 上述第1信號線為氧化物半導體。
  11. 如請求項10之半導體記憶裝置，其中於寫入動作中，於使上述第1資訊記憶於上述第1記憶單元之後，使上述第3資訊記憶於上述第3記憶單元。
  12. 如請求項10之半導體記憶裝置，其中於讀出動作中，自上述第3記憶單元讀出上述第3資訊之後，將上述第1記憶單元之上述第1資訊傳送至上述第3記憶單元，並自上述第3記憶單元讀出上述第1資訊。
  13. 一種半導體記憶裝置，其具備：第1配線層，其於第1方向上延伸； 第1信號線，其一端與第1導電層連接，並於與上述第1方向交叉且垂直於基板之第2方向上延伸； 第1記憶單元，其設置於上述第1配線層與上述第1信號線之間，記憶第1資訊； 第2信號線，其設置於上述第1信號線之上方，一端與第2導電層連接，另一端與上述第1信號線連接，並於上述第2方向上延伸； 第3信號線，其設置於上述第1信號線之上方，一端與上述第2導電層連接，另一端與上述第1信號線及上述第2信號線連接，並於上述第2方向上延伸； 第1絕緣層，其設置於上述第2信號線與上述第3信號線之間； 第2配線層，其設置於上述第1配線層之上方，並於上述第1方向上延伸； 第3配線層，其設置於上述第2配線層之上方，並於上述第1方向上延伸； 第4配線層，其設置於上述第3配線層之上方，並於上述第1方向上延伸； 第5配線層，其於與上述第1方向及上述第2方向交叉之第3方向上與上述第2配線層分開地配置，並於上述第1方向上延伸； 第6配線層，其於上述第3方向上與上述第3配線層分開地配置，與上述第3信號線連接，並於上述第1方向上延伸； 第7配線層，其於上述第3方向上與上述第4配線層分開地配置，並於上述第1方向上延伸； 第2絕緣層，其設置於上述第2信號線與上述第2配線層之間、上述第2信號線與上述第3配線層之間、及上述第2信號線與上述第4配線層之間； 第3絕緣層，其設置於上述第3信號線與上述第5配線層之間；以及 第4絕緣層，其設置於上述第3信號線與上述第7配線層之間。
  14. 如請求項13之半導體記憶裝置，其進而具備第8配線層，該第8配線層於上述第2方向上設置於上述第3配線層與上述第4配線層之間，並於上述第1方向上延伸，且 上述第2絕緣層設置於上述第8配線層與上述第2信號線之間。
  15. 如請求項13之半導體記憶裝置，其進而具備： 第9配線層，其於上述第3方向上與上述第1配線層分開地配置，並於上述第1方向上延伸； 第4信號線，其設置於上述第1信號線與上述第9配線層之間，一端連接於上述第2及第3信號線，另一端與上述第1導電層連接，並於上述第2方向上延伸； 第5絕緣層，其設置於上述第1信號線與上述第4信號線之間；以及 第2記憶單元，其設置於上述第9配線層與上述第4信號線之間，記憶第2資訊。
  16. 如請求項13之半導體記憶裝置，其進而具備設置於上述第1配線層與上述第2配線層之間之選擇電晶體。
  17. 如請求項13之半導體記憶裝置，其中上述第2及第3信號線為氧化物半導體。
  18. 如請求項13之半導體記憶裝置，其中於寫入動作中，對上述第1配線層施加第1電壓，對上述第2至第4配線層施加低於上述第1電壓之第2電壓，並對上述第5及第7配線層施加低於上述第2電壓之第3電壓。
  19. 如請求項13之半導體記憶裝置，其中於讀出動作中，對上述第1配線層施加第4電壓，對上述第2及第3配線層施加高於上述第4電壓之第5電壓，對上述第4、第5、及第7配線層施加低於上述第4及第5電壓之第6電壓，對上述第2導電層施加第7電壓，並對上述第1導電層施加低於上述第7電壓之第8電壓。
  20. 如請求項15之半導體記憶裝置，其中於寫入動作中，對上述第1配線層施加第1電壓，對上述第2至第4及第9配線層施加低於上述第1電壓之第2電壓，並對上述第5及第7配線層施加低於上述第2電壓之第3電壓。
TW108123584A 2019-03-18 2019-07-04 半導體記憶裝置 TWI733137B (zh)

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