CN111725221A - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种能够提高可靠性的半导体存储装置。实施方式的半导体存储装置包含：第1配线层(33)；第1信号线(37)；第1存储单元MC，设置在第1配线层与第1信号线之间，存储第1信息；第2至第4配线层(SG0a～SGD2a)，积层在第1配线层的上方；第5至第7配线层(SG0b、CSL、及SG2b)，分别在第3方向上与第2至第4配线层分开地配置；第2信号线(45)，连接于第1信号线，并配置在第2配线层与第5配线层之间、第3配线层与第6配线层之间、及第4配线层与第7配线层之间；以及第3信号线(45)，连接于第1及第2信号线以及第6配线层，并配置在第2信号线与第5至第7配线层之间。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2019-050305号(申请日：2019年3月18日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种半导体存储装置。
背景技术
近年来，由信息终端或因特网、云端等处理的数据量正爆发性地增加。伴随于此，追求存储装置的大容量化、及位成本的降低。
理想的存储装置是高速性、高存储密度及低位成本的非易失性半导体存储装置。现状是满足所有要求的存储装置并不存在，根据用途向使用者提供适合的存储装置。
发明内容
本发明要解决的问题是提供一种能够提高可靠性的半导体存储装置。
实施方式的半导体存储装置包含：第1配线层，在第1方向上延伸；第1信号线，在与第1方向交叉且垂直于基板的第2方向上延伸；第1存储单元，设置在第1配线层与第1信号线之间，存储第1信息；第2配线层，设置在第1配线层的上方，并在第1方向上延伸；第3配线层，设置在第2配线层的上方，并在第1方向上延伸；第4配线层，设置在第3配线层的上方，并在第1方向上延伸；第5配线层，在与第1及第2方向交叉的第3方向上与第2配线层分开配置，并在第1方向上延伸；第6配线层，在第3方向上与第3配线层分开配置，并在第1方向上延伸；第7配线层，在第3方向上与第4配线层分开配置，并在第1方向上延伸；第2信号线，设置在第1信号线的上方，连接于第1信号线，配置在第2配线层与第5配线层之间、第3配线层与第6配线层之间、及第4配线层与第7配线层之间，并在第2方向上延伸；第3信号线，设置在第1信号线的上方，连接于第1及第2信号线以及第6配线层，配置在第2信号线与第5至第7配线层之间，并在第2方向上延伸；第1晶体管，包含第2配线层及第2信号线；第2晶体管，包含第3配线层及第2信号线；第3晶体管，包含第4配线层及第2信号线；第4晶体管，包含第5配线层及第3信号线；以及第5晶体管，包含第7配线层及第3信号线。
附图说明
图1是第1实施方式的半导体存储装置的整体图。
图2是第1实施方式的半导体存储装置所具备的存储单元阵列的电路图。
图3是第1实施方式的半导体存储装置所具备的存储单元阵列及读出电路组件的剖视图。
图4是第1实施方式的半导体存储装置所具备的存储单元阵列及读出电路组件的俯视图。
图5是表示第1实施方式的半导体存储装置的写入动作的图。
图6是表示第1实施方式的半导体存储装置的读出动作的图。
图7～图22是表示第2实施方式的第1例的半导体存储装置所具备的存储单元阵列及读出电路组件的制造步骤的图。
图23～图31是表示第2实施方式的第2例的半导体存储装置所具备的存储单元阵列及读出电路组件的制造步骤的图。
图32是第3实施方式的半导体存储装置所具备的存储单元阵列及读出电路组件的俯视图。
图33是第3实施方式的半导体存储装置所具备的存储单元阵列及读出电路组件的剖视图。
图34是第4实施方式的半导体存储装置所具备的存储单元阵列及读出电路组件的剖视图。
图35是表示第4实施方式的半导体存储装置的写入动作的图。
图36是表示第4实施方式的半导体存储装置的“1”读出动作的图。
图37是表示第4实施方式的半导体存储装置的“0”读出动作的图。
图38是第5实施方式的半导体存储装置所具备的存储单元阵列的电路图。
图39是第5实施方式的半导体存储装置所具备的存储单元阵列及读出电路组件的剖视图。
图40是第5实施方式的半导体存储装置所具备的存储单元阵列及读出电路组件的俯视图。
图41是表示第5实施方式的半导体存储装置的写入动作的图。
图42是表示第5实施方式的第1例的半导体存储装置的读出动作的图。
图43是表示第5实施方式的第2例的半导体存储装置的读出动作的图。
图44是第6实施方式的半导体存储装置所具备的存储单元阵列及读出电路组件的剖视图。
图45是第6实施方式的半导体存储装置所具备的存储单元阵列及读出电路组件的俯视图。
具体实施方式
以下，参照附图对实施方式进行说明。在该说明时，对具有大致相同的功能及构成的构成要素标注相同符号。另外，以下所表示的各实施方式是例示用来将该实施方式的技术思想具体化的装置或方法的，实施方式的技术思想并非将构成零件的材质、形状、构造、配置等特定为下述情况。实施方式的技术思想可以在权利要求书中施加各种变更。
1.第1实施方式
对第1实施方式的半导体存储装置进行说明。在本实施方式中，对将三维积层型NAND(NotAnd，与非)型闪速存储器用于半导体存储装置的情况进行说明。
1.1构成
1.1.1半导体存储装置的构成
首先，使用图1，对半导体存储装置1的整体构成的一例进行说明。此外，在图1的示例中，通过箭头线表示各块的连接的一部分，但各块间的连接并不限定于此。
如图1所示，半导体存储装置1包含输入输出电路10、逻辑控制电路11、状态寄存器12、地址寄存器13、指令寄存器14、定序器15、就绪/忙碌电路16、电压产生电路17、存储单元阵列18、行解码器19、读出电路20、感测放大器21、数据寄存器22、及列解码器23。
输入输出电路10控制与外部控制器2的信号DQ的输入输出。信号DQ例如包含数据DAT、地址ADD、及指令CMD。更具体来说，输入输出电路10将从外部控制器2接收的数据DAT发送到数据寄存器22，将地址ADD发送到地址寄存器13，将指令CMD发送到指令寄存器14。另外，输入输出电路10将从状态寄存器12接收的状态信息STS、从数据寄存器22接收的数据DAT、及从地址寄存器13接收的地址ADD等发送到外部控制器2。
逻辑控制电路11从外部控制器2接收各种控制信号。而且，逻辑控制电路11根据所接收的控制信号，控制输入输出电路10及定序器15。
状态寄存器12例如暂时保存写入动作、读出动作、及删除动作中的状态信息STS，并对外部控制器2通知动作是否已正常结束。
地址寄存器13暂时保存所接收的地址ADD。而且，地址寄存器13将行地址RADD传送到行解码器19，将列地址CADD传送到列解码器23。
指令寄存器14暂时保存所接收的指令CMD，并将该指令CMD传送到定序器15。
定序器15控制半导体存储装置1整体的动作。更具体来说，定序器15根据所接收的指令CMD，例如控制状态寄存器12、就绪/忙碌电路16、电压产生电路17、行解码器19、读出电路20、感测放大器21、数据寄存器22、及列解码器23等，而执行写入动作、读出动作、及删除动作等。
就绪/忙碌电路16根据定序器15的动作状况，将就绪/忙碌信号RBn发送到外部控制器2。
电压产生电路17根据定序器15的控制，产生写入动作、读出动作、及删除动作所需的电压，并将所产生的电压供给到例如存储单元阵列18、行解码器19、感测放大器21、数据寄存器22、及列解码器23等。行解码器19将从电压产生电路17供给的电压施加到读出电路20及存储单元阵列18内的存储单元晶体管。感测放大器21将从电压产生电路17供给的电压施加到读出电路20，且经由读出电路20施加到存储单元阵列18内的存储单元晶体管。
存储单元阵列18具备包含与行及列建立对应关系的多个非易失性的存储单元晶体管(以下也记载为“存储单元”)的多个块BLK(BLK0、BLK1、BLK2、…)。各块BLK具备作为串联连接着存储单元晶体管的NAND串NS的集合的多个(在本实施方式中为4个)串组件SU(SU0～SU3)。此外，存储单元阵列18内的块BLK、串组件SU、NAND串NS的个数为任意数量。关于存储单元阵列18的详细情况，将在下文进行叙述。
行解码器19对行地址RADD进行解码。行解码器19基于解码结果，对存储单元阵列18施加所需电压。
读出电路20在写入动作的情况下，将从感测放大器21施加的电压供给到存储单元阵列18。另外，读出电路20在读出动作的情况下，根据从存储单元阵列18读出的数据，切换与感测放大器21的连接。读出电路20具备与多个NAND串NS对应的多个读出电路组件。关于读出电路组件的详细情况，将在下文进行叙述。
感测放大器21在读出动作时，根据与读出电路20的连接状态，感测数据。即，感测放大器21经由读出电路20，从存储单元阵列18读出数据。而且，感测放大器21将所读出的数据发送到数据寄存器22。另外，感测放大器21在写入动作时，经由读出电路20将写入数据发送到存储单元阵列18。
数据寄存器22具备多个锁存电路(未图示)。锁存电路暂时保存写入数据或读出数据。
列解码器23例如在写入动作、读出动作、及删除动作时，对列地址CADD进行解码，并根据解码结果选择数据寄存器22内的锁存电路。
1.1.2存储单元阵列的电路构成
接下来，使用图2，对存储单元阵列18的电路构成的一例进行说明。图2的示例表示块BLK0，其他块BLK的构成也一样。
如图2所示，块BLK0包含多个串组件SU。而且，各串组件SU包含多个NAND串NS。NAND串NS分别例如包含5个存储单元晶体管MC(MC0～MC4)以及选择晶体管ST1及ST2。存储单元晶体管MC具备控制栅极及电荷累积层，非易失地保存数据。以下，在不限定存储单元晶体管MC0～MC4中的哪一个的情况下，记载为存储单元晶体管MC。
此外，存储单元晶体管MC可以是对电荷累积层使用绝缘膜的MONOS(metal oxidenitride oxide silicon，金属氧化氮氧化硅)型，也可以是对电荷累积层使用导电层的FG(loating gate，浮栅)型。以下，在本实施方式中，以MONOS型为例进行说明。另外，存储单元晶体管MC的个数并不限于5个，也可以是8个或16个、32个、64个、96个、128个等，其数量不受限定。另外，选择晶体管ST1及ST2只要在NAND串NS内中分别为1个以上即可。
在NAND串NS内，选择晶体管ST2、存储单元晶体管MC0～MC4、选择晶体管ST1各自的电流路径依次串联连接。而且，选择晶体管ST1的漏极连接于对应的读出电路组件RCU。另外，选择晶体管ST2的源极连接于源极线SL。
位于同一块BLK内的各NAND串NS的存储单元晶体管MC0～MC4的控制栅极分别共通地连接于不同的字线WL0～WL4。更具体来说，例如位于块BLK0内的多个存储单元晶体管MC0的控制栅极共通地连接于字线WL0。字线WL0～WL4连接于行解码器19。
位于同一串组件SU内的多个选择晶体管ST1的栅极共通地连接于选择栅极线SGD。更具体来说，位于串组件SU0的选择晶体管ST1的栅极共通地连接于选择栅极线SGD0。位于串组件SU1的选择晶体管ST1的栅极共通地连接于选择栅极线SGD1。选择栅极线SGD连接于行解码器19。
位于同一块BLK内的多个选择晶体管ST2的栅极共通地连接于选择栅极线SGS。选择栅极线SGS连接于行解码器19。此外，选择晶体管ST2的栅极也可以针对每一串组件SU，连接于不同的选择栅极线SGS。
位于块BLK内的多个选择晶体管ST1的漏极分别连接于不同的读出电路组件RCU。与1个串组件SU内对应的多个读出电路组件RCU例如共通地连接于单元源极线CSL。另外，与1个串组件SU对应的多个读出电路组件RCU分别连接于不同的位线BL(BL0～BL(N-1)，其中，N为2以上的自然数)。即，位于串组件SU内的多个NAND串NS分别经由不同的读出电路组件RCU连接于不同的位线BL。位线BL连接于感测放大器21。另外，位于块BLK内的各串组件SU的1个NAND串NS经由各自所对应的读出电路组件RCU共通地连接于1个位线BL。
位于多个块BLK内的选择晶体管ST2的源极共通地连接于源极线SL。
即，串组件SU是分别经由不同的读出电路组件RCU连接于不同的位线BL且连接于同一选择栅极线SGD的NAND串NS的集合体。另外，块BLK是字线WL共通的多个串组件SU的集合体。而且，存储单元阵列18是位线BL共通的多个块BLK的集合体。
1.1.3读出电路组件及存储单元阵列的剖面构成
接下来，使用图3，对读出电路组件RCU及存储单元阵列18的剖面构成的一例进行说明。此外，在图3的示例中，省略层间绝缘膜的一部分。
首先，对存储单元阵列18的剖面构成进行说明。
如图3所示，于半导体基板30上形成着绝缘层31。对绝缘层31例如使用氧化硅膜(SiO2)。此外，也可以在形成着绝缘层31的区域、即半导体基板30与配线层32之间，设置着行解码器19或感测放大器21等的电路。
在绝缘层31上，形成着作为源极线SL发挥功能的配线层32。配线层32由导电材料构成。例如使用n型半导体、p型半导体、或金属材料作为配线层32。
在配线层32的上方，作为选择栅极线SGS、字线WL0～WL4、及选择栅极线SGD发挥功能的7层配线层33从下层起在垂直于半导体基板30的Z方向上分开地积层。配线层33在平行于半导体基板30且与Z方向交叉的X方向上延伸。
配线层33由导电材料构成。例如使用n型半导体、p型半导体、或金属材料作为配线层33。以下，对使用氮化钛(TiN)与钨(W)的积层构造作为配线层33的情况进行说明。TiN例如具有在利用CVD(chemical vapor deposition，化学气相沉积)对W成膜时作为用来防止W与SiO2的反应的屏障层、或用来提高W的密接性的密接层的功能。
形成着贯通7层配线层33且底面到达配线层32的存储柱MP。1个存储柱MP与1个NAND串NS对应。存储柱MP包含阻挡绝缘膜34、电荷累积层35、隧道绝缘膜36、半导体层37、芯层38、及盖层39。
更具体来说，以贯通配线层33且底面到达配线层32的方式，形成着与存储柱MP对应的空穴。在空穴的侧面依次积层着阻挡绝缘膜34、电荷累积层35、及隧道绝缘膜36。而且，以侧面与隧道绝缘膜36相接且底面与配线层32相接的方式，形成着半导体层37。半导体层37是供选择晶体管ST2、存储单元晶体管MC0～MC4、及选择晶体管ST1的通道形成的区域。因此，半导体层37作为将选择晶体管ST2、存储单元晶体管MC0～MC4、及选择晶体管ST1的电流路径连接的信号线发挥功能。另外，在存储柱MP内，设置着侧面及底面与半导体层37相接的芯层38。在半导体层37及芯层38上，形成着侧面与隧道绝缘膜36相接的盖层39。
使用绝缘材料作为阻挡绝缘膜34。绝缘材料例如可以是使用铪(Hf)及SiO2的Hf(Si)Ox/SiO2/Hf(Si)Ox的积层构造，也可以是SiO2。Hf(Si)Ox可以在HfOx含有Si，也可以不含有Si。例如使用氮化硅膜(SiN)作为电荷累积层35。例如使用SiO2或氮氧化硅(SiON)作为隧道绝缘膜36。例如使用多晶硅作为半导体层37及盖层39。例如使用SiO2作为芯层38。
由存储柱MP、及分别作为字线WL0～WL4发挥功能的5层配线层33分别构成存储单元晶体管MC0～MC4。同样地，由存储柱MP、及作为选择栅极线SGD发挥功能的配线层33构成选择晶体管ST1。由存储柱MP、及作为选择栅极线SGS发挥功能的配线层33构成选择晶体管ST2。
在盖层39上形成着半导体层40。在半导体层40上，形成着读出电路组件RCU。例如使用多晶硅作为半导体层40。此外，盖层39也可以省略。
接下来，对读出电路组件RCU的剖面构成进行说明。
读出电路组件RCU例如包含5个晶体管TR(TR0a、TR1a、TR2a、TR0b、及TR2b)。晶体管TR0a、TR1a、及TR2a积层在半导体层40的上方，其电流路径串联连接。同样地，晶体管TR0b及TR2b积层在半导体层40的上方，其电流路径串联连接。在图3的示例中，在读出电路组件RCU中，在纸面右侧设置着晶体管TR0a、TR1a、及TR2a，在纸面左侧设置着晶体管TR0b及TR2b。
晶体管TR0a及TR0b的源极连接于半导体层40。另外，晶体管TR2a及TR2b的漏极连接于设置在读出电路组件RCU上的导电层47。另外，晶体管TR2b的源极及晶体管TR0b的漏极连接于单元源极线CSL。单元源极线CSL例如连接于行解码器19。
晶体管TR0a、TR1a、TR2a、TR0b、及TR2b的栅极分别连接于选择栅极线SG0a、SG1a、SG2a、SG0b、及SG2b。选择栅极线SG0a、SG1a、SG2a、SG0b、及SG2b连接于行解码器19。选择栅极线SG0a与SG0b形成在相同层(layer)。单元源极线CSL与选择栅极线SG1a形成在相同层。选择栅极线SG2a与SG2b形成在相同层。
更具体来说，在配线层33的上方，在Z方向上分开地积层着在X方向上延伸的配线层41～43。配线层41～43由导电材料构成。例如，使用p型半导体、或金属材料等作为配线层41及43。另外，例如使用n型半导体作为配线层42。
形成着贯通配线层41～43且底面与半导体层40相接的读出电路组件RCU。读出电路组件RCU在Y方向上，将配线层41～43分别分离。例如，在图3的示例中，相对于读出电路组件RCU形成在纸面右侧的配线层41～43分别作为选择栅极线SG0a、SG1a、及SG2a发挥功能。另外，相对于读出电路组件RCU形成在纸面左侧的配线层41～43分别作为选择栅极线SG0b、单元源极线CSL、及选择栅极线SG2b发挥功能。
读出电路组件RCU例如包含绝缘层44、半导体层45、及绝缘层46。更具体来说，与读出电路组件RCU对应的沟槽RT在X方向上延伸而形成，在沟槽RT的侧面形成着绝缘层44。绝缘层44作为晶体管TR0a、TR1a、TR2a、TR0b、及TR2b的栅极绝缘膜发挥功能。而且，以侧面与绝缘层44相接且底面与半导体层40相接的方式，形成着半导体层45。而且，形成着侧面及底面与半导体层45相接且在X方向上延伸的绝缘层46。半导体层45是供晶体管TR0a、TR1a、TR2a、TR0b、及TR2b的通道形成的区域。即，半导体层45作为将晶体管TR0a、TR1a及TR2a的电流路径串联连接的信号线、将晶体管TR0b及TR2b的电流路径串联连接的信号线发挥功能。因此，为了将晶体管TR0a、TR1a、及TR2a的电流路径(信号线)与晶体管TR0b及TR2b的电流路径(信号线)分离，半导体层45的除底部附近以外的部分(至少比配线层41的底面更靠上方的部分)由绝缘层46在X方向上分离成2个。
绝缘层44及46的材料选自SiO2、SiN、SiON、高介电常数材料(例如氧化铝、氧化铪、或氧化锆)等。绝缘层44及46也可以是这些材料的混合物膜、或积层膜。以下，对使用SiO2作为绝缘层44及46的情况进行说明。
半导体层45例如选自多晶硅(Si)、多晶锗(Ge)、多晶硅锗(SiGe)、氧化物半导体、及二维半导体材料(例如MoS2或WSe2)等。此外，也可以将包含由这些材料构成的膜中的至少2个膜的积层膜、例如硅与锗的积层膜、或多个二维半导体材料的积层膜用于半导体层45。氧化物半导体的材料为铟(In)、镓(Ga)、锌(Zn)、锡(Sn)等的氧化物、或这些氧化物的混合物(化合物)。例如，氧化物半导体的材料为InGaZnO、及InGaSnO等。以下，在本实施方式中，对使用氧化物半导体作为半导体层45的情况进行说明。
例如，氧化物半导体的带隙具有硅的带隙的3倍左右的大小。例如，InGaZnO的带隙为3.5eV左右。因此，氧化物半导体中的与传导带及价电子带之间的能带间隧道所引起的电子泄漏小到可以忽略。因此，例如在晶体管TR0a及TR2a为断开状态的情况下，晶体管TR1a的电荷保持在半导体层45(氧化物半导体)，而不释放到存储柱MP或位线BL。
作为选择栅极线SG0a、SG1a、SG2a、SG0b、及SG2b发挥功能的配线层41～43不与半导体层45相接，但作为单元源极线CSL发挥功能的配线层42与半导体层45相接。
在半导体层45及绝缘层46上形成着导电层47。导电层47电连接于位线BL。导电层47由导电材料构成。例如使用n型半导体作为导电层47。
此外，存储柱MP的半导体层37与读出电路组件RCU的半导体层45经由半导体层40(及盖层39)连接。因此，例如半导体层37的Y方向的直径与半导体层45的Y方向的宽度可以相同，也可以不同。
1.1.4读出电路组件及存储单元阵列的平面构成
接下来，使用图4，对读出电路组件RCU及存储单元阵列18的平面构成进行说明。图4示出平行于半导体基板30的XY平面内的选择栅极线SG0a及SG0b的上表面以及字线WL4的上表面。
首先，对字线WL4的上表面(以下记载为“WL4平面”)进行说明。
如图4所示，贯通字线WL4(配线层33)的存储柱MP朝向X方向呈锯齿状地配置为2列。在存储柱MP的侧面，依次积层着阻挡绝缘膜34、电荷累积层35、隧道绝缘膜36、半导体层37，且在半导体层37的内部形成着芯层38。在图4的示例中，由包含字线WL4及存储柱MP的区域构成存储单元晶体管MC4。
接下来，对选择栅极线SG0a及SG0b的上表面(以下记载为“SG0平面”)进行说明。
在X方向上延伸的选择栅极线SG0a(配线层41)及选择栅极线SG0b(配线层41)在Y方向上分开地交替配置。在选择栅极线SG0a与SG0b之间，沿着X方向交替地配置着多个读出电路组件RCU及多个空穴AH。读出电路组件RCU形成在存储柱MP的上方。在与读出电路组件RCU对应的沟槽RT的朝向Y方向的2个侧面，分别形成着绝缘层44。在沟槽RT的内部，以与2个绝缘层44相接的方式形成着在X方向上延伸的2个半导体层45。进而，在2个半导体层45之间形成着绝缘层46。即，绝缘层44及半导体层45在Y方向上分别分离成2个。在图4的示例中，由包含选择栅极线SG0a、以及形成在沟槽RT的朝向选择栅极线SG0a的侧面的绝缘层44及半导体层45的区域构成晶体管TR0a。同样地，由选择栅极线SG0b、以及形成在沟槽RT的朝向选择栅极线SG0b的侧面的绝缘层44及半导体层45的区域构成晶体管TR0b。
空穴AH是为了将读出电路组件RCU在X方向上分离而设置。因此，Y方向上的空穴AH的长度(宽度)比Y方向上的沟槽RT、即读出电路组件RCU的长度(宽度)长。空穴AH内由绝缘层48埋入。例如使用SiO2作为绝缘层48。
1.2写入动作
接下来，使用图5，对写入动作进行说明。图5示出写入动作时的各配线的电压的一例。
写入动作是通过使电荷注入到电荷累积层35而使存储单元晶体管MC的阈值电压上升(或通过禁止注入而维持阈值电压)的动作。存储单元晶体管MC根据阈值电压的电平被分配数据。以下，存储单元晶体管MC能够保存1比特的数据，对“1”数据分配阈值电压高于读出电压的状态，对“0”数据分配阈值电压低于读出电压的状态。此外，存储单元晶体管MC也可以能够保存2比特以上的数据。
以下，在本实施方式中，将写入动作中使阈值电压上升的动作记载为“‘1’写入动作”。另一方面，将维持阈值电压的动作记载为“‘0’写入动作”。
如图5所示，在写入动作的情况下，对读出电路组件RCU的选择栅极线SG0a、SG1a、及SG2a施加电压VH。电压VH是使对应的晶体管TR成为接通状态的电压。例如，作为电压VH，也可以使用电源电压VDD。由此，晶体管TR0a、TR1a、及TR2a成为接通状态，从而位线BL与存储柱MP电连接。另外，对选择栅极线SG0b及SG2b施加电压VL。电压VL是低于电压VH及对应的晶体管的阈值电压的电压，使对应的晶体管TR成为断开状态。例如，存在如果对半导体层45使用氧化物半导体那么晶体管TR作为常接通型发挥功能的情况。在此情况下，为了使晶体管TR成为断开状态，将电压VL设为负电压。另外，也可以使用电压VSS作为电压VL。由此，晶体管TR0b及TR2b成为断开状态。因此，单元源极线CSL不与位线BL及存储柱MP电连接。例如，单元源极线CSL成为浮动状态。
对与“1”写入动作对应的位线BL例如施加接地电压VSS。另外，对与“0”写入动作对应的位线BL施加电压VBL。电压VBL是高于电压VSS的电压。
在存储柱MP中，对选择栅极线SGD施加电压VSGD。电压VSG是在“1”写入动作中使电流路径被施加电压VSS的选择晶体管ST1成为接通状态且在“0”写入动作中使电流路径被施加电压VBL的选择晶体管ST1成为断开状态的电压。例如，如果将选择晶体管ST1的阈值电压设为Vt_stg，那么电压VSGD、电压VSS、及电压VBL处于VSS＜(VSGD-Vt_stg)＜VBL的关系。
对选择栅极线SGS施加电压Voff。电压Voff是使对应的选择晶体管ST1或ST2成为断开状态的电压。由此，选择晶体管ST2成为断开状态。
对源极线SL施加电压VSRC。例如，电压VSRC是高于电压VSS且低于电压VBL的电压。
在此状态下，例如在字线WL2被选择的情况(以下记载为“选择字线”)下，对选择字线WL2施加编程电压VPGM，对非选择字线WL0、WL1、WL3、及WL4施加电压VPASS。电压VPASS是无论存储单元晶体管MC的阈值电压如何均使存储单元晶体管MC成为接通状态的电压。例如，电压VPASS是高于电压VH的电压。电压VPGM是高于电压VPASS的电压。
在与“1”写入动作对应的存储柱MP中，选择晶体管ST1成为接通状态。因此，存储单元晶体管MC的通道的电位维持在VSS。因此，控制栅极与通道之间的电位差(VPGM-VSS)变大。其结果，电荷被注入到电荷累积层35，从而存储单元晶体管MC2的阈值电压上升。
在与“0”写入动作对应的存储柱MP中，选择晶体管ST1及ST2成为截止状态。因此，通道成为浮动状态，通过通道与字线WL的电容耦合，通道电位上升(图5的参照符号“CNL升压(boost)”)。因此，控制栅极与通道之间的电位差变小。其结果，电荷几乎不被注入到电荷累积层35，因此存储单元晶体管MC2的阈值电压得以维持。
1.3读出动作
接下来，使用图6，对读出动作进行说明。图6示出读出动作时的各配线的电压的一例。以下，在本实施方式中，将读出“0”数据的动作记载为“‘0’读出动作”。另一方面，将读出“1”数据的动作记载为“‘1’读出动作”。
如图6所示，在读出动作的情况下，对位线BL施加电压VBLRD。电压VBLRD是高于电压VSS的电压。另外，对源极线SL例如施加电压VSS。
对读出电路组件RCU的选择栅极线SG0b、SG2a、及SG2b施加电压VL。由此，晶体管TR0b、TR2a、及TR2b成为断开状态。通过晶体管TR0b及TR2a成为断开状态，位线BL与存储柱MP不电连接。另外，对选择栅极线SG0a及SG1a施加电压VH。由此，晶体管TR0a及TR1a成为接通状态。另外，对单元源极线CSL施加电压VSS。
在存储柱MP中，对选择栅极线SGD及SGS施加电压Von。电压Von是使对应的选择晶体管ST1或ST2成为接通状态的电压。由此，选择晶体管ST1及ST2成为接通状态。
例如，在字线WL2被选择的情况下，对选择字线WL2施加读出电压VCGRV，对非选择的字线WL0、WL1、WL3、及WL4施加电压VREAD。电压VCGRV是根据存储单元晶体管MC的阈值电压电平设定的电压，例如是高于电压VL且低于电压VH的电压。电压VREAD是高于电压VH及电压VCGRV的电压。电压VREAD是无论存储单元晶体管MC的阈值电压如何均使存储单元晶体管MC成为接通状态的电压。
在与“1”读出动作对应的存储柱MP中，存储单元晶体管MC2的阈值电压高于电压VCGRV。因此，存储单元晶体管MC2成为断开状态。存储单元晶体管MC3及MC4以及选择晶体管ST1的通道成为浮动状态，通过与字线WL3及WL4以及选择栅极线SGD的电容耦合，通道电位上升。在读出电路组件RCU中，因通道电位的上升产生的电压VBST施加于晶体管TR1a的通道。因此，通过晶体管TR1a的通道与晶体管TR2b的通道的电容耦合，晶体管TR2b的背栅的电压上升，从而晶体管TR2b成为接通状态。其结果，位线BL与单元源极线CSL电连接，从而电流从位线BL流到单元源极线CSL。
在与“0”读出动作对应的存储柱MP中，存储单元晶体管MC2的阈值电压低于电压VCGRV。因此，存储单元晶体管MC2成为接通状态。由于存储单元晶体管MC0～MC4、选择晶体管ST1及ST2成为接通状态，因此在读出电路组件RCU中，源极线SL的电压VSS施加于晶体管TR1a的通道。在此情况下，晶体管TR2b的背栅的电压不上升，因此晶体管TR2b维持断开状态。其结果，位线BL与单元源极线CSL不电连接。即，电流几乎不从位线BL流到单元源极线CSL。
感测放大器21在读出动作时，通过检测从位线BL流到单元源极线CSL的读出电流，读出存储单元晶体管MC的数据。
1.4本实施方式的效果
如果是本实施方式的构成，那么能够提供能够提高可靠性的半导体存储装置。以下，对本效果详细地进行叙述。
例如，在读出动作中，使读出电流从位线BL经由存储柱MP流到源极线SL的情况下，读出电流依存于存储柱MP的通道电阻而变动。例如，伴随着存储柱MP的微细化或在存储柱MP内串联连接的存储单元晶体管MC数量的增加，存储柱MP的通道电阻有增大的倾向。因此，在存储柱MP中流动的读出电流降低。因此，感测放大器变得难以检测出读出电流，因此有误读出的可能性变高且读出时间也增大的倾向。
相对于此，如果是本实施方式的构成，那么半导体存储装置1包含与存储柱MP对应的读出电路组件RCU。读出电路组件RCU能够根据存储单元晶体管MC的数据，设定位线BL与设置在读出电路组件RCU内的单元源极线CSL的连接。因此，感测放大器21在读出动作时，通过检测从位线BL流到单元源极线CSL的读出电流，能够读出存储单元晶体管MC的数据。由于不受到存储柱MP的通道电阻的影响、即存储单元阵列18的构造的影响，因此能够抑制在位线BL中流动的读出电流的降低。因此，半导体存储装置能够抑制误读出，从而能够提高可靠性。另外，半导体存储装置能够抑制读出时间的增加，因此能够提高处理能力。
2.第2实施方式
接下来，对第2实施方式进行说明。在第2实施方式中，对读出电路组件RCU及存储单元阵列18的制造方法表示2个示例。以下，以与第1实施方式的不同点为中心进行说明。
2.1第1例
首先，使用图7～图22，对第1例进行说明。图7～图22的示例示出读出电路组件RCU的俯视图及沿着俯视图的A1-A2线切断所得的剖视图。以下，对应用将由牺牲层形成存储单元阵列18的与配线层33对应的构造之后将牺牲层置换为导电材料而形成配线层33的方法(以下称为“置换”)的情况进行说明。另外，在本例中，对在读出电路组件RCU中通过置换形成配线层41及43的情况进行说明。
如图7所示，在半导体基板30上形成绝缘层31及配线层32之后，交替地积层8层绝缘层50及与配线层33对应的7层牺牲层51。例如使用SiO2作为绝缘层50。例如使用SiN作为牺牲层51。此外，牺牲层51并不限定于SiN。牺牲层51例如只要是能够与绝缘层50充分获得湿式蚀刻的选择比的材料即可。
接下来，形成底面到达配线层32的存储柱MP。更具体来说，对绝缘层50及牺牲层51进行加工从而形成与存储柱MP对应的空穴。接下来，依次积层阻挡绝缘膜34、电荷累积层35、及隧道绝缘膜36，此后去除空穴底部的阻挡绝缘膜34、电荷累积层35、及隧道绝缘膜36。接下来，依次积层半导体层37及芯层38并埋入空穴内。接下来，去除最上层的绝缘层50上的阻挡绝缘膜34、电荷累积层35、隧道绝缘膜36、半导体层37、及芯层38。此时，在空穴的上部，对半导体层37及芯层38的一部分进行蚀刻。此后，以埋入空穴的上部的方式形成盖层39。
如图8所示，在形成绝缘层52(例如SiO2)之后，去除牺牲层51而形成空隙AG。更具体来说，例如在牺牲层51为SiN的情况下，形成底面到达线层32且在侧面露出7层牺牲层51的狭缝(未图示)。接下来，利用使用磷酸(H3PO4)的湿式蚀刻，对从狭缝的侧面露出的牺牲层51进行蚀刻，从而形成空隙AG。
如图9所示，依次将TiN及W成膜，埋入空隙AG。接下来，通过去除狭缝内及绝缘层52上的W及TiN形成配线层33。接下来，例如利用SiO2埋入狭缝。
此后，在盖层39上形成半导体层40。
如图10所示，在绝缘层52上形成绝缘层53。绝缘层53作为形成沟槽RT时的蚀刻阻止层发挥功能。接下来，在绝缘层53上依次积层绝缘层54、牺牲层55、绝缘层54、半导体层56、绝缘层54、牺牲层55、及绝缘层54。牺牲层55与配线层41及43对应。半导体层56与配线层42对应。
例如使用氧化铝作为绝缘层53。此外，绝缘层53只要是能够与绝缘层54、牺牲层55、及半导体层56获得蚀刻选择比的材料即可。例如使用SiO2作为绝缘层54。例如使用SiN作为牺牲层55。例如使用非晶硅作为半导体层56。
如图11所示，形成底面到达半导体层40的沟槽RT。更具体来说，对绝缘层53及54、牺牲层55、及半导体层56进行加工从而形成沟槽RT。接下来，在形成绝缘层44之后，去除沟槽RT底部的绝缘层44。接下来，依次积层半导体层45及绝缘层46并埋入沟槽RT内。接下来，去除最上层的绝缘层54上的绝缘层44、半导体层45、及绝缘层46。
如图12所示，以被覆形成在沟槽RT内的绝缘层44、半导体层45、及绝缘层46的上表面的方式，形成绝缘层54。接下来，以将沟槽RT、即绝缘层44、半导体层45、及绝缘层46分离的方式，形成底面到达绝缘层52的空穴AH，并利用绝缘层48埋入内部。
如图13所示，在形成单元源极线CSL的区域中，形成底面到达绝缘层53的空穴RH。
如图14所示，去除露出于空穴RH的侧面的半导体层56。接下来，将去除半导体层56而露出的沟槽RT侧面的绝缘层44去除，从而使半导体层45露出。
如图15所示，在空穴RH及去除了半导体层56的区域中形成导电层57。导电层57与半导体层45的露出的侧面相接。导电层57由导电材料构成。例如使用n型半导体作为导电层57。作为n型半导体，例如也可以利用CVD形成添加了磷(P)或砷(As)的经掺杂的多晶硅。
如图16所示，对空穴RH内的导电层57进行蚀刻。此时，以在去除了半导体层56的区域中，导电层57残留在与半导体层45相接的部分的方式，调整蚀刻量。
如图17所示，利用牺牲层58埋入空穴RH及去除了半导体层56的区域。例如使用SiN作为牺牲层58。此外，牺牲层58也可以并非完全地埋入空穴RH及去除了半导体层56的区域，也可以在内部出现空洞。
如图18所示，在形成选择栅极线SG0a、SG1a、及SG2a的区域中，形成底面到达绝缘层53的空穴RH。
如图19所示，去除露出于空穴RH侧面的半导体层56。
如图20所示，例如利用湿式蚀刻去除牺牲层55及58。
如图21所示，在空穴RH以及去除了半导体层56及牺牲层55的区域中形成导电层59。导电层59由导电材料构成。例如使用TiN与W的积层构造作为导电层59。
如图22所示，去除空穴RH内的导电层59，并利用绝缘层60埋入空穴RH内。例如使用SiO2作为绝缘层60。在去除空穴RH内的导电层59的情况下，以去除了半导体层56及牺牲层55的区域的导电层59不被蚀刻的方式，调整蚀刻量。由此，导电层59在Z方向上分开成3层，从而形成配线层41～43。
2.2第2例
接下来，使用图23～图31，对第2例进行说明。图23～图31的示例示出读出电路组件RCU的俯视图及沿着俯视图的A1-A2线切断所得的剖视图。在本例中，对不使用置换而形成读出电路组件RCU的情况进行说明。
如图23所示，与第1例的图7～图9同样地形成存储柱MP、配线层33、及半导体层40。
接下来，形成绝缘层53。在本例中，例如使用SiN作为绝缘层53。
接下来，在绝缘层53上依次积层绝缘层54、配线层41、绝缘层54、配线层42、绝缘层54、配线层43。
在本例中，关于配线层41及43与配线层42，使用蚀刻的选择比不同的导电材料。作为配线层41及43，例如可以使用金属材料，也可以使用p型半导体。更具体来说，例如也可以使用TiN与W的积层构造作为金属材料。作为p型半导体，例如也可以利用CVD形成添加了硼(B)的经掺杂的多晶硅。另外，例如使用n型半导体作为配线层42。作为n型半导体，例如也可以利用CVD形成添加了磷(P)或砷(As)的经掺杂的多晶硅。
如图24所示，与第1例的图11同样地，在形成沟槽RT之后，在沟槽RT内形成绝缘层44、半导体层45、及绝缘层46。
如图25所示，与第1例的图12同样地形成空穴AH，并利用绝缘层48埋入内部。
如图26所示，在形成单元源极线CSL的区域中，形成底面到达绝缘层53的空穴KH。
如图27所示，去除露出于空穴RH的侧面的配线层42。接下来，将去除配线层42而露出的沟槽RT侧面的绝缘层44去除，从而使半导体层45露出。
如图28所示，在空穴RH及去除了配线层42的区域中形成导电层57。导电层57与半导体层45的露出的侧面相接。例如使用n型半导体作为导电层57。
如图29所示，对空穴RH内的导电层57进行蚀刻。此时，以在去除了半导体层56的区域中，导电层57残留于与半导体层45相接的部分的方式，调整蚀刻量。
如图30所示，在空穴RH及去除了配线层42的区域中形成配线层42。
如图31所示，去除空穴RH内的配线层42，并利用绝缘层60埋入空穴RH内。例如使用SiO2作为绝缘层60。
2.3本实施方式的效果
可以将本实施方式的构成应用于第1实施方式。
3.第3实施方式
接下来，对第3实施方式进行说明。在第3实施方式中，对设置在读出电路组件RCU及存储单元阵列18的与上方的配线层的连接区域进行说明。以下，以与第1及第2实施方式的不同点为中心进行说明。
3.1读出电路组件及存储单元阵列的平面构成
首先，使用图32，对读出电路组件RCU及存储单元阵列18的平面构成进行说明。此外，在图32的示例中，省略在第2实施方式中说明的绝缘层50、52～54。
如图32所示，读出电路组件RCU及存储单元阵列18包含阵列部及阶梯连接部。
在阵列部，形成多个存储柱MP及读出电路组件RCU。而且，在读出电路组件RCU、即半导体层45及绝缘层46上形成着导电层47。在导电层47上，例如形成着在Y方向上延伸的位线BL。
在阶梯连接部，形成连接于读出电路组件RCU的选择栅极线SG0a、SG1a、SG2a、SG0b、及SG2b以及单元源极线CSL和存储单元阵列18的选择栅极线SGD及SGS以及字线WL0～WL4的多个接触插头CC。在接触插头CC上，形成着未图示的配线层。
在阶梯连接部中，读出电路组件RCU的与选择栅极线SG2a对应的配线层43、与选择栅极线SG1a对应的配线层42、及与选择栅极线SG0a对应的配线层41向从阵列部朝向阶梯连接部的X方向呈阶梯状地被引出。另外，以介隔将配线层41～43在Y方向上分离的狭缝SLT在Y方向上相邻的方式，与选择栅极线SG2b对应的配线层43、与单元源极线CSL对应的配线层42、及与选择栅极线SG0b对应的配线层41向从阵列部朝向阶梯连接部的X方向呈阶梯状地被引出。
另外，在存储单元阵列18中，与选择栅极线SGD、字线WL4～WL0、选择栅极线SGS对应的配线层33在比读出电路组件RCU的阶梯连接部更远离阵列部的位置，向从阵列部朝向阶梯连接部的X方向呈阶梯状地被引出。
配线层33及41～43分别在被引出的端部区域，与接触插头CC连接。
3.2读出电路组件及存储单元阵列的剖面构成
接下来，使用图33，对读出电路组件RCU及存储单元阵列18的剖面构成进行说明。图33是沿着图32的B1-B2线的剖视图。此外，在图33的示例中，省略在第2实施方式中说明的绝缘层50、52～54。
如图33所示，在配线层32的上方，在Z方向上分开地积层着7层配线层33及配线层41～43。7层配线层33及配线层41～43向从阵列部朝向阶梯连接部的X方向按照配线层43、配线层42、配线层41、7层配线层33的顺序呈阶梯状地被引出。在向X方向被引出的配线层33及41～43的各自的端部区域上设置着接触插头CC。
3.3本实施方式的效果
可以将本实施方式的构成应用于第1实施方式。
4.第4实施方式
接下来，对第4实施方式进行说明。在第4实施方式中，对具有锁存功能的读出电路组件RCU的构成进行说明。以下，以与第1实施方式的不同点为中心进行说明。
4.1读出电路组件及存储单元阵列的剖面构成
首先，使用图34，对读出电路组件RCU及存储单元阵列18的剖面构成的一例进行说明。此外，在图34的示例中，省略层间绝缘膜的一部分。
如图34所示，存储柱MP的构成与第1实施方式的图3相同。
本实施方式的读出电路组件RCU例如包含6个晶体管TR(TR0a、TR1a、TR2a、TR0b、TR2b、及TRC)。与图3的不同点是在晶体管TR1a与TR2a之间设置着晶体管TRC。
晶体管TRC的栅极连接于控制栅极线CG。控制栅极线CG连接于行解码器19。作为控制栅极线CG发挥功能的配线层49在Z方向上设置在作为选择栅极线SG1a发挥功能的配线层42与作为选择栅极线SG2a发挥功能的配线层43之间。配线层49由导电材料构成。例如使用半导体、或金属材料等作为配线层49。
读出电路组件RCU的构成与第1实施方式的图3相同。
4.2写入动作
接下来，使用图35，对写入动作进行说明。图35示出写入动作时的各配线的电压的一例。
如图35所示，在写入动作的情况下，对读出电路组件RCU的选择栅极线SG0a、SG1a、及SG2a以及控制栅极线CG施加电压VH。由此，晶体管TR0a、TR1a、TR2a、及TRC成为接通状态，从而位线BL与存储柱MP电连接。另外，对选择栅极线SG0b及SG2b施加电压VL。由此，晶体管TR0b及TR2b成为断开状态。因此，单元源极线CSL不与位线BL及存储柱MP电连接。例如，单元源极线CSL成为浮动状态。
对与“1”写入动作对应的位线BL，例如施加接地电压VSS。另外，对与“0”写入动作对应的位线BL施加电压VBL。
在存储柱MP中，对选择栅极线SGD施加电压VSGD。对选择栅极线SGS施加施加电压Voff。对源极线SL施加电压VSRC。
在此状态下，对选择字线WL2施加电压VPGM，对非选择字线WL0、WL1、WL3、及WL4施加电压VPASS。
在与“1”写入动作对应的存储柱MP中，选择晶体管ST1成为接通状态。因此，电荷被注入到电荷累积层35，从而存储单元晶体管MC的阈值电压上升。
在与“0”写入动作对应的存储柱MP中，选择晶体管ST1及ST2成为断开状态。因此，电荷几乎不被注入到电荷累积层35，因此存储单元晶体管MC的阈值电压得以维持。
4.3读出动作
接下来，使用图36及图37，对读出动作进行说明。图36及图37示出读出动作时的各配线的电压的一例。本实施方式中的读出动作包括将从存储单元晶体管MC读出的数据锁存到读出电路组件RCU的预锁存动作、及从读出电路组件RCU读出数据的锁存读出动作。以下，在分别限定与“1”读出动作对应的预锁存动作及锁存读出动作的情况下，分别记载为“‘1’预锁存动作”及“‘1’锁存读出动作”，将分别限定与“0”读出动作对应的预锁存动作及锁存读出动作的情况分别记载为“‘0’预锁存动作”及“‘0’锁存读出动作”。
首先，对“1”读出动作进行说明。
如图36所示，在“1”预锁存动作中，对位线BL及源极线SL施加电压VSS。在存储柱MP中，对选择栅极线SGD及SGS施加电压Von。由此，选择晶体管ST1及ST2成为接通状态。对选择字线WL2施加读出电压VCGRV，对非选择的字线WL0、WL1、WL3、及WL4施加电压VREAD。
在与“1”读出动作对应的存储柱MP中，存储单元晶体管MC2成为断开状态。因此，对读出电路组件RCU施加电压VBST。
在此状态下，对读出电路组件RCU的选择栅极线SG0b、SG2a、及SG2b施加电压VL。由此，晶体管TR0b、TR2a、及TR2b成为断开状态。对单元源极线CSL例如施加着电压VSS。通过晶体管TR0b、TR2a、及TR2b成为断开状态，位线BL、存储柱MP及单元源极线CSL不相互电连接。
对选择栅极线SG0a施加电压VG1。电压VG1是高于电压VBST的电压。由此，晶体管TR0a成为接通状态。对选择栅极线SG1a施加电压Vcut。电压Vcut是低于电压VG1且使被施加电压VSS的晶体管TR1a成为接通状态使被施加电压VBST的晶体管TR1a成为断开状态的电压。因此，在与“1”读出动作对应的读出电路组件RCU中，晶体管TR1a成为断开状态。对控制栅极线CG施加电压Vlatch。例如，电压Vlatch是高于电压Vcut且低于电压VG1的电压。电压Vlatch是用来将数据(电荷)锁存到晶体管TRC的通道区域(数据锁存区域)的电压。
在与“1”预锁存动作对应的读出电路组件RCU中，由于晶体管TR1a成为断开状态，因此电荷不被锁存到数据锁存区域。
接下来，在“1”锁存读出动作中，对位线BL施加电压VBLRD，对源极线施加电压VSS。对字线WL及选择栅极线SGD及SGS，施加与预锁存动作相同的电压。
对读出电路组件RCU的选择栅极线SG0a、SG1a、TR2a、及SG0b施加电压VL。由此，晶体管TR0a、TR1a、TR2a、及TR0b成为断开状态。对选择栅极线SG2b施加电压VG1。由此，晶体管TR2b成为接通状态。对单元源极线CSL施加电压VSS。
在晶体管TR1a及TR2a为断开状态的情况下，晶体管TRC可以视为设置在晶体管TR1a与晶体管TR2a之间的半导体层45作为电荷累积层发挥功能且在设置在晶体管TR2b与单元源极线CSL之间的半导体层45形成通道的晶体管。因此，根据控制栅极线CG的电压，在设置在晶体管TR2b与单元源极线CSL之间的半导体层45形成通道。在此状态下，对控制栅极线CG施加电压Vsense。电压Vsense是高于电压VSS且低于电压Vcut的电压。例如，在“1”锁存读出动作中，电荷未被捕获到设置在晶体管TR1a与晶体管TR2a之间的半导体层45(晶体管TRC的阈值电压未上升)，因此晶体管TRC成为接通状态。即，在设置在晶体管TR2b与单元源极线CSL之间的半导体层45形成通道。由此，位线BL与单元源极线CSL电连接，从而电流从位线BL流到单元源极线CSL。
接下来，对“0”读出动作进行说明。
如图37所示，在“0”预锁存动作中，对各配线施加的电压与图36相同。
与“0”读出动作对应的存储柱MP的存储单元晶体管MC2成为接通状态。因此，将电压VSS从源极线SL施加到读出电路组件RCU。
由此，读出电路组件RCU的晶体管TR1a成为接通状态。因此，将电荷锁存到晶体管TRC的数据锁存区域。
接下来，在“0”锁存读出动作中，对各配线施加的电压与图37相同。
在读出电路组件RCU中，电荷被捕获到设置在晶体管TR1a与晶体管TR2a之间的半导体层45(晶体管TRC的阈值电压上升)，因此晶体管TRC成为断开状态。即，在设置在晶体管TR2b与单元源极线CSL之间的半导体层45未形成通道。因此，位线BL与单元源极线CSL不电连接。因此，电流几乎不从位线BL流到单元源极线CSL。
感测放大器21在锁存读出动作中，通过检测从位线BL流到单元源极线CSL的电流(或电压的变化)，读出数据。
4.4本实施方式的效果
如果是本实施方式的构成，那么能够获得与第1实施方式同样的效果。
进而，如果是本实施方式的构成，那么在读出电路组件RCU中，锁存数据(电荷)之后执行读出动作，因而即便电压VBST为相对较低的电压，也能够执行读出动作。因此，能够提高可靠性。
进而，如果是本实施方式的构成，那么能够将电荷保持在读出电路组件RCU内。因此，例如即便在诸如因通道的泄漏等导致电压VBST随着时间一起降低的情况下，也能够抑制误读出。
5.第5实施方式
接下来，对第5实施方式进行说明。在第5实施方式中，对与第1至第4实施方式不同的存储柱MP的构成进行说明。以下，以与第1至第4实施方式的不同点为中心进行说明。
5.1构成
5.1.1存储单元阵列的电路构成
首先，使用图38，对本实施方式的存储单元阵列18的电路构成的一例进行说明。图38的示例示出块BLK0，其他块BLK的构成也一样。
图38所示，块BLK0包含多个串组件SU。而且，各串组件SU包含多个存储器组MG。存储器组MG分别包含2个存储器串MSa及MSb。以下，在不分别限定存储器串MSa及MSb的情况下，记载为存储器串MS。
存储器串MSa例如包含5个存储单元晶体管MCa0～MCa4、以及选择晶体管ST1a及ST2a。同样地，存储器串MSb例如包含5个存储单元晶体管MC0b～MC4b、以及选择晶体管ST1b及STR2b。以下，在不分别限定存储单元晶体管MC0a～MC4a及MC0b～MC4b的情况下，记载为存储单元晶体管MC。另外，例如在不分别限定存储单元晶体管MC0a及MC0b的情况下，记载为存储单元晶体管MC0。其他存储单元晶体管MC也一样。进而，在不分别限定选择晶体管ST1a及ST1b的情况下，记载为选择晶体管ST1，在不分别限定选择晶体管ST2a及STR2b的情况下，记载为选择晶体管ST2。
此外，存储单元晶体管MC可以是对电荷累积层使用绝缘膜的MONOS型，也可以是对电荷累积层使用导电层的FG型。以下，在本实施方式中，以FG型为例进行说明。另外，存储单元晶体管MC的个数并不限于5个，也可以是8个或16个、32个、64个、96个、128个等，此数量不受限定。另外，选择晶体管ST1及ST2只要在存储器串MS内分别为1个以上即可。
在存储器串MS内，选择晶体管ST2、存储单元晶体管MC0～MC4、选择晶体管ST1各自的电流路径依次串联连接。更具体来说，在存储器串MSa中，选择晶体管ST2a、存储单元晶体管MC0a～MC4a、及选择晶体管ST1a各自的电流路径依次串联连接。同样地，在存储器串MSb中，选择晶体管STR2b、存储单元晶体管MC0b～MC4b、及选择晶体管ST1b各自的电流路径依次串联连接。而且，存储器组MG所包含的选择晶体管ST1a的漏极与选择晶体管ST1b的漏极共通地连接于读出电路组件RCU。多个位线BL由感测放大器21独立地控制。另外，块BLK内的各存储器组MG所包含的选择晶体管ST2a的源极与选择晶体管ST2b的源极共通地连接于源极线SL。
位于同一块BLK内的多个存储单元晶体管MC0a～MC4a及MC0b～MC4b的控制栅极分别共通地连接于设置在每一块BLK的字线WL0a～WL4a及WL0b～WL4b。以下，在不分别限定字线WL0a～WL4a及WL0b～WL4b的情况下，记载为字线WL。另外，例如在不分别限定字线WL0a及WL0b的情况下，记载为字线WL0。其他字线WL1～WL4也一样。字线WL0～WL4连接于行解码器19。
位于同一串组件SU内的多个选择晶体管ST1a的栅极共通地连接于选择栅极线SGDa，多个选择晶体管ST1b的栅极共通地连接于选择栅极线SGDb。更具体来说，串组件SU0内的多个选择晶体管ST1a的栅极共通地连接于选择栅极线SGD0a，多个选择晶体管ST1b的栅极共通地连接于选择栅极线SGD0b。同样地，串组件SU1内的多个选择晶体管ST1a的栅极共通地连接于选择栅极线SGD1a，多个选择晶体管ST1b的栅极共通地连接于选择栅极线SGDb1。选择栅极线SGD连接于行解码器19。
位于同一块BLK内的多个选择晶体管ST2a的栅极共通地连接于选择栅极线SGSa，多个选择晶体管STR2b的栅极共通地连接于选择栅极线SGSb。此外，选择栅极线SGSa及SGSb也可以针对每个串组件SU设置。
位于块BLK内的多个存储器组MG分别连接于不同的读出电路组件RCU。与1个串组件SU内对应的多个读出电路组件RCU例如共通地连接于单元源极线CSL。另外，与1个串组件SU对应的多个读出电路组件RCU分别连接于不同的位线BL(BL0～BL(N-1))。即，位于串组件SU内的多个存储器组MG分别经由不同的读出电路组件RCU，连接于不同的位线BL。位线BL连接于感测放大器21。另外，位于块BLK内的各串组件SU的1个存储器组MG经由各自所对应的读出电路组件RCU，共通地连接于1个位线BL。
位于多个块BLK内的选择晶体管ST2a及STR2b的源极共通地连接于源极线SL。
5.1.2读出电路组件及存储单元阵列的剖面构成
接下来，使用图39，对读出电路组件RCU及存储单元阵列18的剖面构成的一例进行说明。此外，在图39的示例中，省略层间绝缘膜的一部分。
如图39所示，读出电路组件RCU的构成与第1实施方式的图3相同。
接下来，对存储单元阵列18的剖面构成进行说明。在本实施方式中，以将多个配线层33在Y方向上分离的方式，形成着在X方向上延伸的存储器沟槽MT。在图39的示例中，相对于存储器沟槽MT配置在纸面右侧的7层配线层33作为选择栅极线SGSa、字线WL0a～WL4a、及选择栅极线SGDa发挥功能。另外，相对于存储器沟槽MT配置在纸面左侧的7层配线层33作为选择栅极线SGSb、字线WL0b～WL4b、及选择栅极线SGDb发挥功能。
在存储器沟槽MT与作为选择栅极线SGSa、字线WL0a～WL4a、及选择栅极线SGDa发挥功能的配线层33之间，形成着多个阻挡绝缘膜64a及多个电荷累积层65a。更具体来说，阻挡绝缘膜64a的XY平面中的一侧面与配线层33的任一侧面相接，XY平面中的另一侧面与电荷累积层65a的XY平面中的一侧面相接。而且，电荷累积层65a的XY平面中的另一侧面与形成在存储器沟槽MT的侧面的绝缘层66相接。同样地，在存储器沟槽MT与作为选择栅极线SGSb、字线WL0b～WL4b、及选择栅极线SGDb发挥功能的配线层33之间，形成着多个阻挡绝缘膜64b及多个电荷累积层65b。
在存储器沟槽MT的朝向Y方向的侧面形成着绝缘层66。另外，在存储柱MP内，形成着在Z方向上延伸侧面与绝缘层66相接且底面与配线层32相接的2个半导体层67a及67b。进而，在2个半导体层67a与67b之间形成着绝缘层66。半导体层67a是供选择晶体管ST2a、存储单元晶体管MC0a～MC4a、及选择晶体管ST1a的通道形成的区域。因此，半导体层67a作为将选择晶体管ST2a、存储单元晶体管MC0a～MC4a、及选择晶体管ST1a的电流路径连接的信号线发挥功能。同样地，半导体层67b是供选择晶体管STR2b、存储单元晶体管MC0b～MC4b、及选择晶体管ST1b的通道形成的区域。因此，半导体层67b作为将选择晶体管STR2b、存储单元晶体管MC0b～MC4b、及选择晶体管ST1b的电流路径连接的信号线发挥功能。
设置在半导体层67a与电荷累积层65a之间的绝缘层66作为选择晶体管ST1a及STR2b以及存储单元晶体管MC0b～MC4b的隧道绝缘膜发挥功能。同样地，设置在半导体层67b与电荷累积层65b之间的绝缘层66作为选择晶体管ST1b及STR2b以及存储单元晶体管MC0b～MC4b的隧道绝缘膜发挥功能。
使用绝缘材料作为阻挡绝缘膜64a及64b。绝缘材料例如可以是使用Hf及SiO2的Hf(Si)Ox/SiO2/Hf(Si)Ox的积层构造，也可以是SiO2。Hf(Si)Ox可以在HfOx含有Si，也可以不含有Si。例如使用多晶硅作为电荷累积层65a及65b。此外，电荷累积层65a及65b亦可含有TaN、TiN、W、Ru等金属。例如使用SiO2或SiON作为绝缘层66。例如使用多晶硅作为半导体层67a及67b以及盖层69。
在图39的示例中，由作为选择晶体管ST2a、存储单元晶体管MC0a～MC4a、及选择晶体管ST1a发挥功能的7层配线层33及半导体层67a构成存储器串MSa。更具体来说，由包含作为选择栅极线SGSa发挥功能的配线层33、及半导体层67a的区域构成选择晶体管ST2a。由包含分别作为字线WL0a～WL4a发挥功能的配线层33、及半导体层67a的区域分别构成存储单元晶体管MC0a～MC4a。由包含作为选择栅极线SGDa发挥功能的配线层33、及半导体层67a的区域构成选择晶体管ST1a。同样地，由作为选择晶体管STR2b、存储单元晶体管MC0b～MC4b、及选择晶体管ST1b发挥功能的7层配线层33及半导体层67b构成存储器串MSb。更具体来说，由包含作为选择栅极线SGSb发挥功能的配线层33、及半导体层67b的区域构成选择晶体管STR2b。由包含分别作为字线WL0b～WL4b发挥功能的配线层33、及半导体层67b的区域分别构成存储单元晶体管MC0b～MC4b。由包含作为选择栅极线SGDb发挥功能的配线层33、及半导体层67b的区域构成选择晶体管ST1b。
5.1.3读出电路组件及存储单元阵列的平面构成
接下来，使用图40，对读出电路组件RCU及存储单元阵列18的平面构成进行说明。图40示出XY平面内的SG0平面及WL4平面。
如图40所示，关于SG0平面中的构成，与第1实施方式的图4相同。
接下来，对WL4平面进行说明。在X方向上延伸的字线WL4a(配线层33)及字线WL4b(配线层33)在Y方向上分开地交替配置。在字线WL4a与字线WL4b之间，形成着在X方向上延伸的存储器沟槽MT。在存储器沟槽MT内，多个半导体层67a及67b分别朝向X方向配置。另外，半导体层67a及67b在Y方向上分开地配置。以与和半导体层67a对向的存储器沟槽的侧面相接的方式形成着电荷累积层65a。而且，以与电荷累积层65a相接的方式形成着阻挡绝缘膜64a。同样地，以与和半导体层67b对向的存储器沟槽的侧面相接的方式形成着电荷累积层65b。而且，以与电荷累积层65b相接的方式形成着阻挡绝缘膜64b。
包含在Y方向上相邻的半导体层67a及67b、电荷累积层65a及65b、以及阻挡绝缘膜64a及64b的区域作为1个存储柱MP发挥功能。1个存储柱MP相当于1个存储器组MG。另外，由包含作为字线WL4a发挥功能的配线层33、阻挡绝缘膜64a、电荷累积层65a、及半导体层67a的区域构成存储单元晶体管MC4a。同样地，由包含作为字线WL4b发挥功能的配线层33、阻挡绝缘膜64b、电荷累积层65b、及半导体层67b的区域构成存储单元晶体管MC4b。
5.2写入动作
接下来，使用图41，对写入动作进行说明。图41示出写入动作时的各配线的电压的一例。
如图41所示，对位线BL、源极线SL、及读出电路组件RCU的各配线施加的电压与第1实施方式的图5相同。
在存储柱MP中，对选择栅极线SGDa及SGDb施加电压VSGD。对选择栅极线SGSa及SGSb施加电压Voff。
在此状态下，例如在字线WL2b被选择的情况下，对选择字线WL2b施加编程电压VPGM，对非选择字线WL0b、WL1b、WL3b、WL4b、及WL0a～WL4a施加电压VPASS。
其结果，在与“1”写入动作对应的存储柱MP中，电荷被注入到与存储单元晶体管MC2b对应的电荷累积层35，从而存储单元晶体管MC2b的阈值电压上升。
另外，在与“0”写入动作对应的存储柱MP中，选择晶体管ST1a、ST1b、ST2a、及STR2b成为截止状态。因此，存储器串MSa及MSb的通道成为浮动状态。其结果，电荷几乎不被注入到与存储单元晶体管MC2b对应的电荷累积层35。因此，存储单元晶体管MC2b的阈值电压得以维持。
5.3读出动作
接下来，对读出动作说明2个示例。
5.3.1第1例
首先，使用图42，对读出动作的第1例进行说明。图42示出读出动作时的各配线的电压的一例。以下，对存储器串MSb的存储单元晶体管MC2b被选择的情况进行说明。
如图6所示，对位线BL、源极线SL、及读出电路组件RCU的各配线施加的电压与第1实施方式的图6相同。
在存储柱MP内的选择存储器串MSb中，对选择栅极线SGDb及SGSb施加电压Von。由此，选择晶体管ST1b及STR2b成为接通状态。对选择字线WL2b施加读出电压VCGRV，非选择字线WL0b、WL1b、WL3b、及WL4b被施加电压VREAD。
另外，对非选择存储器串MSa的选择栅极线SGDa及SGSa施加电压Voff。由此，选择晶体管ST1a及ST2a成为断开状态。其结果，非选择存储器串MSa的通道成为浮动状态。对非选择字线WL0a～WL4a例如施加负电压VBB。负电压VBB是无论存储单元晶体管MC的阈值电压如何均使存储单元晶体管MC成为截止状态的电压。
在与“1”读出动作对应的存储柱MP中，存储单元晶体管MC2b成为断开状态。因此，存储单元晶体管MC3b及MC4b以及选择晶体管ST1b的通道电位上升。在读出电路组件RCU中，因通道电位的上升产生的电压VBST施加于晶体管TR1a的通道。因此，通过晶体管TR1a的通道与晶体管TR2b的通道的电容耦合，晶体管TR2b的背栅的电压上升，从而晶体管TR2b成为接通状态。其结果，位线BL与单元源极线CSL电连接，从而电流从位线BL流到单元源极线CSL。
在与“0”读出动作对应的存储柱MP中，存储单元晶体管MC2b成为接通状态。因此，在读出电路组件RCU中，源极线SL的电压VSS经由存储器串MSb施加于晶体管TR1a的通道。在此情况下，晶体管TR2b的背栅的电压不上升，因此晶体管TR2b维持断开状态。其结果，位线BL与单元源极线CSL不电连接。即，电流不从位线BL流到单元源极线CSL。
5.3.2第2例
接下来，使用图43，对读出动作的第2例进行说明。图43示出读出动作时的各配线的电压的一例。以下，以与第1例的不同点为中心进行说明。
如图43所示，与第1例的不同点是对非选择存储器串MSa的选择栅极线SGDa施加电压Von，对非选择字线WL0a～WL4a施加着电压VREAD。
在与“1”读出动作对应的存储器串MSb中，存储单元晶体管MC2b成为断开状态。因此，存储单元晶体管MC3b及MC4b以及选择晶体管ST1b的通道电位上升。另外，在非选择存储器串MSa中，选择晶体管ST2a成为断开状态。因此，存储单元晶体管MC0a～MC4a及选择晶体管ST1a的通道电位上升。在读出电路组件RCU中，因上述通道电位的上升产生的电压VBST施加于晶体管TR1a的通道。因此，通过晶体管TR1a的通道与晶体管TR2b的通道的电容耦合，晶体管TR2b的背栅的电压上升，从而晶体管TR2b成为接通状态。其结果，位线BL与单元源极线CSL电连接，从而电流从位线BL流到单元源极线CSL。
在与“0”读出动作对应的存储柱MP中，存储单元晶体管MC2b成为接通状态。因此，在读出电路组件RCU中，源极线SL的电压VSS经由存储器串MSb施加于晶体管TR1a的通道。在此情况下，晶体管TR2b的背栅的电压不上升，因此晶体管TR2b维持断开状态。其结果，位线BL与单元源极线CSL不电连接。即，电流不从位线BL流到单元源极线CSL。
5.4本实施方式的效果
如果是本实施方式的构成，那么能够获得与第1实施方式同样的效果。
进而，如果是本实施方式的第2例的构成，那么在“0”读出动作中，能够使非选择存储器串MS的通道电位上升。因此，例如即便在选择存储器串MS的选择存储单元晶体管MC与选择晶体管ST1相对较近而难以充分获得电压VBST的情况下，或者在断开电流从选择存储单元晶体管MC流向源极线SL侧从而电压VBST容易随着时间一起降低的情况下等，通过非选择存储器串MS的通道电位的上升，也能够获得读出电路组件RCU中的读出动作所需的电压VBST。
此外，也可以将在第4实施方式中说明的读出电路组件RCU应用于本实施方式的读出电路组件RCU。
进而，在本实施方式中，对存储单元晶体管MC为FG型的情况进行了说明，但也可以为MONOS型。
6.第6实施方式
接下来，对第6实施方式进行说明。在第6实施方式中，对使用氧化物半导体存储器的情况进行说明。以下，以与第1至第5实施方式的不同点为中心进行说明。
6.1构成
6.1.1读出电路组件及存储单元阵列的剖面构成
首先，使用图44，对读出电路组件RCU及存储单元阵列18的剖面构成的一例进行说明。此外，在图44的示例中，省略层间绝缘膜的一部分。
如图44所示，读出电路组件RCU的构成与第4实施方式的图34相同。读出电路组件RCU与存储柱MP对应地设置。在本实施方式中，1个存储柱MP与1个存储器串MS对应。
接下来，对存储单元阵列18的剖面构成进行说明。存储器串MS例如包含4个存储单元晶体管MC(MC0～MC3)、3个截止晶体管XG(XG0～XG2)、及选择晶体管ST1。此外，存储器串MS内的存储单元晶体管MC及截止晶体管XG的个数为任意数量。例如，截止晶体管XG的个数比存储单元晶体管MC少1个。
多个存储单元晶体管MC与多个截止晶体管XG在Z方向上交替地积层，在其上方设置着选择晶体管ST1。更具体来说，存储单元晶体管MC0、截止晶体管XG0、存储单元晶体管MC1、截止晶体管XG1、存储单元晶体管MC2、截止晶体管XG2、存储单元晶体管MC3、及选择晶体管ST1依次积层在绝缘层31的上方，其电流路径串联连接。而且，选择晶体管ST1经由半导体层40连接于对应的读出电路组件RCU。
截止晶体管XG0作为用来控制存储单元晶体管MC0与存储单元晶体管MC1之间的电荷的传送的开关元件发挥功能。同样地，截止晶体管XG1作为用来控制存储单元晶体管MC1与存储单元晶体管MC2之间的电荷的传送的开关元件发挥功能。截止晶体管XG2作为用来控制存储单元晶体管MC2与存储单元晶体管MC3之间的电荷的传送的开关元件发挥功能。
存储单元晶体管MC0～MC3的栅极分别连接于字线WL0～WL3。截止晶体管XG0～XG2的栅极分别连接于截止栅极线XL0～XL2。另外，选择晶体管ST1的栅极连接于选择栅极线SGD。字线WL0～WL3、截止栅极线XL0～XL2、及选择栅极线SGD连接于行解码器19。
以下，对剖面构成的详细情况进行说明。在半导体基板30上形成着绝缘层31。对绝缘层31例如使用SiO2。
在绝缘层31的上方，分别作为字线WL0、截止栅极线XL0、字线WL1、截止栅极线XL1、字线WL2、截止栅极线XL2、字线WL3、及选择栅极线SGD发挥功能的8层配线层70从下层起在Z方向上分开地积层。配线层70在X方向上延伸。
配线层70由导电材料构成。例如使用n型半导体、p型半导体、或金属材料作为配线层70。
形成着贯通8层配线层70且底面到达绝缘层31的存储柱MP。本实施方式的存储柱MP包含绝缘层71、氧化物半导体层72、芯层73、及盖层74。
更具体来说，以贯通配线层70且底面到达绝缘层31的方式，形成着与存储柱MP对应的空穴。在空穴的侧面依次积层着绝缘层71及氧化物半导体层72。绝缘层71作为存储单元晶体管MC0～MC3、截止晶体管XG0～XG2、及选择晶体管ST1的栅极绝缘膜发挥功能。氧化物半导体层72作为存储单元晶体管MC0～MC3的电荷储存层发挥功能。另外，氧化物半导体层72是供存储单元晶体管MC0～MC4、截止晶体管XG0～XG2、及选择晶体管ST1的通道形成的区域，作为用来将电荷传送到电荷储存层的电流路径(信号线)发挥功能。
以侧面与氧化物半导体层72相接且底面与绝缘层31相接的方式，形成着芯层73。在氧化物半导体层72及芯层73上，形成着侧面与绝缘层71相接的盖层74。此外，盖层74也可以省略。
绝缘层71的材料例如选自SiO2、SiON、高介电常数材料(例如氧化铝、氧化铪、或氧化锆)等。绝缘层71也可以是这些材料的混合物膜、或积层膜。
氧化物半导体层72的材料为铟(In)、镓(Ga)、锌(Zn)、锡(Sn)等的氧化物、或这些氧化物的混合物(化合物)。例如，氧化物半导体层72的材料为InGaZnO、及InGaSnO等。此外，也可以将用于氧化物半导体层72的材料用于盖层74。
对芯层73例如使用SiO2。
由存储柱MP、及分别作为字线WL0～WL3发挥功能的4层配线层70分别构成存储单元晶体管MC0～MC3。同样地，由存储柱MP、及作为截止栅极线XL0～XL2发挥功能的配线层70分别构成截止晶体管XG0～XG2。另外，由存储柱MP、及作为选择栅极线SGD发挥功能的配线层70构成选择晶体管ST1。
此外，在本实施方式中，省略源极线SL。另外，在存储柱MP内，省略作为将位线BL与源极线SL连接的电流路径发挥功能的半导体层。
6.1.2读出电路组件及存储单元阵列的平面构成
接下来，使用图45，对读出电路组件RCU及存储单元阵列18的平面构成进行说明。图45示出XY平面内的SG0平面及字线WL3的上表面(以下记载为“WL3平面”)。
如图45所示，关于SG0平面中的构成，与第1实施方式的图4相同。
接下来，对WL3平面进行说明。贯通字线WL3(配线层70)的多个存储柱MP朝向X方向呈锯齿状地配置为2列。在存储柱MP的侧面，依次积层着绝缘层71及氧化物半导体层72，且在氧化物半导体层72的内部形成着芯层73。在图45的示例中，由包含字线WL3及存储柱MP的区域构成存储单元晶体管MC3。
6.2本实施方式的效果
如果是本实施方式的构成，那么能够获得与第1实施方式同样的效果。
进而，如果是本实施方式的构成，那么半导体存储装置包含连接于具有锁存功能的读出电路组件RCU且包含氧化物半导体层72的存储柱MP。能够将氧化物半导体层72用作存储单元晶体管MC的电荷储存层及用来使储存在电荷储存层的电荷传送到读出电路组件RCU的电流路径。
7.变化例等
上述实施方式的半导体存储装置包含：第1配线层(33(WL))，在第1方向(X方向)上延伸；第1信号线(37)，在与第1方向交叉且垂直于基板(30)的第2方向(Z方向)上延伸；第1存储单元(MC)，设置在第1配线层与第1信号线之间，存储第1信息；第2配线层(SG0a)，设置在第1配线层的上方，并在第1方向上延伸；第3配线层(SG1a)，设置在第2配线层的上方，并在第1方向上延伸；第4配线层(SG2a)，设置在第3配线层的上方，并在第1方向上延伸；第5配线层(SG0b)，在与第1及第2方向交叉的第3方向(Y方向)上与第2配线层分开配置，并在第1方向上延伸；第6配线层(CSL)，在第3方向(Y方向)上与第3配线层分开配置，并在第1方向上延伸；第7配线层(SG2b)，在第3方向(Y方向)上与第4配线层分开配置，并在第1方向上延伸；第2信号线(45)，设置在第1信号线的上方，连接于第1信号线，配置在第2配线层与第5配线层之间、第3配线层与第6配线层之间、及第4配线层与第7配线层之间，并在第2方向(Z方向)上延伸；第3信号线(45)，设置在第1信号线的上方，连接于第1及第2信号线以及第6配线层，配置在第2信号线与第5至第7配线层之间，并在第2方向(Z方向)上延伸；第1晶体管(TR0a)，包含第2配线层及第2信号线；第2晶体管(TR1a)，包含第3配线层及第2信号线；第3晶体管(TR2a)，包含第4配线层及第2信号线；第4晶体管(TR0b)，包含第5配线层及第3信号线；以及第5晶体管(TR2b)，包含第7配线层及第3信号线。
通过应用上述实施方式，能够提供能够提高可靠性的半导体存储装置。
此外，实施方式并不限定于上述所说明的方式，可以进行各种变化。
另外，上述实施方式中的所谓“连接”也包括彼此之间例如介隔晶体管或电阻等其他任一构件间接地连接的状态。
对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并非意图限定发明的范围。这些新颖的实施方式可以通过其他各种方式实施，可以在不脱离发明主旨的范围内，进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其等同的范围内。
[符号说明]
1 半导体存储装置
2 控制器
10 输入输出电路
11 逻辑控制电路
12 状态寄存器
13 地址寄存器
14 指令寄存器
15 定序器
16 就绪/忙碌电路
17 电压产生电路
18 存储单元阵列
19 行解码器
20 读出电路
21 感测放大器
22 数据寄存器
23 列解码器
30 半导体基板
31、44、46、48、50、52～54、60、66、71 绝缘层
32、33、41～43、49、70 配线层
34、64a、64b 阻挡绝缘膜
35、65a、65b 电荷累积层
36 隧道绝缘膜
37、40、45、56、67a、67b 半导体层
38、73 芯层
39、69、74 盖层
47、57、59 导电层
51、55、58 牺牲层
72 氧化物半导体层

Claims (20)

1.一种半导体存储装置，具备：第1配线层，在第1方向上延伸；
第1信号线，在与所述第1方向交叉且垂直于基板的第2方向上延伸；
第1存储单元，设置在所述第1配线层与所述第1信号线之间，存储第1信息；
第2配线层，设置在所述第1配线层的上方，并在所述第1方向上延伸；
第3配线层，设置在所述第2配线层的上方，并在所述第1方向上延伸；
第4配线层，设置在所述第3配线层的上方，并在所述第1方向上延伸；
第5配线层，在与所述第1及第2方向交叉的第3方向上与所述第2配线层分开配置，并在所述第1方向上延伸；
第6配线层，在所述第3方向上与所述第3配线层分开配置，并在所述第1方向上延伸；
第7配线层，在所述第3方向上与所述第4配线层分开配置，并在所述第1方向上延伸；
第2信号线，设置在所述第1信号线的上方，连接于所述第1信号线，配置在所述第2配线层与所述第5配线层之间、所述第3配线层与所述第6配线层之间、及所述第4配线层与所述第7配线层之间，并在所述第2方向上延伸；
第3信号线，设置在所述第1信号线的上方，连接于所述第1及第2信号线以及所述第6配线层，配置在所述第2信号线与所述第5至第7配线层之间，并在所述第2方向上延伸；
第1晶体管，包含所述第2配线层及所述第2信号线；
第2晶体管，包含所述第3配线层及所述第2信号线；
第3晶体管，包含所述第4配线层及所述第2信号线；
第4晶体管，包含所述第5配线层及所述第3信号线；以及
第5晶体管，包含所述第7配线层及所述第3信号线。
2.根据权利要求1所述的半导体存储装置，还具备第8配线层，该第8配线层在所述第2方向上设置在所述第3配线层与所述第4配线层之间，并在所述第1方向上延伸。
3.根据权利要求1所述的半导体存储装置，还具备：第9配线层，与所述第1配线层介隔所述第1信号线在所述第3方向上分开地配置，并在所述第1方向上延伸；
第4信号线，设置在所述第1信号线与所述第9配线层之间，连接于所述第2及第3信号线，并在所述第2方向上延伸；
第1绝缘层，与所述第1及第4信号线相接；以及
第2存储单元，设置在所述第9配线层与所述第4信号线之间，存储第2信息。
4.根据权利要求1所述的半导体存储装置，还具备：第1导电层，设置在所述第2及第3信号线上；
位线，连接于所述第1导电层；及
感测放大器，连接于所述位线。
5.根据权利要求1所述的半导体存储装置，其中所述第2及第3信号线为氧化物半导体。
6.根据权利要求1所述的半导体存储装置，其中在写入动作中，对所述第1配线层施加第1电压，对所述第2至第4配线层施加低于所述第1电压的第2电压，且对所述第5及第7配线层施加低于所述第2电压的第3电压。
7.根据权利要求1所述的半导体存储装置，其中在读出动作中，对所述第1配线层施加第4电压，对所述第2及第3配线层施加高于所述第4电压的第5电压，且对所述第4、第5、及第7配线层施加低于所述第4及第5电压的第6电压。
8.根据权利要求3所述的半导体存储装置，其中在写入动作中，对所述第1配线层施加第7电压，对所述第2至第4及第9配线层施加低于所述第7电压的第8电压，且对所述第5及第7配线层施加低于所述第8电压的第9电压。
9.根据权利要求1所述的半导体存储装置，还具备：电荷累积层，设置在所述第1配线层与所述第1信号线之间；
第2绝缘层，设置在所述第1配线层与所述电荷累积层之间；及
第3绝缘层，设置在所述电荷累积层与所述第1信号线之间。
10.根据权利要求2所述的半导体存储装置，还具备：第10配线层，在所述第2方向上设置在所述第1配线层与所述第2配线层之间，并在所述第1方向上延伸；
第11配线层，在所述第2方向上设置在所述第10配线层与所述第2配线层之间，并在所述第1方向上延伸；
第12配线层，在所述第2方向上设置在所述第11配线层与所述第2配线层之间，并在所述第1方向上延伸；
晶体管，包含所述第10配线层及所述第1信号线；
第3存储单元，设置在所述第11配线层与所述第1信号线之间，存储第3信息；以及
选择晶体管，包含所述第12配线层及所述第1信号线；
所述第1信号线为氧化物半导体。
11.根据权利要求10所述的半导体存储装置，其中在写入动作中，在使所述第1信息存储在所述第1存储单元之后，使所述第3信息存储在所述第3存储单元。
12.根据权利要求10所述的半导体存储装置，其中在读出动作中，从所述第3存储单元读出所述第3信息之后，将所述第1存储单元的所述第1信息传送到所述第3存储单元，并从所述第3存储单元读出所述第1信息。
13.一种半导体存储装置，具备：第1配线层，在第1方向上延伸；
第1信号线，一端与第1导电层连接，并在与所述第1方向交叉且垂直于基板的第2方向上延伸；
第1存储单元，设置在所述第1配线层与所述第1信号线之间，存储第1信息；
第2信号线，设置在所述第1信号线的上方，一端与第2导电层连接，另一端与所述第1信号线连接，并在所述第2方向上延伸；
第3信号线，设置在所述第1信号线的上方，一端与所述第2导电层连接，另一端与所述第1信号线及所述第2信号线连接，并在所述第2方向上延伸；
第1绝缘层，设置在所述第2信号线与所述第3信号线之间；
第2配线层，设置在所述第1配线层的上方，并在所述第1方向上延伸；
第3配线层，设置在所述第2配线层的上方，并在所述第1方向上延伸；
第4配线层，设置在所述第3配线层的上方，并在所述第1方向上延伸；
第5配线层，在与所述第1方向及所述第2方向交叉的第3方向上与所述第2配线层分开地配置，并在所述第1方向上延伸；
第6配线层，在所述第3方向上与所述第3配线层分开地配置，与所述第3信号线连接，并在所述第1方向上延伸；
第7配线层，在所述第3方向上与所述第4配线层分开地配置，并在所述第1方向上延伸；
第2绝缘层，设置在所述第2信号线与所述第2配线层之间、所述第2信号线与所述第3配线层之间、及所述第2信号线与所述第4配线层之间；
第3绝缘层，设置在所述第3信号线与所述第5配线层之间；以及
第4绝缘层，设置在所述第3信号线与所述第7配线层之间。
14.根据权利要求13所述的半导体存储装置，还具备第8配线层，该第8配线层在所述第2方向上设置在所述第3配线层与所述第4配线层之间，并在所述第1方向上延伸，且
所述第2绝缘层设置在所述第8配线层与所述第2信号线之间。
15.根据权利要求13所述的半导体存储装置，还具备：第9配线层，在所述第3方向上与所述第1配线层分开地配置，并在所述第1方向上延伸；
第4信号线，设置在所述第1信号线与所述第9配线层之间，一端连接于所述第2及第3信号线，另一端与所述第1导电层连接，并在所述第2方向上延伸；
第5绝缘层，设置在所述第1信号线与所述第4信号线之间；以及
第2存储单元，设置在所述第9配线层与所述第4信号线之间，存储第2信息。
16.根据权利要求13所述的半导体存储装置，还具备设置在所述第1配线层与所述第2配线层之间的选择晶体管。
17.根据权利要求13所述的半导体存储装置，其中所述第2及第3信号线为氧化物半导体。
18.根据权利要求13所述的半导体存储装置，其中在写入动作中，对所述第1配线层施加第1电压，对所述第2至第4配线层施加低于所述第1电压的第2电压，并对所述第5及第7配线层施加低于所述第2电压的第3电压。
19.根据权利要求13所述的半导体存储装置，其在读出动作中，对所述第1配线层施加第4电压，对所述第2及第3配线层施加高于所述第4电压的第5电压，对所述第4、第5、及第7配线层施加低于所述第4及第5电压的第6电压，对所述第2导电层施加第7电压，并对所述第1导电层施加低于所述第7电压的第8电压。
20.根据权利要求15所述的半导体存储装置，其中在写入动作中，对所述第1配线层施加第1电压，对所述第2至第4及第9配线层施加低于所述第1电压的第2电压，并对所述第5及第7配线层施加低于所述第2电压的第3电压。
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