TW201503258A - 具有薄矽本體的記憶體裝置的結構及製造方法 - Google Patents

具有薄矽本體的記憶體裝置的結構及製造方法 Download PDF

Info

Publication number
TW201503258A
TW201503258A TW103108184A TW103108184A TW201503258A TW 201503258 A TW201503258 A TW 201503258A TW 103108184 A TW103108184 A TW 103108184A TW 103108184 A TW103108184 A TW 103108184A TW 201503258 A TW201503258 A TW 201503258A
Authority
TW
Taiwan
Prior art keywords
dielectric
width
cell
semiconductor
poly
Prior art date
Application number
TW103108184A
Other languages
English (en)
Inventor
Hyoung-Seub Rhie
Original Assignee
Conversant Intellectual Property Man Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Conversant Intellectual Property Man Inc filed Critical Conversant Intellectual Property Man Inc
Publication of TW201503258A publication Critical patent/TW201503258A/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)
  • Plasma & Fusion (AREA)

Abstract

文中所說明為具有薄矽本體之記憶體裝置的結構及製造方法。該記憶體裝置可為半導體，包含：第一寬度之第一電介質；第二寬度之第二電介質，該第二寬度小於該第一寬度；以及該第二電介質之側壁上之薄膜多晶矽(poly-Si)。

Description

具有薄矽本體的記憶體裝置的結構及製造方法
本發明關於半導體。
半導體可組配為非揮發性記憶體，諸如快閃記憶體裝置。快閃記憶體可包含NAND快閃記憶體及/或其他類型快閃記憶體。在廣泛用作消費者電子裝置之大量儲存裝置中，諸如數位相機及可攜式數位音樂播放器，快閃記憶體為通常使用之非揮發性記憶體類型。該等快閃記憶體可採取記憶卡或USB型記憶棒之形式。每一者可具有形成於其中之至少一記憶體裝置及記憶體控制器。
在第一方面，本揭露提供一種半導體，包含：第一寬度之第一電介質；第二寬度之第二電介質，第二寬度小於第一寬度；以及第二電介質之側壁上之薄膜多晶矽(poly-Si)。
在實施例中，半導體包含複數層，其中，每一層包含堆疊於第二電介質上之第一電介質。例如，薄膜poly-Si為第三寬度，且其中，第一寬度不小於第二寬度及第三寬度之總和。半導體可進一步包含多層膜；其中，多層膜施加於複數層之表面。
在第二方面，本揭露提供一種方法，包含以下步驟：蝕刻第一電介質之側壁，其中，第一電介質堆疊於第二電介質上，且其中，於蝕刻後，第一電介質之寬度小於第二電介質之寬度；以及於側壁上沉積多晶矽(poly-Si)。
在實施例中，使用選擇性等向反應離子蝕刻實施蝕刻側壁。方法可進一步包含蝕刻poly-Si，使得第二電介質之寬度不小於第一電介質之寬度及沉積poly-Si之寬度的總和。
1902、1920‧‧‧垂直結構
1904‧‧‧水平結構
1906‧‧‧3維結構
1910、1912‧‧‧虛線
1914‧‧‧框
1921‧‧‧矽晶片基板
1922‧‧‧第一電介質材料
1923‧‧‧第二電介質材料
1924‧‧‧矽膜
1925‧‧‧層
1926‧‧‧導電閘極材料
1927、2132、2133‧‧‧電介質材料
2110、2210、2310、2410、2510、2610、2710‧‧‧垂直截面
2120、2220、2320、2420、2520、2620、2720‧‧‧俯視圖
2131‧‧‧矽基板
2134、2434‧‧‧多晶矽
2635‧‧‧電介質多層
2736‧‧‧閘極材料
為更完整了解本發明，現在參照下列簡要說明結合附圖及詳細說明，其中，類似標號代表類似零件。
圖1為NAND快閃記憶體陣列圖。
圖2為NAND快閃記憶單元陣列圖。
圖3為NAND快閃記憶塊圖。
圖4為NAND快閃記憶頁圖。
圖5為NAND快閃記憶單元電晶體圖。
圖6為單一位準單元之單元閾值電壓分佈 圖。
圖7為多位準單元之單元閾值分佈。
圖8為福勒-諾德漢(F-N)穿隧機制之抹除作業圖。
圖9為福勒-諾德漢(F-N)穿隧機制之編程作業圖。
圖10為抹除資料之讀取作業圖。
圖11為編程單元之讀取作業圖。
圖12為頁讀取作業期間之偏壓狀況圖。
圖13為單元基板圖。
圖14為選擇及未選擇塊之抹除期間的偏壓狀況圖。
圖15為頁編程偏壓狀況圖。
圖16為編程時序圖。
圖17為具有垂直於晶片基板運行之串的垂直NAND單元圖。
圖18為具有平行於晶片基板運行之串的垂直NAND單元圖。
圖19為具有薄矽本體之VG NAND裝置的實施例圖。
圖20為由圖19之VG NAND裝置形成之電路示意。
圖21為依據本發明之一實施例之薄矽本體記憶體裝置之製造程序之第一步驟的垂直截面及俯視圖。
圖22為依據本發明之一實施例之薄矽本體記憶體裝置之製造程序之第二步驟的垂直截面及俯視圖。
圖23為依據本發明之一實施例之薄矽本體記憶體裝置之製造程序之第三步驟的垂直截面及俯視圖。
圖24為依據本發明之一實施例之薄矽本體記憶體裝置之製造程序之第四步驟的垂直截面及俯視圖。
圖25為依據本發明之一實施例之薄矽本體記憶體裝置之製造程序之第五步驟的垂直截面及俯視圖。
圖26為依據本發明之一實施例之薄矽本體記憶體裝置之製造程序之第六步驟的垂直截面及俯視圖。
圖27為依據本發明之一實施例之薄矽本體記憶體裝置之製造程序之第七步驟的垂直截面及俯視圖。
在開頭應理解的是儘管以下提供本發明之一或多實施例的描繪實施，可使用任何數量技術，不論目前已知或存在，實施揭露之系統及/或方法。本發明不應侷限於以下描繪之描繪實施、圖式、及技術，包括文中所描繪及說明之例示設計及實施，但可於附加申請項之範圍連同其等效項之完整範圍內修改。
VG NAND結構可藉由堆疊包含第一及第二電介質材料之二層形成。第一電介質可於其側壁蝕刻，導致交替內凹側壁樣式。可於內凹部沉積薄膜poly-Si。二電介質材料可具有二不同k值，藉此第一電介質材料可具有 較第二電介質材料低之k值。
NAND快閃記憶體單元陣列之組織
圖1為NAND快閃記憶體陣列圖。如圖1之陰影框「A」中所描繪之NAND單元串可包含至少一串選擇電晶體(SST)，其可置放與單元電晶體及與連接至位元線之一端子(以下稱為汲極)串聯。NAND單元串亦可包含若干記憶體單元電晶體(CT)及至少一接地選擇電晶體(GST)，其可於單元電晶體及源極線間串聯連接。儘管圖1中所描繪之串包含16單元，本實施例不限於每串任何特定數量單元。每串單元數可改變，且每串4單元、每串8單元、每串32單元、每串64單元、每串128單元、或任何其他大於1之數量亦為可能實施例。圖1中記憶體單元閘極可耦接至字線(WL)0至15。串選擇電晶體(SST)之閘極可連接至串選擇線(SSL)，同時串選擇電晶體(SST)之汲極可連接至位元線(BL)。接地選擇電晶體(GST)之閘極可連接至接地選擇線(GSL)，同時接地選擇電晶體(GST)之源極可連接至源極線(SL或CSL)。為指明串內方向，朝向串之SSL的方向於文中將稱為「汲極方向」或「汲極側」，且朝向串之GSL的方向於文中將稱為「源極方向」或「源極側」。
圖1中陰影框「B」描繪NAND快閃裝置中頁之實施例。頁可為由列位址定址之最小單位。可實施讀取 或編程作業之最小單位亦可為一頁。在若干實施例中，一頁可等同於連接至一字線之所有單元。然而，在其他實施例中，連接至某字線之單元可細分為多子群組，其可構成每字線多頁，藉此一字線中多頁之每一者具有不同列位址。在一實體單元中多位元儲存之狀況下，不同位元可屬於不同頁，儘管其可實體上位於相同單元電晶體中並因而連接至相同字線。
圖1中陰影框「C」描繪單元塊。單元塊可由共用相同字線、串選擇線、及接地選擇線之整體串構成。在NAND快閃記憶體裝置之若干實施例中，可實施抹除作業之最小單位為一單元塊，因此其通常稱為「抹除塊」。
圖2為NAND快閃記憶單元陣列圖。圖3為NAND快閃記憶塊圖。假設列位址係由n位元塊位址及m位元頁位址構成，圖2描繪NAND快閃記憶體之單元陣列結構，包含2n抹除塊，且如圖3中所示，每一塊細分為2m可編程頁。
圖4為NAND快閃記憶頁圖。如圖4中所示，每一頁可包含(j+k)位元組(乘以8位元)。頁可進一步分為j位元組資料儲存區(資料欄位)，具分離之k位元組區(備用欄位)。k位元組區可用於錯誤管理功能。
抹除、編程及讀取之基本單元作業
圖5為NAND快閃記憶單元電晶體圖。 NAND快閃單元電晶體可藉由稱為「浮動閘極」之技術或稱為「電荷捕捉」之技術捕捉浮動節點中之電子而儲存資訊。單元電晶體浮動節點中捕捉之電子可依據儲存於單元中之資料(0或1)而將單元電晶體之閾值電壓修改為不同位準。單元電晶體之閾值電壓可影響單元電晶體之通道電阻。
圖6為單一位準單元之單元閾值電壓分佈圖。在若干實施例中，記憶體單元可儲存二邏輯狀態；資料「1」及資料「0」，且每一記憶體單元可相應於一位元。在此狀況下，快閃記憶體單元可具有相應於資料「1」及資料「0」之二閾值電壓之一者。圖6中顯示單一位準單元(SLC)之單元閾值電壓分佈的實施例。
圖7為多位準單元之單元閾值分佈。在若干NAND快閃裝置中，單元亦可編程為二個以上閾值位準，因而如圖7中所描繪，多位元可儲存於一實體單元中，其可稱為多位準單元(MLC)。文中所說明之實施例可同等地施加於每單元具單一及多位元儲存之NAND記憶體裝置。
圖8為福勒-諾德漢(F-N)穿隧機制之抹除作業圖。在若干實施例中，福勒-諾德漢(F-N)穿隧機制可抹除及編程NAND快閃記憶體單元。在抹除作業期間，單元之頂部聚電極(即頂部閘極)可偏壓至Vss(接地)，同時單元本體可偏壓至抹除電壓V_erase，且單元之源極及汲極可浮動(在源極及汲極包含N+擴散層之狀 況下，其因從單元本體至源極/汲極之順向偏壓接點而自動偏壓至V_erase)。基此抹除偏壓狀況，如圖8中所示，浮動聚電極(即浮動閘極)中捕捉之電子可通過隧道氧化物而均勻地發射至基板。亦如圖8中所示，抹除單元之單元閾值電壓(Vth)可變成負。換言之，抹除單元電晶體可處於開啟狀態，具0V之閘極偏壓Vg。
圖9為福勒-諾德漢(F-N)穿隧機制之編程作業圖。在編程作業期間，單元之頂部聚電極(即頂部閘極)可偏壓至編程電壓Vpgm，同時單元之基板、源極、及汲極可偏壓至Vss(接地)。更確切地說，在隧道氧化物下，高Vpgm電壓(例如20V)可感應通道。由於此通道電連接至源極及汲極，其固定在Vss=0V，通道電壓Vch亦固定在接地。如圖9中所示，藉由電壓Vpgm-Vch之差，來自通道之電子可均勻地通過隧道氧化物而注入至浮動聚電極(浮動閘極)。亦如圖9中所示，編程單元之單元閾值電壓Vth變成正。換言之，編程單元可關閉，具0V之閘極偏壓Vg。
圖10為抹除資料之讀取作業圖。圖11為編程單元之讀取作業圖。為讀取單元資料，選擇單元之閘極及汲極可分別偏壓至0V及讀取電壓Vrd，同時選擇單元之源極可設定為0V。如圖10中所示，若單元處於抹除狀態，抹除單元可具有負閾值電壓，因而在特定偏壓狀況下，單元電流(Icell)從汲極流至源極。類似地，如圖11中所示，若單元處於編程狀態，編程單元可具有正閾值電 壓，且在特定偏壓狀況下，並無單元電流從汲極流至源極。連接至每一位元線之感測放大器可感測及閂鎖單元資料；抹除單元(開啟單元)可感測為資料「1」及編程單元(關閉單元)可感測為資料「0」。
圖12為頁讀取作業期間之偏壓狀況圖。選擇字線可設定為0V，同時未選擇字線、SSL、及GSL可偏壓至讀取通過電壓Vread，其充分高以呈現傳導之未選擇單元電晶體，無論其編程狀態(即單元Vth)。共同源極線CSL可設定為接地。基於讀取偏壓狀況，選擇單元之Vth可決定單元電流Icell。單元電流Icell可由頁緩衝器中之位元線感測放大器感測。整個頁可平行讀取。為使讀取作業無干擾地工作，源極線可需牢固地固定於接地，不受單元電流之任何修改。
圖13為單元基板圖。將說明包括單元本體之單元單位陣列中各式節點的偏壓狀況。於例如US 5,473,563中亦可發現詳細說明，其中使用單元陣列之非揮發性半導體記憶體包括分為若干記憶體塊之記憶體電晶體，每一記憶體塊具有若干單元單位且可抹除及可選擇。圖13顯示可用於NAND快閃裝置之單元陣列基板的例示結構。單元本體可由與晶片之p-基板隔離之袋部p-井形成。
圖14為選擇及未選擇塊之抹除期間的偏壓狀況圖。表1顯示偏壓狀況，在若干實施例中，其可存在於抹除作業期間。單元本體可偏壓至抹除電壓V_erase(通 常為高電壓18-20V)，同時選擇塊中浮動位元線及源極線(SL)可經由SSL及GSL電晶體之順向偏壓源極/汲極接點而鉗至V_erase-0.6V。同時，選擇塊中所有字線可偏壓至0V，同時串選擇線(SSL)及接地選擇線(GSL)可偏壓至抹除電壓V_erase。因此，如以上說明，選擇塊內所有單元可由F-N穿隧機制抹除。因為單元之基板可偏壓至抹除電壓V_erase並可電連接選擇塊中單元之源極/汲極/基板，遂以塊為基礎發生抹除作業。換言之，最小可抹除陣列尺寸可為塊。
因為以塊為基礎之抹除作業，必須防止共用相同單元基板之未選擇塊中記憶體單元的抹除(即抹除禁止)。為此目的，已建議自動升壓抹除禁止架構。為防止未選擇塊中記憶體單元之抹除，未選擇塊中所有字線可於抹除作業期間浮動。因此未選擇塊中浮動字線可藉由基板及字線間之電容耦接而升壓至幾乎抹除電壓位準V_erase，其值取決於相對於字線位準之耦接率，並可於單元陣列之基板為V_erase時達約V_erase之90%。未選擇塊中字線之上升電壓可減少單元基板及字線間之電場。結果，可防止未選擇塊中記憶體單元之抹除。例如使用文中所說明之偏壓狀況。特定單元技術可存在變化，尤其是垂直堆疊單元技術。
頁編程及編程禁止
以上說明單一單元之編程作業，其中說明高編程電壓Vpgm可施加於控制閘極，反之，在單元電晶體之隧道氧化物下的通道電壓Vch可固定於接地位準Vss。希望於編程作業期間編程之單元以下可稱為「編程單元」或「選擇單元」。
於編程作業期間編程之單元所屬之串將稱為「選擇串」或「編程串」，且連接至該些串的位元線以下將稱為「編程位元線」或「選擇位元線」。不應於編程作業期間編程之單元的串將稱為「未選擇串」或「編程禁止串」，且連接至該些串的位元線以下將稱為「編程禁止位元線」或「未選擇位元線」。
圖15為頁編程偏壓狀況圖。以下結合圖15說明通道自動升壓編程禁止架構之一實施例。編程電壓Vpgm可經由連接至編程單元之字線而施加於選擇單元之控制閘極。為簡便起見，此字線以下將稱為「選擇字 線」。基於施加於SSL之Vcc及關閉之接地選擇電晶體GST，可開啟選擇串之串選擇電晶體(SST)。以資料「0」編程之選擇單元的位元線電壓可設定為Vss=0V。因而，接地位準Vss可經由編程位元線及連接至特定串之串選擇電晶體SST，及經由選擇單元及SSL間之選擇單元之汲極側的串聯連接單元電晶體，而供應至選擇單元之通道。基於施加於可通過通道電壓Vss之其控制閘極的Vpass，「汲極側」單元可處於開啟狀態。針對有關以下所說明之編程禁止的其他原因，亦可基於施加於其控制閘極之Vpass開啟源極側單元。基於0V之通道電壓Vch，可形成從位元線至選擇單元(及更遠)之連續通道。當編程電壓Vpgm施加於選擇單元之閘極時，閘極及通道位準Vch間之大電位差可導致電子之F-N穿隧機制進入浮動閘極。
對編程禁止單元(即應待在具資料「1」之抹除狀態的單元)及編程禁止串而言，連接之編程禁止位元線可設定為Vcc。對編程禁止而言，Vcc之位元線位準最初可經由開啟之SST電晶體而預充電相關通道，當連接至亦開啟編程串之SST電晶體之相同SSL時，亦可以Vcc偏壓閘極。耦接通道電壓上升，且一旦通道電壓達到Vcc-Vth(SSL)，SST電晶體可關閉及編程禁止串之串通道變成浮動節點。
一旦單位串之字線於編程作業期間上升(選擇字線至編程電壓Vpgm及未選擇字線至通過電壓 Vpass)，可經由控制閘極、浮動閘極、通道、及主體耦接串聯電容，且通道電位Vch可自動升壓超越Vcc-Vth(SSL)之預充電位準。藉此，選擇單元之源極側的字線亦可上升至Vpass以參與通道升壓。浮動通道電壓可上升至約閘極電壓之80%。因而，在約15.5至20V之Vpgm及約10V之Vpass施加於控制閘極之狀況下，編程禁止單元之通道電壓可升壓至約8V。此高通道電壓可防止編程禁止單元中之F-N穿隧機制。
圖16為編程時序圖。圖16顯示編程作業期間電壓之時序範例。此編程時序架構存在許多變化，包括Vpgm及Vpass之多脈衝應用。雖然圖16中提供編程時序之一範例，主張之實施例不限於任何特定編程時序架構。
垂直單元電晶體
減少每一資料位元之製造成本的希望可引導NAND快閃記憶體產業持續減少單元電晶體之尺寸。因光刻工具施加之限制及縮小實體電晶體尺寸之限制，NAND單元可沿垂直於晶片表面之方向堆疊。藉此可減少每一資料位元之有效晶圓面積，不需仰賴實體單元電晶體尺寸之縮小。文中所揭露之若干實施例可特定施加於垂直堆疊之NAND快閃電晶體單元。從幾何觀點，二不同類型之堆疊NAND裝置可使用：1)沿垂直於晶片基板之方向運行的單元串，如圖17中所示，藉此屬於相同串之單元可垂直堆疊於彼此頂部；及2)沿平行於晶片基板之方向運行的 單元串，如圖18中所示，藉此屬於相同串之單元可如習知NAND單元沿平行於晶片表面之方向對齊，但不同串則垂直堆疊於彼此頂部。依據以上狀況1組配之快閃記憶體文中將稱為垂直通道NAND或VC NAND。依據以上狀況2組配之快閃記憶體文中將稱為垂直閘極NAND或VG NAND。所主張之實施例關於VG NAND結構，例如形成個別串之矽本體的傳導條帶，如圖18中，其運行如水平於晶片表面之矽條帶。
VG NAND提供超越VC NAND結構之若干優點。例如在側壁之裝置尺寸可不受蝕刻斜率之固有影響，因而獨立於電晶體所在之特定堆疊層，此意即一串中所有單元電晶體可預期具有類似特性。另一優點為串長度(及因而串聯電阻)可不受堆疊數量影響，而是可無關堆疊高度而自由控制的事實。
文中所說明之若干實施例可包含NAND單元電晶體，其包含p型(或未摻雜)基板上之n通道電晶體。然而，此非所有實施例之必然要求。例如，在若干實施例中，n及p型雜質可互換以便在n型基板上形成p通道電晶體，或基板可包含未摻雜矽。
具改良Vth均勻性之VG NAND結構
垂直堆疊之NAND快閃記憶單元電晶體(VC及VG NAND)可形成於生長之多晶矽層上。文中所說明之實施例可施加於VG NAND單元陣列，其利用生長之多 晶矽(poly-Si)作為單元電晶體之通道材料。更具體地，其可處理相較於單晶矽之多晶矽(poly-Si)之單元電晶體特性的退化。若摻雜濃度等於或小於捕捉密度，個別單元電晶體之閾值電壓可顯著地受捕捉影響。隨著捕捉密度增加，Vth可完全由耗盡層寬度內之捕捉控制。此造成嚴重的問題，因為Vth之變化可由高度可變特性之捕捉密度決定。閾值電壓可增加及子閾值特性可隨著主體捕捉數量增加而退化。此外，當裝置係在完全耗盡制度中操作時，可存在閾值電壓及子閾值斜率關於裝置之直徑(及因而捕捉數量)之線性降。電特性可隨著裝置之直徑減少而改良，因為小裝置尺寸可減少通道中之缺點密度。轉化為垂直NAND裝置，意即其可有利地減少poly-Si本體的厚度低於耗盡層寬度。
VG NAND裝置結構之若干製造程序可導致主體poly-Si條帶，且矽本體之深度無法容易地控制為所欲厚度。所主張之實施例可提供特定結構及程序，其依循圖18中所定義之共同VG NAND結構，然而，其以可製造方式實現了減少之poly-Si本體膜厚度而未放棄其下VG NAND結構。
雙閘極結構中獨立前/後閘極電荷儲存之通道分離
因VG NAND之雙閘極幾何，每一實體單元實際上可空間分離為二不同儲存節點(雙閘極單元電晶體結構之每一面)。然而，在VG NAND雙閘極裝置之前，其 未用於多位元儲存。將雙閘極用作多位元儲存之不同儲存節點之一主要障礙可為共用之共同本體。NAND快閃記憶體單元陣列可依據作為串內電流路徑之可控制逆通道的存在，其與鄰近串之通道電隔離。若鄰近串之串通道無法相互分離，此製造了平行替代電流路徑，且其不可能可靠地測量串電流及讀出儲存之資料。
若矽本體低於某厚度，則前及後閘極之本逆通道可開始相互合併，因此無法做為共用相同本體之不同串之不同電流路徑。使用雙閘極NAND結構之前/後閘極作為獨立儲存點之另一障礙可為前閘極之閾值電壓Vth取決於後閘極偏壓以及後浮動閘極中之儲存電荷，反之亦然。
具有薄矽本體之記憶體裝置結構
圖19為具有薄矽本體之VG NAND裝置的實施例圖。圖19提供單元電晶體堆疊之垂直結構1902、水平結構1904、及3維結構1906。水平結構1904顯示沿垂直結構1902之虛線1910所切之單元結構的縱切面。垂直結構1902顯示沿水平結構1904之虛線1912所切之單元結構的截面。為易於說明圖，3維結構1906中未顯示電介質材料1927。每一垂直結構1920可為鰭狀，沿第一方向水平運行至具有包含不同材料之層的晶片表面。如框1914所定義之鰭的每一水平單位可形成NAND單元串。雖然僅顯示二鰭，具有依據終端使用者需要、用於裝置之 材料特性、及/或製造程序或裝置而決定之變化數量之層的VG NAND裝置可使用任何數量之鰭。
圖20為由圖19之VG NAND裝置形成之電路示意。在框1914中，單元串顯示為具有成對並相互面對之單元電晶體的雙串，以強調本實施例之雙閘極結構。
回頭參照圖19，電晶體堆疊可形成於矽晶片基板1921上。每一垂直結構1920可包含第一電介質材料1922及第二電介質材料1923之交替層。第一電介質材料1922可為例如氮化矽。第二電介質材料1923可為低k電介質材料，如具有遠低於矽之介電常數的摻雜或未摻雜SiO2。第二電介質材料1923之側壁可相對於第一電介質材料1922之側壁而橫向內凹。在第二電介質材料1923之每一垂直側壁上，可存在矽膜1924。因為第二電介質材料1923之側壁表面可相對於第一電介質材料1922之側壁而內凹，矽膜1924之表面無法相對於第一電介質材料1922之側壁表面而凸出。包含層1922、1923、及1924之垂直結構1920可由層1925覆蓋。儘管圖中未顯示，層1925實際上可為包含隧道電介質、電荷捕捉層及用於電荷儲存之耦接電介質的多層結構。例如，層1925可具有包含氧化矽膜、氮化矽膜及氧化矽膜之氧化物-氮化物-氧化物(O-N-O)結構。包含層1922、1923、1924、及1925之垂直結構1920可由可摻雜poly-Si之導電閘極材料1926纏繞。導電閘極材料1926可不填滿鰭間之整個空間，但可形成沿垂直於第一水平方向之第二水平方向運行 之線結構。該些線結構可形成記憶體裝置之字線。字線間之空間可填充如SiO2之電介質材料1927。
薄矽本體記憶體裝置之製造程序
現在將結合圖21至27說明薄矽本體記憶體裝置之製造程序。
圖21為製造程序之第一步驟的垂直截面2110及俯視圖2120。在第一步驟中，二不同電介質材料2132及2133可以交替水平層堆疊於矽基板2131上。如圖19中所示，電介質材料2132及2133可分別類似於第一電介質材料1922及第二電介質材料1923。矽基板可類似於矽基板1921。
圖22為製造程序之第二步驟的垂直截面2210及俯視圖2220。在第二步驟中，堆疊之電介質層2133、2132可藉由等向反應離子蝕刻(RIE)而圖案化為鰭圖案。
圖23為製造程序之第三步驟的垂直截面2310及俯視圖2320。在第三步驟中，電介質層2133之側壁表面可由選擇性等向RIE相對於電介質層2132而回蝕。蝕刻可形成交替內凹側壁圖案。
圖24為製造程序之第四步驟的垂直截面2410及俯視圖2420。在第四步驟中，可沉積poly-Si 2434以便完全覆蓋垂直結構。沉積之poly-Si 2434材料可形成單元電晶體之矽本體。Poly-Si 2434可類似於圖19中所說明之 薄矽膜1924。
圖25為製造程序之第五步驟的垂直截面2510及俯視圖2520。在第五步驟中，可由定向蝕刻程序回蝕poly-Si 2434層，以便除了由電介質層2132之凸出側壁遮罩之位置外完全移除。因而，poly-Si 2134填充由步驟三之側壁內凹製造之空間，並僅覆蓋電介質層2133之側壁。在若干實施例中，方向蝕刻程序之後可為等向選擇性蝕刻以進一步回蝕poly-Si層。
圖26為製造程序之第六步驟的垂直截面2610及俯視圖2620。在第六步驟中，可沉積電介質多層2635。電介質多層2635可類似於圖19中所說明之層1925。
圖27為製造程序之第七步驟的垂直截面2710及俯視圖2720。在第七步驟中，可沉積閘極材料2736並圖案化為包含字線之條帶圖案。最後，字線間之剩餘空間可填充類似於電介質1927之電介質材料。閘極材料2736可類似於圖19之閘極材料1926。
以上所說明在VG NAND架構上製造薄膜poly-Si之方法藉由不依賴光刻限制之堆疊結構的其餘圖案而可減少關於不可控制捕捉電荷之錯誤。此外，當Si-本體被劃分堆疊架構之定向蝕刻程序薄化時，方法可對蝕刻斜率經驗不敏感。
此外，使用以上所說明之方法，在相同垂直結構之相對面上之串的電流路徑可相互完全隔離。此隔離 開啟了雙閘極結構之每一側獨立資料儲存之可能性，導致記憶體之密度增加。
在包含矽本體之先前VG NAND結構中，因為矽具有11.6之相對高介電常數，發生至後閘極之通道之雙閘極耦接的每一面間無電介質材料，反之，未摻雜SiO2之介電常數具有約3.9之介電常數。使用以上所說明之方法可大幅減少串之電容耦接。
揭露至少一實施例，且由本技藝中一般技術之人士實施之實施例及/或實施例之部件的變化、組合、及/或修改在本發明之範圍內。源自組合、整合及/或省略實施例之部件的替代實施例亦在本發明之範圍內。其中明確表達數值範圍或限制，該等明示之範圍或限制應理解為包括落入明確表達之範圍或限制內之類似幅度的迭代範圍或限制(例如，從約1至約10，包括2、3、4等；大於0.10，包括0.11、0.12、0.13等)。例如，當揭露具下限Rl及上限Ru時，具體揭露落入範圍內之任何數字。尤其，特定揭露範圍內之下列數字：R=Rl+k*(Ru-Rl)，其中，k為1%至100%具1%增量之變數，即k為1%、2%、3%、4%、5%、...50%、51%、52%、...95%、96%、97%、98%、99%、或100%。除非表明，「約」用詞將指加或減後續值之10%。再者，亦特定揭露如以上所定義之二R數字所定義之任何數值範圍。關於申請項之任何元件使用「可選」用詞表示該元件為必要的，或另一方面，該元件非必要的，二者之一在申請項之範圍內。更 廣泛用語之使用，諸如包含、包括、及具有，應理解以提供支援較狹窄用語，諸如組成、基本上由...組成、及實質上由...組成。因此，保護之範圍不侷限於以上提出之說明，而是由申請項所定義，其依循包括申請項之主題的所有相等項之範圍。每一申請項如進一步揭露併入本發明之實施例的說明書及申請項。
文中所說明之實施例為具有相應於本申請案之技術之元件的元件之結構、系統或方法的範例。書面說明可使所屬技術領域之通常知識者製造及使用具有同樣相應於本申請案之技術之元件的替代元件之實施例。因而，本申請案之技術的希望範圍包括其他結構、系統或方法，其與文中所說明之本申請案之技術無區別，並進一步包括具有與文中所說明之本申請案之技術些微差別之其他結構、系統或方法。
雖然揭露中已提供若干實施例，應理解的是揭露之系統及方法可以許多其他特定形式體現，而未偏離本發明之範圍。本範例應視為描繪而非限制，且不希望侷限於文中特定內容。例如，各式元件或組件可組合或整合於另一系統或某部件中，而可省略或不實施。
而且，各式實施例中說明及描繪為分立或不同之技術、系統、子系統及方法可與其他系統、模組、技術、或方法組合或整合，而未偏離本發明之範圍。顯示或討論為相互耦接或直接耦接或通訊之其他項目可經由若干介面、裝置、或中間組件，不論電、機械、或其他，而間 接耦接或通訊。熟悉本技藝之人士可查明並實施改變、取代、及修改之其他範例，而未偏離文中所揭露之精神及範圍。
2132、2133‧‧‧電介質材料
2510‧‧‧垂直截面
2520‧‧‧俯視圖
2131‧‧‧矽基板
2434‧‧‧多晶矽

Claims (21)

  1. 一種半導體，包含：第一寬度之第一電介質；第二寬度之第二電介質，該第二寬度小於該第一寬度；以及該第二電介質之側壁上的薄膜多晶矽(poly-Si)。
  2. 如申請專利範圍第1項之半導體，其中，該半導體包含複數層，其中，每一層包含堆疊於該第二電介質上之該第一電介質。
  3. 如申請專利範圍第2項之半導體，其中，該薄膜poly-Si為第三寬度，且其中，該第一寬度不小於該第二寬度及該第三寬度的總和。
  4. 如申請專利範圍第1項之半導體，其中，該第二電介質包含低於矽之k值的k值。
  5. 如申請專利範圍第4項之半導體，其中，該第二電介質之該k值小於四。
  6. 如申請專利範圍第4項之半導體，其中，該第二電介質為摻雜SiO2或未摻雜SiO2之一者。
  7. 如申請專利範圍第2項之半導體，進一步包含：多層膜；其中，該多層膜施加於該複數層之表面。
  8. 如申請專利範圍第7項之半導體，其中，該多層膜包含氧化物-氮化物-氧化物(O-N-O)結構。
  9. 如申請專利範圍第7項之半導體，進一步包含：閘極材料，其中，該複數層係以第一方向為方向，且 該閘極材料係以垂直於該第一方向之第二方向為方向。
  10. 如申請專利範圍第9項之半導體，進一步包含第三半導體，其中，該閘極材料及該複數層間形成複數空間，且其中，該第三電介質沉積於該複數空間。
  11. 如申請專利範圍第10項之半導體，其中，該第三電介質為SiO2。
  12. 一種方法，包含以下步驟：蝕刻第一電介質之側壁，其中，該第一電介質係堆疊於第二電介質上，且其中，於該蝕刻後，該第一電介質之寬度小於該第二電介質之寬度；以及於該側壁上沉積多晶矽(poly-Si)。
  13. 如申請專利範圍第12項之方法，其中，使用選擇性等向反應離子蝕刻實施蝕刻該側壁。
  14. 如申請專利範圍第12項之方法，其中，該第二電介質包含低於矽之k值的k值。
  15. 如申請專利範圍第14項之方法，其中，該第二電介質之該k值小於四。
  16. 如申請專利範圍第15項之方法，其中，該第二電介質為摻雜SiO2或未摻雜SiO2之一者。
  17. 如申請專利範圍第12項之方法，進一步包含：蝕刻該poly-Si，使得該第二電介質之該寬度不小於該第一電介質之該寬度及該沉積poly-Si之寬度的總和。
  18. 如申請專利範圍第17項之方法，其中，一側壁上該poly-Si之寬度小於10nm。
  19. 如申請專利範圍第17項之方法，其中，使用定向反應離子蝕刻實施該蝕刻該poly-Si。
  20. 如申請專利範圍第19項之方法，進一步包含：於該定向反應離子蝕刻後，使用等向選擇性蝕刻來蝕刻該poly-Si。
  21. 如申請專利範圍第17項之方法，其中，該側壁包含與第二側壁相對之第一側壁，且其中，該第一側壁上該沉積poly-Si與該第二側壁上該沉積poly-Si電隔離。
TW103108184A 2013-03-14 2014-03-10 具有薄矽本體的記憶體裝置的結構及製造方法 TW201503258A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/829,392 US9202931B2 (en) 2013-03-14 2013-03-14 Structure and method for manufacture of memory device with thin silicon body

Publications (1)

Publication Number Publication Date
TW201503258A true TW201503258A (zh) 2015-01-16

Family

ID=51523699

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103108184A TW201503258A (zh) 2013-03-14 2014-03-10 具有薄矽本體的記憶體裝置的結構及製造方法

Country Status (3)

Country Link
US (2) US9202931B2 (zh)
TW (1) TW201503258A (zh)
WO (1) WO2014138869A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104134668B (zh) * 2013-05-03 2017-02-22 中国科学院微电子研究所 存储器件及其制造方法和存取方法
KR102210520B1 (ko) * 2013-12-19 2021-02-02 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 소거 방법
US9484086B2 (en) 2014-07-10 2016-11-01 Sandisk Technologies Llc Determination of word line to local source line shorts
US9460809B2 (en) * 2014-07-10 2016-10-04 Sandisk Technologies Llc AC stress mode to screen out word line to word line shorts
US9443612B2 (en) 2014-07-10 2016-09-13 Sandisk Technologies Llc Determination of bit line to low voltage signal shorts
US9524980B2 (en) 2015-03-03 2016-12-20 Macronix International Co., Ltd. U-shaped vertical thin-channel memory
US9412752B1 (en) * 2015-09-22 2016-08-09 Macronix International Co., Ltd. Reference line and bit line structure for 3D memory
US10629608B2 (en) 2018-09-26 2020-04-21 Macronix International Co., Ltd. 3D vertical channel tri-gate NAND memory with tilted hemi-cylindrical structure

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960000616B1 (ko) 1993-01-13 1996-01-10 삼성전자주식회사 불휘발성 반도체 메모리 장치
KR100374640B1 (ko) 2000-11-18 2003-03-04 삼성전자주식회사 전하펌프를 구비하지 않는 디코더 및 이를 구비하는 비휘발성메모리장치
KR100609576B1 (ko) 2004-10-05 2006-08-09 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 소자의 블럭 스위치
KR100624302B1 (ko) 2004-10-07 2006-09-19 주식회사 하이닉스반도체 난드 플래시 메모리의 로우 디코더 회로 및 이를 이용한동작 전압 공급 방법
KR100673694B1 (ko) 2005-10-10 2007-01-24 주식회사 하이닉스반도체 저전력 소비형 칼럼 디코더를 가지는 반도체 메모리 장치및 그 리드 동작 방법
KR100673020B1 (ko) 2005-12-20 2007-01-24 삼성전자주식회사 전계효과 소오스/드레인 영역을 가지는 반도체 장치
US7551492B2 (en) 2006-03-29 2009-06-23 Mosaid Technologies, Inc. Non-volatile semiconductor memory with page erase
US7525841B2 (en) 2006-06-14 2009-04-28 Micron Technology, Inc. Programming method for NAND flash
US7440326B2 (en) 2006-09-06 2008-10-21 Sandisk Corporation Programming non-volatile memory with improved boosting
JP4768557B2 (ja) 2006-09-15 2011-09-07 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR100830575B1 (ko) 2006-09-26 2008-05-21 삼성전자주식회사 플래시 메모리 장치 및 그것의 멀티-블록 소거 방법
KR100763093B1 (ko) 2006-09-29 2007-10-04 주식회사 하이닉스반도체 플래쉬 메모리 장치의 프로그램 방법
ITRM20070107A1 (it) 2007-02-27 2008-08-28 Micron Technology Inc Sistema di inibizione di autoboost locale con linea di parole schermata
KR100898661B1 (ko) 2007-08-06 2009-05-22 주식회사 하이닉스반도체 플래시 메모리 소자의 블럭 디코더
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
US7978518B2 (en) 2007-12-21 2011-07-12 Mosaid Technologies Incorporated Hierarchical common source line structure in NAND flash memory
US7940572B2 (en) 2008-01-07 2011-05-10 Mosaid Technologies Incorporated NAND flash memory having multiple cell substrates
US7813169B2 (en) 2008-01-18 2010-10-12 Qimonda Flash Gmbh Integrated circuit and method to operate an integrated circuit
KR101519061B1 (ko) 2008-01-21 2015-05-11 삼성전자주식회사 하나의 고전압 레벨 쉬프터를 공유하는 로우 디코더를 갖는플래쉬 메모리 장치
JP5259242B2 (ja) 2008-04-23 2013-08-07 株式会社東芝 三次元積層不揮発性半導体メモリ
KR101393312B1 (ko) 2008-05-15 2014-05-12 삼성전자주식회사 비휘발성 메모리 소자의 동작 방법
KR101498676B1 (ko) 2008-09-30 2015-03-09 삼성전자주식회사 3차원 반도체 장치
US7994011B2 (en) 2008-11-12 2011-08-09 Samsung Electronics Co., Ltd. Method of manufacturing nonvolatile memory device and nonvolatile memory device manufactured by the method
US8335108B2 (en) 2008-11-14 2012-12-18 Aplus Flash Technology, Inc. Bit line gate transistor structure for a multilevel, dual-sided nonvolatile memory cell NAND flash array
JP5275052B2 (ja) 2009-01-08 2013-08-28 株式会社東芝 不揮発性半導体記憶装置
JP5376976B2 (ja) 2009-02-06 2013-12-25 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101532366B1 (ko) * 2009-02-25 2015-07-01 삼성전자주식회사 반도체 기억 소자
US8189390B2 (en) 2009-03-05 2012-05-29 Mosaid Technologies Incorporated NAND flash architecture with multi-level row decoding
JP4856203B2 (ja) 2009-03-23 2012-01-18 株式会社東芝 不揮発性半導体記憶装置
KR101495800B1 (ko) 2009-04-10 2015-02-27 삼성전자주식회사 비휘발성 메모리 장치
JP5044624B2 (ja) 2009-09-25 2012-10-10 株式会社東芝 不揮発性半導体記憶装置
CN102473682B (zh) * 2009-09-25 2014-06-18 株式会社东芝 非易失性半导体存储器
US8427874B2 (en) 2010-04-30 2013-04-23 SanDisk Technologies, Inc. Non-volatile memory and method with even/odd combined block decoding
KR101652829B1 (ko) * 2010-06-03 2016-09-01 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
US8187936B2 (en) * 2010-06-30 2012-05-29 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
KR20120003351A (ko) 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법
US8811077B2 (en) 2011-01-19 2014-08-19 Macronix International Co., Ltd. Memory architecture of 3D array with improved uniformity of bit line capacitances
US8304911B2 (en) 2011-01-19 2012-11-06 Macronix International Co., Ltd. Semiconductor structure and manufacturing method of the same
US8503213B2 (en) 2011-01-19 2013-08-06 Macronix International Co., Ltd. Memory architecture of 3D array with alternating memory string orientation and string select structures
JP5439419B2 (ja) 2011-03-18 2014-03-12 株式会社東芝 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
KR20120121177A (ko) 2011-04-26 2012-11-05 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
US8722525B2 (en) * 2011-06-21 2014-05-13 Micron Technology, Inc. Multi-tiered semiconductor devices and associated methods
US20120327714A1 (en) 2011-06-23 2012-12-27 Macronix International Co., Ltd. Memory Architecture of 3D Array With Diode in Memory String

Also Published As

Publication number Publication date
WO2014138869A1 (en) 2014-09-18
US9343473B2 (en) 2016-05-17
US20140264541A1 (en) 2014-09-18
US20160086959A1 (en) 2016-03-24
US9202931B2 (en) 2015-12-01

Similar Documents

Publication Publication Date Title
US11664463B2 (en) NAND flash memory with vertical cell stack structure and method for manufacturing same
US9893084B2 (en) U-shaped common-body type cell string
JP6581012B2 (ja) 半導体記憶装置及びその製造方法
US9343473B2 (en) Structure and method for manufacture of memory device with thin silicon body
US8724390B2 (en) Architecture for a 3D memory array
US9362302B1 (en) Source line formation in 3D vertical channel and memory
US9318499B2 (en) Lithography-friendly local read circuit for NAND flash memory devices and manufacturing method thereof
JP7102363B2 (ja) 半導体記憶装置
US9978770B2 (en) Semiconductor memory device
TWI683315B (zh) 利用位元線路和選擇閘極電壓調節進行程式干擾的抑制
US20220254382A1 (en) Buried source line structure for boosting read scheme
US8369152B2 (en) Semiconductor memory device including charge accumulation layer
TW201814711A (zh) 半導體記憶體裝置及製造半導體記憶體裝置之方法
WO2014052001A1 (en) Periphery transistor of a non-volatile memory and method of forming the same
JP2007329366A (ja) 半導体記憶装置
US20160267989A1 (en) Nonvolatile semiconductor memory device and operation method thereof