KR101393312B1 - 비휘발성 메모리 소자의 동작 방법 - Google Patents

비휘발성 메모리 소자의 동작 방법 Download PDF

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Abstract

채널 부스팅을 이용하지 않고 신뢰성 있게 동작 가능한 비휘발성 메모리 소자 및 그 동작 방법이 제공된다. 낸드 -타입의 비휘발성 메모리 소자는 복수의 비트 라인들 및 복수의 워드 라인들에 결합된 복수의 메모리 트랜지스터들을 포함할 수 있다. 상기 복수의 비트 라인들 가운데 프로그램을 위한 선택 비트 라인과 프로그램 방지를 위한 비선택 비트 라인들을 설정한다. 상기 복수의 워드 라인들 가운데 스트링 선택 라인에 최인접한 워드 라인을 포함하는 적어도 하나의 방지 워드 라인에 방지 전압을 인가한다. 상기 복수의 워드 라인들 가운데 선택된 워드 라인에 프로그램 전압을 인가한다. 이에 따라, 상기 복수의 메모리 트랜지스터들 가운데 상기 비선택 비트 라인들 내의 메모리 트랜지스터들의 프로그램을 방지하면서 상기 선택 비트 라인 내의 상기 선택된 워드 라인에 결합된 메모리 트랜지스터를 프로그램할 수 있다.

Description

비휘발성 메모리 소자의 동작 방법{Operating methods of non-volatile memory devices}
본 발명은 반도체 소자에 관한 것으로서, 특히, 비휘발성 메모리 소자 및 그 동작 방법에 관한 것이다.
낸드(NAND) 타입의 비휘발성 메모리 소자는 워드 라인들 및 비트 라인들에 결합된 메모리 트랜지스터들을 포함할 수 있다. 이러한 낸드 타입의 비휘발성 메모리 소자의 선택적인 프로그램 동작을 위해서, 선택 비트 라인내의 메모리 트랜지스터에 데이터를 프로그램하고, 비선택 비트 라인들 내의 메모리 트랜지스터들에 데이터가 프로그램 되는 것을 방지할 필요가 있다.
예를 들어, 국제특허공개번호 WO05/078733호 및 WO06/124525는 채널 부스팅(channel boosting) 기술을 이용하여 일부 낸드 스트링들의 프로그램을 방지하는 기술을 공개하고 있다. 채널 부스팅 기술에 의하면, 비선택 비트 라인들의 채널에 높은 부스팅 전압을 유도하여 메모리 트랜지스터들에 인가되는 프로그램 전위를 낮춤으로써 메모리 트랜지스터의 프로그램을 방지할 수 있다.
하지만, 부스팅 전압은 최외측에 위치한 메모리 트랜지스터들을 손상시켜, 비휘발성 메모리 소자의 동작 신뢰성을 떨어뜨릴 수 있다. 예를 들어, GIDL(gate induced drain leakage)에 의한 열 전하(hot carrier)가 메모리 트랜지스터들을 교란시킬 수 있다. 이에 따라, 메모리 트랜지스터들의 프로그램 및 패스 윈도우가 감소되고, 읽기 동작 시 단채널 효과가 발생할 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 채널 부스팅을 이용하지 않는 신뢰성 있는 비휘발성 메모리 소자의 동작 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 낸드 타입의 비휘발성 메모리 소자의 동작 방법이 제공된다. 상기 낸드 -타입의 비휘발성 메모리 소자는 복수의 비트 라인들 및 복수의 워드 라인들에 결합된 복수의 메모리 트랜지스터들을 포함할 수 있다. 상기 복수의 비트 라인들 가운데 프로그램을 위한 선택 비트 라인과 프로그램 방지를 위한 비선택 비트 라인들을 설정한다. 상기 복수의 워드 라인들 가운데 스트링 선택 라인에 최인접한 워드 라인을 포함하는 적어도 하나의 방지 워드 라인에 방지 전압을 인가한다. 상기 복수의 워드 라인들 가운데 선택된 워드 라인에 프로그램 전압을 인가한다. 이에 따라, 상기 복수의 메모리 트랜지스터들 가운데 상기 비선택 비트 라인들 내의 메모리 트랜지스터들의 프로그램을 방지하면서 상기 선택 비트 라인 내의 상기 선택된 워드 라인에 결합된 메모리 트랜지스터를 프로그램할 수 있다.
상기 본 발명에 따른 동작 방법의 일 예에 있어서, 상기 방지 전압이 인가된 상태에서, 상기 스트링 선택 라인에 상기 방지 전압보다 작거나 같은 동작 전압을 인가할 수 있다.
상기 본 발명에 따른 동작 방법의 다른 예에 있어서, 상기 방지 전압을 인가 하는 단계와 동시 또는 그 후에, 상기 비선택 비트 라인들에 상기 동작 전압을 인가할 수 있다.
상기 본 발명에 따른 동작 방법의 다른 예에 있어서, 상기 프로그램 전압을 인가하기 전에, 상기 선택 비트 라인에 0V를 인가할 수 있다.
상기 본 발명에 따른 동작 방법의 다른 예에 있어서, 상기 프로그램 전압을 인가하는 단계와 동시에, 상기 복수의 워드 라인들 가운데 상기 스트링 선택 라인 및 상기 선택 워드 라인 사이의 워드 라인들을 포함하는 비선택 워드 라인들에 패스 전압을 인가할 수 있다.
상기 본 발명에 따른 동작 방법의 다른 예에 있어서, 상기 방지 워드 라인 및 상기 선택 워드 라인은 동일하고, 상기 선택 워드 라인에는 상기 방지 전압이 인가된 후 상기 프로그램 전압이 순차로 인가될 수 있다.
상기 본 발명에 따른 동작 방법의 다른 예에 있어서, 상기 방지 워드 라인 및 상기 선택 워드 라인은 서로 다르고, 상기 방지 워드 라인에 상기 방지 전압을 인가한 후, 패스 전압을 더 인가할 수 있다.
상기 본 발명에 따른 동작 방법의 다른 예에 있어서, 상기 프로그램 단계에서 상기 선택 비트 라인 내의 메모리 트랜지스터들은 프린지 필드에 의한 전계효과 소오스/드레인에 의해서 전기적으로 연결할 수 있다.
상기 본 발명에 따른 동작 방법의 다른 예에 있어서, 상기 적어도 하나의 방지 워드 라인은 상기 복수의 워드 라인들 가운데 상기 스트링 선택 라인에 최인접한 워드 라인에 인접한 적어도 하나의 워드 라인을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 형태에 따른 낸드 타입의 비휘발성 메모리 소자의 동작 방법이 제공된다. 상기 낸드 -타입의 비휘발성 메모리 소자는 복수의 비트 라인들 및 복수의 워드 라인들에 결합된 복수의 메모리 트랜지스터들을 포함할 수 있다. 상기 복수의 비트 라인들 가운데 프로그램을 위한 선택 비트 라인과 프로그램 방지를 위한 비선택 비트 라인들을 설정한다. 상기 복수의 워드 라인들을 사이에 두고 사로 반대편에 배치된 스트링 선택 라인 및 접지 선택 라인에 0V를 인가한다. 상기 복수의 워드 라인들 가운데 상기 스트링 선택 라인에 최인접한 워드 라인을 포함하는 방지 워드 라인에 방지 전압을 인가한다. 상기 스트링 선택 라인 및 상기 비선택 비트 라인들에 상기 방지 전압보다 작거나 같은 동작 전압을 인가한다. 상기 복수의 워드 라인들 가운데 선택된 워드 라인에 프로그램 전압을 인가하고, 상기 복수의 워드 라인들 가운데 상기 스트링 선택 라인 및 상기 선택 워드 라인 사이의 워드 라인들을 포함하는 비선택 워드 라인들에 패스 전압을 인가한다.
본 발명에 따른 비휘발성 메모리 소자의 동작 방법에 의하면, 채널 부스팅을 이용하지 않고서도, 프로그램 방지 동작을 구현할 수 있다. 그 결과, 종래의 높은 부스팅 전압을 이용한 경우 발생하던 문제가 억제될 수 있다. 예를 들어, 최외측 메모리 트랜지스터들의 손상을 억제할 수 있고, 그 결과 프로그램 및 읽기 윈도를 확보할 수 있고, 단채널 효과를 억제할 수 있다. 따라서, 비휘발성 메모리 소자의 동작 신뢰성이 향상될 수 있다.
또한, 본 발명에 따른 비휘발성 메모리 소자의 동작 방법에 따르면, 프로그램 동작 시 선택 워드 라인 및 접지 선택 라인 사이의 워드 라인들에는 패스 전압을 인가하지 않을 수 있다. 따라서, 프로그램 동작 시 전력 소모를 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 회로도이다.
도 1을 참조하면, 비휘발성 메모리 소자는 낸드(NAND) 타입의 구조를 가질 수 있다. 복수의 메모리 트랜지스터들(TM)은 비트 라인(BL) 및 복수의 워드 라인들(WL0, WL1, WL2 ... WL29, WL30, WL31)과 결합되어 낸드 스트링(S) 내에 배치될 수 있다. 스트링 선택 트랜지스터(TSS) 및 접지 선택 트랜지스터(TGS)는 메모리 트랜지스터들(TM)을 가운데 두고 서로 반대쪽에 배치될 수 있다. 따라서, 스트링 선택 트랜지스터(TSS), 메모리 트랜지스터들(TM) 및 접지 선택 트랜지스터(TGS)는 차례로 직렬 연결될 수 있다.
비트 라인(BL)은 낸드 스트링(S)의 신장 방향을 따라서 배치될 수 있고, 메모리 트랜지스터들(TM)을 기준으로 스트링 선택 트랜지스터(TSS) 외측의 낸드 스트링(S)에 연결될 수 있다. 예를 들어, 비트 라인(BL)은 콘택 플러그(DC)를 이용하여 낸드 스트링(S)에 연결될 수 있다.
워드 라인들(WL0, WL1, WL2 ... WL29, WL30, WL31)은 메모리 트랜지스터들(TM)에 커플링되도록, 메모리 트랜지스터들(TM)의 제어 게이트 전극에 전기적으로 연결될 수 있다. 메모리 트랜지스터들(TM) 및 워드 라인들(WL0, WL1, WL2 ... WL29, WL30, WL31)의 수는 도 1에 예시적으로 도시되었고, 비휘발성 메모리 소자의 용량에 따라서 적절하게 선택될 수 있다.
스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)은 워드 라인들(WL0, WL1, WL2 ... WL29, WL30, WL31)을 가운데에 두고 서로 반대편에 배치될 수 있다. 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터(TSS)의 게이트 전극에 연결되고, 접지 선택 라인(GSL)은 접지 선택 트랜지스터(TGS)의 게이트 전극에 연결될 수 있다. 공통 소오스 라인(CSL)은 메모리 트랜지스터들(TM)을 기준으로 접지 선택 트랜지스터(TGS) 외측의 낸드 스트링(S)에 전기적으로 연결될 수 있다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 평면도이고, 도 3은 도 2의 비휘발성 메모리 소자의 비트 라인 방향의 단면도이다. 도 2 및 도 3의 구조는 도 1의 회로와 대응될 수 있다.
도 2 및 도 3을 참조하면, 도 1의 낸드 스트링(S)은 반도체 기판(105)에 대응될 수 있다. 예를 들어, 반도체 기판(105)의 일부분은 전하의 도전 통로를 제공할 수 있다. 반도체 기판(105)은 예컨대, 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 이 실시예에서, 반도체 기판(105)은 활성영역(active region)을 예시적으로 도시하고 있고, 따라서, 이러한 활성영역 주변에 소자분리막(미도시)이 더 배치될 수도 있다.
도 1의 메모리 트랜지스터들(TM)은 반도체 기판(105) 상의 전하 저장층들(120) 및 제어 게이트 전극들(130)의 적층 구조를 포함할 수 있다. 예를 들어, 제어 게이트 전극(130)은 전하 저장층(120) 상에 블로킹 절연층(미도시)에 의해서 이격 배치될 수 있다. 전하 저장층(120)은 플로팅 게이트층 또는 전하 트랩층으로 이용될 수 있다. 나아가, 반도체 기판(105) 및 전하 저장층(120) 사이에는 터널링 절연층(미도시)이 개재될 수 있다. 예를 들어, 제어 게이트 전극들(130)은 워드 라인들(WL0, WL1, WL2 ... WL29, WL30, WL31)의 일부로 이용될 수 있다.
도 1의 스트링 선택 트랜지스터(TSS)는 반도체 기판(105) 상의 제 1 게이트 전극(110)을 포함할 수 있고, 제 1 게이트 전극(110)은 스트링 선택 라인(SSL)의 일부로 이용될 수 있다. 도 1의 접지 선택 트랜지스터(TGS)는 반도체 기판(105) 상의 제 2 게이트 전극(140)을 포함할 수 있고, 제 2 게이트 전극(140)은 접지 선택 라인(GSL)의 일부로 이용될 수 있다. 예를 들어, 스트링 선택 트랜지스터(TSS) 및 접지 선택 트랜지스터(TGS)는 모스(MOS) 트랜지스터 구조를 가질 수 있다.
비트 라인(BL)은 콘택 플러그(DC)를 이용하여 메모리 트랜지스터(TM)들을 기준으로 제 1 게이트 전극(110) 외측의 제 1 소오스/드레인 영역(145a)에 연결될 수 있다. 공통 소오스 라인(CSL)은 메모리 트랜지스터(TM)들을 기준으로 제 2 게이트 전극(140) 외측의 제 1 소오스/드레인 영역(145a)에 전기적으로 연결될 수 있다.
제 1 소오스/드레인 영역(145a)은 반도체 기판(105)에 불순물들을 도핑하여 형성될 수 있다. 예를 들어, 반도체 기판(105)이 제 1 도전형을 갖는다면, 제 1 소오스/드레인 영역(145a)은 제 1 도전형과 반대인 제 2 도전형의 불순물들로 도핑될 수 있다. 따라서, 제 1 소오스/드레인 영역(145a)은 반도체 기판(105) 다이오드 접합(diode junction)을 형성할 수 있다.
이 실시예에서, 제 1 소오스/드레인 영역(145a)은 메모리 트랜지스터(TM)들을 기준으로 제 1 게이트 전극(110) 외측 및 제 2 게이트 전극(140) 외측의 반도체 기판(105)에 한정될 수 있다. 따라서, 제어 게이트 전극들(130)의 사이, 제어 게이트 전극들(130)과 제 1 게이트 전극(110)의 사이, 및 제어 게이트 전극들(130)과 제 2 게이트 전극(140)의 사이에 배치된 반도체 기판(105)에는 제 1 소오스/드레인 영역(145a)이 한정되지 않을 수 있다.
이와 같이, 제 1 소오스/드레인 영역(145a)이 국부적으로 한정됨에 따라서, 제어 게이트 전극들(130)이 조밀하게 배치될 수 있고, 따라서 비휘발성 메모리 소자의 집적도가 높아질 수 있다. 예를 들어, 이 실시예에 따른 비휘발성 메모리 소 자가 차지하는 단면적은 통상적인 낸드 타입의 비휘발성 메모리 소자가 차지하는 단면적에 비해서 약 47% 정도 작을 수 있다.
이하에서는 도 4 내지 도 7을 참조하여 비휘발성 메모리 소자의 동작 방법을 설명한다.
도 4 및 도 5를 참조하면, 프로그램을 위해서 선택된 워드 라인(WL2)에 커플링된 메모리 트랜지스터(TM)의 프로그램 방법이 설명된다. 비트 라인(BL), 접지 선택 라인(GSL) 및 공통 소오스 라인(CSL)에는 0V를 입력하고, 스트링 선택 라인(SSL)에 동작 전압(VCC)을 인가할 수 있다. 선택된 워드 라인(WL2)에는 프로그램 전압(Vprg)을 인가하고, 그 외의 워드 라인들(WL0, WL1 ... WL29, WL30, WL31)에는 패스 전압(Vpass)을 인가할 수 있다.
도 5에 도시된 바와 같이, 위 프로그램 동작 조건 하에서, 제어 게이트 전극들(130)들 사이의 반도체 기판(105)에는 제 2 소오스/드레인 영역(145b)이 유도될 수 있다. 제 2 소오스/드레인 영역(145b)은 제어 게이트 전극들(130)에 인가된 전압에 의한 프린지 필드(fringe field; FF)에 의해서 유도될 수 있다. 따라서, 제 2 소오스/드레인 영역(145b)은 전계효과에 의해서 형성된 반전층(inversion layer)으로서, 채널과 유사할 수 있다.
따라서, 제 2 소오스/드레인 영역(145b)은 제어 게이트 전극들(130)에 전압이 인가된 경우에만 유도될 수 있다. 이러한 점에서, 전계효과에 의해 유도된 제 2 소오스/드레인 영역(145b)은 불순물 도핑에 의해 형성된 제 1 소오스/드레인 영역(145a)과 확연하게 구분될 수 있다.
제 2 소오스/드레인 영역(145b)은 제어 게이트 전극들(130)과 제 1 게이트 전극(110)의 사이의 반도체 기판(105), 및 제어 게이트 전극들(130)과 제 2 게이트 전극(140)의 사이의 반도체 기판(105)에 더 형성될 수 있다. 따라서, 제 2 소오스 및 드레인 영역(145b)은 비휘발성 메모리 소자의 프로그램 동작 시 전하의 도전 통로가 될 수 있다.
따라서, 전술한 프로그램 조건 하에서 반도체 기판(105)에는 전자(electron)가 공급될 수 있고, 이에 따라 프로그램 전압이 인가된 워드 라인(WL2)에 결합된 메모리 트랜지스터(TM)에 전자를 주입할 수 있다.
도 6 및 도 7을 참조하면, 비트 라인(B) 내의 메모리 트랜지스터들(TM)의 프로그램 방지 방법이 설명된다. 접지 선택 라인(GSL) 및 공통 소오스 라인(CSL)에는 0V를 입력하고, 비트 라인(BL) 및 스트링 선택 라인(SSL)에 동작 전압(VCC)을 인가할 수 있다. 선택된 워드 라인(WL2)에는 프로그램 전압(Vprg)을 인가하고, 그 외의 워드 라인들(WL0, WL1 ... WL29, WL30, WL31)에는 패스 전압(Vpass)을 인가할 수 있다.
다만, 스트링 선택 라인(SSL)에 최인접한 워드 라인(WL31)에는 패스 전압(Vpass)을 인가하기 전에 미리 방지 전압(Vinh)을 인가할 수 있다. 이러한 의미에서 워드 라인(WL31)은 방지 워드 라인으로 불릴 수 있다. 방지 워드 라인은 워드 라인(WL31)을 포함하고, 나아가 워드 라인(WL31)에 인접한 하나 또는 그 이상의 다른 워드 라인들을 더 포함할 수도 있다.
한편, 방지 전압(Vinh)은 스트링 선택 라인(SSL)에 동작 전압(VCC)을 인가하기 전에 인가될 수 있다. 방지 전압(Vinh)은 스트링 선택 트랜지스터(TSS) 주위의 반도체 기판(도 3의 105)의 전위를 올리는 역할을 할 수 있다. 방지 전압(Vinh)은 동작 전압(VCC)보다 크거나 같고, 따라서 방지 전압(Vinh)이 인가된 상태에서 스트링 선택 라인(SSL)에 동작 전압(VCC)이 인가되면 스트링 선택 트랜지스터(TSS)는 바로 턴-오프 될 수 있다. 따라서, 메모리 트랜지스터들(TM)과 비트 라인(BL)의 연결이 단절되고, 이에 따라 메모리 트랜지스터들(TM) 내에 전자 공급이 차단될 수 있다.
특히, 증가형 스텝 펄스 프로그램(Incremental step pulse program; ISPP) 방식을 이용한 동작 방법에서, 펄스 전압의 인가 시간은 매우 짧기 때문에 (예를 들어, 약 20㎲ 이내) 전자 공급이 차단된 상태에서 전계효과에 의해서 반전 타입의 제 2 소오스/드레인 영역(도 2의 145b)이 유도되기 어렵다.
이에 따라, 도 7에 도시된 바와 같이, 메모리 트랜지스터들(TM) 내에 전자(electron)가 공급되지 않은 경우(A), 약 100㎲의 쓰기 시간까지 플랫 밴드 전압(V_FLAT)의 변화가 거의 없는 것을 알 수 있다. 하지만, 메모리 트랜지스터들(TM) 내에 전자가 공급된 경우(B)에는 약 100㎲의 쓰기 시간에서 A의 경우에 비해서 약 5V 이상의 플랫 밴드 전압의 변화가 관찰되었다. A의 경우, 전자는 메모리 트랜지스터들(TM)의 소오스/드레인 영역에 불순물을 도핑하여 공급되었다.
플랫 밴드 전압의 변화는 문턱전압의 변화를 의미하고, 따라서 프로그램 여부에 영향을 미칠 수 있다. 따라서, 20㎲ 이내의 통상적인 쓰기 시간의 ISPP 방식을 이용한 경우, A의 경우 거의 프로그램이 되지 않고, B의 경우에는 프로그램이 진행된다는 것을 알 수 있다.
따라서, 메모리 트랜지스터들(TM)에 전자가 공급된 경우에는 프로그램 동작이 가능하지만, 전자가 공급되지 않은 경우에는 프로그램이 방지된다는 것을 알 수 있다. 이러한 원리를 이용하면, 메모리 트랜지스터들(TM) 내에 높은 채널 부스팅 전압을 인가하지 않고서도 프로그램 방지 동작을 구현할 수 있다.
따라서, 이 실시예에 따른 비휘발성 메모리 소자의 동작 방법에 의하면, 채널 부스팅을 이용하지 않고서도, 프로그램 방지 동작을 구현할 수 있다. 그 결과, 종래의 높은 부스팅 전압을 이용한 경우 발생하던 문제가 억제될 수 있다. 예를 들어, 최외측 메모리 트랜지스터들(TM)의 손상을 억제할 수 있고, 그 결과 프로그램 및 읽기 윈도를 확보할 수 있고, 단채널 효과를 억제할 수 있다. 따라서, 비휘발성 메모리 소자의 동작 신뢰성이 향상될 수 있다.
한편, 채널 부스팅을 이용할 필요가 없기 때문에, 프로그램 및 프로그램 장지 동작에서, 선택된 워드 라인(WL2)과 접지 선택 라인(GSL) 사이의 워드 라인 들(WL1, WL0)에는 패스 전압(Vpass)을 인가하지 않을 수도 있다. 따라서, 본 발명에 따른 동작 방법을 이용하면 전력 소모를 줄일 수 있다.
도 8은 본 발명의 실시예에 따른 비휘발성 메모리 소자를 보여주는 회로도이다. 이 실시예에 따른 비휘발성 메모리 소자는 도 1의 비휘발성 메모리 소자를 낸드 어레이(NAND array) 구조로 배열한 것에 대응할 수 있다. 따라서, 두 실시예들에서 중복된 설명은 생략될 수 있다.
도 8을 참조하면, 복수의 비트 라인들(BL0, BL1, BL2) 및 복수의 워드 라인들(WL0, WL1, WL2 ... WL29, WL30, WL31)이 행렬로 배치될 수 있다. 복수의 메모리 트랜지스터들(TM), 복수의 스트링 선택 트랜지스터들(TSS) 및 복수의 접지 선택 트랜지스터들(TGS)은 비트 라인들(BL0, BL1, BL2) 및 워드 라인들(WL0, WL1, WL2 ... WL29, WL30, WL31)에 낸드 어레이 구조로 커플링될 수 있다. 비트 라인들(BL0, BL1, BL2) 및 워드 라인들(WL0, WL1, WL2 ... WL29, WL30, WL31)의 수는 예시적으로 도시되었고, 비휘발성 메모리 소자의 용량에 따라서 적절하게 선택될 수 있다.
복수의 낸드 스트링들(S1, S2, S3) 각각은 도 1의 낸드 스트링(S)에 대응할 수 있다. 동일한 행에 배열된 스트링 선택 트랜지스터들(TSS) 사이에서 스트링 선택 라인(SSL)은 공유될 수 있다. 동일한 행에 배열된 메모리 트랜지스터들(TM) 사이에서 워드 라인들(WL0, WL1, WL2 ... WL29, WL30, WL31)은 각각 공유될 수 있다. 동일한 행에 배열된 접지 선택 트랜지스터들(TGS) 사이에서 접지 선택 라인(GSL)은 공 유될 수 있다. 비트 라인들(BL0, BL1, BL2)은 콘택 플러그들(DC)을 이용하여 낸드 스트링들(S1, S2, S3)에 연결될 수 있다.
비휘발성 메모리 소자의 평면 및 단면 구조는 도 2 및 도 3을 참조할 수 있다. 이에 따르면, 비트 라인들(BL0, BL1, BL2) 및 워드 라인들(WL0, WL1, WL2 ... WL29, WL30, WL31)은 반도체 기판(도 3의 105 참조) 상에 배치될 수 있다. 따라서, 도 3의 제 1 소오스/드레인 영역(145a) 및 도 5의 제 2 소오스/드레인 영역(145b)의 배치는 이 실시예에 따른 비휘발성 메모리 소자에도 적용될 수 있다.
도 9는 도 8의 비휘발성 메모리 소자의 동작 방법의 일 실시예를 보여주는 타이밍 차트(timing chart)이다.
도 9를 참조하면, 비트 라인들(BL0, BL1, BL2) 가운데 프로그램을 위한 선택 비트 라인(BL_sel) 및 프로그램 방지를 위한 비선택 비트 라인(BL_unsel)을 설정할 수 있다. 비선택 비트 라인(BL_unsel)은 비트 라인들(BL0, BL1, BL2) 가운데 선택 비트 라인(BL_sel)을 제외한 나머지에 해당할 수 있다.
선택 워드 라인(WL_sel)은 워드 라인들(WL0, WL1, WL2 ... WL29, WL30, WL31) 가운데 프로그램을 위한 메모리 트랜지스터(TM)에 커플링된 워드 라인을 지칭할 수 있다. 비선택 워드 라인(WL_unsel)은 워드 라인들(WL0, WL1, WL2 ... WL29, WL30, WL31) 가운데 스트링 선택 라인(SSL) 및 선택 워드 라인(WL_sel) 사이의 워드 라인들을 포함할 수 있다. 예를 들어, 비선택 워드 라인(WL_unsel)은 스트링 선택 라인(SSL) 및 선택 워드 라인(WL_sel) 사이의 워드 라인들만을 포함하거나 또는 선택 워드 라인(WL_sel)을 제외한 나머지 워드 라인들을 모두 포함할 수 있 다.
방지 워드 라인(WL_sel)은 워드 라인들(WL0, WL1, WL2 ... WL29, WL30, WL31) 가운데 스트링 선택 라인(SSL)에 최인접한 워드 라인(WL31)을 포함할 수 있다. 예를 들어, 방지 워드 라인(WL_sel)은 워드 라인(WL31)만으로 구성되거나 또는 워드 라인(WL31) 외에 이에 인접한 다른 워드 라인들을 적어도 하나 이상 더 포함할 수도 있다.
먼저 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 0V를 인가할 수 있다. t1 시간으로부터 t4 시간까지(t4 > t1), 방지 워드 라인(WL_inh)에 방지 전압(Vinh)을 인가할 수 있다. t2 시간으로부터 t5 시간까지 (t5 > t2 > t1), 비선택 비트 라인(BL_unsel)에 동작 전압(VCC)을 인가할 수 있다. t3 시간으로부터 t5 시간까지(t5 > t3 > t2), 스트링 선택 라인(SSL)에 동작 전압(VCC)을 인가할 수 있다. t4 시간으로부터 t5 시간까지(t5 > t4 > t3), 선택 워드 라인(WL_sel)에 프로그램 전압(Vprg)을 인가하고, 비선택 워드 라인(WL_unsel)에는 패스 전압(Vpass)을 인가할 수 있다. 방지 워드 라인(WL_inh)이 선택 워드 라인(WL_sel)과 같은 경우에 방지 워드 라인(WL_inh)에 프로그램 전압(Vprg)을 인가하고, 이 둘이 서로 다른 경우에 방지 워드 라인(WL_inh)에 패스 전압(Vpass)을 인가할 수 있다.
이에 따르면, 선택 비트 라인(BL_sel)으로부터 이에 연결된 메모리 트랜지스터들(TM)에 전자가 공급되어 제 2 소오스/드레인 영역(도 5의 145b)이 유도되고, 그 결과 선택 워드 라인(WL_sel)에 결합된 메모리 트랜지스터(TM)를 프로그램 시킬 수 있다. 하지만, 비선택 비트 라인(BL_unsel)에 연결된 메모리 트랜지스터들(TM) 내에는 전자가 공급되지 않아 도 7에서 설명한 바와 같이 프로그램이 방지될 수 있다.
도 10은 도 8의 비휘발성 메모리 소자의 동작 방법의 다른 실시예를 보여주는 타이밍 차트(timing chart)이다. 이 실시예에 따른 동작 방법은 도 9의 동작 방법을 일부 변형한 것이고, 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 10을 참조하면, 도 9에서와는 달리, 비선택 비트 라인(BL_unsel)에 동작 전압(VCC)을 먼저 인가하고, 그 후에 방지 워드 라인(WL_inh)에 방지 전압(Vinh)을 인가할 수 있다. 예를 들어, t1 시간으로부터 비선택 비트 라인(BL_unsel)에 동작 전압(VCC)을 인가하고, t2 시간으로부터 방지 워드 라인(WL_inh)에 방지 전압(Vinh)을 인가할 수 있다.
도 9 및 도 10의 결과로부터, 비선택 비트 라인(BL_unsel)에 동작 전압(VCC)을 인가하는 단계와, 방지 워드 라인(WL_inh)에 방지 전압(Vinh)을 인가하는 단계는 임의의 순서로 진행할 수 있음을 알 수 있다.
도 11은 도 8의 비휘발성 메모리 소자의 동작 방법의 다른 실시예를 보여주는 타이밍 차트(timing chart)이다. 이 실시예에 따른 동작 방법은 도 9의 동작 방법을 일부 변형한 것이고, 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 11을 참조하면, 도 9에서와는 달리, 비선택 비트 라인(BL_unsel)에 동작 전압(VCC)을 인가하는 단계와 방지 워드 라인(WL_inh)에 방지 전압(Vinh)을 인가하는 단계를 동시에 수행할 수 있다. 예를 들어, t1 시간으로부터, 비선택 비트 라인(BL_unsel)에 동작 전압(VCC)을 인가함과 동시에 방지 워드 라인(WL_inh)에 방지 전압(Vinh)을 인가할 수 있다.
도 12는 도 8의 비휘발성 메모리 소자의 동작 방법의 다른 실시예를 보여주는 타이밍 차트(timing chart)이다. 이 실시예에 따른 동작 방법은 도 9의 동작 방법을 일부 변형한 것이고, 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 12를 참조하면, 도 9에서와는 달리, 비선택 비트 라인(BL_unsel) 및 스트링 선택 라인(SSL)에 동작 전압(VCC)을 인가하는 단계들을 동시에 수행할 수 있다. 예를 들어, t3 시간으로부터, 비선택 비트 라인(BL_unsel) 및 스트링 선택 라인(SSL)에 동작 전압(VCC)을 동시에 인가할 수 있다.
도 13은 도 8의 비휘발성 메모리 소자의 동작 방법의 다른 실시예를 보여주는 타이밍 차트(timing chart)이다. 이 실시예에 따른 동작 방법은 도 9의 동작 방법을 일부 변형한 것이고, 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 13을 참조하면, 도 9에서와는 달리, 스트링 선택 라인(SSL)에 동작 전압(VCC)을 인가하는 단계와 방지 워드 라인(WL_inh)에 프로그램 전압(Vprg) 또는 패스 전압(Vpass)을 인가하는 단계를 동시에 수행할 수 있다. 예를 들어, t4 시간으로부터, 스트링 선택 라인(SSL)에 동작 전압(VCC)을 인가함과 동시에 방지 워드 라 인(WL_inh)에 프로그램 전압(Vprg) 또는 패스 전압(Vpass)을 인가할 수 있다.
도 14는 도 8의 비휘발성 메모리 소자의 동작 방법의 다른 실시예를 보여주는 타이밍 차트(timing chart)이다. 이 실시예에 따른 동작 방법은 도 9의 동작 방법을 일부 변형한 것이고, 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 14를 참조하면, 도 9에서와는 달리, 비선택 비트 라인(BL_unsel)에 동작 전압(VCC)을 인가하는 단계와 방지 워드 라인(WL_inh)에 방지 전압(Vinh)을 인가하는 단계를 동시에 수행하고, 그리고 스트링 선택 라인(SSL)에 동작 전압(VCC)을 인가하는 단계와 방지 워드 라인(WL_inh)에 프로그램 전압(Vprg) 또는 패스 전압(Vpass)을 인가하는 단계를 동시에 수행할 수 있다. 예를 들어, t1 시간으로부터 비선택 비트 라인(BL_unsel)에 동작 전압(VCC)을 인가함과 동시에 방지 워드 라인(WL_inh)에 방지 전압(Vinh)을 인가할 수 있다. 또한, t4 시간으로부터 스트링 선택 라인(SSL)에 동작 전압(VCC)을 인가함과 동시에 방지 워드 라인(WL_inh)에 프로그램 전압(Vprg) 또는 패스 전압(Vpass)을 인가할 수 있다.
도 15는 도 8의 비휘발성 메모리 소자의 동작 방법의 다른 실시예를 보여주는 타이밍 차트(timing chart)이다. 이 실시예에 따른 동작 방법은 도 9의 동작 방법을 일부 변형한 것이고, 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 15를 참조하면, 도 9에서와는 달리, 비선택 비트 라인(BL_unsel)에 동작 전압(VCC)을 인가하는 단계, 스트링 선택 라인(SSL)에 동작 전압(VCC)을 인가하는 단계 및 방지 워드 라인(WL_inh)에 프로그램 전압(Vprg) 또는 패스 전압(Vpass)을 인가하는 단계를 동시에 수행할 수 있다. 예를 들어, t4 시간으로부터 비선택 비트 라인(BL_unsel) 및 스트링 선택 라인(SSL)에 동작 전압(VCC)을 인가함과 동시에, 방지 워드 라인(WL_inh)에 프로그램 전압(Vprg) 또는 패스 전압(Vpass)을 인가할 수 있다.
한편, 도 8의 비휘발성 메모리 소자의 읽기 동작 및 소거 동작은 본 기술 분야에서 통상의 기술을 지식을 가진 자에게 알려진 바와 동일하게 수행할 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 회로도이고;
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 평면도이고;
도 3은 도 2의 비휘발성 메모리 소자의 비트 라인 방향의 단면도이고;
도 4는 도 3의 비휘발성 메모리 소자의 동작 특성을 설명하기 위한 부분 확대된 단면도이고;
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 프로그램 동작 특성을 설명하기 위한 그래프이고;
도 6은 도 3의 비휘발성 메모리 소자의 변형된 예를 보여주는 단면도이고;
도 7은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 회로도이고;
도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 평면도이고;
도 9는 도 8의 비휘발성 메모리 소자의 비트 라인 방향의 단면도이고;
도 10은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 회로도이고;
도 11은 도 10의 비휘발성 메모리 소자의 프로그램 동작을 설명하기 위한 회 로도이고;
도 12는 도 10의 비휘발성 메모리 소자의 읽기 동작을 설명하기 위한 회로도이고; 그리고
도 13은 도 10의 비휘발성 메모리 소자의 소거 동작을 설명하기 위한 회로도이다.

Claims (20)

  1. 복수의 비트 라인들 및 복수의 워드 라인들에 결합된 복수의 메모리 트랜지스터들을 포함하는 낸드-타입 비휘발성 메모리 소자를 이용한 것으로서,
    상기 복수의 비트 라인들 가운데 프로그램을 위한 선택 비트 라인과 프로그램 방지를 위한 비선택 비트 라인들을 설정하는 단계;
    상기 복수의 워드 라인들 가운데 스트링 선택 라인에 최인접한 워드 라인을 포함하는 적어도 하나의 방지 워드 라인에 방지 전압을 인가하는 단계; 및
    상기 복수의 워드 라인들 가운데 선택된 워드 라인에 프로그램 전압을 인가하여, 상기 복수의 메모리 트랜지스터들 가운데 상기 비선택 비트 라인들 내의 메모리 트랜지스터들의 프로그램을 방지하면서 상기 선택 비트 라인 내의 상기 선택된 워드 라인에 결합된 메모리 트랜지스터를 프로그램하는 단계를 포함하는 것을 특징으로 하는 낸드-타입 비휘발성 메모리 소자의 동작 방법.
  2. 제 1 항에 있어서, 상기 방지 전압이 인가된 상태에서,
    상기 스트링 선택 라인에 상기 방지 전압보다 작거나 같은 동작 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 낸드-타입 비휘발성 메모리 소자의 동작 방법.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 제 1 항에 있어서, 상기 프로그램 전압을 인가하기 전에,
    상기 선택 비트 라인에 0V를 인가하는 단계를 더 포함하는 것을 특징으로 하는 낸드-타입 비휘발성 메모리 소자의 동작 방법.
  10. 제 1 항에 있어서, 상기 프로그램 전압을 인가하는 단계와 동시에,
    상기 복수의 워드 라인들 가운데 상기 스트링 선택 라인 및 상기 선택 워드 라인 사이의 워드 라인들을 포함하는 비선택 워드 라인들에 패스 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 낸드-타입 비휘발성 메모리 소자의 동작 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 제 1 항에 있어서, 상기 프로그램 전압을 인가하기 전에,
    상기 복수의 워드 라인들을 가운데에 두고 상기 스트링 선택 라인의 반대편에 배치된 접지 선택 라인에 0V를 인가하는 단계를 더 포함하는 것을 특징으로 하는 낸드-타입 비휘발성 메모리 소자의 동작 방법.
  16. 제 1 항에 있어서, 상기 프로그램 단계에서 상기 선택 비트 라인 내의 메모리 트랜지스터들은 프린지 필드에 의한 전계효과 소오스/드레인에 의해서 전기적으 로 연결하는 것을 특징으로 하는 낸드-타입 비휘발성 메모리 소자의 동작 방법.
  17. 제 1 항에 있어서, 상기 적어도 하나의 방지 워드 라인은 상기 복수의 워드 라인들 가운데 상기 스트링 선택 라인에 최인접한 워드 라인에 인접한 적어도 하나의 워드 라인을 더 포함하는 것을 특징으로 하는 낸드-타입 비휘발성 메모리 소자의 동작 방법.
  18. 복수의 비트 라인들 및 복수의 워드 라인들에 결합된 복수의 메모리 트랜지스터들을 포함하는 낸드-타입 비휘발성 메모리 소자를 이용한 것으로서,
    상기 복수의 비트 라인들 가운데 프로그램을 위한 선택 비트 라인과 프로그램 방지를 위한 비선택 비트 라인들을 설정하는 단계;
    상기 복수의 워드 라인들을 사이에 두고 사로 반대편에 배치된 스트링 선택 라인 및 접지 선택 라인에 0V를 인가하는 단계;
    상기 복수의 워드 라인들 가운데 상기 스트링 선택 라인에 최인접한 워드 라인을 포함하는 방지 워드 라인에 방지 전압을 인가하는 단계;
    상기 스트링 선택 라인 및 상기 비선택 비트 라인들에 상기 방지 전압보다 작거나 같은 동작 전압을 인가하는 단계; 및
    상기 복수의 워드 라인들 가운데 선택된 워드 라인에 프로그램 전압을 인가하고, 상기 복수의 워드 라인들 가운데 상기 스트링 선택 라인 및 상기 선택 워드 라인 사이의 워드 라인들을 포함하는 비선택 워드 라인들에 패스 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 낸드-타입 비휘발성 메모리 소자의 동작 방법.
  19. 제 18 항에 있어서, 상기 스트링 선택 라인에 상기 동작 전압을 인가하는 단계는 상기 방지 전압이 상기 방지 워드 라인에 인가된 상태에서 수행하는 것을 특징으로 하는 낸드-타입 비휘발성 메모리 소자의 동작 방법.
  20. 제 18 항에 있어서, 상기 프로그램 전압 및 패스 전압은 펄스형으로 인가하는 것을 특징으로 하는 낸드-타입 비휘발성 메모리 소자의 동작 방법.
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