TWI498919B - 程式化記憶體單元陣列之方法及裝置 - Google Patents

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Description

程式化記憶體單元陣列之方法及裝置
本發明之具體實施例係關於記憶體之程式化。
此申請案主張於2007年10月2日申請之美國臨時專利申請案第60/997,413號之申請日期之權利，該案之全部內容係以引用的方式併入本文內。
SONOS(矽-氧化氮-氧化矽)係一種非揮發性、捕獲電荷半導體記憶體技術，其提供超過浮動閘極快閃記憶體的數個有區別特徵，包括對單點故障的免疫性與在較低電壓下的程式化。對比在一傳導閘極上儲存電荷的浮動閘極器件，SONOS器件在一介電層內捕獲電荷。SONOS電晶體係使用一稱為均勻通道、修改富雷-諾特海姆(Fowler-Nordheim)穿隧之量子力學效應來加以程式化及抹除。此程式化及抹除方法可提供比其他方法(諸如熱載子注入)更佳的可靠性。一SONOS電晶體係一絕緣閘極場效電晶體(IGFET)，其具有在一控制閘極與在電晶體之主體或基板內的一通道之間的一電荷捕獲介電堆疊。一SONOS電晶體可使用CMOS(互補金氧半導體)製作方法來製作成一P型或N型IGFET。
一SONOS電晶體係藉由在該控制閘極與該基板之間施加一適當極性、量值及持續時間的電壓來加以程式化或抹除。一正閘極至基板電壓引起電子從該通道穿隧至一電荷捕獲介電層而一負閘極至通道電壓引起電洞從該通道穿隧 至該電荷捕獲介電層。在一情況下，該電晶體之臨限電壓係升高而在另一情況下，該電晶體之臨限電壓係降低。該臨限電壓係在汲極與源極端子之間施加一電壓時引起該電晶體傳導電流的閘極至源極電壓。對於一給定數目的捕獲電荷，該臨限電壓變化方向取決於該電晶體是否係一N型或P型FET。然而，單元干擾可能會妨礙此類電晶體之程式化。
本文所說明之一具體實施例包括具有減低單元干擾之一非揮發性捕獲電荷記憶體。在以下說明中，提出許多特定細節，諸如特定組件、器件、方法等之範例，以便提供本發明之具體實施例之一透徹理解。然而習知此項技術者應明白，不一定運用該等特定細節來實施本發明之具體實施例。在其他實例中，未曾詳細說明熟知材料或方法以免不必要地混淆本發明之具體實施例。
為了方便說明，本文中使用SONOS記憶體器件作為非揮發性捕獲電荷記憶體器件之範例來說明本發明之具體實施例。然而，本發明之具體實施例並不如此受限制並可能包括任一類型的非揮發性、捕獲電荷器件。
圖1A依據本發明之一具體實施例解說對於一+10伏特程式化電壓脈衝與一-10伏特抹除電壓脈衝，一N型SONOS電晶體之臨限電壓VT變化與時間成函數關係。在大約10毫秒之後，該程式化臨限電壓係大於+1伏特而該抹除臨限電壓係小於-1伏特。在完成一程式化或抹除操作之後，該電晶 體之狀態可藉由設定該閘極至源極電壓為零，在該等汲極與源極端子之間施加一較小電壓並感測流過該電晶體之電流來加以讀取。在程式化狀態下，該N型SONOS電晶體可係截止(OFF)，因為該閘極至源極電壓可能低於該程式化臨限電壓VTP。在該抹除狀態下，該N型SONOS電晶體可係接通(ON)，因為該閘極至源極電壓可能超過該抹除臨限電壓VTE。一般而言，該接通狀態係相關聯於一邏輯"0"而該截止狀態係相關聯於一邏輯"1"。
圖1B係依據本發明之一具體實施例在一雙電晶體(2T)記憶體單元陣列內的一記憶體單元之一示意圖。依據本發明之一具體實施例，在圖1B中的該記憶體單元包括一IGFET傳遞電晶體與一SONOS記憶體電晶體。該單元包括在該單元上的寫入操作期間使用的一寫入線(WL)，其係連接至該記憶體電晶體之閘極。該單元還包括用以選擇該單元用於一資料讀出的一讀取線(RL)，其係連接至該傳遞電晶體之閘極。該記憶體電晶體之汲極係連接至一位元線(BL)而該傳遞電晶體之源極係連接至一源極線，其係在寫入操作期間處於一浮動條件下。該記憶體電晶體之源極與該傳遞電晶體之汲極共用一共同連接。該傳遞電晶體與該記憶體電晶體還共用一共同基板。
非揮發性記憶體之可靠性係藉由其耐久性(寫入循環之數目)、資料保持力(記憶體可維持一明確資料狀態的時間週期)以及在資料讀出操作期間感測電流之可重複性來加以測量。基於類似於圖1B中所解說者的一浮動源極線記憶 體單元的記憶體會受到特定干擾，其隨著時間劣化該記憶體之效能。如下面更詳細地說明，該等干擾包括"位元線干擾"與"傳遞閘極干擾"。圖1C係依據本發明之一具體實施例解說位元線干擾對一浮動源極線記憶體單元之影響的一圖表。圖1C比較一未受干擾SONOS記憶體單元與在1,000,000個位元線干擾後的一程式化SONOS記憶體單元之資料保持力。
在圖1C中，該未受干擾SONOS單元在其程式化與抹除臨限電壓之間在其壽命開始(BOL)時展現一較大初始分離。隨著時間，電荷洩漏引起該程式化臨限電壓減低而該抹除臨限電壓增加。用於讀取該單元的一感測視窗(定義為可靠地代表一"1"的最小臨限電壓與可靠地代表一"0"的最大臨限電壓)係定位以最大化至該單元之壽命結束(EOL)之時間，使得平均起來該程式化臨限電壓與抹除臨限電壓同時衰減至其個別感測窗口限制。然而在該受干擾單元之情況下，該程式化臨限電壓之BOL值係由於在循環期間位元線干擾之累積效應而減低，且該衰減速率係增加，因為每一位元線干擾可能會對穿隧層造成某損壞，其增加電荷洩漏速率。
圖1D依據本發明之一具體實施例解說傳遞閘極干擾對一浮動源極線記憶體單元之讀取電流之影響與寫入循環之數目成函數關係。在一未受干擾單元中，該傳遞電晶體之臨限電壓係固定的，(例如在0.7至1.2伏特之範圍內)，故當在該傳遞電晶體之閘極與源極之間施加一給定偏壓電壓 (例如2伏特)時，其可能具有一可預測且恆定接通電阻(on resistance)。當在該單元之位元線與源極線之間施加一指定讀取電壓(例如1伏特)，且該記憶體電晶體處於一抹除狀態(即傳導)時，穿過該單元之讀取電流可能係可預測且恆定(例如，如在圖1D中20微安培)。由此，與在該單元係程式化且該記憶體電晶體係截止時該單元之洩漏電流相比較，可基於該單元之讀取電流來容易地區別一"1"與一"0"。如下面更詳細地說明，傳遞閘極干擾引起該傳遞電晶體之臨限電壓增加，故當將該給定偏壓電壓施加至該傳遞電晶體時，其可能更少接通並具有一更高的接通電阻。在該指定讀取電壓下，該讀取電流可能減低(例如如在圖1D中至1微安培)並可能不可能區別在該抹除狀態下的讀取電流與在該程式化狀態下的洩漏電流，故一資料讀取錯誤可能會出現。
圖2A依據本發明之一具體實施例解說具有浮動源極線之一雙電晶體(2T)N型SONOS記憶體單元陣列。該陣列包含在兩列(列0、列1)與兩行(行0、行1)內的四個記憶體單元(A、B、C、D)。每一單元包括一IGFET傳遞電晶體與一SONOS記憶體電晶體。在圖2A中，假定記憶體單元A與D係程式化(由該記憶體電晶體之陰影來指示)並假定單元B與C係抹除。每一列包括一寫入線(WL0、WL1)，其係用以在一記憶體電晶體之選定列上執行寫入操作。每一列還包括一讀取線(RL0、RL1)，其係用以選擇一列用於資料讀出。所有單元均共用一共同基板電壓(SUB)。每一行均包 括一浮動源極線(SL0、SL1)，其係連接至在該行內的所有傳遞電晶體之源極側；及一位元線(BL0、BL1)，其係連接至在該行內的所有記憶體電晶體之汲極側。該傳遞電晶體之汲極與該記憶體電晶體之源極在每一單元內共用一共同節點。類似於其他類型的非揮發性記憶體，逐列地執行在SONOS類型記憶體內的讀取及寫入操作。
一寫入操作包括在一列上執行的一大量抹除操作，隨後在該列內的個別單元上執行的一程式化或禁止操作。圖2B依據本發明之一具體實施例解說在該陣列之列0上的一大量抹除操作。對於此操作，使源極線SL0與SL1浮動，將+6伏特施加至位元線BL0與BL1、施加至基板SUB及寫入線WL1，並將-4伏特施加至寫入線WL0。該等偏壓條件橫跨列0內的該等記憶體電晶體施加-10伏特電壓，其係足以抹除在列0內的任何程式化電晶體。在此操作期間，橫跨單元C與D內之該等記憶體電晶體的電壓係0伏特，使得在一抹除狀態下的單元C保持抹除，而在一程式化狀態下的單元D保持程式化。
在大量抹除一列之後寫入資料至該列，包括程式化在單元內用於儲存一"1"之抹除後記憶體電晶體並禁止程式化在單元內用於儲存一"0"之抹除後記憶體電晶體。圖2C依據本發明之一具體實施例解說一寫入操作，其中單元A係被程式化而單元B係被禁止。對於此操作，再次使源極線SL0與SL1浮動，將+6伏特施加至寫入線WL0，將-4伏特施加至讀取線RL0及RL1、寫入線WL1與位元線BL0。在單元 B內的禁止功能係藉由施加0伏特至位元線BL1內來達成。
該等偏壓條件橫跨單元A內的記憶體電晶體而施加+10伏特，其係足以程式化該記憶體電晶體。然而在單元B中，僅存在橫跨該記憶體電晶體的一+6伏特電位，因為其閘極係處於+6伏特，其汲極係處於0伏特，且因為該電晶體係在抹除狀態下"接通"，其源極也處於0伏特，且其汲極至源極電壓係大約0。橫跨單元B內記憶體電晶體之減低電壓係不足以程式化該記憶體電晶體。然而，一些電子確實穿隧至該電荷儲存層並正偏移該臨限電壓。此正臨限電壓偏移係在一記憶體寫入操作之背景下稱為軟程式化或"禁止干擾"。
在列1中，該等偏壓條件橫跨單元C內的記憶體電晶體施加0伏特，使得其不受干擾。然而，在單元D中，在該記憶體電晶體上存在一-4伏特閘極至汲極電位。此外，浮動源極線SL1將單元B內的傳遞電晶體之源極上的任何電壓耦合至單元D內的傳遞電晶體之源極。對於圖2C中所示之該等偏壓條件，在單元B內的傳遞電晶體之源極展現大約-3伏特的一瞬態電壓(超過-4伏特閘極電壓大約1伏特)。此電壓係耦合至在單元D內的傳遞電晶體之源極，其中組合在單元D內傳遞電晶體上的一0伏特閘極電壓，其使在單元D內的傳遞電晶體經受一接通瞬態。由此，在單元D內的傳遞電晶體之汲極展現大約-1伏特的一瞬態電壓。此電壓加到單元D之記憶體電晶體之源極上，橫跨該記憶體電晶體產生一大約-3伏特的瞬態閘極至源極電壓。該等電壓(閘極 至汲極與閘極至源極)係不足以抹除該電晶體，但一些電洞確實從該記憶體電晶體之閘極、汲極及通道穿隧至該電荷儲存層並負偏移臨限電壓。此負臨限電壓偏移係在一記憶體寫入操作之背景下稱為軟抹除或"位元線干擾"。
在一抹除單元上的連續禁止干擾之最大數目係限於一(1)，因為該單元在一寫入操作之第一部分期間係始終抹除的。對比之下，在一給定列及行內的一程式化單元上的連續位元線干擾之最大數目係在所有其他列上的寫入操作之總數目，其中施加一禁止電壓至給定行上的位元線。例如，若在一記憶體陣列內存在64列，且每一列係寫入(循環)100,000次，則該程式化單元可看見之位元線干擾之最大數目係等於[(64-1)*100,000]，其等於6,300,000個位元線干擾。統計上，此意味著，程式化臨限電壓偏移係在SONOS記憶體內的限制因素。
如上所述，存在相關聯於浮動源極線的另一干擾來源，其係稱為傳遞閘極干擾。此干擾在如上所說明並解說於圖2B中的大量抹除操作期間發生。圖2D依據本發明之一具體實施例解說在一大量抹除操作期間在單元A內的電壓。在t1，讀取線RL0係脈動至+2伏特。在t2，位元線BL0與基板電壓SUB係脈動至+6伏特而寫入線WL0係脈動至-4伏特。該等條件在該傳遞電晶體與該記憶體電晶體之間的浮動節點N0處建立一電壓脈衝，其係電容性耦合至浮動源極線SL0。在t3，當在BL0、WL0及SUB上的該等脈動電壓回復至零時，在N0處的電壓回復至零且在SL0上的電壓衰減 至零，一RC時間常數係由在SL0上的分佈電容與電阻來加以決定。當衰減瞬態開始時，橫跨該傳遞電晶體存在一汲極至源極電壓。此電壓將熱電子注入至該傳遞電晶體之通道內，從而如上所說明提升該傳遞電晶體之臨限電壓，引起一傳遞閘極干擾，其可能限制單元讀取電流，即減低可靠性。
圖3解說一非揮發性捕獲電荷半導體器件100之一具體實施例。半導體器件100包括形成於一基板102上的一閘極堆疊104。半導體器件100進一步包括在閘極堆疊104之任一上在基板102內的源極/汲極區域110，其界定在閘極堆疊104下面在基板102內的一通道區域112。閘極堆疊104包括一穿隧介電層104A、一電荷捕獲層104B、一頂部介電層104C及一閘極層104D。閘極層104D係藉由中間介電層與基板102電絕緣。
半導體器件100可能係任一非揮發性捕獲電荷記憶體器件。依據本發明之一具體實施例，半導體器件100係一SONOS型器件，其中該電荷捕獲層係具有一電荷捕獲位置濃度的一絕緣介電層。傳統上，SONOS代表"矽-氧化物-氮化物-氧化物-矽"，其中第一個"矽"係指閘極層材料，第一個"氧化物"係指頂部介電層(又稱為一阻隔介電層)，"氮化物"係指電荷捕獲介電層，第二個"氧化物"係指穿隧介電層而第二個"矽"係指通道區域。然而，一SONOS型器件不限於該等特定材料。
基板102並因此通道區域112可能係適用於半導體器件製 作的任何材料。在一具體實施例中，基板102可能係一材料之一單晶之一主體基板，該材料可能包括(但不限於)矽、鍺、矽/鍺或一III-V化合物半導體材料。在另一具體實施例中，基板102可能係具有一頂部磊晶層的一主體層。在一特定具體實施例中，該主體層可能係一材料之一單晶，該材料可能包括(但不限於)矽、鍺、矽/鍺、一III-V化合物半導體材料及石英，而該頂部磊晶層可能係一單晶層，其可能包括(但不限於)矽、鍺、矽/鍺及一III-V化合物半導體材料。在另一具體實施例中，基板102可能係在一中間絕緣物層上的一頂部磊晶層，該中間絕緣物層係在一較低主體層上方。該頂部磊晶層可能係一單晶層，其可能包括(但不限於)矽(例如用以形成一絕緣物上矽半導體基板)、鍺、矽/鍺及一III-V化合物半導體材料。該絕緣物層可能包括(但不限於)二氧化矽、氮化矽及氮氧化矽。該較低主體層可能係一單晶，其可能包括(但不限於)矽、鍺、矽/鍺、一III-V化合物半導體材料及石英。基板102及因此通道區域112可能包括摻雜物雜質原子。在一特定具體實施例中，通道區域112係P型摻雜且在一替代性具體實施例中，通道區域112係N型摻雜。
在基板102內的源極/汲極區域110可能具有與通道區域112相反導電率的任何區域。例如，依據本發明之一具體實施例，源極/汲極區域110係N型摻雜區域而通道區域112係一P型摻雜區域。在一具體實施例中，基板102並因此通道區域112可能係硼摻雜單晶矽，其具有在1015至1019原子 /cm3之範圍內的一硼濃度。源極/汲極區域110可能係磷摻雜或砷摻雜區域，其具有在5×1016至5×1019原子/cm3之範圍內的N型摻雜物濃度。在一特定具體實施例中，源極/汲極區域110可能具有在80至200奈米之範圍內的在基板102內的一深度。例如，依據本發明之一替代性具體實施例，源極/汲極區域110係P型摻雜區域而通道區域112係一N型摻雜區域。
穿隧介電層104A可能係任一材料並具有任一適用於允許電荷載子在一施加閘極偏壓下穿隧進入該電荷捕獲層內的厚度。在一具體實施例中，穿隧介電層104A可能係由一熱氧化程序所形成的一二氧化矽或氮氧化矽層。在另一具體實施例中，穿隧介電層104A可能係由化學汽相沈積或原子層沈積所形成的一高介電常數(高k)材料並可能包括(但不限於)氧化鉿、氧化鋯、矽酸鉿、氮氧化鉿、氧化鋯鉿及氧化鑭。在一特定具體實施例中，穿隧介電層104A可能具有在1至10奈米之範圍內的一厚度。在一特定具體實施例中，穿隧介電層104A可能具有大約2奈米的一厚度。
電荷捕獲層104B可能係任一材料並具有任一適用於儲存電荷並因此調變閘極堆疊104之臨限電壓的厚度。在一具體實施例中，電荷捕獲層104B可能係由一化學汽相沈積程序所形成的一介電材料並可能包括(但不限於)化學計量氮化矽、富含矽的氮化矽及氮氧化矽。在一具體實施例中，電荷捕獲層104B之厚度可能係在5至10奈米之範圍內。
頂部介電層104C可能係任一材料並可能具有任一適用於 在一施加閘極偏壓下維持一電荷洩漏及穿隧阻障的厚度。在一具體實施例中，頂部介電層104C係藉由一化學汽相沈積程序來形成並由二氧化矽或氮氧化矽所構成。在另一具體實施例中，頂部介電層104C可能係由原子層沈積所形成的一高k介電材料並可能包括(但不限於)氧化鉿、氧化鋯、矽酸鉿、氮氧化鉿、氧化鋯鉿及氧化鑭。在一特定具體實施例中，頂部介電層104C可能具有在1至20奈米之範圍內的一厚度。
閘極層104D可能係適用於在該SONOS型器件之操作期間容納一偏壓電壓的任一導體或半導體材料。依據本發明之一具體實施例，閘極層104D可能係由一化學汽相沈積程序所形成的摻雜多晶矽。在另一具體實施例中，閘極層104D可能係由化學或物理汽相沈積所形成的一含金屬材料並可能包括(但不限於)金屬氮化物、金屬碳化物、金屬矽化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷及鎳。
圖4A解說依據本發明之一具體實施例之一記憶體300之一範例性片段，其可能係一大型記憶體單元陣列之部分。在圖4A中，記憶體300包括四個記憶體單元301、302、303及304，其係以兩列(列0、列1)與兩行(行0、行1)來配置。
在列0及行0內的單元301包括記憶體電晶體331與傳遞電晶體341。記憶體電晶體331之汲極371係連接至位元線312(BL0)，記憶體電晶體331之閘極391係連接至寫入線322(WL0)而記憶體電晶體331之源極係在共同節點361處連接至傳遞電晶體341之汲極。傳遞電晶體341之閘極381係 連接至讀取線321(RL0)而傳遞電晶體341之源極351係連接至源極線311(SL0)。
在列0及行1內的單元302包括記憶體電晶體332與傳遞電晶體342。記憶體電晶體332之汲極372係連接至位元線314(BL1)，記憶體電晶體332之閘極392係連接至寫入線322(WL0)而記憶體電晶體332之源極係在共同節點362處連接至傳遞電晶體342之汲極。傳遞電晶體342之閘極382係連接至讀取線321(RL0)而傳遞電晶體342之源極355係連接至源極線313(SL1)。
在列1及行0內的單元303包括記憶體電晶體333與傳遞電晶體343。記憶體電晶體333之汲極373係連接至位元線312(BL0)，記憶體電晶體333之閘極393係連接至寫入線324(WL1)而記憶體電晶體333之源極係在共同節點363處連接至傳遞電晶體343之汲極。傳遞電晶體343之閘極383係連接至讀取線323(RL1)而傳遞電晶體343之源極353係連接至源極線311(SL0)。
在列1及行1內的單元304包括記憶體電晶體334與傳遞電晶體344。記憶體電晶體334之汲極374係連接至位元線314(BL1)，記憶體電晶體334之閘極394係連接至寫入線324(WL1)而記憶體電晶體334之源極係在共同節點364處連接至傳遞電晶體344之汲極。傳遞電晶體344之閘極384係連接至讀取線323(RL1)而傳遞電晶體344之源極354係連接至源極線313(SL1)。此外，在記憶體陣列300內的所有電晶體可能共用一共同基板節點340。
在行0內，源極線311係耦合至開關401與開關402，其可能係相容於用以製造記憶體陣列300之製作程序的任一類型單極、單投半導體開關(例如在此項技術中所習知之二極體或電晶體開關)。開關401係還耦合至位元線312。開關401係由在線407上的一READ/WRITE(讀取/寫入)控制信號來加以控制。開關402係由一反相器403之輸出控制，該反相器反轉線407上的該READ/WRITE控制信號，使得當開關401斷開時，開關402閉合且當開關401閉合時，開關402斷開。記憶體陣列300之行1在其源極線313與位元線314之間具有一相當開關組態，其中開關404、開關405、線408及反相器406分別對應於開關401、開關402、線407及反相器403。
在下列說明中，為了解釋清楚及方便，假定在記憶體陣列300內的所有電晶體均為N型場效電晶體。應瞭解，不失一般性，可藉由反轉該等施加電壓之極性來說明一P型組態，且此一組態係在本發明之預期具體實施例內。此外，在下列說明中所使用的該等電壓係為了方便解釋而選擇且僅代表本發明之一範例性具體實施例。可在本發明之不同具體實施例內運用其他電壓。
圖4B解說在一具體實施例中在記憶體陣列300內的一選定列(列0)上的一大量抹除操作，其抹除記憶體單元301與記憶體單元302。在圖4B中，施加一WRITE信號至控制線407與408，其閉合開關401及404並斷開開關402及405。在此組態下，源極線311(SL0)係連接至位元線312(BL0)並與 其等電位，而源極線313(SL1)係連接至位元線314(BL1)並與其等電位。一正電壓脈衝(+2伏特)係施加於讀取線321(RL0)上，一負電壓脈衝(-4伏特)係施加於寫入線322(WL0)上，且一正電壓脈衝(+6伏特)係施加於位元線312(BL0)、位元線314(BL1)與共同基板節點340(SUB)上。
由於該等施加電壓與開關401、402、403及404之組態，傳遞電晶體341及342係截止偏壓而傳遞電晶體341之源極351係箝位至位元線312。記憶體電晶體331與332二者均具有負閘極至基板電壓與閘極至汲極電壓，其係足以引起電洞穿隧至其個別電荷捕獲層內，抹除該等記憶體電晶體並在移除該等偏壓電壓時致使該等電晶體進入一接通狀態，如上所說明。然而，不同於以上所說明之浮動源極線抹除操作，依據本發明之一具體實施例，大體上排除該浮動源極線瞬態，因為該等源極線電壓追蹤其對應位元線電壓，如圖4E中所解說。圖4E係等效於圖2D，除了在SL0上的電壓外，該電壓從+6伏特轉變至0伏特，而在節點N0處的電壓從大約+5.3伏特轉變至0伏特。由於，在傳遞電晶體341上的汲極至源極電壓從未超過大約-0.7伏特，其係完全低於用於熱電子注入的臨限值，從而大體上排除傳遞閘極干擾。應瞭解，存在一等效條件用於記憶體單元302內的傳遞電晶體342。
圖4C依據本發明之一具體實施例解說在記憶體陣列300之一列0上的一寫入操作。在圖4C中，單元301係欲寫入至一邏輯"1"狀態的目標單元，而單元302係欲寫入至一邏輯 "0"狀態。然而，由於單元302係藉由前面大量抹除操作(圖4B)已抹除至一邏輯"0"狀態，寫入一邏輯"0"形同禁止程式化單元302。此處，在圖4B中，施加一WRITE信號至控制線407及408，該等控制線閉合開關401與404並斷開開關402與405，使得源極線311連接至位元線312而源極線313連接至位元線314。此外，-4伏特係施加至讀取線321(RL0)、位元線312(BL0)與基板340(SUB)，+6伏特係施加至寫入線322(WL0)而一0伏特禁止電壓係施加至位元線314。
由於該等施加電壓，使得傳遞電晶體341由於0V閘極至基板與閘極至源極電壓而截止偏壓。記憶體電晶體331係曝露於大約+10V的一閘極至基板與閘極至汲極電壓，其係足以引起電子穿隧至記憶體電晶體302之電荷捕獲層並在移除該等偏壓電壓時將記憶體電晶體331置於一截止狀態。
在記憶體單元302中，傳遞電晶體342亦由於一0伏特閘極至汲極電壓與一-4伏特閘極至源極電壓而截止偏壓。記憶體電晶體332係藉由如上所說明施加0伏特禁止電壓而禁止程式化。
在列1中，記憶體電晶體333不受列0上的程式化操作影響，因為其閘極(393)、汲極(373)及源極(363)端子均處於相同電位(-4伏特)下。在記憶體單元304中，傳遞電晶體344之源極(354)係箝位至0伏特，因為源極線313係經由開關403而連接至位元線314。由此，使得傳遞電晶體344截 止偏壓且在傳遞電晶體344內不存在任何接通瞬態干擾記憶體電晶體334，且與一浮動源極線SONOS型記憶體相比，記憶體電晶體334上的位元線干擾大體上降低。
圖4D解說在一具體實施例中如何可讀取記憶體陣列300。在圖4D中，列0係藉由施加一選擇電壓(+2伏特)至讀取線321(RL0)來選擇用於讀取，該讀取線接通傳遞電晶體341及342。一READ控制信號係施加至控制線407與408，其斷開開關401及404並閉合開關402及405。源極線SL0與SL1係接地或另外保持至一0伏特電位。一感測電壓(例如+1伏特)係施加至位元線BL0與BL1之每一者並可感測流過其個別記憶體單元(301與302)的電流。感測放大器與電流感測方法係在此項技術中習知。據此，不提供一詳細說明。在圖4D之範例性記憶體陣列300中，單元301係程式化(記憶體電晶體331係截止)而記憶體單元302係抹除(記憶體電晶體332係接通)。因此，電流可能不流過記憶體單元301而電流可能流過記憶體單元302。
圖5係比較在一百萬循環上在一浮動源極線SONOS型記憶體內位元線干擾(資料點集合501)與在一百萬循環上在依據本發明之具體實施例之一SONOS型記憶體內位元線干擾(資料點集合502)的一圖表500。如圖5中所解說，與用於具有浮動源極線之設計的幾乎300毫伏相比，用於曲線502之總臨限電壓偏移係小於50毫伏。
圖6係比較對於一浮動源極線SONOS型記憶體在一百萬循環上的讀取電流(資料點集合601)與依據本發明之具體實 施例在一百萬循環上的讀取電流(資料點集合602)的一圖表600。如圖6中所解說，依據本發明之一具體實施例，用於資料集602的讀取電流比較用於浮動源極線組態的讀取電流係大體上未變，用於該浮動源極線組態的讀取電流從大約20毫安培減低至大約一毫安培，如上所說明。
圖7係解說在一具體實施例中一種用於在一SONOS型記憶體陣列中減低傳遞閘極干擾與位元線干擾之方法的一流程圖700。在圖7中，選擇一記憶體陣列之一第一列用於一寫入操作，其中該第一列包括在一第一行內的一記憶體單元與在一第二行內的一記憶體單元，其中該第一記憶體單元係連接於一第一位元線與一第一源極線之間而該第二記憶體單元係連接於一第二位元線與一第二源極線之間(操作701)。在下一操作中，連接該第一位元線至該第一源極線並連接該第二位元線至該第二源極線，其中該第一源極線係與該第一位元線等電位而該第二源極線係與該第二位元線等電位(操作702)。接著抹除該記憶體陣列之該第一列(操作703)並程式化該第一記憶體單元，同時禁止程式化該第二記憶體單元(操作704)。
圖8係包括依據本發明之一具體實施例之一SONOS型記憶體800之處理系統900之一方塊圖。在圖8中，該SONOS型記憶體800包括一SONOS型記憶體陣列801，其可能組織成SONOS型記憶體單元之列及行，如上所說明。在一具體實施例中，記憶體陣列801可能係一2m+k行乘以2n-k列的記憶體單元陣列(諸如記憶體單元200)，其中k係一資料字 元的位元長度。記憶體陣列801可能經由2n-k個寫入線(諸如寫入線322與324)並藉由2n-k個讀取線(諸如讀取線321與323)802A來耦合至一列解碼器及控制器802，如上所說明。記憶體陣列801還可能經由2m+k個源極線(諸如源極線311與313)並藉由2m+k個位元線(諸如位元線321與323)803A來耦合至一行解碼器及控制器802，如上所說明。列及行解碼器及控制器係在此項技術中習知並據此本文中不作詳細說明。行解碼器及控制器802可能包括諸如開關401與402之開關以如上所說明連接及斷開源極線及位元線來大體上排除傳遞閘極干擾與位元線干擾，如上所說明。記憶體陣列801還可耦合至此項技術中所習知之複數個感測放大器804以從記憶體陣列801中讀取k位元字元。記憶體800還可包括命令及控制電路805，如此項技術中所習知，以控制列解碼器及控制器802、行解碼器及控制器803及感測放大器804，並還從感測放大器804接收讀取資料。
記憶體800還可經由一位址匯流排807、一資料匯流排808及一控制匯流排809來耦合至一處理器806。例如，處理器806可能係任一類型的通用或專用處理器件。
在一具體實施例中，列控制器802可經組態用以選擇記憶體陣列801之一第一列用於一寫入操作以及取消選擇記憶體陣列801之一第二列用於該寫入操作。行控制器803可經組態用以選擇在該第一列內的一第一記憶體單元(例如單元301)用於程式化以及禁止程式化在該第一列內的一第二記憶體單元(例如單元302)。行控制器803可經組態用以 連接一第一源極線至由該第一記憶體單元與在該記憶體陣列之一未選定列內的一第三記憶體單元(例如單元304)所共用的一第一位元線以及在該第一位元線上施加一抹除電壓，隨後在該第一位元線上施加一程式化電壓，其中大體上排除在該第一記憶體單元內的一傳遞閘極干擾。行控制器803可經組態用以連接一第二源極線至由該第二記憶體單元與在該記憶體陣列之一未選定列內的一第四、已程式化記憶體單元(例如單元304)所共用的一第二位元線以及在該第二位元線上施加一抹除電壓，隨後在該第二位元線上施加一禁止電壓，其中大體上減低在該第二記憶體單元內的一傳遞閘極干擾並大體上減低在該第四記憶體單元內的一位元線干擾。
儘管已參考特定範例性具體實施例說明本發明之具體實施例，但顯然，可以對這些具體實施例進行各種修改及變化而不脫離隨附申請專利範圍中所提出之本發明具體實施例之更廣泛精神及範疇。據此，本說明書及圖式應視為解說性，而不應視為限制性。
100‧‧‧非揮發性捕獲電荷半導體器件
102‧‧‧基板
104‧‧‧閘極堆疊
104A‧‧‧穿隧介電層
104B‧‧‧電荷捕獲層
104C‧‧‧頂部介電層
104D‧‧‧閘極層
110‧‧‧源極/汲極區域
112‧‧‧通道區域
300‧‧‧記憶體(陣列)
301‧‧‧記憶體單元
302‧‧‧記憶體單元
303‧‧‧記憶體單元
304‧‧‧記憶體單元
331‧‧‧記憶體電晶體
332‧‧‧記憶體電晶體
333‧‧‧記憶體電晶體
334‧‧‧記憶體電晶體
340‧‧‧共同基板節點
341‧‧‧傳遞電晶體
342‧‧‧傳遞電晶體
343‧‧‧傳遞電晶體
344‧‧‧傳遞電晶體
351‧‧‧傳遞電晶體341之源極
353‧‧‧傳遞電晶體343之源極
354‧‧‧傳遞電晶體344之源極
361‧‧‧共同節點
362‧‧‧共同節點
363‧‧‧共同節點
364‧‧‧共同節點
371‧‧‧記憶體電晶體331之汲極
372‧‧‧記憶體電晶體332之汲極
373‧‧‧記憶體電晶體333之汲極
374‧‧‧記憶體電晶體334之汲極
381‧‧‧傳遞電晶體341之閘極
382‧‧‧傳遞電晶體342之閘極
383‧‧‧傳遞電晶體343之閘極
384‧‧‧傳遞電晶體344之閘極
391‧‧‧記憶體電晶體331之閘極
392‧‧‧記憶體電晶體332之閘極
393‧‧‧記憶體電晶體333之閘極
394‧‧‧記憶體電晶體334之閘極
401‧‧‧開關
402‧‧‧開關
403‧‧‧反相器/開關
404‧‧‧開關
405‧‧‧開關
406‧‧‧反相器
800‧‧‧SONOS型記憶體
801‧‧‧SONOS型記憶體陣列
802‧‧‧列解碼器及控制器
803‧‧‧行解碼器及控制器
804‧‧‧感測放大器
805‧‧‧命令及控制電路
806‧‧‧處理器
807‧‧‧位址匯流排
808‧‧‧資料匯流排
809‧‧‧控制匯流排
900‧‧‧處理系統
A‧‧‧記憶體單元
B‧‧‧記憶體單元
C‧‧‧記憶體單元
D‧‧‧記憶體單元
READ/WRITE‧‧‧控制信號
本發明之具體實施例係在該等附圖之圖式中藉由範例方式而非藉由限制方式來加以解說，其中：圖1A依據本發明之一具體實施例解說在一SONOS電晶體中的程式化及抹除臨限電壓；圖1B依據本發明之一具體實施例解說一浮動源極線雙電晶體(2T)SONOS記憶體單元； 圖1C依據本發明之一具體實施例解說在一浮動源極線(2T)SONOS記憶體單元內位元線干擾之影響；圖1D依據本發明之一具體實施例解說在一浮動源極線SONOS記憶體單元內傳遞閘極干擾之影響；圖2A依據本發明之一具體實施例解說一浮動源極線SONOS記憶體陣列；圖2B依據本發明之一具體實施例解說在一浮動源極線SONOS記憶體陣列內的一大量抹除操作；圖2C依據本發明之一具體實施例解說在一浮動源極線SONOS記憶體陣列內的一寫入操作；圖2D依據本發明之一具體實施例解說在一浮動源極線SONOS記憶體陣列內的傳遞閘極干擾；圖3解說在本發明之一具體實施例中之一非揮發性、SONOS型捕獲電荷半導體器件之結構；圖4A解說在本發明之一具體實施例中的一SONOS型記憶體陣列；圖4B解說在本發明之一具體實施例中在一SONOS型記憶體陣列內的一大量抹除操作；圖4C解說在本發明之一具體實施例中在一SONOS型記憶體陣列內的一寫入操作；圖4D解說在本發明之一具體實施例中在一SONOS型記憶體陣列內的一讀取操作；圖4E解說在本發明之一具體實施例中傳遞閘極干擾之減低； 圖5解說在本發明之一具體實施例中位元線干擾之一減低；圖6解說在本發明之一具體實施例中傳遞閘極干擾之一減低；圖7係解說在一具體實施例中一種用於減低SONOS單元干擾之方法的一流程圖；以及圖8係解說其中可實施本發明之具體實施例之一處理系統之一方塊圖。

Claims (19)

  1. 一種用於在一記憶體單元陣列內減低干擾之方法，其包含：選擇該記憶體單元陣列之一第一列用於一寫入操作，該第一列包含在該記憶體單元陣列之一第一行內的一第一記憶體單元與在該記憶體單元陣列之一第二行內的一第二記憶體單元，其中該第一記憶體單元係連接於一第一位元線與一第一源極線之間而該第二記憶體單元係連接於一第二位元線與一第二源極線之間，其中每一記憶體單元包括一記憶體電晶體與一傳遞電晶體；連接該第一位元線至該第一源極線並連接該第二位元線至該第二源極線，其中該第一源極線係與該第一位元線等電位而該第二源極線係與該第二位元線等電位；以及抹除該記憶體單元陣列之該第一列。
  2. 如請求項1之方法，其進一步包含程式化該第一記憶體單元並禁止該第二記憶體單元。
  3. 如請求項2之方法，其中該第二行包括在該陣列之一第二列內的一第三記憶體單元而該第一行包括在該記憶體單元陣列之該第二列內的一第四記憶體單元，其中該第三記憶體單元係連接於該第二位元線與該第二源極線之間而該第四記憶體單元係連接於該第一位元線與該第一源極線之間。
  4. 如請求項3之方法，其進一步包含在由該第一記憶體單元與該第二記憶體單元所共用的一第一寫入線上施加一 第一參考電壓，其中程式化該第一記憶體單元包含在該第一位元線上施加一程式化電壓，以及禁止該第二記憶體單元包含在該第二位元線上施加一禁止電壓。
  5. 如請求項4之方法，其進一步包含：在由該第一記憶體單元與該第二記憶體單元所共用的一第一選擇線上施加該程式化電壓；在由該第三記憶體單元與該第四記憶體單元所共用的一第二寫入線上施加該程式化電壓；以及在由該第三記憶體單元與該第四記憶體單元所共用的一第二選擇線上施加該禁止電壓。
  6. 如請求項5之方法，其進一步包含在該第一寫入線上施加一第二參考電壓，其中抹除該記憶體陣列之該第一列包含在該第一位元線與該第二位元線上施加一抹除電壓。
  7. 如請求項6之方法，其進一步包含：在該第二寫入線上施加該第二參考電壓；在該第二選擇線上施加該禁止電壓；以及在該第一選擇線上施加一持斷電壓。
  8. 如請求項5之方法，其中該等第一、第二、第三及第四記憶體單元之每一者包括一非揮發性儲存電荷記憶體電晶體與一場效傳遞電晶體，該等電晶體具有連接至該程式化電壓與該抹除電壓之一者的一共同主體，該記憶體 電晶體具有連接至一個別位元線的一汲極、連接至一個別寫入線的一控制閘極及連接至該傳遞電晶體之一汲極的一源極，該傳遞電晶體具有連接至一個別選擇線的一控制閘極與連接至一個別源極線的一源極。
  9. 如請求項8之方法，其中該記憶體電晶體包含一浮動閘極電晶體與一捕獲電荷SONOS型電晶體之一者。
  10. 一種用於程式化記憶體單元之裝置，其包含：一記憶體陣列，其包含以列及行配置的記憶體單元；以及耦合至該記憶體陣列的一記憶體控制器，其包含：一列控制器，其係經組態用以選擇該記憶體陣列之一第一列用於一寫入操作以及取消選擇該記憶體陣列之一第二列，其中該第一列包含在該記憶體陣列之一第一行內耦合於一第一位元線與一第一源極線之間的一第一記憶體單元與在該記憶體陣列之一第二行內耦合於一第二位元線與一第二源極線之間的一第二記憶體單元，其中每一記憶體單元包括一記憶體電晶體與一傳遞電晶體；以及一行控制器，其係經組態用以連接該第一位元線至該第一源極線以及連接該第二位元線至該第二源極線，該行控制器進一步經組態用以抹除該記憶體陣列之該第一列。
  11. 如請求項10之裝置，其中該記憶體控制器係進一步經組態用以程式化該第一記憶體單元以及禁止程式化該第二 記憶體單元。
  12. 如請求項11之裝置，其中該第二列包含耦合於該第二位元線與該第二源極線之間的一第三記憶體單元與耦合於該第一位元線與該第一源極線之間的一第四記憶體單元。
  13. 如請求項12之裝置，其中該列控制器係經組態用以在由該第一記憶體單元與該第二記憶體單元所共用的一第一寫入線上施加一第一參考電壓，其中為了程式化該第一記憶體單元，該行控制器係經組態用以在該第一位元線上施加一程式化電壓，以及其中為了禁止該第二記憶體單元，該行控制器係經組態用以在該第二位元線上施加一禁止電壓。
  14. 如請求項13之裝置，其中該列控制器係經組態用以：在由該第一記憶體單元與該第二記憶體單元所共用的一第一選擇線上以及在由該第三記憶體單元與該第四記憶體單元所共用的一第二寫入線上施加該程式化電壓；以及在由該第三記憶體單元與該第四記憶體單元所共用的一第二選擇線上施加該禁止電壓。
  15. 如請求項14之裝置，其中該列控制器係進一步經組態用以在該第一寫入線上施加一第二參考電壓，其中為了抹除該記憶體陣列之該第一列，該行控制器係經組態用以在該第一位元線與該第二位元線上施加一抹除電壓。
  16. 如請求項15之裝置，其中該列控制器係進一步經組態用以：在該第二寫入線上施加該第二參考電壓；在該第二選擇線上施加該禁止電壓；以及在該第一選擇線上施加一持斷電壓。
  17. 如請求項14之裝置，其中該等第一、第二、第三及第四記憶體單元之每一者包括一非揮發性儲存電荷記憶體電晶體與一場效傳遞電晶體，該等電晶體具有連接至該程式化電壓與該抹除電壓之一者的一共同主體，該記憶體電晶體具有連接至一個別位元線的一汲極、連接至一個別寫入線的一控制閘極及連接至該傳遞電晶體之一汲極的一源極，該傳遞電晶體具有連接至一個別選擇線的一控制閘極與連接至一個別源極線的一源極。
  18. 如請求項17之裝置，其中該記憶體電晶體包含一浮動閘極電晶體與一捕獲電荷SONOS型電晶體之一者。
  19. 一種用於程式化記憶體單元之裝置，其包含：選擇構件，其用於在一記憶體陣列內選擇記憶體單元之一列用於一寫入操作，其中每一記憶體單元包括一記憶體電晶體與一傳遞電晶體；以及連接構件，其用於選擇性連接該等記憶體單元之源極線至該等記憶體單元之位元線以使在該等記憶體單元之源極線上的電壓符合在該等記憶體單元之位元線上的電壓；以及程式化構件，其用於選擇性程式化並抹除在記憶體單 元之該列內的記憶體單元。
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Publication number Priority date Publication date Assignee Title
US7791149B2 (en) * 2008-07-10 2010-09-07 Qimonda Ag Integrated circuit including a dielectric layer
US8582359B2 (en) * 2010-11-16 2013-11-12 Zeno Semiconductor, Inc. Dual-port semiconductor memory and first-in first-out (FIFO) memory having electrically floating body transistor
CN102324429B (zh) * 2011-09-29 2017-09-29 上海华虹宏力半导体制造有限公司 新型双晶体管sonos闪存存储单元结构及其操作方法
US8953380B1 (en) 2013-12-02 2015-02-10 Cypress Semiconductor Corporation Systems, methods, and apparatus for memory cells with common source lines
US9324439B1 (en) * 2014-10-20 2016-04-26 Sandisk Technologies Inc. Weak erase after programming to improve data retention in charge-trapping memory
CN104715791A (zh) * 2015-03-30 2015-06-17 山东华芯半导体有限公司 一种基于rram的非易失性sram存储单元
US10074438B2 (en) 2016-06-10 2018-09-11 Cypress Semiconductor Corporation Methods and devices for reducing program disturb in non-volatile memory cell arrays
US9997253B1 (en) 2016-12-08 2018-06-12 Cypress Semiconductor Corporation Non-volatile memory array with memory gate line and source line scrambling
US10796763B2 (en) * 2018-01-26 2020-10-06 Stmicroelectronics (Rousset) Sas Method for programming a split-gate memory cell and corresponding memory device
WO2020041651A1 (en) * 2018-08-23 2020-02-27 Raytheon Company Per-pixel detector bias control
US11561132B2 (en) 2020-06-04 2023-01-24 Raytheon Company Per-pixel detector bias control
US11195589B1 (en) * 2020-07-15 2021-12-07 Ferroelectric Memory Gmbh Memory cell arrangement and methods thereof

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010048612A1 (en) * 2000-05-08 2001-12-06 Yi Sang Bae Array of flash memory cells and data program and erase methods of the same
US20050105373A1 (en) * 2002-02-28 2005-05-19 Yoshinori Takase Nonvolatile semiconductor memory device
US20060049451A1 (en) * 2003-04-04 2006-03-09 Catalyst Semiconductor, Inc. Non-volatile memory integrated circuit
US7064978B2 (en) * 2002-07-05 2006-06-20 Aplus Flash Technology, Inc. Monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout
US7085161B2 (en) * 2003-01-28 2006-08-01 Sandisk Corporation Non-volatile semiconductor memory with large erase blocks storing cycle counts
US20060234394A1 (en) * 2002-07-05 2006-10-19 Aplus Flash Technology, Inc. Novel monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout
US7177977B2 (en) * 2004-03-19 2007-02-13 Sandisk Corporation Operating non-volatile memory without read disturb limitations
US20070196982A1 (en) * 2006-02-21 2007-08-23 Saifun Semiconductors Ltd. Nrom non-volatile mode of operation
US7269072B2 (en) * 2003-12-16 2007-09-11 Micron Technology, Inc. NROM memory cell, memory array, related devices and methods

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5317535A (en) * 1992-06-19 1994-05-31 Intel Corporation Gate/source disturb protection for sixteen-bit flash EEPROM memory arrays
US5912837A (en) * 1996-10-28 1999-06-15 Micron Technology, Inc. Bitline disturb reduction
US5943263A (en) * 1997-01-08 1999-08-24 Micron Technology, Inc. Apparatus and method for programming voltage protection in a non-volatile memory system
JP3951443B2 (ja) * 1997-09-02 2007-08-01 ソニー株式会社 不揮発性半導体記憶装置及びその書き込み方法
US6660585B1 (en) * 2000-03-21 2003-12-09 Aplus Flash Technology, Inc. Stacked gate flash memory cell with reduced disturb conditions
KR100379553B1 (ko) * 2001-01-11 2003-04-10 주식회사 하이닉스반도체 플래쉬 메모리 셀의 어레이 및 이를 이용한 데이터프로그램방법 및 소거방법
US6671207B1 (en) * 2001-02-08 2003-12-30 Advanced Micro Devices, Inc. Piggyback programming with staircase verify for multi-level cell flash memory designs
EP1459322A2 (en) * 2001-12-13 2004-09-22 Koninklijke Philips Electronics N.V. A device and method to read a 2-transistor flash memory cell
US6987693B2 (en) * 2002-09-24 2006-01-17 Sandisk Corporation Non-volatile memory and method with reduced neighboring field errors
US6744675B1 (en) * 2002-11-26 2004-06-01 Advanced Micro Devices, Inc. Program algorithm including soft erase for SONOS memory device
KR20040107967A (ko) * 2003-06-16 2004-12-23 삼성전자주식회사 Ｓｏｎｏｓ메모리 소자 및 그 정보 소거방법
US6975535B2 (en) * 2003-08-14 2005-12-13 Mosel Vitelic, Inc. Electronic memory, such as flash EPROM, with bitwise-adjusted writing current or/and voltage
KR20050034884A (ko) * 2003-10-10 2005-04-15 삼성전자주식회사 소노스 메모리 장치와 그 제조 및 동작방법
US7050330B2 (en) * 2003-12-16 2006-05-23 Micron Technology, Inc. Multi-state NROM device
KR100605601B1 (ko) * 2004-05-06 2006-07-31 주식회사 하이닉스반도체 스위칭 노이즈를 감소시킨 온다이 터미네이션 회로를구비한 반도체 메모리 장치
JP2006179109A (ja) * 2004-12-22 2006-07-06 Matsushita Electric Ind Co Ltd メモリ回路
US7369438B2 (en) * 2004-12-28 2008-05-06 Aplus Flash Technology, Inc. Combo memory design and technology for multiple-function java card, sim-card, bio-passport and bio-id card applications
US7262994B2 (en) * 2005-12-06 2007-08-28 Sandisk Corporation System for reducing read disturb for non-volatile storage
US7433231B2 (en) * 2006-04-26 2008-10-07 Micron Technology, Inc. Multiple select gates with non-volatile memory cells
US7349261B2 (en) * 2006-06-19 2008-03-25 Sandisk Corporation Method for increasing programming speed for non-volatile memory by applying counter-transitioning waveforms to word lines
US7706180B2 (en) * 2007-09-25 2010-04-27 Cypress Semiconductor Corporation Method and apparatus for reduction of bit-line disturb and soft-erase in a trapped-charge memory
US7808831B2 (en) * 2008-06-30 2010-10-05 Sandisk Corporation Read disturb mitigation in non-volatile memory
US7910979B2 (en) * 2008-07-08 2011-03-22 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010048612A1 (en) * 2000-05-08 2001-12-06 Yi Sang Bae Array of flash memory cells and data program and erase methods of the same
US20050105373A1 (en) * 2002-02-28 2005-05-19 Yoshinori Takase Nonvolatile semiconductor memory device
US7064978B2 (en) * 2002-07-05 2006-06-20 Aplus Flash Technology, Inc. Monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout
US20060176739A1 (en) * 2002-07-05 2006-08-10 Lee Peter W Novel monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout
US20060234394A1 (en) * 2002-07-05 2006-10-19 Aplus Flash Technology, Inc. Novel monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout
US7085161B2 (en) * 2003-01-28 2006-08-01 Sandisk Corporation Non-volatile semiconductor memory with large erase blocks storing cycle counts
US20060049451A1 (en) * 2003-04-04 2006-03-09 Catalyst Semiconductor, Inc. Non-volatile memory integrated circuit
US7269072B2 (en) * 2003-12-16 2007-09-11 Micron Technology, Inc. NROM memory cell, memory array, related devices and methods
US7177977B2 (en) * 2004-03-19 2007-02-13 Sandisk Corporation Operating non-volatile memory without read disturb limitations
US20070196982A1 (en) * 2006-02-21 2007-08-23 Saifun Semiconductors Ltd. Nrom non-volatile mode of operation

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Publication number Publication date
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