TWI476782B - 於電荷擷取記憶體中減低位元線干擾及軟性抹除之方法及裝置 - Google Patents

於電荷擷取記憶體中減低位元線干擾及軟性抹除之方法及裝置 Download PDF

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Description

於電荷擷取記憶體中減低位元線干擾及軟性抹除之方法及裝置
本發明之實施例係關於非揮發性記憶體之程式化，且特定言之，本發明之實施例係關於在選定記憶體單元之程式化期間減低對非選定記憶體單元的干擾效應。
SONOS(矽-氧化物-氮化物-氧化物-矽)為非揮發性電荷擷取半導體記憶體技術，其提供優於習知浮閘快閃記憶體之若干優勢，包括對單點失敗之免除性及以更低電壓之程式化。與在傳導閘極上儲存電荷之浮閘設備對比，SONOS設備將電荷擷取於介電層中。SONOS電晶體係使用已知為均一通道之修正型福勒-諾德漢(Fowler-Nordheim)穿隧效應之量子力學效應來程式化及抹除。吾人已知在工業中此程式化及抹除之方法用以提供比諸如熱載流子注入之其他方法更好的可靠性。SONOS電晶體為使電荷擷取介電堆疊位於習知控制閘極與電晶體之主體或基板中之通道之間的絕緣閘極場效電晶體(IGFET)。可使用CMOS(互補金屬氧化物半導體)製造方法來將SONOS電晶體製造為P型或N型IFGET。
SONOS電晶體係藉由具有適合極性、量值及持續時間之電壓施加至控制閘極與基板之間來程式化或抹除。正的閘極至基板電壓使電子自通道穿隧至電荷擷取介電層，且負的閘極至通道電壓使電洞自通道穿隧至電荷擷取介電層。在一種狀況下，電晶體之臨限電壓升高，且在另一種狀況 下電晶體之臨限電壓降低。臨限電壓為當將電壓施加至汲極端子與源極端子之間時使電晶體傳導電流的閘極至源極電壓。對於給定量之擷取電荷，臨限電壓改變之方向取決於電晶體為N型PET還是P型PET。
圖1A說明對於+10伏特之程式化電壓及-10伏特之抹除電壓而言N型SONOS電晶體之臨限電壓VT隨時間的改變。在大約10毫秒之後，程式化臨限電壓大於+1伏特且抹除臨限電壓小於-1伏特。在程式化或抹除操作完成之後，可藉由將閘極至源極電壓設定為零、將小電壓施加至汲極端子與源極端子之間且感測流經電晶體之電流來讀取電晶體之狀態。在程式化狀態中，N型SONOS電晶體將OFF(斷開)，因為閘極至源極電壓將低於程式化臨限電壓VTP。在抹除狀態中，N型SONOS電晶體將ON(接通)，因為閘極至源極電壓將高於抹除臨限電壓VTE。習知地，ON狀態與邏輯"0"相關聯且OFF狀態與邏輯"1"相關聯。
圖1B說明一電晶體式(1T)N型SONOS記憶體單元100之習知陣列的小區段，該區段含有以兩列(列0、列1)及兩行(行0、行1)之四個記憶體單元(A、B、C、D)。
每一列包括用以選擇或取消選擇該列之字線(WL0、WL1)。所有單元共用一共同基板電壓(SUB)。每一行包括：源極線(SL0、SL1)，其連接至該行中所有電晶體之源極端子；及位元線(BL0、BL1)，其連接至該行中所有電晶體之汲極端子。與其他類型之非揮發性記憶體相似，逐列執行SONOS記憶體中之寫入操作。
寫入操作由對列之大量抹除操作，繼之以對該列中個別單元之程式化或抑制操作組成。待寫入"1"(經程式化)狀態之記憶體電晶體曝露至全程式化電壓(例如，10伏特)。待寫入"0"狀態之記憶體電晶體經抑制以免於程式化，因為先前大量抹除操作已將其置於"0"狀態。抑制功能係藉由將降低電晶體上之總電壓之抑制電壓施加至列中待保持為"0"或抹除狀態的彼等記憶體電晶體來完成。
圖1B說明對列0之大量抹除操作。如圖1B中所說明，電壓經選擇以在電晶體A及B之閘極與其各別源極端子及基板端子之間外加-10伏特。然而，在列1中，字線(WL1)電壓經選擇以使得電晶體C及D上之閘極至源極電壓及閘極至基板電壓皆為零，因此電晶體C及D之狀態未改變。詳言之，處於程式化狀態(示意性展示為陰影擷取區域以表示所儲存之電子)之電晶體D保持為程式化，且處於抹除狀態之電晶體C保持為抹除。
圖1C說明對列0之習知寫入操作中之第二步，其中電晶體A經程式化(寫入"1")且電晶體B經抑制以免於程式化(寫入"0")。在此步驟中，兩個列中之字線電壓及共同基板電壓皆反向，且行0上之位元線電壓(BL0)亦反向，但是將中間電壓(+2伏特)施加至行1的位元線(BL1)。當將+6V之字線(WL0)電壓施加至電晶體B時，電晶體B接通，且來自位元線(BL1)之+2V轉移至其通道。此電壓將電晶體B上之閘極至汲極及通道電壓減低(至+4伏特)，從而減低程式化場以使得SONOS電晶體B之臨限位移(VTE)較小。所發生之 穿隧已知為"抑制干擾"或軟性程式化且在抑制寫入操作期間引起臨限電壓之小幅增加(約+200mV)。
在列1中，電晶體C上之電壓皆相同，所以電晶體C未受到對列0之寫入操作的影響。然而，電晶體D受到影響(假設以記憶體層中所擷取之電子進行程式化)。作為BL1上抑制電壓之結果，電晶體C上之閘極至汲極電壓為-6伏特。可在較長時期之干擾之後抹除經程式化之SONOS電晶體的此電壓條件使電洞自汲極、源極及通道穿隧至記憶體層。所發生之穿隧已知為"位元線干擾"或軟性抹除且在每次任何其他列中之行1中的單元在對彼列之寫入操作期間經抑制時引起程式化單元之臨限電壓的小幅降低。然而，在許多位元線干擾循環之後，臨限位移可引起單元讀取失敗。
抹除單元上之連續抑制干擾的最大數目限於一(1)，因為單元總是在寫入操作之第一部分期間經抹除。相反，給定列及行中之程式化單元上之連續位元線干擾的最大數目為對所有其他列之寫入操作之總數，其中將抑制電壓施加至給定行上之位元線。舉例而言，若一陣列中存在64列，且每一列經寫入(循環)100,000次，則程式化單元可能會經歷之位元線干擾之最大數目為64減1再乘以100,000，等於6,300,000次位元線干擾。在統計學上，此意謂程式化臨限電壓中之位移為習知SONOS記憶體之限制因素。非揮發性記憶體之可靠性係由其耐久性(寫入循環之數目)及資料保存能力來量測。圖1D為比較未經干擾之SONOS單元與在如上文所述之1,000,000次位元線干擾之後的經程式化之 SONOS單元之資料保存能力的圖。
在圖1D中，未經干擾之SONOS單元在其使用壽命開始(BOL)時在其程式化臨限電壓與抹除臨限電壓之間展現大的起始間隔。隨著時間的過去，電荷漏洩使程式化臨限電壓降低且使抹除臨限電壓升高。用於讀取單元之感測窗(界定為可靠地代表"1"之最小臨限電壓及可靠地代表"0"之最大臨限電壓)經定位以使到達單元之使用壽命終結(EOL)的時間最大化，使得平均而言，程式化臨限電壓及抹除臨限電壓同時衰減至其各別感測窗極限。然而，在經干擾之單元之狀況下，程式化臨限電壓之BOL值由於循環期間之軟性抹除之累積效應而減低，且衰減率增加，因為每一位元線干擾可對穿隧層造成一定損壞，從而增加電荷漏洩率。
本文中描述一種具有減低之位元線干擾之非揮發性電荷擷取記憶體。在以下描述中，提出若干特定細節(諸如，特定組件、設備、方法等之實例)以便提供對本發明之實施例的透徹理解。然而，熟習此項技術者將顯而易見，實踐本發明之實施例無需使用此等特定細節。在其他例子中，為避免不必要地使本發明之實施例模糊，不再贅述眾所熟知之材料或方法。
為便於描述，本文中使用SONOS記憶體設備作為非揮發性電荷擷取記憶體設備之實例來描述本發明之實施例。然而，本發明之實施例並不如此受到限制且可包括任何類型 之非揮發性電荷擷取設備。
圖2說明非揮發性電荷擷取半導體設備100之一實施例。半導體設備100包括形成於基板102上之閘極堆疊104。半導體設備100進一步包括閘極堆疊104之任一側上之基板102中的源極/汲極區域110，其在閘極堆疊104下方之基板102中界定通道區域112。閘極堆疊104包括穿隧介電層104A、電荷擷取層104B、頂部介電層104C及閘極層104D。閘極層104D藉由插入介電層與基板102電絕緣。
半導體設備100可為任何非揮發性電荷擷取記憶體設備。根據本發明之一實施例，半導體設備100為SONOS型設備，其中電荷擷取層為具有以一濃度之電荷擷取位點的絕緣介電層。習知地，SONOS代表"半導體-氧化物-氮化物-氧化物-半導體"，其中第一"半導體"指閘極層材料，第一"氧化物"指頂部介電層(亦已知為阻斷介電層)，"氮化物"指電荷擷取介電層，第二"氧化物"指穿隧介電層，且第二"半導體"指通道區域。然而，SONOS型設備並不限於此等特定材料。
基板102且因此通道區域112可為適合用於半導體設備製造之任何材料。在一實施例中，基板102可為可包括(但不限於)矽、鍺、矽/鍺或III-V族化合物半導體材料之材料之單晶體的塊體基板。在另一實施例中，基板102可為具有頂部磊晶層之塊體層。在一特定實施例中，塊體層可為可包括(但不限於)矽、鍺、矽/鍺、III-V族化合物半導體材料 及石英之材料之單晶體，而頂部磊晶層可為可包括(但不限於)矽、鍺、矽/鍺及III-V族化合物半導體材料的單晶體層。在另一實施例中，基板102可為位於下部塊體層上方之中間絕緣體層上的頂部磊晶層。頂部磊晶層可為可包括(但不限於)矽(例如，以形成絕緣體上矽半導體基板)、鍺、矽/鍺及III-V族化合物半導體材料之單晶體層。絕緣體層可包括(但不限於)二氧化矽、氮化矽及氮氧化矽。下部塊體層可為可包括(但不限於)矽、鍺、矽/鍺、III-V族化合物半導體材料及石英之單晶體層。基板102且因此通道區域112可包括摻雜劑雜質原子。在一特定實施例中，通道區域112經P型摻雜，且在一替代性實施例中，通道區域112經N型摻雜。
基板102中之源極/汲極區域110可為具有與通道區域112相反之傳導性之任何區域。舉例而言，根據本發明之實施例，源極/汲極區域110為N型摻雜區域，而通道區域112為P型摻雜區域。在一實施例中，基板102且因此通道區域112可為具有在每立方公分1015至1019個原子之範圍內之硼濃度的摻雜有硼之單晶體矽。源極/汲極區域110可為具有在每立方公分5×1016至5×1019個原子之範圍內之濃度的N型摻雜物的摻雜有磷或摻雜有砷之區域。在一特定實施例中，源極/汲極區域110在基板102中可具有在80奈米至200奈米之範圍內之深度。根據本發明之替代性實施例，源極/汲極區域110為P型摻雜區域，而通道區域112為N型摻雜區域。
穿隧介電層104A可為任何材料且可具有適合允許電荷載流子在所施加之閘極偏壓下穿隧進入電荷擷取層的任何厚度。在一實施例中，穿隧介電層104A可為藉由熱氧化製程形成之二氧化矽或氮氧化矽層。在另一實施例中，穿隧介電層104A可為藉由化學氣相沈積或原子層沈積形成之高介電常數(高k)材料，且可包括(但不限於)氧化鉿、氧化鋯、矽酸鉿、氮氧化鉿、氧化鋯鉿及氧化鑭。在一特定實施例中，穿隧介電層104A可具有在1奈米至10奈米之範圍內之厚度。在一特定實施例中，穿隧介電層104A可具有大約2奈米之厚度。
電荷擷取層104B可為任何材料且可具有適合儲存電荷且因此調變閘極堆疊104之臨限電壓的任何厚度。在一實施例中，電荷擷取層104B可為藉由化學氣相沈積製程形成之介電材料且可包括(但不限於)化學計量之氮化矽、富含矽之氮化矽及氮氧化矽。在一實施例中，電荷擷取層104B之厚度可在5奈米至10奈米之範圍內。
頂部介電層104C可為任何材料且可具有適合維持對在所施加之閘極偏壓下電荷漏洩及穿隧之阻障的任何厚度。在一實施例中，頂部介電層104C藉由化學氣相沈積製程形成且包含二氧化矽或氮氧化矽。在另一實施例中，頂部介電層104C可為藉由原子層沈積形成之高k介電材料，且可包括(但不限於)氧化鉿、氧化鋯、矽酸鉿、氮氧化鉿、氧化鋯鉿及氧化鑭。在一特定實施例中，頂部介電層104C可具有在1奈米至20奈米之範圍內之厚度。
閘極層104D可為適合在SONOS型設備之操作期間容納偏電壓之任何導體或半導體材料。根據本發明之實施例，閘極層104D可為藉由化學氣相沈積製程形成之摻雜多晶矽。在另一實施例中，閘極層104D可為藉由化學或物理氣相沈積形成之含金屬材料且可包括(但不限於)金屬氮化物、金屬碳化物、金屬矽化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷及鎳。
圖3說明根據本發明之一實施例之記憶體單元200。在圖3中，記憶體單元200為包括SONOS型記憶體電晶體210及選擇電晶體220之雙電晶體式(2T)記憶體單元。選擇電晶體220可為(例如)與記憶體電晶體210共用共同基板連接205之習知IGFET。具有電荷擷取層202之記憶體電晶體210包括連接至位元線213之汲極203、連接至字線212的閘極201及連接至選擇電晶體220之汲極206之源極204。選擇電晶體220亦包括連接至源極線214之源極207及連接至選擇線211之閘極208。
圖4A說明根據本發明之一實施例之記憶體300的例示性區段，其可為記憶體單元之大陣列之部分。在圖4A中，記憶體300包括配置為兩列(列0、列1)及兩行(行0、行1)之四個記憶體單元301、302、303及304。單元301至304中之每一者在結構上可等同於上文所描述之單元200。
列0及行0中之單元301包括記憶體電晶體331及選擇電晶體341。記憶體電晶體331之汲極371連接至位元線312(BL0)，記憶體電晶體331之閘極391連接至字線 322(WL0)且記憶體電晶體331之源極在共同節點361處連接至選擇電晶體341之汲極。選擇電晶體341之閘極381連接至讀取線321(RL0)且選擇電晶體341之源極351連接至源極線311(SL0)。
列0及行1中之單元302包括記憶體電晶體332及選擇電晶體342。記憶體電晶體332之汲極372連接至位元線314(BL1)，記憶體電晶體332之閘極392連接至字線322(WL0)且記憶體電晶體332之源極在共同節點362處連接至選擇電晶體342之汲極。選擇電晶體342之閘極382連接至讀取線321(RL0)且選擇電晶體342之源極352連接至源極線313(SL1)。
列1及行0中之單元303包括記憶體電晶體333及選擇電晶體343。記憶體電晶體333之汲極373連接至位元線312(BL0)，記憶體電晶體333之閘極393連接至字線324(WL1)且記憶體電晶體333之源極在共同節點363處連接至選擇電晶體343之汲極。選擇電晶體343之閘極383連接至讀取線323(RL1)且選擇電晶體343之源極353連接至源極線311(SL0)。
列1及行1中之單元304包括記憶體電晶體334及選擇電晶體344。記憶體電晶體334之汲極374連接至位元線314(BL1)，記憶體電晶體334之閘極394連接至字線324(WL1)且記憶體電晶體334之源極在共同節點364處連接至選擇電晶體344之汲極。選擇電晶體344之閘極384連接至讀取線323(RL1)且選擇電晶體344之源極354連接至源極 線313(SL1)。另外，記憶體陣列300中之所有電晶體可共用共同基板節點340。
在以下描述中，為了清楚且便於解釋，假設記憶體陣列300中之所有電晶體為N型場效電晶體。應瞭解，在不失一般性之情形下，P型組態可藉由顛倒所施加電壓之極性來描述，且此組態在本發明所涵蓋之實施例內。
圖4B說明對記憶體陣列300中之選定列(列0)之大量抹除操作，在一實施例中，該操作抹除記憶體單元301及記憶體單元302。在圖4B中，將負電壓(VPN)施加至RL0(321)、WL0(322)上，且將正電壓(VPP)施加至BL0(312)、BL1(314)及共同基板節點SUB(340)上。在圖4B中所示之實施例中，VPN選擇為大約-3.8V且VPP選擇為大約+6.2V，使得在VPP與VPN之間的絕對差大約為10V。在其他實施例中，VPP及VPN之值可改變且絕對差可大於或小於10V。
作為所施加電壓之結果，選擇電晶體341及342經偏壓為OFF，使得記憶體電晶體331及332之源極361及362與SL0(311)及SL1(313)上之浮空電壓絕緣且並不受SL0(311)及SL1(313)上之浮空電壓的干擾。記憶體電晶體331及332皆具有負的閘極至基板電壓及負的閘極至汲極電壓，其足以使電洞穿隧進入其各別電荷擷取層，從而使得當偏電壓抹除時電晶體處於ON狀態，如上文所描述。
藉由施加不同字線電壓而使列中分別與單元301及302共用位元線312及314之記憶體單元303及304經保護以免於列0抹除操作。詳言之，將VPP施加至WL1(324)使得記憶體電 晶體333及334之閘極至基板電壓及閘極至汲極電壓為大約0V，其不足以誘發穿隧。
圖4C說明根據本發明之一實施例之對記憶體陣列300之列0的寫入操作。在圖4C中，單元301為待寫入為邏輯"1"狀態(亦即，程式化為ON狀態)之目標單元，且單元302待寫入為邏輯"0"狀態。然而，因為單元302已由先前之大量抹除操作抹除為邏輯"0"狀態(圖4B)，所以寫入邏輯"0"等同於抑制單元302以免於程式化。此兩個目標(程式化單元301及抑制單元302)藉由施加不同偏電壓來完成。將VPN施加至RL0(321)、BL0(312)及基板節點340，而將VPP施加至WL0(322)。另外且將在下文更詳細描述，將選定抑制電壓VINH施加至BL1(314)。
作為所施加電壓之結果，選擇電晶體341藉由0V閘極至基板電壓而偏壓為OFF(假設選擇電晶體341、342、343及344皆具有+1V範圍內之固有臨限電壓)，其將記憶體電晶體331之源極361與BL0(311)上之浮空電壓絕緣。記憶體電晶體331曝露至大約+10V之閘極至基板電壓及閘極至汲極電壓，其足以使電子穿隧至記憶體電晶體302之電荷擷取層且當偏電壓抹除時將記憶體電晶體331置於OFF狀態。
在記憶體單元302中，選擇電晶體與選擇電晶體331處於相同狀態，從而偏壓為斷開且將記憶體電晶體之源極362與SL1(313)上之浮空電壓絕緣。然而，藉由施加大約0伏特之抑制電壓而使記憶體電晶體331經抑制以免於程式化，該抑制電壓將記憶體電晶體332之閘極至汲極電壓、 閘極至通道電壓及閘極至源極電壓箝位於大約6.2V。
在列1中，藉由將VPN施加至WL1(324)而使記憶體單元303經保護以免於對單元303之程式化操作，其中VPN將記憶體電晶體333之閘極至汲極電壓及閘極至基板電壓箝位於大約0伏特。選擇電晶體經偏壓為OFF，其將記憶體電晶體333之源極363與SL0(311)上之浮空電壓絕緣。在記憶體單元304中，選擇電晶體344亦經偏壓為OFF以將記憶體電晶體334與SL1(313)上之浮空電壓絕緣。對於所說明之實施例，記憶體電晶體334之閘極至汲極電壓大約為-3.8V，其為如上文所描述的軟性抹除條件。然而，應瞭解，記憶體電晶體332上之軟性程式化條件(抑制干擾)及記憶體電晶體上之軟性抹除條件(位元線干擾)與上文所述的習知記憶體近似相反。
在一實施例中，一種用於減低軟性抹除之方法包括藉由以位元線上增加之抑制干擾電壓為代價而降低位元線干擾電壓來減低程式化記憶體單元(諸如，記憶體單元304)上的位元線干擾電壓，其中在記憶體單元之使用壽命期間累積之位元線干擾與位元線上的任何單次抑制干擾之量值近似均衡。
圖5A為說明一實施例中歸因於位元線干擾的軟性抹除之減低的記憶體單元304之橫截面。在圖5A中，記憶體電晶體334之汲極374上之VINH相對WL1上的VWL1為正。藉由選擇電晶體344之閘極384上之VRL1=0伏特，源極364上之電壓VS浮動至低於VRL1的臨限電壓(大約1伏特)或浮動至大 約-1伏特。在此狀態中，在電晶體334之汲極374與源極364之間存在具有相對於記憶體電晶體334之閘極394之正電壓梯度的電場Ef。電壓梯度使電洞穿隧至電荷擷取層，其中該等電洞消除電子且產生軟性抹除干擾。在一實施例中，如圖5A中所說明，可減低VINH(例如，自2V減低至0V)。減低VINH減低相對於閘極394之Ef及相關聯之電壓梯度。結果，電洞穿隧得以減低。在上文所述之條件下軟性抹除之減低可為有限的，因為記憶體電晶體334之臨限電壓主要取決於記憶體電晶體之源極側上所擷取的電荷且歸因於汲極374上抑制電壓之降低的電壓梯度減低在源極364處衰減。
在一實施例中，一種用於減低軟性抹除之方法包括藉由將選擇電晶體344驅動至硬斷開狀態來降低記憶體電晶體334之浮空源極364處的電壓。圖5B說明展示內部節點電容之記憶體單元304。在圖5B中，電容器C1為選擇電晶體344之閘極至汲極電容，C2為記憶體電晶體334之閘極至源極電容，且C3為記憶體電晶體334之源極至基板電容。如上文所提及，若選擇電晶體344之閘極384固持在0伏特之習知值，則源極364浮動至干擾記憶體電晶體334之源極側所儲存的電荷之值。在一實施例中，如圖5B中所說明，可將選擇電晶體344之閘極384上之電壓VRL1自0V減低至更負的電壓(諸如，VSUB)。該負電壓將選擇電晶體344置於OFF狀態且負電壓耦接至源極364，此舉將源極364驅動至更負。結果，記憶體電晶體之閘極與源極之間的電壓梯度 得以減低且源極側軟性抹除得以減低。VS之實際值為VRL1及電容C1、C2及C3之函數，其可隨製造製程變化而得以控制。
圖5C為說明在隨源極電壓而變化的記憶體電晶體之程式化臨限電壓的位移與耐久性循環之數目之間的關係之圖。可見，-1.8伏特之源極電壓近似位於在1百萬次耐久性循環之後臨限電壓位移超過100毫伏之點之間的中點處。應瞭解，VS之最佳值可取決於諸如處理技術、設備幾何形狀等各種因素而不同於此值。
圖6A為說明一實施例中在指定VINH及VRL1之情況下在1百萬次耐久性循環之後的位元線干擾與單次抑制干擾之間的隨程式化脈寬而變化的關係之圖。如圖6A中所說明，對於例示性設備(例如，記憶體電晶體334)，100毫伏之累積位元線干擾及大約200毫伏之抑制干擾可以大約5毫秒的程式化脈寬達成。在其他實施例中，兩個值(抑制干擾及位元線干擾)可近似均衡。此關係可用以使給定非揮發性電荷擷取記憶體之資料保存能力最大化，如圖6B中所說明。圖6B為說明程式化及抹除臨限電壓衰減之圖600，其中歸因於1百萬次耐久性循環之後的位元線干擾之電壓臨限位移與抑制干擾已均衡。在圖6B中，線601A為未經干擾之記憶體單元的程式化臨限衰減率，線602A為未經干擾記憶體單元的抹除臨限電壓衰減率，且線603A為未經干擾之單元之EOL。線601B為位元線干擾之1百萬次耐久性循環之後的程式化臨限電壓衰減率，線602B為1百萬次大量抹除 及抑制循環之後的抹除臨限電壓衰減率，且線603B為經干擾之單元之EOL。如圖6B中所說明，抑制電壓之恰當選擇使程式化EOL與抹除EOL均衡，且使記憶體單元之使用壽命最大化。
圖7為說明一實施例中用於減低位元線干擾之方法之流程圖700。在圖7中，選擇記憶體陣列之第一列以用於寫入操作，其中該第一列包括待程式化之目標記憶體單元及待抑制以免於程式化的抹除記憶體單元(操作701)。在下一操作中，大量抹除選定列(操作702)。在下一操作中，將一抑制電壓施加至由待抑制之單元與記憶體陣列之第二非選定列中的程式化記憶體單元所共用之位元線上，其中抑制電壓經組態以增加待抑制之單元上每抑制干擾之臨限電壓位移且降低程式化單元上每位元線干擾之臨限位移，其中每位元線干擾的臨限位移乘以若干次使用壽命位元線干擾與單次抑制干擾之臨限位移近似均衡(操作703)。
圖8為包括根據本發明之一實施例之SONOS型記憶體800的處理系統900之方塊圖。在圖8中，SONOS型記憶體800包括SONOS型記憶體陣列801，其可組織為如上文所述之諸列及諸行之SONOS型記憶體單元。在一實施例中，記憶體陣列801可為記憶體單元(諸如，記憶體單元200)之2m+k行乘2n-k列之陣列，其中k為資料字以位元計的長度。如上文所描述，記憶體陣列801可經由2n-k個字線(諸如，字線322及324)且藉由2n-k個讀取線(諸如，讀取線321及323)802A耦接至列解碼器及控制器802。如上文所描述， 記憶體陣列801亦可經由2m+k個源極線(諸如，源極線311及313)且藉由2m+k個位元線(諸如，位元線321及323)803A耦接至行解碼器及控制器802。列解碼器及行解碼器及控制器在此項技術中已知，且因此在本文中不再贅述。記憶體陣列801亦可如此項技術中已知之耦接至複數個感測放大器804以自記憶體陣列801讀取k位元字。記憶體800亦可如此項技術中已知之包括命令及控制電路805，以控制列解碼器及控制器802、行解碼器及控制器803及感測放大器804且亦自感測放大器804接收讀取資料。
記憶體800亦可以習知方式經由位址匯流排807、資料匯流排808及控制匯流排809耦接至處理器806。舉例而言，處理器806可為任何類型之通用或專用處理設備。
在一實施例中，列控制器802可經組態以選擇記憶體陣列801之第一列以用於寫入操作且取消選擇記憶體陣列801之第二列以免於寫入操作。行控制器803可經組態以選擇第一列中之第一記憶體單元(例如，單元301)以用於程式化且抑制第一列中之第二記憶體單元(例如，單元302)以免於程式化。行控制器803可經組態以將抑制電壓施加至由第二記憶體單元與記憶體陣列之非選定列中之第三程式化記憶體單元(例如，單元304)共用的第一位元線上，其中抑制電壓經組態以增加第二記憶體單元上之軟性程式化電壓且降低第三記憶體單元上之軟性抹除電壓。軟性程式化電壓及軟性抹除電壓可經選擇以使得程式化記憶體單元之位元線干擾使用壽命終結與抑制單元的抑制干擾使用壽命終結 近似均衡。
儘管本發明已參考特定例示性實施例來描述，但是顯而易見，在不脫離如在申請申請專利範圍中提出之本發明之更寬廣的精神及範疇之情形下可對此等實施例作出各種修改及改變。因此，說明書及圖式應視為說明性意義而非限制意義。
100‧‧‧半導體設備
102‧‧‧基板
104‧‧‧閘極堆疊
104A‧‧‧穿隧介電層
104B‧‧‧電荷擷取層
104C‧‧‧電荷擷取層
104D‧‧‧閘極層
110‧‧‧源極/汲極區域
112‧‧‧通道區域
200‧‧‧記憶體單元
201‧‧‧閘極
202‧‧‧電荷擷取層
203‧‧‧汲極
204‧‧‧源極
205‧‧‧共同基板連接
206‧‧‧汲極
207‧‧‧源極
208‧‧‧閘極
210‧‧‧記憶體電晶體
211‧‧‧選擇線
212‧‧‧字線
213‧‧‧位元線
214‧‧‧源極線
220‧‧‧選擇電晶體
300‧‧‧記憶體
301‧‧‧記憶體單元
302‧‧‧記憶體單元
303‧‧‧記憶體單元
304‧‧‧記憶體單元
311‧‧‧源極線
312‧‧‧位元線
313‧‧‧源極線
314‧‧‧位元線
321‧‧‧讀取線
322‧‧‧字線
323‧‧‧讀取線
324‧‧‧字線
331‧‧‧記憶體電晶體
332‧‧‧記憶體電晶體
333‧‧‧記憶體電晶體
334‧‧‧記憶體電晶體
340‧‧‧基板節點
341‧‧‧選擇電晶體
342‧‧‧選擇電晶體
343‧‧‧選擇電晶體
344‧‧‧選擇電晶體
351‧‧‧源極
352‧‧‧源極
353‧‧‧源極
354‧‧‧源極
361‧‧‧源極
362‧‧‧源極
363‧‧‧源極
364‧‧‧源極
371‧‧‧汲極
372‧‧‧汲極
373‧‧‧汲極
374‧‧‧汲極
381‧‧‧閘極
382‧‧‧閘極
383‧‧‧閘極
384‧‧‧閘極
391‧‧‧閘極
392‧‧‧閘極
393‧‧‧閘極
394‧‧‧閘極
601A‧‧‧線
601B‧‧‧線
602A‧‧‧線
602B‧‧‧線
603A‧‧‧線
603B‧‧‧線
700‧‧‧流程圖
701‧‧‧操作
702‧‧‧操作
703‧‧‧操作
800‧‧‧SONOS型記憶體
801‧‧‧記憶體陣列
802‧‧‧讀取線
803‧‧‧位元線
804‧‧‧感測放大器
805‧‧‧命令及控制電路
806‧‧‧處理器
807‧‧‧位址匯流排
808‧‧‧資料匯流排
809‧‧‧控制匯流排
900‧‧‧處理系統
BL0‧‧‧位元線
BL1‧‧‧位元線
COLUMN 0‧‧‧行0
COLUMN 1‧‧‧行1
RL0‧‧‧讀取線
RL1‧‧‧讀取線
ROW 0‧‧‧列0
ROW 1‧‧‧列0
SL0‧‧‧源極線
SL1‧‧‧源極線
VPN‧‧‧負電壓
VPP‧‧‧正電壓
VSUB‧‧‧電壓
WL0‧‧‧字線
WL1‧‧‧字線
圖1A說明SONOS電晶體中之程式化臨限電壓及抹除臨限電壓；圖1B說明習知SONOS記憶體陣列中之大量抹除操作；圖1C說明習知SONOS記憶體陣列中之寫入操作；圖1D說明習知SONOS記憶體陣列中之位元線干擾之影響；圖2說明一實施例中之非揮發性電荷擷取半導體設備之結構；圖3說明一實施例中之2T記憶體單元；圖4A說明一實施例中之非揮發性電荷擷取記憶體陣列之區段；圖4B說明一實施例中之非揮發性電荷擷取記憶體陣列之抹除操作；圖4C說明一實施例中之非揮發性電荷擷取記憶體陣列之寫入操作；圖5A說明一實施例中之位元線干擾之減低；圖5B說明一實施例中之軟性抹除之減低； 圖5C為說明一實施例中之非揮發性電荷擷取半導體設備之程式化臨限位移的圖；圖6A為說明一實施例中之位元線干擾與抑制干擾之間的均衡之圖；圖6B為說明一實施例中之使用壽命終結程式化臨限電壓與使用壽命終結抹除臨限電壓之均衡的圖。
圖7為說明一實施例中之用於減低位元線干擾之方法的流程圖；及圖8為說明可實施本發明之實施例之處理系統的方塊圖。
300‧‧‧記憶體
301‧‧‧記憶體單元
302‧‧‧記憶體單元
303‧‧‧記憶體單元
304‧‧‧記憶體單元
311‧‧‧源極線
312‧‧‧位元線
313‧‧‧源極線
314‧‧‧位元線
321‧‧‧讀取線
322‧‧‧字線
323‧‧‧讀取線
324‧‧‧字線
331‧‧‧記憶體電晶體
332‧‧‧記憶體電晶體
333‧‧‧記憶體電晶體
334‧‧‧記憶體電晶體
340‧‧‧基板節點
341‧‧‧選擇電晶體
342‧‧‧選擇電晶體
343‧‧‧選擇電晶體
344‧‧‧選擇電晶體
351‧‧‧源極
352‧‧‧源極
353‧‧‧源極
354‧‧‧源極
361‧‧‧源極
362‧‧‧源極
363‧‧‧源極
364‧‧‧源極
371‧‧‧汲極
372‧‧‧汲極
373‧‧‧汲極
374‧‧‧汲極
381‧‧‧閘極
382‧‧‧閘極
383‧‧‧閘極
384‧‧‧閘極
391‧‧‧閘極
392‧‧‧閘極
393‧‧‧閘極
394‧‧‧閘極
BL0‧‧‧位元線
BL1‧‧‧位元線
COLUMN 0‧‧‧行0
COLUMN 1‧‧‧行1
RL0‧‧‧讀取線
RL1‧‧‧讀取線
ROW 0‧‧‧列0
ROW 1‧‧‧列1
SL0‧‧‧源極線
SL1‧‧‧源極線
VSUB‧‧‧電壓
WL0‧‧‧字線
WL1‧‧‧字線

Claims (21)

  1. 一種用於操作一記憶體設備以減低位元線干擾之方法，該方法包含：控制一記憶體陣列中之一共用位元線；及降低該共用位元線上之一位元線干擾以換取該共用位元線上之一增加的抑制干擾，其中每位元線干擾之一臨限位移得以降低且每抑制干擾之一臨限位移得以增加，及其中每位元線干擾之該臨限位移乘以若干次使用壽命位元線干擾與每抑制干擾之該臨限位移乘以若干次使用壽命抑制干擾近似均衡。
  2. 一種用於減低配置為諸列及諸行之記憶體單元之一陣列中的位元線干擾之方法，該方法包含：選擇該陣列之一第一列以用於一寫入操作，該第一列包含待程式化之一目標記憶體單元及一待抑制以免於程式化的記憶體單元；選擇一第一位元線上之一抑制電壓，其中該第一位元線由該待抑制之單元與該陣列之一第二非選定列中的一程式化記憶體單元所共用，其中該抑制電壓經組態以增加遍及該待抑制之單元上之一軟性程式化電壓且降低遍及該程式化記憶體單元上之一軟性抹除電壓。
  3. 如申請專利範圍第2項之方法，其進一步包含在該寫入操作之前大量抹除該陣列之該第一列。
  4. 如申請專利範圍第2項之方法， 其中該陣列包含：一第一行記憶體單元，其包括該待抑制之單元及在該第二非選定列中的該程式化記憶體單元；及一第二行記憶體單元，其包括該目標記憶體單元，其中該第一行包括該第一位元線及一第一源極線且該第二行包括一第二位元線及一第二源極線，其中該第一列包括一第一寫入線及一第一讀取線且該第二列包括一第二寫入線及一第二讀取線，該方法進一步包含：將一第一程式化電壓施加至該第一寫入線；將一第二程式化電壓施加至該第一讀取線、該第二讀取線、該第二寫入線及該第二位元線，其中該第二程式化電壓經組態以結合該第一程式化電壓而程式化該目標記憶體單元，將該目標記憶體單元與該第二源極線絕緣且將該待抑制之單元及在該第二非選定列中的該程式化記憶體單元與該第一源極線絕緣。
  5. 如申請專利範圍第4項之方法，其中每一記憶體單元包括一電荷擷取記憶體電晶體及一場效選擇電晶體，該記憶體電晶體具有一連接至一位元線之汲極、一連接至一寫入線之控制閘極及一連接至該選擇電晶體的一汲極之源極，該選擇電晶體具有一連接至一讀取線之控制閘極及一連接至一源極線之源極。
  6. 如申請專利範圍第4項之方法，其中在該第一程式化電壓與該第二程式化電壓之間的一差為大約10伏特。
  7. 如申請專利範圍第6項之方法，其中該第一程式化電壓為大約6.2伏特且該第二程式化電壓為大約-3.8伏特。
  8. 如申請專利範圍第4項之方法，其中在該第一程式化電壓與該抑制電壓之間的一差為大約6伏特。
  9. 如申請專利範圍第8項之方法，其中該第一程式化電壓為大約6.2伏特且該抑制電壓為大約0伏特。
  10. 如申請專利範圍第4項之方法，其中在該第二程式化電壓與該抑制電壓之間的一差為大約-4伏特。
  11. 如申請專利範圍第10項之方法，其中該第二程式化電壓為大約-3.8伏特且該抑制電壓為大約0伏特。
  12. 一種記憶體設備，其包含：一記憶體陣列，其包含配置為諸列及諸行之記憶體單元；一記憶體控制器，其與該記憶體陣列耦接，該記憶體控制器包含：一列控制器，其經組態以選擇該記憶體陣列之一第一列以用於一寫入操作且取消選擇該記憶體陣列之一第二列以免於該寫入操作；一行控制器，其經組態以選擇該第一列中之一第一記憶體單元以用於程式化且抑制該第一列中之一第二記憶體單元以免於程式化，該行控制器進一步經組態將一抑制電壓施加至一由該第二記憶體單元與該記憶體陣列之一非選定列中的一第三程式化記憶體單元所共用之第一位元線，其中該抑制電壓經組態以增加遍 及該第二記憶體單元上之一軟性程式化電壓且降低遍及該第三程式化記憶體單元上之一軟性抹除電壓。
  13. 如申請專利範圍第12項之記憶體設備，其中該行控制器進一步經組態以在該寫入操作之前大量抹除該記憶體陣列中之該第一列。
  14. 如申請專利範圍第12項之記憶體設備，其中該記憶體陣列包含：一第一行記憶體單元，其包括該第二記憶體單元及該第三程式化記憶體單元；及一第二行記憶體單元，其包括該第一記憶體單元，其中該第一行包括該第一位元線及一第一源極線且該第二行包括一第二位元線及一第二源極線，其中該第一列包括一第一寫入線及一第一讀取線且該第二列包括一第二寫入線及一第二讀取線，其中該列控制器經組態以將一第一程式化電壓施加至該第一寫入線且將一第二程式化電壓施加至該第一讀取線、該第二讀取線及該第二寫入線，其中該行控制器經組態以將該第二程式化電壓施加至該第二位元線，其中該第二程式化電壓經組態以結合該第一程式化電壓而程式化該第一記憶體單元，將該第一記憶體單元與該第二源極線絕緣且將該第二記憶體單元及該第三程式化記憶體單元與該第一源極線絕緣。
  15. 如申請專利範圍第14項之記憶體設備，其中每一記憶體單元包括一電荷擷取記憶體電晶體及場效選擇電晶體，該記憶體電晶體具有一連接至一位元線之汲極、一連接 至一寫入線之控制閘極及一連接至該選擇電晶體的一汲極之源極，該選擇電晶體具有一連接至一讀取線之控制閘極及一連接至一源極線之源極。
  16. 如申請專利範圍第14項之記憶體設備，其中在該第一程式化電壓與該第二程式化電壓之間的一差為大約10伏特。
  17. 如申請專利範圍第16項之記憶體設備，其中該第一程式化電壓為大約6.2伏特且該第二程式化電壓為大約-3.8伏特。
  18. 如申請專利範圍第14項之記憶體設備，其中在該第二程式化電壓與該抑制電壓之間的一差為大約-4伏特。
  19. 如申請專利範圍第18項之記憶體設備，其中該第二程式化電壓為大約-3.8伏特且該抑制電壓為大約0伏特。
  20. 一種用於減低一雙電晶體式記憶體單元中之軟性抹除的方法，該雙電晶體式記憶體單元包含一電荷擷取記憶體電晶體及一場效選擇電晶體，其中該場效選擇電晶體與該記憶體電晶體之一浮空源極節點共用一汲極節點，該方法包含：將該場效選擇電晶體之一閘極電壓驅動至一斷開該場效選擇電晶體之電位，其中該電位耦接至該記憶體電晶體的該浮空源極節點以減低遍及該記憶體電晶體上之一閘極至源極電壓梯度；及將該記憶體電晶體之一汲極電壓驅動至一降低在該記憶體電晶體之該汲極與該記憶體電晶體的該浮空源極節 點之間的一電場之電位，其中在該記憶體電晶體之該閘極與該記憶體電晶體中之一通道之間的一電壓梯度得以減低。
  21. 一種記憶體設備，其包含：用於控制一記憶體陣列中之一共用位元線之構件；及用於降低該共用位元線上之一位元線干擾以換取該共用位元線上之一增加的抑制干擾之構件；其中每位元線干擾之一臨限位移得以降低且每抑制干擾之一臨限位移得以增加，及其中該記憶體設備之一使用壽命期間歸因於該位元線干擾的一總臨限位移與該記憶體設備之該使用壽命期間歸因於該抑制干擾的一總臨限位移近似均衡。
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