JP5000845B2 - プログラマブル消去不要メモリ - Google Patents

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Description

関連出願の説明
本出願は、US仮出願No. 60/( )の（名称「プログラマブルレジスタ消去不要メモリ」、イエ（Yeh）らにより発明され、2003年7月21日に出願）の利益を享受する。なお、前記出願はUSの非仮出願No.60/( )から仮出願に変更されたものである。
本出願は、US特許出願No.10/( )（名称「プログラマブル消去不要メモリへのプログラミング方法」、イエ（Yeh）らにより発明され、同じ2003年7月21日に出願）に関する。
本出願は、US特許出願No.10/( )（名称「プログラマブル消去不要メモリの製造方法」、イエ（Yeh）らにより発明され、同じ2003年7月21日に出願）に関する。
本発明は、電気的にプログラム可能で、不揮発性のメモリ及びこのようなメモリを具える集積回路に関し、特には、メモリセル構造及び極薄誘電体層及びこれに関連した構造の、プログレッシブなブレイクダウンによって引き起こされるプログラマブル抵抗に基づく操作方法に関する。
電気的にプログラム可能な不揮発性メモリ技術は多くの用途に対して適用されている。これらの技術は、メモリセルのプログラミング、このプログラミングを実現するために要求される電圧、及び各メモリセル中に記憶できるデータビット数などの点において度々変化を遂げてきている。また、特定のメモリ技術がメモリセルの作製及びそれを保持する回路の作製に対して要求される製造工程に適用できるか否かを判断するのは重要である。
標準的なEEPROMのようなフローティングゲート又は酸化物―窒化物―酸化物メモリセルのような電荷捕捉層に基づくメモリ技術は、代表的なプログラミング技術である。しかしながら、これらの技術は複雑なプログラミング回路及び消去回路を要求し、さらに複雑な電荷ポンピング技術をも必要とし、これによってプログラミング及び消去に必要な電圧を得るようにしている。また、メモリセル当たり1ビット以上のデータを記憶させようとすると、複雑なプログラミング及びセンシング技術が必要となる。したがって、このようなタイプのフラッシュメモリに関しては、前記メモリセルを作製するに際して必要とされる製造工程が、度々、同一集積回路上におけるCMOS論理回路のような標準的な論理回路を形成するために要求される通常の工程に対して極めてコスト高となる。
単純な電気的プログラマブルメモリセル構造は、グラフ（Graaf）らによる、“新規な高密度低コストダイオードプログラマブルリードオンリーメモリ（A Novel High-Density Low-Cost Diode Programmable Read-only Memory）, IEDM 1996, 7.6.1-7.6.4頁に記載されている。グラフらによると、第１のn型多結晶シリコン電極、第2のp型拡散電極、及びこれら電極間に設けた熱成長二酸化シリコンからなる約60Åの厚さの誘電体層からなる、アンチヒューズダイオード構造を使用することによって、1回のプログラミングによって高密度のメモリを実現することができる。この構造においては、約１３Vの高電圧を印加することによってメモリセルをプログラム化し、誘電体層のブレイクダウンを誘起し、それによって、プログラムされたセルの電極間に物理的な接続を形成する。グラフらの構造はコンパクトであり、製造が容易であるので、一回のプログラミングのみで十分であるが、高電圧の操作を必要とする。
低電圧で操作することができ、標準的なCMOS論理製造技術に匹敵するプロセスを用いて製造することができる電気的にプログラム可能な不揮発性メモリセル技術を提供できることが望ましい。また、多重プログラミング及び/又はメモリセル当たり１ビット以上記憶することができるような不揮発性メモリセル技術が提供できるようになることが好ましい。
本発明は、電気的にプログラムが可能で不揮発性のメモリセルを提供するとともに、前記セルの製造方法を提供する。前記セルは、第1の電極、第2の電極及びこれら電極間に設けられた層を具え、抵抗、リアクタンス、磁化、分極、及び層中の構成要素の進行的な変化及び応力によって特徴づけられる。これらの特徴に基づいて、プログラミング特性が確立され、データの記憶が可能となる。前記層は、所定の材料の極薄層を具える。前記極薄層は、前記材料からなる、通常の操作状態において本質的に安定であって、その特性が以下に示すような制御可能な量において変化するような厚い層に対して薄いと定義している。本発明の態様において、前記層は、代表的な厚さにおいて誘電的特性を有する材料を具える。前記メモリセルは、所定のインターバルの時間において、誘電体層を通じた低電圧を負荷することによって生じた応力による抵抗の進行的な変化によって特徴づけられる。これによって、プログラム可能な抵抗が確立され、データの記憶が可能となる。所定のセルに対する繰り返しのプログラミングにおいて、消去操作は要求されず、この結果多重プログラム可能なメモリの提供が可能となる。単一のメモリセルに対して、多段階の抵抗レベルを設定すれば、多段階のプログラム状態を設定することができる。これは、データのマルチビットあるいはマルチプログラムサイクルに相当する。このようなメモリセルは、プログラマブルレジスタンス消去不要メモリ（PREM）セルと呼ぶことができる。
本発明の態様においては、前記メモリセルは、セル当たりマルチビットのデータを記憶するために使用することができ、また、消去動作なしに1回以上のプログラミングを行うために使用することができる。さらには、セル当たりマルチビットのデータを記憶するために使用すること、及び消去動作なしに1回以上のプログラミングを行うことの両方を行うために使用することができる。また、前記メモリセルに対してはアナログデータを記憶させることもできる。
極薄酸化物の進行的なブレイクダウン（progressive breakdown）は、トランジスタゲートに用いられる誘電体層のスケーラビリティの限界と関連付けて文献に詳述されている、ホセイ（Hosei）らによる“極薄酸化物におけるソフトブレイクダウン後の、ゲートリーク電流の時間エボルーションのニュウモデル（A New Model of Time Evolution of Gate Leakage Current Breakdown in Ultra-Thin Jake Oxides）”IDEM, 2002, あるいはワン（Wang）らによる、“極薄酸化物pMOSFETにおける負基板バイアスエンハンスによるブレイクダウンの困難性（Negative Substrate Bias Enhanced Breakdown Hardness in Ultra-Thin Oxide pMOSFET）”,41st Annual International Reliability Physics Symposium, Dallas, Texas 2003、あるいはリンデール(Linder)らによる“ブレイクダウン後の酸化物伝導の成長及びスケーリング（Growth and Scaling of Oxide Conduction after Breakdown”, 41st Annual International Reliability Physics Symposium, Dallas, Texas 2003.
前記進行的なブレイクダウンは、ホセイらの文献におけるソフトブレイクダウンとして言及することができ、ワンらの文献における“進行的方法（progressive way）”のブレイクダウンエボルーションとして言及することができる。極薄酸化物の進行的ブレイクダウンは、リンデールにおける文献の、応力電圧、酸化物厚さ、基板ドーピング、面積及びチャンネル長さに依存する“劣化速度（degradation rate）”によって特徴づけられる。本発明によれば、前記進行的ブレイクダウン現象は、単純なメモリセル構造におけるプログラマブル抵抗値を確立するために適用することができる。結果として得られる構造は、コンパクトであり、標準的なCMOSプロセスに従って簡易に製造することができ、低電圧で駆動させることができる。
結果として、本発明の態様によれば、第1の電極、第2の電極、及びこれらの電極間に設けられた層を含むメモリセルを提供することができる。前記層は、例えば前記層を通じて電圧を印加することによって誘起された応力に応じた進行的ブレイクダウンによって特徴づけられる。本発明の態様によれば、前記層を通じて印加する５V以下の応力電圧に応じて生成された特性における進行的変化によって駆動することができる。ある場合においては、プログラミング応力は、前記第1の電極に対して正電圧を印加し、前記第2の電極に対して負電圧を印加することによって誘起することができる。前記正電圧及び前記負電圧は、それぞれ２V以下である。
本発明に従ったメモリセルの製造方法は、基板上に第1の電極を形成すること、前記第1の電極上に所定に材料からなり、応力に応じた進行的変化によって特徴づけられる特性を有する内部電極層を形成すること、前記内部電極層上に第2の電極を形成することを具える。前記第1の電極は、半導体基板を提供し、n型又はp型のドーパントを注入して、前記基板内に伝導領域を形成することによって形成することができる。また、前記第1の電極は、前記基板上に導電性材料からなる１以上の層を成長させる、あるいは蒸着することによって形成することができる。同様に、前記内部電極層は、前記第1の電極上にその構成材料を成長させる、あるいは蒸着することによって形成することができる。一例として、前記内部電極層は、シリコン基板にドーピングすることによって形成した電極上に熱的に成長させて形成した二酸化シリコン層、又は酸窒化シリコン層を含む。前記第2の電極は、本発明の他の態様において、前記内部電極層上に導電材料からなる１以上の層を成長、あるいは蒸着することによって形成することができる。
メモリアレイは、本発明に従って製造することができ、
前記基板上において、第1の方向に平行に延在した、複数の第1の導電線を形成する工程と、
前記第1の方向とアレイを構成するようにして直交する第2の方向に延在した、複数の第2の導電線を前記複数の第1の導電線上に形成する工程と、
前記複数の第1の導電線及び前記複数の第2の導電線の、前記アレイの交差部において、応力に応じて特性が進行的に変化することによって特徴づけられる、内部電極層を形成し、前記交差部においてメモリセルを形成する工程と、
前記応力を負荷し、前記メモリセルにおける特性を検知するための回路を提供する工程とを具える。
本発明においては、例えばSTI又はLOCOSアイソレーション技術を用いることによって、誘電体が充填された複数の溝を、前記複数の第1の導電線における導電線間に設けることができる。これによって、メモリセルのコラム間においてアイソレーション構造を形成することができる。前記複数の溝は、前記複数の第1の導電線を形成する以前に形成することができる。この場合、前記複数の第1の導電線は、例えば半導体基板内にドーピングを施すことなどによって、前記溝間の領域に形成することができる。また、前記複数の第1の導電線のために使用する層を蒸着あるいは形成した後に、前記複数の溝を形成することもできる。この場合、前記溝を形成することによって、前記層を複数の導電線に分割するようになる。
本発明の一例において、メモリセルは、
前記基板内にドーパントを注入し、第1の導電型を有する導電拡散領域を形成する工程と、
前記導電拡散領域上に、15Åの厚さを有する酸化シリコン層を形成する工程と、
前記酸化シリコン層上に、第2の導電型を有するドープ多結晶シリコン層を形成する工程と、
を具えることを特徴とする工程に従って形成することができる。
前記第1の導電線及び前記第2の導電線を形成するために使用する工程、及び前記内部電極層材料は、使用すべき材料の選択及び厚さに応じて変化させることができる。
本発明で使用することのできる極薄層は、前記第1の電極及び前記第2の電極間において、20Å以下の厚さを有する、酸窒化シリコン又はドープあるいはノンドープの二酸化シリコンなどのシリコン酸化物を具える。また、前記厚さは15Å以下とすることもできる。シリコン酸化物又はその他の材料の厚さの下限値は、メモリデバイスとして使用に適した特性における進行的変化によって特徴づけられ、前記特性の、進行的変化量をプログラムし、検知することのできる能力に基づいて決定される。本発明の極薄層として使用できる他の材料としては、窒化シリコン、酸素―窒素―酸素（ONO）積層構造の多層膜積層構造、及び酸化アルミニウムなどを含む。Al2O3, YTa2O5, HfO2, Y2O3, CeO2, TiO2, HfSixOy, HfSiON, HfAlOx, TaOxNy, ZrO2, ZrSixOy, La2O3, ZrO2などの誘電体材料もメモリセルの膜11として使用することができる。
前記第1の電極及び前記第2の電極の組成は、本発明を使用する環境に応じて変化させることができる。一例において、前記第1の電極は多結晶シリコン層を具えることができ、前記第2の電極は半導体基板内において導電拡散領域を具えることができる。また、前記多結晶シリコンと前記導電拡散領域とは異なる導電型とすることができ、これによって、ダイオード状のプログラマブルレジスタンスメモリセルを提供することができるようになる。前記第1の電極及び前記第2の電極は、導体を組み合わせて用いることができる。前記導体は、銅、アルミニウム、タングステン、チタン、及びこれらの合金あるいは複合物、p型あるいはn型の多結晶シリコン、p型あるいはn型の拡散領域、金属シリサイド、半金属などから構成することができる。前記電極は、元素状態で存在する材料を具えることができ、前記電極間に存在する前記内部電極層は同じ元素材料を含む化合物を具えることができる。例えば、前記第1の電極及び前記第2の電極は、アモルファスシリコン、単結晶シリコン、多結晶シリコン、金属シリサイドなどのシリコンを含む材料を具えることができ、前記第1の電極及び前記第2の電極間に設けた内部電極層は、シリコン酸化物あるいはシリコン窒化物などの化合物を具えることができ、さらにはシリコンを具えることもできる。
また、本発明は、上述のようにして作製されたメモリセルのアレイを具える。前記メモリセルアレイは、誘電体層に進行的なブレイクダウンを生ぜしめ、前記メモリセル中にプログラムを行うためのロジックと、前記アレイ中の前記メモリセルにおける前記進行的なブレイクダウン量を検知するための検知回路とを具える。前記ブレイクダウン量は、前記メモリセルの抵抗値の変化によって計測することができる。前記特性変化は多段階でプログラムすることができ、メモリセル当たりにマルチビットを記憶させておくことができる。例えば、プログラムロジックは、選択したメモリセルに応力を加えることによって駆動させることができる。このとき、前記応力によって、期待通りの進行的変化量が生じたか否かを確認する。もし、前記確認操作によって失敗であると判定された場合、前記応力付加及び確認操作が再度繰り返され、前記手順が、前記メモリセルがプログラムされ、あるいは繰り返し限界に達するまで繰り返される。
本発明の検知回路は、参照電流源と前記メモリセルからの電流と前記参照電流源とを比較する回路とを具えている。メモリセル当たりマルチビットを検知する、あるいは特性の多段階の進行的変化を検知するに際して、前記検知回路は、複数の参照電流源と、前記メモリセルからの電流と前記複数の参照電流源からの１以上の参照電流とを比較するための回路とを具える。
また、本発明は、前記内部電極層に応力を負荷し、前記層中に特性の進行的な変化を誘起させることによるプログラミングを含む、メモリセルのプログラミング方法に関する。前記進行的な変化によって、多段階のプログラミングが実現される。この多段階のプログラミングは、消去操作を行うことなく、１回以上単一セルに対してプログラミングする際に使用することができる。この場合、単一のセルに対してマルチビットのプログラミングが可能となるとともに、マルチビットプログラミングと多段階のプログラミングとの組み合わせをも実現することができる。
本発明において、プログラミング中の、メモリセルへの応力付加手順は、連続したパルスの印加と、確認の工程とを含む。一般的には、
第1のパルス高さ及び第1のパルス幅を有する前記メモリセルに対して第1のプログラムパルスを印加する工程と、
前記メモリセルが、前記第1のプログラムパルスによってプログラムされたか否かを決定する工程と、
前記メモリセルに対して再プログラムパルスを印加する工程と、
前記メモリセルに対して他の再プログラムパルスを反復的に印加し、前記メモリセルがプログラムされるまで、あるいは最大数の再プログラムパルスが印加されるまで、前記メモリセルがプログラムされたか否かを決定する工程とを具え、
前記再プログラムパルスは、少なくとも一つの再プログラムパルスにおいて、そのパルス幅又はパルス高さが、他の再プログラムパルスのパルス幅又はパルス高さと異なるようなパターンで変化する、パルス幅及びパルス高さを有する。
本発明のプログラミング方法では、確認工程を含む。この確認工程は、参照電流のような信号を生成することを含み、選択されたメモリセル中における特性値を示す。前記信号は、参照電流と比較され、所望のデータがプログラミングされたことを確認する。
単一のセルが多数回プログラミングされる例においては、そのプログラミング方法は、状態機械、その他のデータ記憶あるいは論理構造などを使用することによって、前記メモリアレイに付加されたプログラムサイクル数の記録を保持することを含む。確認工程、すなわちメモリセル中のデータを検知するために使用される参照信号は、実行されるプログラムサイクルの数に基づいて、複数のプログラムサイクルそれぞれに応じた複数の参照信号源から選択される。
本発明では、メモリアレイ中に記憶されたデータをリセットすることもできる。この場合、前記メモリアレイ中のデータは、前記アレイの、メモリセルの特性を参照レベル以上あるいは以下に設定し、所定のデータ値を示すようにすることによって記憶することができる。前記参照レベルは、簡単に変更することができる。ここで、前記“リセット”とは、総てのセルをある共通の値にセットすることを意味する。通常、前記共通の値は1ビットセルに対しては”0”であり、２ビットセルに対しては”00”である。このようなリセットにより、前記メモリアレイを多数回プログラミングすることによって、セル当たり１以上のビットを記憶させることができるようになる。本発明に従った前記プロセスは、単一のビットセルに対する参照レベル、あるいはマルチビットセルそれぞれに対する参照レベルを変化させることによって、前記メモリアレイをリセットする第1のリセットを含む。その結果、前記メモリアレイ中に存在する総てのメモリセルは、新たに設定された参照レベル以上及び以下のいずれかのレベルでの検知特性を有するようになる。前記参照レベルを変化させてリセットした後、前記アレイは、上述したように新たな参照レベルを用いて、選択したセルに対して応力を付加し、再プログラムする。結果として、リセットは、前記メモリセルの特性を変化させるために設計された消去操作を必要とすることなく、実行される。前記メモリセルの特性は、応力を負荷することによって検知される。この意味で、本発明のプログラミング方法は、消去不要として定義することができる。
マルチビットを単一のセル中に記憶させる場合、前記プログラミング方法は、前記メモリセルに対してプログラムさせるべきマルチビットデータの値を提供することを含む。確認工程、すなわち前記メモリセル中のマルチビットデータを検知するために使用する参照信号は、前記マルチビットデータの複数の値それぞれに相当する複数の参照信号から選択される。
また、本発明は、多目的プロセッサなどのロジックあるいは特殊目的のロジック、スタティックランダムアクセスメモリなどの高速度メモリ、及び誘電体層の進行的なブレイクダウンによって誘起されるプログラマブル抵抗に基づく、上述したようなPREMメモリを具える集積回路によって特徴づけることができる。前記メモリアレイに対してプログラムするロジックは、オンチップ多目的プロセッサによって実行される指示を具える。
本発明のその他の態様及び利点については、図面、詳細な説明及び特許請求の範囲を参照することによって明確にすることができる。
図1−36に関連させて本発明を具体的に説明する。
図1−3は、本発明の基本メモリセル構造を示す。図1に示すように、メモリセルはコンダクタ10、進行的ブレイクダウン誘電体膜11、及びコンダクタ12を具える。コンダクタ10は、第1の電極として機能する。コンダクタ12は、第2の電極として機能する。誘電体膜11は応力に応じてその特性が変化するような、厚さあるいはその他の構造的な特性を有する材料を具える。進行的に抵抗が変化するような進行的なブレイクダウン特性を呈する代表的な誘電体材料としては、厚さ20Å以下、好ましくは15Å以下の厚さを有する酸窒化物のような、極薄酸化物を含む。
酸窒化物を形成するための方法は、標準的な熱二酸化シリコン成長工程を使用し、次いで、NO又はN2Oに暴露して窒化する工程を使用することを含む。前記成長工程は、メモリアレイの周辺デバイスの酸化物成長工程と同時に行うことができる。窒化処理を伴う、あるいは伴わないその他の二酸化シリコンを用いることもできる。誘電体膜11は、化学気相成長（CVD）、プラズマエンハンス化学気相成長(PECVD)、TEOSCVD、高密度プラズマ化学気相成長(HPCVD)及びその他の方法を用いて形成された酸化物及びその他の材料を含むことができる。誘電体膜11は、スパッタリング、パルス気相蒸着（PVD）、ジェット気相蒸着(JVD)及び原子層蒸着(ALD)酸化などの方法によって形成することもできる。使用可能な蒸着技術としては、ロスナゲル（Rossnagel）らによる“相互接続及び関連技術のためのPVD、CVD及びALD”、Interconnect Technology Conference, 2001, Proceedings of the IEEE 2001 International, 4-6 June 2001, pp3-5、ジェリネック（Jelinek）らによる“窒素リッチなCN層のためのハイブリッドPLD技術”、lasers and Electro-Optics Europe, 2000, Conference Digest 2000, Conference on 10-15 Sept 2000, pp1、及ワン(Wang)らによる“ジェット気相蒸着によるシリコン上の極薄シリコン窒化膜”、VLSI Technology, Systems, and Applications, 1995. Proceedings of Technical Papers.,1995 International Symposium on、31 May-2 June 1995, pp49-52を参照のこと。
進行的なブレイクダウンを呈するその他の材料も使用することができる。例えば、酸素−窒素―酸素（ONO）などの誘電体多層構造、あるいは酸化アルミニウムなどを使用することができる。また、Al2O3, YTa2O5, HfO2, Y2O3, CeO2, TiO2, HfSixOy, HfSiON, HfAlOx, TaOxNy, ZrO2, ZrSixOy, La2O3, ZrO2などの誘電体材料もメモリセルの膜11として使用することができる。
コンダクタ10及び12は、金属に限定されない、半金属やドープされた導電性の半導体などの、導電性材料を具える。コンダクタ10及び12は、同じ材料から形成される必要はなく、むしろ、製造プロセスにおいて提供される材料を用いて形成することができる。したがって、コンダクタ10及び12は、p型及びn型多結晶シリコンなどのドープ半導体、ドープGaAsを用いて形成することができる。また、アルミニウム、銅、タングステン、チタン及びタンタルなどの金属を用いて形成することもでき、Wsix及びTsixなどの金属シリサイドを用いて形成することもできる。
図2は、半導体基板内において、p型多結晶シリコンからなる第1の電極13、厚さ15Åの酸窒化物からなる進行的ブレイクダウン誘電体膜１４、及びn型拡散領域からなる第2の電極15を具える一例を示すものである。 図3は、半導体基板内において、p型多結晶シリコンからなる第1の電極16、進行的ブレイクダウン誘電体膜17、及びn型拡散領域からなる第2の電極18を具える一例を示すものである。第1の電極及び第2の電極を構成するコンダクタ（p型あるいはn型）に使用する不純物は同じ型のものであっても良いし、異なる型のものであっても良い。具体的には、製造プロセスにおける利便性やデバイスのデザインなどに応じて決定することができる。
図4は、上述したグラフのメモリセルにおいて使用された、25Å厚さの酸窒化層のハードブレイクダウン特性を示すものである。図から明らかなように、約35秒の応力が加えられた後、そのプログラム電流は0mAから35mAまで急激に増大しており、誘電体膜のブレイクダウンが困難であることが分かる。
本発明では、図5に示すように、進行的ブレイクダウンを示す誘電体層を用いることによって、プログラム電流がプログラム時間とともに次第に増大していくのが観察される。したがって、p型多結晶シリコン上部電極及びn型埋設拡散下部電極を有する、厚さ15Åの酸窒化膜を用いることによって、約5秒間の応力負荷から約140秒間の応力負荷に伴い、プログラム電流を約1mAから約６mAまでほぼ直線的に増大できることが分かる。プログラミングに必要な応力は、前記上部電極に対しては約1.8Vであり、前記下部電極に対しては約-1.5Vである。このようなダイオード的なメモリセルに対してプログラミングをした後は、前記上部電極に対して約1.3Vの読出し電圧を印加し、前記下部電極に対して0Vの読出し電圧を印加することができる。
図6は、前記上部電極に対して約1.8Vのプログラム応力を負荷し、前記下部電極に対して約-1.5Vのプログラム応力を負荷した状態で、プログラム時間を増大させた場合の、前記上部電極に対して1.3Vの読出し電圧を印加し、前記下部電極に対して0Vの読出し電圧を印加した場合に観察される、読出し電流を示す。図から明らかなように、15秒の低電圧プログラム応力負荷後の1μA以下の読出し電流値から、150秒お高電圧プログラム応力負荷後の約0.25mAの読出し電流値まで、実質上進行的、かつほぼ直線上に増大していることが分かる。
図6Aは、4つのプログラム応力が負荷された場合に、前記上部電極に対して1.3Vの読出し電圧を印加し、前記下部電極に対して0Vの読出し電圧を印加した場合に観察される、読出し電流を示す。第1のトレースは、ワードライン（上部電極）に約2.5Vの電圧を印加し、ビットライン（下部電極）に約-2.3Vの電圧を印加した場合を示す。第2のトレースは、ワードライン（上部電極）に約2.5Vの電圧を印加し、ビットライン（下部電極）に約-2.0Vの電圧を印加した場合を示す。第3のトレースは、ワードライン（上部電極）に約2.5Vの電圧を印加し、ビットライン（下部電極）に約-1.7Vの電圧を印加した場合を示す。第4のトレースは、ワードライン（上部電極）に約2.5Vの電圧を印加し、ビットライン（下部電極）に約-1.4Vの電圧を印加した場合を示す。図から明らかなように、種々の応力レベルにおいて、応力負荷の時間が増大するに従って、読出し電流は実質的に進行的、かつ直線状に増大していることが分かる。比較的高いプログラム応力に対しては、同量の進行的な抵抗変化を生ぜしめるための応力負荷時間は短縮化される。例えば、約4.8V（2.5V-(-2.3V)）のプログラム応力を100msec(0.1sec)負荷した場合、その読出し電流は95μAとなる。また、約4.5V（2.5V-(-2.0V)）のプログラム応力を1sec負荷した場合、その読出し電流は95μAとなる。
図7は、図6に示すグラフを読出し電流の、プログラム時間との関係を示すグラフである。この図においては、データレベル閾値と参照電流値とが重畳されている。したがって、8μA付近の参照電流Ref-1.1を設定すれば、メモリセルに対して1ビットのデータをプログラムすることができる。1のデータ値を前記メモリセルに対して記憶させるには、低電圧プログラム応力を約100秒間負荷する。0のデータ値を前記メモリセルに対して記憶させるには、プログラム電圧応力は必要とされない。
図8は、図6に示すグラフを読出し電流の、プログラム時間との関係を示すグラフである。この図においては、セル当たり2ビットを記憶させるための、データレベル閾値と参照電流値とが重畳されている。データ値00を記憶させるには、プログラム応力は必要とされない。データ値01を記憶させるには、プログラム応力を75秒間負荷する。データ値10を記憶させるには、プログラム応力を110秒間負荷する。データ値11を記憶させるには、プログラム応力を150秒間負荷する。参照電流源は前記データ値を検知できるように設ける。本例において、参照電流Ref-1.1は、約4μAに設定する。参照電流Ref-1.2は、約12μAに設定する。参照電流Ref-1.3は、約21μAに設定する。これらの参照電流値と読出し電流値とを比較することによって、データ値が検出される。
図9は、図6に示すグラフを読出し電流の、プログラム時間との関係を示すグラフである。この図においては、セル当たり4ビットを記憶させるための、データレベル閾値と参照電流値とが重畳されている。プログラム時間及び参照電流レベルは、セル当たりより多くのビットを記憶できるように近接して設定されている。しかしながら、このようなプログラム時間及び参照電流における相違は、多重レベルのフラッシュメモリ、リードオンリーメモリなどに適用されてきたセンシング技術として十分に応用されてきたものであり、セル当たり4ビットあるいはそれ以上を記憶させるに際しても十分である。
図10は、本発明のプログラマブルレジスタ消去不要メモリのメモリアレイ構造の断面図である。図示された構造は、アイソレーショントレンチ（isolation trench）30，31，32，33を含んでいる。これらのアイソレーショントレンチは、直線的に紙面と垂直に延在している。アイソレーショントレンチ30，31，32，33間には、下部電極コンダクタ34，35，36が平行に延在している。下部電極34，35，36は、絶縁基板上に、あるいは半導体基板内への不純物の拡散によって形成される。極薄酸化物層37，38，39が下部電極コンダクタ34，35，36を覆うようにして形成されている。これらの極薄酸化物層37，38，39は、単一の蒸着工程で形成され、チップのアレイの全体を覆う単一膜を形成する。また、前記極薄酸化物層は、メモリセルの配列に合致するようにしてパターン化して形成することができる。コンダクタ４０を含む上部電極コンダクタは、極薄酸化物層37，38，39を覆っており、通常下部電極コンダクタと直交する、複数の平行な直線状のコンダクタを具える。メモリセルは、上部電極コンダクタと下部電極コンダクタとの交差部において形成する。下部電極コンダクタ34，35，36は、アレイ構造に対するビットライン及びワードラインの一方として配列される。同様に、上部電極コンダクタ（例えばコンダクタ40）は、ワードライン及びビットラインの他方として配列される。
図11は、図10と同様なメモリアレイ構造の断面図である。この場合、上部電極コンダクタ45はp型多結晶シリコンを用いて形成されており、下部電極コンダクタ46はn型埋設拡散井戸を用いて形成されている。図示はされていないが、n型拡散領域井戸は深いn型井戸の内部において、p型拡散によって形成されたアイソレーション井戸内に形成されている。この場合、下部電極に対して負電圧を印加することができる。図11に示す構造のその他の構成要素については、図10に示すものと同様であって、再度の説明は省略する。
図12は、図10と同様なメモリアレイ構造の断面図である。この場合、上部電極コンダクタ47はn型多結晶シリコンを用いて形成されており、下部電極コンダクタ48はp型埋設拡散井戸を用いて形成されている。図12に示す構造のその他の構成要素については、図10に示すものと同様であって、再度の説明は省略する。
図13は、本発明のプログラマブルレジスタ消去不要メモリセルの基本的な製造方法を示すものである。この製造方法は、下部電極コンダクタ50を形成すること、低電圧での進行的なブレイクダウンによって特徴づけられるコンダクタ50上への誘電体層51を形成すること、及び誘電体層51上に上部電極コンダクタ52を形成することを含む。誘電体層51の形成に先立ち、下部電極コンダクタ50には、極薄酸化物が形成されたり、その他の誘電体層が形成されたりする場合がある。例えば、下部電極コンダクタ50は研磨あるいはエッチングされることによって、誘電体層51の形成に先立ち、平坦な表面を有するようにすることができる。また、下部電極コンダクタ50は、薄膜形成のための核あるいは触媒層を含み、誘電体層51の形成を促進させることができる。また、下部電極コンダクタ50は、バリアを含み誘電体層51中への材料の拡散を防止するようにして、所望どおりの進行的なブレイクダウンの挙動を保持するようにすることができる。
図14は、図13の工程を示すものであり、本例においては、下部電極コンダクタ55は半導体基板57内の拡散領域中へのn型ドーパント56の注入によって形成する。次いで、誘電体層58は、コンダクタ55上へ形成する。誘電体層58は、低電圧での進行的なブレイクダウンによって特徴づけられる。次いで、p型多結晶シリコンを含む上部電極コンダクタ59は誘電体層58上に形成する。
図15は、図13の工程を示すものであり、本例においては、下部電極コンダクタ60は半導体基板62内の拡散領域中へのp型ドーパント61の注入によって形成する。次いで、誘電体層63は、コンダクタ60上へ形成する。誘電体層60は、低電圧での進行的なブレイクダウンによって特徴づけられる。次いで、n型多結晶シリコンを含む上部電極コンダクタ64は誘電体層63上に形成する。
図16は、本発明のプログラマブルレジスタ消去不要メモリセルを具えるメモリアレイの製造方法を示すものである。図16に示す製造方法においては、最初にp型ドープされた単結晶シリコンなどの半導体基板100を準備する。次いで、アイソレーショントレンチ101−105を形成し、誘電体で充填する。これらのアイソレーショントレンチは、例えば汎用のシリコントレンチアイソレーションSTIプロセスを用いて形成することができる。また、LOCOS酸化プロセスを用いて形成することもできる。次いで、n型インプラント106を蒸着し、アイソレーショントレンチ101−105間に埋設された拡散領域107−110を形成する。次いで、n型井戸を深く形成し、この井戸内にp型アイソレーション領域井戸を形成する。前記n型井戸及びアイソレーション井戸は、トレンチ101−105の形成前あるいは形成後に形成することができる。
n型埋設拡散領域107−110を形成した後、極薄誘電体層111−114を前記拡散領域の表面上に形成する。前記単結晶シリコン上のn型埋設拡散領域の表面は、本発明のメモリセルの使用に適した酸窒化物の形成に対して良好な表面を形成する。前記表面は、誘電体層の形成のために処理しておくことができる。
次いで、p型多結晶層115を蒸着し、パターン化してn型拡散領域107−110で形成されるビットラインと直交するワードラインを画定する。前記ワードラインと前記ビットラインとの交差部においては、ダイオード的なプログラマブルレジスタ消去不要メモリセルが形成される。これらのメモリセルに対しては、汎用のワードライン及びビットラインでコーディング構造を用いることによってアクセスすることができる。
図17は、本発明のプログラマブルレジスタ消去不要メモリセルを具えるメモリアレイの他の製造方法を示すものである。本例において、図16に示す構成要素と類似の構成要素に対しては同じ参照数字が付されている。図17に示す製造プロセスでは、最初に、シリコン基板100を準備する。次いで、アレイ領域をフォトリソグラフィなどを用いてパターニングし、n型ドーパント120を注入してシリコン基板100の表面にn型拡散領域121を形成する。次いで、n型拡散領域121を切断することによってアイソレーショントレンチ122−126を形成し、誘電体で埋設することによって埋設拡散ビットライン127−130を形成する。その後の工程は、図16に示す工程と同じである。
図16及び17に示す製造方法に従うことにより、図18の上平面図で示すようなアレイ構造を得ることができる。このアレイ構造は、埋設された拡散ビットライン200−202及び多結晶シリコンワードライン203−205を有し、これらは通常互いに直交するようにして配列されている。メモリセルは、交差部206などのような交差部において形成される。
図19及び20は、本発明のメモリアレイに対する代替的なセンシング構造を示すものである。図19及び20において、メモリアレイは図面に水平に配列された複数のワードラインと、図面に垂直に配列された複数のビットラインとを含むアレイ250として表される。メモリセルはダイオードの記号で表されており、図16−18の製造方法によって製造することのできるダイオード的なプログラマブルレジスタ消去不要メモリセルに相当する。標準的なデコーディング技術を用いることにより、ビットラインの一つをデータ出力ライン251に接続することができる。このデータ出力ライン251は電流モードセンスアンプ252−254に接続することができる。これらのセンスアンプをもちいることにより、図8に関連して図示されたセル当たりの2ビットデータを決定することができる。各電流モードセンスアンプは参照電流源に接続する。したがって、センスアンプ252は、参照電流Ref-1.3を供給する参照電流源に接続される。センスアンプ253は、参照電流Ref-1.2を供給する参照電流源に接続される。センスアンプ254は、参照電流Ref-1.1を供給する参照電流源に接続される。ライン255−257上におけるセンスアンプの出力はデコードされ、選択されたメモリセル内に記憶された2ビットの値を決定する。
図20は、代替的なセンシング構造を示すものであって、この場合、アレイ250からのデータアウトライン251は単一の電流モードセンスアンプ260に接続されている。ライン251上において、センスアンプ260に供給された参照電流は、スイッチ261−263によって選択される。スイッチ261−263は、参照電流Ref-1.3, Ref-1.2, Ref-1.1を供給する電流源にそれぞれ接続されている。デジタルセンスアンプは用いられておらず、このためメモリセル内に記憶されたデータは、アナログ値として出力される。
プログラマブルレジスタ消去不要メモリPREMアレイ270を用いたメモリデバイスの簡単なブロック図を図21に示している。前記メモリデバイスは、ロウデコーダ（row decoder）271及びコラムデコーダ(column decoder)272を含む。これらはアドレスバス（address bus）273に接続されている。読出し及びプログラム操作に対する供給電圧は、電圧源275によって供給され、コラムデコーダ272及びロウデコーダ271を介してアレイ270内の選択されたセルに供給される。センスアンプ及びデータイン構造276はコラムデコーダ272の出力側に接続され、入力データバス280及び出力データバス281に接続されている。読出し及びプログラム状態マシン277はメモリデバイスの各構成要素に接続されている。その状態マシンは、専用ロジック、プログラマブルロジックアレイ構造、多目的プロセッサによる指示、あるいはこれらのコンビネーションによって駆動することができる。
上述したように、プルグラマブルレジスタ消去不要メモリアレイは、セル当たり多重ビットを記憶させるために用いることができる。また、多重記録の実行に際して使用することができる。図22−25から明らかなように、第1のプログラミングは図22に記載されているようなレベルRef-1において、単一ビットをセンシングするための参照電流を設定することによって実行することができる。第2のプログラミングは図23に記載されているようなレベルRef-2において、単一ビットをセンシングするための参照電流を設定することによって実行することができる。第3のプログラミングは図24に記載されているようなレベルRef-3において、単一ビットをセンシングするための参照電流を設定することによって実行することができる。第4のプログラミングは図25に記載されているようなレベルRef-4において、単一ビットをセンシングするための参照電流を設定することによって実行することができる。メモリセルのプログラミング回数は適宜制御することができ、進行的な抵抗変化に基づくプログラム量の信頼性及びメモリセルにアクセスする際の、電流値の識別能力に依存する。読出し及びプログラム状態マシン（例えば図21における参照数字277で規定される）は、適当な参照電流がセンシング回路に供給される限り、プログラミングが実行されるように構成されている。
図26は、本発明のプログラマブルレジスタ消去不要メモリセルに対する、基本的なプログラムアルゴリズムの一例を示すものである。最初のプログラミング300においては、第1の参照電流値が設定され、センシング及び確認が行われる（ブロック301）。次いで、読出しの際に、プログラムセルが前記第1の参照電流値よりも大きな出力電流を生成するように進行的なブレイクダウンを生ぜしめる応力/プログラム操作が実行される（ブロック302）。プログラミング操作の際に負荷される応力は、単一の付加操作によって実行することができる。また、前記応力は連続的な短パルス状の応力を負荷し、進行的な抵抗変化が生じるようにして負荷するようにすることもできる。応力パルスは、パルス長さ及び/又は電圧レベルにおいて変化させることもできるし、同一のパルス長さ及び電圧レベルを有するようにすることもできる。これによって、メモリセル中における進行的な特性変化の度合いをより制御することができるようになる。次いで、確認操作が実行され、プログラミングが良好に行われたか否かが確認される（ブロック303）。確認操作が失敗であると判断した場合、応力プログラム操作は次段階の応力パルスを連続的に負荷することによって再度実行される。確認操作が成功であると判断した場合、第1のプログラミングが完了する（ブロック304）。次いで、図26に示すように、第2のプログラミング310、第3のプログラミング320、第4のプログラミング330などが同一の基本プロセスを用いることによって実行される。一方、漸次に増大させた参照電流を設定する。
代表的な３つのプログラム操作アルゴリズムを用いることができる。この場合、パルス列が負荷され、セルの進行的な特性変化量を決定し、リトライアルゴリズム（retry algorithm）が実行される。このリトライアルゴリズムは、
（1）選択されたレベルが実行されたか否かを決定し、このレベルが実行されていない場合に、各サイクルにおいて等しいパルス電圧及びパルス長さを有するパルスを負荷する確認工程、
（2）選択されたレベルが実行されたか否かを決定し、このレベルが実行されていない場合に、連続した各サイクルにおいて、等しいパルス長さを有し、パルス電圧が徐々に増大したパルスを負荷する確認工程、
（3）選択されたレベルが実行されたか否かを決定し、このレベルが実行されていない場合に、連続した各サイクルにおいて、等しいパルス電圧を有し、パルス長さが徐々に増大したパルスを負荷する確認工程、
（4）選択されたレベルが実行されたか否かを決定し、このレベルが実行されていない場合に、連続した各サイクルの少なくとも１サイクル以上において、パルス幅及びパルス高さの少なくとも一方が異なるパルスを負荷する確認工程、
を含む。
図2に示すようなセル構造においては、そのプログラミングプロセスはn型拡散電極を約-2Vに固定すること、及びp型多結晶電極に負荷する電圧を0.5Vから2Vまで0.1Vずつ増大させることを含む。前記電圧は一定のパルス幅（例えば1ms又は10ms）を有し、各パルスを負荷する間に確認工程を含み、セルに対するプログラミングが成功した場合は、その電圧負荷を停止する工程を含む。
図2に示すようなセル構造においては、そのプログラミングプロセスはn型拡散電極を約-2Vに固定すること、及びp型多結晶電極を約2Vに固定し、一定のパルス高さを負荷することと、一定のパルス幅（例えば1ms又は10ms）のパルスを負荷することを含むことができる。この場合、各パルスを負荷する間に確認工程を含み、セルに対するプログラミングが成功した場合は、その電圧負荷を停止する工程を含む。なお、パルス幅及びパルス高さは変化させることができる。
本発明のプログラマブルレジスタ消去不要メモリは、優れたプログラム妨害及び読出し性能を呈する。プログラム妨害性能は、図27A-27Dに関連させて説明することができる。図27Aにおいては、アレイの一部を示している。ここで、参照数字400-403はワードラインを示しており、参照数字410-413はビットラインを示している。ワードライン401及びビットライン411の交差部におけるメモリセルAは、ワードライン上の電極に約1.8Vの電圧を負荷し、ビットライン上の電極に約-1.5Vの電圧を負荷することによってプログラムすることができる。ワードライン401及び近接したビットライン412の交差部におけるメモリセルBは、ワードライン上の約1.8Vのポテンシャルを有することになるが、ビットライン412は接地されている。ビットライン411及び近接したワードライン402の交差部におけるメモリセルCは、ビットライン上の約-1.5Vのポテンシャルを有することになるが、ワードラインは接地されている。
図27Bは選択されたメモリセルAを示している。このメモリセルにおいては、上部電極420はp型多結晶シリコンから形成され、下部電極421はn型埋設拡散層（又は井戸）から形成され、内部電極誘電体422は厚さ15Åの酸窒化物から形成されている。このデバイスのpn接合に対する順方向バイアスモードにおいては、電極間に約3.3Vのプログラムポテンシャルが負荷され、前記電極間の抵抗値を徐々に減少させて、図6に示すように、読出し電流を徐々に増大させる。なお、各電極に負荷する電圧値の絶対値は2V以下である。
図27Cは非選択のメモリセルCを示している。このメモリセルにおいては、上部電極423はp型多結晶シリコンから形成され、下部電極424はn型埋設拡散層（又は井戸）から形成され、内部電極誘電体425は厚さ15Åの酸窒化物から形成されている。下部電極は-1.5Vのバイアスを受け、上部電極は接地されている。これはpn接合に対して逆バイアスが負荷された状態を表している。
図27Dは非選択のメモリセルBを示している。このメモリセルにおいては、上部電極426はp型多結晶シリコンから形成され、下部電極427はn型埋設拡散層（又は井戸）から形成され、内部電極誘電体428は厚さ15Åの酸窒化物から形成されている。メモリセルBの上部電極は1.8Vのバイアスを受け、下部電極は接地されている。
図28は、メモリセルBと同様にバイアスされたメモリセルに対して10000回のプログラム応力が負荷された後においても、プログラム電流が非常に低い状態であることを示している。図29は、メモリセルCと同様にバイアスされたメモリセルに対して10000回のプログラム応力が負荷された後においても、プログラム電流が非常に低い状態であることを示している。したがって、これらの図のスケールにおいては、プログラム妨害が観察されていない。
本発明のプログラマブルレジスタ消去不要メモリの読出し操作は、図30A-30Dに関連して理解することができる。図30Aにおいては、アレイの一部が簡略的に示されており、参照符号500-503はワードラインを示しており、参照符号504-507はビットラインを示している。ワードライン502及びビットライン505の交差部におけるメモリセルAは、ワードライン502上において電極に1.3Vの読出しポテンシャルを負荷し、ビットライン505上において電極を接地させることによって読み出すことができる。ワードライン502及び近接したビットライン506の交差部におけるメモリセルB１は、ワードライン上の1.3Vのポテンシャルを有することになるが、ビットライン505は接地されている。ビットライン506及び近接したワードライン503の交差部におけるメモリセルCは、ワードライン上のグランドポテンシャルを有することになるが、ビットラインは1.3Vの禁制ポテンシャルを有することになる。
図30Bは選択されたメモリセルAを示している。このメモリセルにおいては、上部電極520はp型多結晶シリコンから形成され、下部電極521はn型埋設拡散層（又は井戸）から形成され、内部電極誘電体522は厚さ15Åの酸窒化物から形成されている。図30Bに示すセルにおいては、誘電体に対し低抵抗状態で既にプログラム操作が完了している。このデバイスのpn接合に対する順方向バイアスモードにおいては、電極間に約1.3Vの読出しポテンシャルが負荷され、前記デバイス中に検知できるような電流を生ぜしめる。
図30Cは選択されたメモリセルAを示している。このメモリセルにおいては、上部電極523はp型多結晶シリコンから形成され、下部電極524はn型埋設拡散層（又は井戸）から形成され、内部電極誘電体525は厚さ15Åの酸窒化物から形成されている。図30Cに示すセルにおいては、誘電体に対し低抵抗状態でのプログラム操作が完了していない。このデバイスのpn接合に対する順方向バイアスモードにおいては、電極間に約1.3Vの読出しポテンシャルが負荷されても、前記デバイス中に電流を生ぜしめることはない。
図30Dはプログラムされた非選択のメモリセルB1の状態を示している。このメモリセルにおいては、上部電極527はp型多結晶シリコンから形成され、下部電極528はn型埋設拡散層（又は井戸）から形成され、内部電極誘電体529は厚さ15Åの酸窒化物から形成されている。下部電極は1.3Vの禁制バイアスを受け、上部電極は接地されている。これは、pn接合に対して逆方向バイアスが作用していることになり、本質的に電流が流れなくなる。同様に、図30AのB2及びCに位置するメモリセルにおいても、それらが低抵抗状態でプログラムされている、あるいは高抵抗状態でプログラムされていないに拘わらず、電流が流れない。
図31に示すグラフは、読出し電流とゲート電圧との関係を示すグラフである。曲線550がプログラムされたセルに対する関係を示し、曲線551がプログラムされていないセル（フレッシュセル）に対する関係を示す。図から明らかなように、前記セルに対して逆バイアスが負荷された場合においては、本質的に電流は流れない。順方向バイアスが負荷された状態においては、十分の数V以上の電圧Vgが負荷されることによって、プログラムされたセル及びプログラムされていないセルの双方において、微小の電流が流れるようになる。しかしながら、本例においては、約1.3V（ライン552）近傍において、プログラムセルが非プログラムセルよりもより多くの電流を流していることが分かる。
本発明のメモリセルの耐久性は図32においてグラフとして示されている。曲線560及び561が異なるレベルでプログラミングされたセルに関するものであり、曲線560がプログラミングされていないセルに関するものである。プログラムされた双方のセル及び非プログラムのセルに対して、読出し電流は長時間に亘ってほぼ一定である。
また、図33に示すように、データの保存性は良好であり、長時間高温度でベーキングした場合においても、異なるレベルでプログラムされたセル及び非プログラムセルにおいて、読出し電流は一定である。なお、参照符号565及び566がプログラムセルに関するものであり、参照符号567が非プログラムセルに関するものである。
本発明のメモリセルは、優れた安定性、耐久性及び保存性を呈するので、セル当たり多重ビットを記録するメモリアレイに対して適用することができ、多重プログラムが可能となる。図34は、図6に示す読出し電流及びプログラム時間のグラフに対して、セル当たり2ビットを記憶させるためのデータレベル閾値と参照電流値とを重畳させて示すグラフである。一方、前記セルに対しては多重プログラムが可能である。最初のプログラミングにおいて、データ00を記憶させるに対してはプログラム応力は必要とされない。データ01を記憶させるためには、プログラム応力を約25秒間負荷する。データ10を記憶させるためには、プログラム応力を約35秒間負荷する。データ11を記憶させるためには、プログラム応力を約45秒間負荷する。参照電流源はデータを検出する目的で設ける。本例において、参照電流Ref-1.1は約10mAに設定する。参照電流Ref-1.2は約22mAに設定する。参照電流Ref-1.3は約35mAに設定する。これらの参照電流と読出し電流とを比較することによってデータ値が検出される。2回目のプログラミングにおいて、データ値は参照電流Ref-2.1, Ref-2.2及びRef-2.3と比較して検出される。3回目のプログラミングにおいて、データ値は参照電流Ref-3.1, Ref-3.2及びRef-3.3と比較して検出される。
図35及び36は、本発明のプログラマブルレジスタ消去不要メモリをチップオンシステム(SOC)に適用した場合を示すものである。PREMの製造プロセスはCMOSの製造プロセスに対して十分に用いることができ、例えば、一つの付加的なマスクのみを使用し、SOC製品をコンパクトかつ不揮発性の状態にすることができる。p+多結晶上部電極及びn+埋設拡散下部電極に基づくセル構造は、単一の付加的なマスクのみを必要とし、前記n+埋設拡散下部電極に対する注入工程を画定する。一方、STI、誘電体形成及びp+多結晶ゲート形成は標準的なCMOS構造の形成と共用することができる。また、PREMの低電圧操作は低電圧及び低消費電力の要求を満足するものである。
図35は、プログラマブルレジスタンス消去不要メモリPREMアレイ601、特殊目的ロジックあるいはプログラマブルゲートアレイロジックなどのロジック603、スタティックランダムアクセスメモリSRAM602を含む集積回路600を示している。PREMアレイ601はプログラムゲートアレイのためのプログラム仕様や永続的な制御パラメータなどの永久データをより多く記憶させるために用いられる。SRAM602はロジック603の駆動中にワーキングデータを記憶させるために用いられる。
図36は、他のSOCへの適用例を示すものである。図36に示す集積回路700は、プログラマブルレジスタンス消去不要メモリPREMアレイ701、特殊目的ロジックあるいはプログラマブルゲートアレイロジックなどのロジック703、スタティックランダムアクセスメモリSRAM702、及び多目的プロセッサ704を含む。PREMアレイ701は多目的プロセッサ704によって実行される指示プログラムを記憶させるために用いられる。加えて、外部コントローラによってSRAM702内に記憶された指令あるいはPREM701からSRAM702に送信された指令によって、前記プロセッサが駆動され、PREMアレイ701のプログラミングを制御する。
以上より、本発明は、PREM(Programmable Resistor with Erase-less Memory)と名づけられた新規な不揮発性メモリを提供する。前記メモリにおいては、内部電極層の抵抗が応力に応じて変化する。PREMの一例においては、p+多結晶シリコンゲート、極薄酸化物、n+拡散によって構成され、前記極薄酸化物の進行的なブレイクダウンをデータ記憶特性として利用する。前記PREMデバイスは、CMOSプロセスに対して十分な互換性を有し、MTP(multi-time programming)、MLC(multi-level cell)及び低電圧操作（±2V）を達成することができる。ロジック回路、SRAM及び不揮発性PREMは、SOCへの適用に際して簡易に集積することができる。セルデータの保存性は優れている。また、プログラム妨害現象も生じず、読出し妨害現象も生じない。
以上、本発明を好ましい具体例に基づいて詳細に説明してきたが、これらの具体例は本発明を制限するものではない。本発明の範疇及び特許請求の範囲の範疇において、当業者において自明な変更や結合を行うことができる。
本発明の進行的なブレイクダウン誘電体膜を含むプログラマブルレジスタンスメモリセルを簡略的に示す線図である。 半導体基板内にp型多結晶シリコンを具える第1の電極及びn型拡散を具える第2の電極を有し、酸窒化極薄膜に基づいた進行的なブレイクダウン誘電体膜を含むダイオード的なプログラマブルレジスタンスメモリセルを簡略的に示す線図である。 半導体基板内にp型多結晶シリコンを具える第1の電極及びn型拡散を具える第2の電極を有する、進行的なブレイクダウン誘電体膜を含むダイオード的なプログラマブルレジスタンスメモリセルを簡略的に示す線図である。 上述したグラフらの文献に記載された誘電体膜のカタストロフィック的なブレイクダウンの挙動を示すものである。 図2に示す進行的なブレイクダウンメモリセルに対する、プログラム電流とプログラム時間との関係を示すグラフである。 図2に示す進行的なブレイクダウンメモリセルに対する、読出し電流とプログラム時間との関係を示すグラフである。 図2に示す進行的なブレイクダウンメモリセルに対する、読出し電流とプログラム時間との関係を、プログラム応力電圧の４つの異なる大きさに関係させて示すグラフである。 本発明に従ってプログラムされたメモリセルにおいて、データを計測するのに適した参照電流値Ref-1.1を示すものである。 本発明に従ってプログラムされたメモリセルにおいて、2ビットデータを計測するのに適した参照電流値Ref-1.1 Ref-1.2 及びRef-1.3を示すものである。 本発明に従ってプログラムされたメモリセルにおいて、4ビットデータを計測するのに適した15の参照電流値を示すものである。 本発明のメモリセルの基本的なアレイ構造を示すものである。 図2に示すメモリセルの基本的なアレイ構造を示すものである。 図3に示すメモリセルの基本的なアレイ構造を示すものである。 本発明のメモリセルの、基本的な製造プロセスを示すものである。 図2に示すメモリセルの、基本的な製造プロセスを示すものである。 図3に示すメモリセルの、基本的な製造プロセスを示すものである。 図11に示すアレイ構造の基本的な製造プロセスを示すものである。 図11に示すアレイ構造の、代替的な基本製造プロセスを示すものである。 本発明の製造方法に従った、図16及び17の製造工程に従って製造したアレイ構造の上平面図を示すものである。 本発明のアレイ及び検知回路構成を簡略的に示す線図である。 本発明の代替的なアレイ及び検知回路構成を簡略的に示す線図である。 本発明のメモリを実行するための集積回路の構成成分を示すものである。 本発明の多重プログラミングにおける、第1回のプログラミングの後の、1ビットデータを検知するために使用する参照電流レベルを示すものである。 本発明の多重プログラミングにおける、第2回のプログラミングの後の、1ビットデータを検知するために使用する参照電流レベルを示すものである。 本発明の多重プログラミングにおける、第3回のプログラミングの後の、1ビットデータを検知するために使用する参照電流レベルを示すものである。 本発明の多重プログラミングにおける、第4回のプログラミングの後の、1ビットデータを検知するために使用する参照電流レベルを示すものである。 本発明の多重プログラミングの手順を示すものである。 図27A-27Dは、本発明のメモリセルに対するプログラミング及びプログラム妨害条件を示すものである。 図27A-27Dに従って測定された、図27Cに示す非選択セルに対するプログラム妨害条件を示すグラフである。 図27A-27Dに従って測定された、図27Dに示す非選択セルに対するプログラム妨害条件を示すグラフである。 図30A-30Dは、本発明のメモリセルに対する読出し及び読出し妨害条件を示すものである。 図30B及び30Cに示された、選択されたプログラム済みのメモリセル及び選択された非プログラム済みのメモリセルに対する、読出し電流とゲート電圧との関係を示すグラフである。 図30B及び30Cに示された、選択されたプログラム済みのメモリセル及び選択された非プログラム済みのメモリセルに対する、読出し電流と読出し時間との関係を示すグラフである。 図30B及び30Cに示された、選択されたプログラム済みのメモリセル及び選択された非プログラム済みのメモリセルに対する、読出し電流と記憶時間との関係を示すグラフである。 本発明に従ってセル当たり多重ビットをプログラミングする、多重プログラミングに対する参照電流値を示すものである。 本発明の、プログラマブルレジスタンス、消去不要メモリアレイ、特殊目的ロジック、及びスタティックランダムアクセスメモリを含む集積回路を、簡略的に示す線図である。 本発明の、プログラマブルレジスタンス、消去不要メモリアレイ、多目的ロジック、特殊目的ロジック、及びスタティックランダムアクセスメモリを含む集積回路を、簡略的に示す線図である。

Claims (77)

  1. メモリセルのアレイであって、該アレイ中の前記メモリセルは、第１の電極、第２の電極、及び、前記第１の電極と前記第２の電極との間に設けられ、前記第１の電極および前記第２の電極の間に電圧に応じて、該電圧の印加時から開始し、該電圧を印加する時間の経過とともに徐々に変化する特性を有する電極間材料層により構成される、前記メモリセルのアレイと、
    前記電圧を生ぜしめることによって前記アレイ中の前記メモリセルをプログラムするためのロジックと、
    前記アレイ中の前記特性の変化の量を検知する検知回路と、
    を備え、
    前記電極間材料層の材料は誘電材料であり、前記アレイ中の各メモリセルの前記第１の電極および前記第２の電極は、それぞれ互いに略直交する方向に直列に接続されていることを特徴とする、集積回路。
  2. 前記電極間材料層は20Å未満の厚さの酸化シリコンを具えることを特徴とする、請求項１に記載の集積回路。
  3. 前記電極間材料層は20Å未満の厚さの酸窒化シリコンを具えることを特徴とする、請求項１に記載の集積回路。
  4. 前記電極間材料層は、20Å未満の厚さの極薄材料を具えることを特徴とする、請求項１に記載の集積回路。
  5. 前記電極間材料層は窒化シリコンを具えることを特徴とする、請求項1に記載の集積回路。
  6. 前記電極間材料層は、Al2O3, YTa2O5, HfO2, Y2O3, CeO2, TiO2, HfSixOy, HfSiON, HfAlOx, TaOxNy, ZrO2, ZrSixOy, La2O3, ZrO2から選ばれる少なくとも一つを具えることを特徴とする、請求項１に記載の集積回路。
  7. プログラムのための前記ロジックは、前記電極間材料層の前記特性の変化を生ぜしめるに十分な時間、前記メモリセル内にプログラム電圧を印加するための回路を含むことを特徴とする、請求項１に記載の集積回路。
  8. プログラムのための前記ロジックは、所定の時間、前記メモリセルの前記第1の電極及び前記第2の電極にプログラム電圧を印加するための回路を具え、前記プログラム電圧は5V以下であることを特徴とする、請求項１に記載の集積回路。
  9. プログラムのための前記ロジックは、所定の時間、前記メモリセルの前記第1の電極に対して正のプログラム電圧を印加し、前記メモリセルの前記第2の電極に対して負のプログラム電圧を印加するための回路を含み、前記正のプログラム電圧の絶対値及び前記負のプログラム電圧の絶対値は2V以下であることを特徴とする、請求項１に記載の集積回路。
  10. 前記第1の電極は多結晶シリコン層を具え、前記第2の電極は半導体基板内において導電性の拡散領域を具えることを特徴とする、請求項１に記載の集積回路。
  11. 前記第1の電極と前記第2の電極とは、同一の元素を含む材料を具え、前記電極間材料層は前記元素を含む化合物を具えることを特徴とする、請求項１に記載の集積回路。
  12. 前記第1の電極は第1の導電型の多結晶シリコン層を具え、前記第2の電極は半導体基板内において第2の導電型の導電性拡散領域を具えることを特徴とする、請求項１に記載の集積回路。
  13. 前記第1の電極は第1の導電型のp型多結晶シリコン層を具え、前記第2の電極は半導体基板内においてn型の導電性拡散領域を具えることを特徴とする、請求項１に記載の集積回路。
  14. 前記第1の電極は第1の導電型の半導体材料を具え、前記第2の電極は第2の導電型の半導体材料を具えることを特徴とする、請求項１に記載の集積回路。
  15. 前記第1の電極は第1の多結晶シリコン層を具え、前記第2の電極は第2の多結晶シリコン層を具えることを特徴とする、請求項１に記載の集積回路。
  16. 前記第1の電極は金属層を具え、前記第2の電極は半導体基板内において導電性の拡散領域を具えることを特徴とする、請求項１に記載の集積回路。
  17. 前記第1の電極は金属層を具え、前記第2の電極は多結晶シリコン層を具えることを特徴とする、請求項１に記載の集積回路。
  18. 前記第1の電極は第1の金属層を具え、前記第2の電極は第2の金属層を具えることを特徴とする、請求項１に記載の集積回路。
  19. 前記検知回路は、前記アレイ中の選択されたメモリセルにおける前記第1の電極及び前記第2の電極に対して読出し電圧を印加し、前記特性を検知するための回路を含むことを特徴とする、請求項１に記載の集積回路。
  20. 前記検知回路は、前記アレイ中の選択されたメモリセルにおける前記第1の電極及び前記第2の電極に対して2V以下の読出し電圧を印加し、前記特性を検知するための回路を含むことを特徴とする、請求項１に記載の集積回路。
  21. 前記検知回路は、前記アレイ中の選択されたメモリセルにおける前記第1の電極及び前記第2の電極に対して読出し電圧を印加し、2ビットデータを示す前記特性の4つのレベルを検知するための回路を具えることを特徴とする、請求項１に記載の集積回路。
  22. 前記検知回路は、前記アレイ中の選択されたメモリセルにおける前記第1の電極及び前記第2の電極に対して読出し電圧を印加し、3ビットデータを示す前記特性の8つの量を検知するための回路を具えることを特徴とする、請求項１に記載の集積回路。
  23. 前記検知回路は、前記アレイ中の選択されたメモリセルにおける前記第1の電極及び前記第2の電極に対して読出し電圧を印加し、4ビットデータを示す前記特性の16の量を検知するための回路を具えることを特徴とする、請求項１に記載の集積回路。
  24. 前記メモリセルをプログラムのための前記ロジックは、選択されたメモリセルに対して電圧を印加し、前記電圧によって前記特性において予定した変化が生じたか否かを確認し、生じていない場合に、前記電圧を再度印加するとともに前記確認操作を再度行うロジックを含むことを特徴とする、請求項１に記載の集積回路。
  25. 前記検知回路は複数の参照電流源と、選択されたセルに対して読出し電圧を印加し、前記選択されたセルからの電流を複数の参照電流源の１以上と比較するための回路とを具えることを特徴とする、請求項１に記載の集積回路。
  26. スタティックランダムアクセスメモリアレイと、このスタティックランダムアクセスメモリアレイから前記メモリセルの前記アレイ中に記憶されたデータにアクセスする特殊目的ロジックあるいはプログラマブルゲートアレイロジックなどのロジックとを含み、前記ロジック及び前記スタティックランダムアクセスメモリアレイは、分けて設置されることを特徴とする、請求項１に記載の集積回路。
  27. スタティックランダムアクセスメモリアレイと、前記メモリセルの前記アレイ中に記憶されたデータ及び前記スタティックランダムアクセスメモリアレイ中に記憶されたデータにアクセスするための指令を含んだ指令を実行するプロセッサとを含むことを特徴とする、請求項１に記載の集積回路。
  28. スタティックランダムアクセスメモリアレイと、前記メモリセルの前記アレイ中に記憶されたデータ及び前記スタティックランダムアクセスメモリアレイ中に記憶されたデータにアクセスするための指令を含んだ指令を実行するプロセッサとを含み、
    プログラムのための前記ロジックは前記プロセッサによって実行される指令を具えることを特徴とする、請求項１に記載の集積回路。
  29. 第1の電極と、
    第2の電極と、
    前記第1の電極及び前記第2の電極との間に設けられ、前記第１の電極および前記第２の電極の間に電圧に応じて、該電圧の印加時から開始し、該電圧を印加する時間の経過とともに徐々に変化する特性を有する電極間材料層と、
    を備え、
    前記電極間材料層の材料は誘電材料であることを特徴とする、メモリセル。
  30. 前記電圧は、前記メモリセル中に抵抗変化を誘起する所定の時間、前記第1の電極及び前記第2の電極に対して印加すべき5V以下の電圧を具えることを特徴とする、請求項２９に記載のメモリセル。
  31. 前記電極間材料層は20Å未満の厚さの酸化シリコンを具えることを特徴とする、請求項２９に記載のメモリセル。
  32. 前記電極間材料層は20Å未満の厚さの酸窒化シリコンを具えることを特徴とする、請求項２９に記載のメモリセル。
  33. 前記電極間材料層は誘電体材料を具えることを特徴とする、請求項２９に記載のメモリセル。
  34. 前記電極間材料層は、20Å未満の厚さの極薄材料を具えることを特徴とする、請求項２９に記載のメモリセル。
  35. 前記電極間材料層は窒化シリコンを具えることを特徴とする、請求項２９に記載のメモリセル。
  36. 前記電極間材料層は、Al2O3, YTa2O5, HfO2, Y2O3, CeO2, TiO2, HfSixOy, HfSiON, HfAlOx, TaOxNy, ZrO2, ZrSixOy, La2O3, ZrO2から選ばれる少なくとも一つを具えることを特徴とする、請求項２９に記載のメモリセル。
  37. 前記第1の電極と前記第2の電極とは、同一の元素を含む材料を具え、前記電極間材料層は前記元素を含む化合物を具えることを特徴とする、請求項２９に記載のメモリセル。
  38. 前記第1の電極は多結晶シリコン層を具え、前記第2の電極は半導体基板内において導電性の拡散領域を具えることを特徴とする、請求項２９に記載のメモリセル。
  39. 前記第1の電極は第1の導電型の多結晶シリコン層を具え、前記第2の電極は半導体基板内において第2の導電型の導電性拡散領域を具えることを特徴とする、請求項２９に記載のメモリセル。
  40. 前記第1の電極は第1の導電型のp型多結晶シリコン層を具え、前記第2の電極は半導体基板内において第2の導電型のn型導電性拡散領域を具えることを特徴とする、請求項２９に記載のメモリセル。
  41. 前記第1の電極は第1の導電型の半導体材料を具え、前記第2の電極は第2の導電型の半導体材料を具えることを特徴とする、請求項２９に記載のメモリセル。
  42. 前記第1の電極は第1の多結晶シリコン層を具え、前記第2の電極は第2の多結晶シリコン層を具えることを特徴とする、請求項２９に記載のメモリセル。
  43. 前記第1の電極は金属層を具え、前記第2の電極は半導体基板内において導電性の拡散領域を具えることを特徴とする、請求項２９に記載のメモリセル。
  44. 前記第1の電極は金属層を具え、前記第2の電極は多結晶シリコン層を具えることを特徴とする、請求項２９に記載のメモリセル。
  45. 前記第1の電極は第1の金属層を具え、前記第2の電極は第2の金属層を具えることを特徴とする、請求項２９に記載のメモリセル。
  46. 前記特性の変化は、所定の時間、前記第1の電極に対して正のプログラム電圧を印加し、前記第2の電極に対して負のプログラム電圧を印加することによって誘起し、前記正のプログラム電圧の絶対値及び前記負のプログラム電圧の絶対値が2V以下であることを特徴とする、請求項２９に記載のメモリセル。
  47. 第1の電極と、
    第2の電極と、
    前記第1の電極及び前記第2の電極の間に設けられ、前記第1の電極及び前記第2の電極に対して5V以下の電圧を印加することにより、前記第１の電極および前記第２の電極の間に電圧に応じて、該電圧の印加時から開始し、該電圧を印加する時間の経過とともに徐々に変化する抵抗を有する、厚さ15Å以下の酸化シリコンを具える電極間材料層と、
    により構成されることを特徴とする、メモリセル。
  48. 第1の導電型を有する半導体を具える第1の電極と、
    第2の導電型を有する半導体を具える第2の電極と、
    前記第1の電極及び前記第2の電極の間に設けられ、前記第1の電極及び前記第2の電極に対して5V以下の電圧を印加することにより、前記第１の電極および前記第２の電極の間に電圧に応じて、該電圧の印加時から開始し、該電圧を印加する時間の経過とともに徐々に変化する抵抗を有する、厚さ15Å以下の酸化シリコンを具える電極間材料層と、
    により構成されることを特徴とする、メモリセル。
  49. 単一基板上の集積回路であって、
    第1の電極、第2の電極、及び、前記第１の電極と前記第２の電極との間に設けられ、前記第１の電極および前記第２の電極の間に電圧に応じて、該電圧の印加時から開始し、該電圧を印加する時間の経過とともに徐々に変化する特性を有する電極間材料層により構成されるメモリセルの、複数のロウ及びコラムを具える前記メモリセルのアレイと、
    前記アレイ中のそれぞれのロウにおける前記メモリセルの、前記第1の電極と接触している前記アレイ中の複数のワードラインと、
    前記アレイ中のそれぞれのコラムにおける前記メモリセルの、前記第2の電極と接触している前記アレイ中の複数のビットラインと、
    前記複数のワードライン及び前記複数のビットラインと結合し、前記アレイ中の選択されたメモリセルをアドレスするためのアドレスデコーダと、
    前記複数のワードライン及び前記複数のビットラインと結合し、選択されたメモリセル中に電圧を生ぜしめることによって、前記アレイ中の前記メモリセルをプログラムするためのロジックと、
    前記複数のビットラインに結合し、前記アレイ中の選択されたメモリセル中の前記特性の変化の量を検知するための検知回路と、
    を具え、
    前記電極間材料層の材料は誘電材料であり、前記アレイ中の各メモリセルの前記第１の電極および前記第２の電極は、それぞれ互いに略直交する方向に直列に接続されていることを特徴とする、集積回路。
  50. 前記電極間材料層は20Å未満の厚さの酸化シリコンを具えることを特徴とする、請求項４９に記載の集積回路。
  51. 前記電極間材料層は20Å未満の厚さの酸窒化シリコンを具えることを特徴とする、請求項４９に記載の集積回路。
  52. 前記電極間材料層は、20Å未満の厚さの極薄材料を具えることを特徴とする、請求項４９に記載の集積回路。
  53. 前記電極間材料層は窒化シリコンを具えることを特徴とする、請求項４９に記載の集積回路。
  54. 前記電極間材料層は、Al2O3, YTa2O5, HfO2, Y2O3, CeO2, TiO2, HfSixOy, HfSiON, HfAlOx, TaOxNy, ZrO2, ZrSixOy, La2O3, ZrO2から選ばれる少なくとも一つを具えることを特徴とする、請求項４９に記載の集積回路。
  55. プログラムのための前記ロジックは、前記電極間材料層の前記特性の変化を生ぜしめるに十分な時間、選択されたメモリセル内にプログラム電圧を印加するための回路を含むことを特徴とする、請求項４９に記載の集積回路。
  56. プログラムのための前記ロジックは、前記電極間材料層の前記特性の変化を生ぜしめるに十分な時間、選択されたメモリセル内にプログラム電圧を印加するための回路を含み、前記プログラム電圧は5V以下であることを特徴とする、請求項４９に記載の集積回路。
  57. プログラムのための前記ロジックは、所定の時間、前記複数のワードラインの一つに正のプログラム電圧を印加し、前記複数のビットラインの一つに負のプログラム電圧を印加するための回路を含み、前記正のプログラム電圧の絶対値及び前記負のプログラム電圧の絶対値は2V以下であることを特徴とする、請求項４９に記載の集積回路。
  58. 前記基板上において負電圧発生器を含むことを特徴とする、請求項４９に記載の集積回路。
  59. 前記複数のワードラインは多結晶シリコンを具え、前記複数のビットラインはそれぞれ半導体基板内において導電性の拡散領域を具えることを特徴とする、請求項４９に記載の集積回路。
  60. 前記第1の電極と前記第2の電極とは、同一の元素を含む材料を具え、前記電極間材料層は、前記元素を含む化合物を具えることを特徴とする、請求項４９に記載の集積回路。
  61. 前記複数のワードラインは第1の導電型の多結晶シリコンを具え、前記複数のビットラインはそれぞれ半導体基板内において第2の導電型の導電性拡散領域を具えることを特徴とする、請求項４９に記載の集積回路。
  62. 前記複数のワードラインはp型多結晶シリコンを具え、前記複数のビットラインはそれぞれ半導体基板内においてn型の導電性拡散領域を具えることを特徴とする、請求項４９に記載の集積回路。
  63. 前記第1の電極は第1の導電型の半導体材料を具え、前記第2の電極は第2の導電型の半導体材料を具えることを特徴とする、請求項４９に記載の集積回路。
  64. 前記第1の電極は第1の多結晶シリコン層を具え、前記第2の電極は第2の多結晶シリコン層を具えることを特徴とする、請求項４９に記載の集積回路。
  65. 前記複数のワードラインは金属を具え、前記複数のビットラインはそれぞれ半導体基板内において導電性の拡散領域を具えることを特徴とする、請求項４９に記載の集積回路。
  66. 前記複数のワードラインは金属を具え、前記複数のビットラインは多結晶シリコンを具えることを特徴とする、請求項４９に記載の集積回路。
  67. 前記複数のワードラインは金属を具え、前記複数のビットラインは金属を具えることを特徴とする、請求項４９に記載の集積回路。
  68. 前記検知回路は、前記複数のワードラインの一つに読出し電圧を印加し、前記複数のビットラインの一つから前記特性を検知するための回路を具えることを特徴とする、請求項４９に記載の集積回路。
  69. 前記検知回路は、前記複数のワードラインの一つに2V以下の読出し電圧を印加し、前記複数のビットラインの一つから前記特性を検知するための回路を具えることを特徴とする、請求項４９に記載の集積回路。
  70. 前記検知回路は、選択されたメモリセルから2ビットデータを示す前記特性の4つのレベルを検知するための回路を具えることを特徴とする、請求項４９に記載の集積回路。
  71. 前記検知回路は、選択されたメモリセルから3ビットデータを示す前記特性の8つの量を検知するための回路を具えることを特徴とする、請求項４９に記載の集積回路。
  72. 前記検知回路は、選択されたメモリセルから4ビットデータを示す前記特性の16の量を検知するための回路を具えることを特徴とする、請求項４９に記載の集積回路。
  73. 前記メモリセルをプログラムのための前記ロジックは、選択されたメモリセルに対して電圧を印加し、前記電圧によって前記特性において予定した変化が生じたか否かを確認し、生じていない場合に、前記電圧を再度印加するとともに前記確認操作を再度行うロジックを含むことを特徴とする、請求項４９に記載の集積回路。
  74. 前記検知回路は複数の参照電流源と、選択されたセルに対して読出し電圧を印加し、前記選択されたセルからの電流を複数の参照電流源の１以上と比較するための回路とを具えることを特徴とする、請求項４９に記載の集積回路。
  75. スタティックランダムアクセスメモリアレイと、このスタティックランダムアクセスメモリアレイから前記メモリセルの前記アレイ中に記憶されたデータにアクセスする特殊目的ロジックあるいはプログラマブルゲートアレイロジックなどのロジックとを含み、前記ロジック及び前記スタティックランダムアクセスメモリアレイは、分けて設置されることを特徴とする、請求項４９に記載の集積回路。
  76. スタティックランダムアクセスメモリアレイと、前記メモリセルの前記アレイ中に記憶されたデータ及び前記スタティックランダムアクセスメモリアレイ中に記憶されたデータにアクセスするための指令を含んだ指令を実行するプロセッサとを含むことを特徴とする、請求項４９に記載の集積回路。
  77. スタティックランダムアクセスメモリアレイと、前記メモリセルの前記アレイ中に記憶されたデータ及び前記スタティックランダムアクセスメモリアレイ中に記憶されたデータにアクセスするための指令を含んだ指令を実行するプロセッサとを含み、
    プログラムのための前記ロジックは前記プロセッサによって実行される指令を具えることを特徴とする、請求項４９に記載の集積回路。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1577832A (zh) * 2003-07-07 2005-02-09 松下电器产业株式会社 半导体器件及其制造方法
KR100682895B1 (ko) * 2004-11-06 2007-02-15 삼성전자주식회사 다양한 저항 상태를 지닌 저항체를 이용한 비휘발성메모리 소자 및 그 작동 방법
US20060268593A1 (en) * 2005-05-25 2006-11-30 Spansion Llc Read-only memory array with dielectric breakdown programmability
JP5091491B2 (ja) * 2007-01-23 2012-12-05 株式会社東芝 不揮発性半導体記憶装置
US7772072B2 (en) * 2007-08-28 2010-08-10 Macronix International Co., Ltd. Method for manufacturing non-volatile memory
US7719876B2 (en) 2008-07-31 2010-05-18 Unity Semiconductor Corporation Preservation circuit and methods to maintain values representing data in one or more layers of memory
WO2010082928A1 (en) * 2009-01-15 2010-07-22 Hewlett-Packard Development Company, L.P. Silicon-based memristive device
US8466443B2 (en) * 2010-06-30 2013-06-18 International Business Machines Corporation Voltage sensitive resistor (VSR) read only memory
US20120223299A1 (en) * 2011-03-04 2012-09-06 Jun Liu Metal/oxide one time progammable memory
US8576648B2 (en) 2011-11-09 2013-11-05 Silicon Storage Technology, Inc. Method of testing data retention of a non-volatile memory cell having a floating gate
US9502424B2 (en) * 2012-06-29 2016-11-22 Qualcomm Incorporated Integrated circuit device featuring an antifuse and method of making same
US9842802B2 (en) 2012-06-29 2017-12-12 Qualcomm Incorporated Integrated circuit device featuring an antifuse and method of making same
US9231204B2 (en) * 2012-09-28 2016-01-05 Intel Corporation Low voltage embedded memory having conductive oxide and electrode stacks
US20150279479A1 (en) * 2014-04-01 2015-10-01 Qualcomm Incorporated Anti-fuse one-time programmable resistive random access memories
US9716581B2 (en) * 2014-07-31 2017-07-25 Akoustis, Inc. Mobile communication device configured with a single crystal piezo resonator structure
US10355205B2 (en) 2014-12-18 2019-07-16 Intel Corporation Resistive memory cells including localized filamentary channels, devices including the same, and methods of making the same

Family Cites Families (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5691466A (en) * 1979-12-25 1981-07-24 Fujitsu Ltd Selective writing possible semiconductor element
US4442507A (en) * 1981-02-23 1984-04-10 Burroughs Corporation Electrically programmable read-only memory stacked above a semiconductor substrate
JPH0616530B2 (ja) * 1985-02-28 1994-03-02 株式会社東芝 半導体集積回路
US5012448A (en) * 1985-12-13 1991-04-30 Ricoh Company, Ltd. Sense amplifier for a ROM having a multilevel memory cell
US5093711A (en) * 1988-10-14 1992-03-03 Seiko Epson Corporation Semiconductor device
US5057451A (en) * 1990-04-12 1991-10-15 Actel Corporation Method of forming an antifuse element with substantially reduced capacitance using the locos technique
US5272388A (en) * 1992-06-09 1993-12-21 Actel Corporation High-yield methods for programming antifuses
JPH0685187A (ja) * 1992-09-07 1994-03-25 Nec Corp 半導体記憶装置
US5536968A (en) * 1992-12-18 1996-07-16 At&T Global Information Solutions Company Polysilicon fuse array structure for integrated circuits
US5335138A (en) * 1993-02-12 1994-08-02 Micron Semiconductor, Inc. High dielectric constant capacitor and method of manufacture
US5399928A (en) * 1993-05-28 1995-03-21 Macronix International Co., Ltd. Negative voltage generator for flash EPROM design
US5350710A (en) * 1993-06-24 1994-09-27 United Microelectronics Corporation Device for preventing antenna effect on circuit
JP3179943B2 (ja) * 1993-07-12 2001-06-25 株式会社東芝 半導体記憶装置
BE1008052A3 (nl) * 1994-01-31 1996-01-03 Philips Electronics Nv Halfgeleiderinrichting.
JPH07263647A (ja) * 1994-02-04 1995-10-13 Canon Inc 電子回路装置
US6424202B1 (en) * 1994-02-09 2002-07-23 Lsi Logic Corporation Negative voltage generator for use with N-well CMOS processes
FR2724483B1 (fr) * 1994-09-12 1996-12-27 Sgs Thomson Microelectronics Procede de decodage d'adresse dans une memoire en circuit integre et circuit memoire mettant en oeuvre le procede
US5543738A (en) * 1994-12-27 1996-08-06 United Microelectronics Corp. Multi-stage sense amplifier for read-only memory having current comparators
JP2697665B2 (ja) * 1995-03-31 1998-01-14 日本電気株式会社 半導体記憶装置及び半導体記憶装置からのデータ読み出し方法
JP2689948B2 (ja) * 1995-04-28 1997-12-10 日本電気株式会社 多値メモリセルを有する半導体記憶装置
FR2735922B1 (fr) * 1995-06-21 1997-08-22 Sgs Thomson Microelectronics Circuit generateur de tension negative du type pompe de charge
EP0757355B1 (en) * 1995-07-31 2000-04-19 STMicroelectronics S.r.l. Mixed parallel-dichotomic serial sensing method for sensing multiple-levels non-volatile memory cells, and sensing circuit actuating such method
US5571746A (en) * 1995-10-19 1996-11-05 Chartered Semiconductor Manufacturing Pte Ltd. Method of forming a back end capacitor with high unit capacitance
JP3561060B2 (ja) * 1995-12-08 2004-09-02 三菱電機株式会社 負電圧発生回路
US5892400A (en) * 1995-12-15 1999-04-06 Anadigics, Inc. Amplifier using a single polarity power supply and including depletion mode FET and negative voltage generator
EP0786779B1 (en) * 1996-01-24 2004-07-28 STMicroelectronics S.r.l. Erase voltage control circuit for an electrically erasable non-volatile memory cell
US5619448A (en) * 1996-03-14 1997-04-08 Myson Technology, Inc. Non-volatile memory device and apparatus for reading a non-volatile memory array
US5729551A (en) * 1996-12-17 1998-03-17 Integrated Silicon Solution, Inc. Space efficient column decoder for flash memory redundant columns
EP0869645A3 (en) * 1997-03-31 2001-05-16 Victor Company Of Japan, Ltd. Phase and amplitude correction in a multicarrier receiver
KR100255519B1 (ko) * 1997-05-08 2000-05-01 김영환 안정한 데이터 래치 동작을 위한 에스램 및 그 구동방법
US5999479A (en) * 1998-01-21 1999-12-07 Integrated Silicon Solution, Inc. Row decoder for nonvolatile memory having a low-voltage power supply
KR100327566B1 (ko) * 1998-06-30 2002-08-08 주식회사 하이닉스반도체 데이터소거를위한음전압발생장치를구비하는플래시메모리
KR100293455B1 (ko) * 1998-08-31 2001-07-12 김영환 반도체메모리소자의전압공급장치
US6055186A (en) * 1998-10-23 2000-04-25 Macronix International Co., Ltd. Regulated negative voltage supply circuit for floating gate memory devices
US6034882A (en) * 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
JP2000067589A (ja) * 1999-06-16 2000-03-03 Eliyahou Harari フラッシュＥＥｐｒｏｍメモリシステムとその使用方法
US6204529B1 (en) * 1999-08-27 2001-03-20 Hsing Lan Lung 8 bit per cell non-volatile semiconductor memory structure utilizing trench technology and dielectric floating gate
EP1091414A3 (en) * 1999-10-07 2005-03-16 Lucent Technologies Inc. MOSFET with tapered gate and method of manufacturing it
US6617206B1 (en) * 2000-06-07 2003-09-09 Micron Technology, Inc. Method of forming a capacitor structure
KR100343380B1 (ko) * 2000-10-19 2002-07-15 윤종용 전압 레벨 검출회로 및 이를 이용한 전압 발생회로
CA2360312A1 (en) * 2000-10-30 2002-04-30 National Research Council Of Canada Novel gate dielectric
US6960819B2 (en) * 2000-12-20 2005-11-01 Broadcom Corporation System and method for one-time programmed memory through direct-tunneling oxide breakdown
US6541312B2 (en) * 2000-12-22 2003-04-01 Matrix Semiconductor, Inc. Formation of antifuse structure in a three dimensional memory
US6580145B2 (en) * 2001-01-16 2003-06-17 Taiwan Semiconductor Manufacturing Co., Ltd Low programming voltage anti-fuse structure
JP2002216471A (ja) * 2001-01-17 2002-08-02 Mitsubishi Electric Corp 半導体記憶装置
US6618295B2 (en) * 2001-03-21 2003-09-09 Matrix Semiconductor, Inc. Method and apparatus for biasing selected and unselected array lines when writing a memory array
US6434048B1 (en) * 2001-07-20 2002-08-13 Hewlett-Packard Company Pulse train writing of worm storage device
US6462388B1 (en) * 2001-07-26 2002-10-08 Hewlett-Packard Company Isolation of memory cells in cross point arrays
US6704235B2 (en) * 2001-07-30 2004-03-09 Matrix Semiconductor, Inc. Anti-fuse memory cell with asymmetric breakdown voltage
US6490218B1 (en) * 2001-08-17 2002-12-03 Matrix Semiconductor, Inc. Digital memory method and system for storing multiple bit digital data
US6664589B2 (en) * 2001-08-30 2003-12-16 Micron Technology, Inc. Technique to control tunneling currents in DRAM capacitors, cells, and devices
US6541792B1 (en) * 2001-09-14 2003-04-01 Hewlett-Packard Development Company, Llp Memory device having dual tunnel junction memory cells
JP4599059B2 (ja) * 2001-09-18 2010-12-15 キロパス テクノロジー インコーポレイテッド 超薄膜誘電体のブレークダウン現象を利用した半導体メモリセルセル及びメモリアレイ
US6798693B2 (en) * 2001-09-18 2004-09-28 Kilopass Technologies, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
US6700151B2 (en) * 2001-10-17 2004-03-02 Kilopass Technologies, Inc. Reprogrammable non-volatile memory using a breakdown phenomena in an ultra-thin dielectric
US6766960B2 (en) * 2001-10-17 2004-07-27 Kilopass Technologies, Inc. Smart card having memory using a breakdown phenomena in an ultra-thin dielectric
US6475908B1 (en) * 2001-10-18 2002-11-05 Chartered Semiconductor Manufacturing Ltd. Dual metal gate process: metals and their silicides
US6897522B2 (en) * 2001-10-31 2005-05-24 Sandisk Corporation Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements
US6534841B1 (en) * 2001-12-14 2003-03-18 Hewlett-Packard Company Continuous antifuse material in memory structure
US6559516B1 (en) * 2002-01-16 2003-05-06 Hewlett-Packard Development Company Antifuse structure and method of making
US6703652B2 (en) * 2002-01-16 2004-03-09 Hewlett-Packard Development Company, L.P. Memory structure and method making
US6555844B1 (en) * 2002-03-21 2003-04-29 Macronix International Co., Ltd. Semiconductor device with minimal short-channel effects and low bit-line resistance
JP4103497B2 (ja) * 2002-04-18 2008-06-18 ソニー株式会社 記憶装置とその製造方法および使用方法、半導体装置とその製造方法
US6713839B2 (en) * 2002-05-24 2004-03-30 Airip Antifuse structure with low resistance
US6650143B1 (en) * 2002-07-08 2003-11-18 Kilopass Technologies, Inc. Field programmable gate array based upon transistor gate oxide breakdown
US6906398B2 (en) * 2003-01-02 2005-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor chip with gate dielectrics for high-performance and low-leakage applications
US7087440B2 (en) * 2003-05-23 2006-08-08 Texas Instruments Corporation Monitoring of nitrided oxide gate dielectrics by determination of a wet etch
US6967130B2 (en) * 2003-06-20 2005-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming dual gate insulator layers for CMOS applications
US7005330B2 (en) * 2003-06-27 2006-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for forming the gate electrode in a multiple-gate transistor

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