JP2002216471A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2002216471A
JP2002216471A JP2001008609A JP2001008609A JP2002216471A JP 2002216471 A JP2002216471 A JP 2002216471A JP 2001008609 A JP2001008609 A JP 2001008609A JP 2001008609 A JP2001008609 A JP 2001008609A JP 2002216471 A JP2002216471 A JP 2002216471A
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sense amplifier
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Tsukasa Oishi
司 大石
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 消費電流を低減し、かつアクセス効率を改善
する。 【解決手段】 ビット線対の両側にセンスアンプ回路
（ＳＡ）を交互に配置し、かつ１つのセンスアンプの２
本のビット線に選択的に接続可能なようにスイッチ回路
（ＲＳＷ０−ＲＳＷ２，ＬＳＷ０−ＬＳＷ２）を設け、
動作モード時に応じてセンスアンプとビット線の接続を
切換える。メモリセルＭＣは同一列において１行おきに
配置される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、キャパシタに情報を電荷の形で記憶するダ
イナミック型半導体記憶装置に関する。
【０００２】
【従来の技術】システムＬＳＩ（大規模集積回路）は、
１つのダイ（チップ）上に、ロジックとメモリとを集積
化してシステムを構築化する集積回路装置である。この
システムＬＳＩにおいては、メモリとして、ＳＲＡＭ
（スタティック・ランダム・アクセス・メモリ）、ＤＲ
ＡＭ（ダイナミック・ランダム・アクセス・メモリ）お
よびフラッシュＥＥＰＲＯＭ（電気的に書込消去可能な
読出専用記憶装置）などのメモリが、目的に応じて用い
られる。
【０００３】ＳＲＡＭは、スタティックに動作してお
り、高速で動作するため、一般に高速処理用途に用いら
れる。
【０００４】ＤＲＡＭは、メモリセルが、１個のトラン
ジスタと１個のキャパシタとで構成されるため、メモリ
セルの面積が小さく、一般に大記憶容量の用途に用いら
れる。
【０００５】フラッシュＥＥＰＲＯＭは、不揮発的に情
報を記憶することができ、一般に電源遮断時においても
情報を記憶することが要求される用途に用いられる。
【０００６】
【発明が解決しようとする課題】ＳＲＡＭは、メモリセ
ルがフリップフロップで構成される。低消費電力化およ
び高速化のために電源電圧を低くした場合、メモリセル
に用いられるＭＯＳトランジスタ（絶縁ゲート型電界効
果トランジスタ）のしきい値電圧を低くする必要があ
り、サブスレッショルドリーク電流が増大する。このた
め、スタンバイ状態（待機モード）時におけるリーク電
流が大きくなり、携帯機器などに要求される低スタンバ
イ電流という仕様条件を満たすことができない。
【０００７】ＤＲＡＭは、メモリアレイ部と周辺回路部
とで要求される動作条件が異なり、通常、メモリアレイ
部と周辺回路部とでは、電源電圧の電圧レベルが異な
る。また、メモリアレイ部においても、メモリセルデー
タを検知し増幅するセンスアンプに供給される電源電圧
（センス電源電圧）、またメモリアレイの基板領域をバ
イアスするための負の基板バイアス電圧、選択ワード線
上にアクセストランジスタのしきい値電圧損失を防止す
るために伝達される高電圧および、ビット線などをプリ
チャージするための中間電圧などの電圧レベルが異なる
電圧が必要とされる。これらの電圧レベルの異なる電圧
は、内部で生成する必要があり、これらの内部電圧発生
のために電流が余分に消費され、消費電流が大きいとい
う問題がある。たとえば、チャージポンプ動作で高電圧
を発生する場合、このポンプ効率は１よりも小さく、必
要な電圧レベルの高電圧を発生するために、高電圧を使
用する回路の消費電流よりも多くの電流を、この高電圧
発生のために消費する必要がある。
【０００８】また、ＤＲＡＭにおいては、記憶データを
周期的に再書き込みするリフレッシュ動作が必要とさ
れ、このため、携帯機器などにおいて超低消費電流が要
求される待機モードなどにおいて、リフレッシュ電流が
消費され、超低消費電流の仕様を満たすことができなく
なる。
【０００９】したがって、ＤＲＡＭにおいても消費電流
が大きく、携帯機器などにおいて要求される低消費電流
の仕様値を十分に満たすことができないという問題があ
る。
【００１０】それゆえ、この発明の目的は、スタンバイ
時（待機モード時）の消費電流をアクセス動作に影響を
及ぼすことなく低減することのできる半導体記憶装置を
提供することである。
【００１１】この発明の他の目的は、システムＬＳＩに
適した低スタンバイ電流の半導体記憶装置を提供するこ
とである。
【００１２】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、行列状に配列される複数のメモリセルと、メ
モリセルの各列に対応して配置され、各々に対応の列の
メモリセルが接続する複数のビット線と、メモリセルの
各行に対応して配置され、各々に対応の行のメモリセル
が接続する複数のワード線と、所定数のビット線の組に
各々が対応して配置され、活性化時対応の列のメモリセ
ルのデータを検知しかつ増幅する複数の第１のセンスア
ンプと、各ビット線に対応して配置され、導通時対応の
ビット線と対応の第１のセンスアンプとを接続する複数
の第１の転送ゲートと、動作モード指示信号に応答し
て、複数の第１の転送ゲートを選択的に導通させる接続
制御回路とを含む。
【００１３】この接続制御回路は、第１の動作モード時
には、所定数のビット線の組のうち第１のビット線の対
に対して配置された転送ゲートを導通状態とし、第２の
動作モードにおいては、所定数のビット線のうち第１の
対と異なる第２のビット線の対に対して配置された第１
の転送ゲートを導通状態とする。
【００１４】好ましくは、メモリセルは、第１のビット
線の対においては同一行にメモリセルが配置され、かつ
第２のビット線の対においては、同一行においては一方
のビット線にメモリセルが配置されるように行列状に配
置される。
【００１５】この所定数のビット線の組は、好ましく
は、３本のビット線を含む。接続制御回路は、好ましく
は、スタンバイモード時においては、第１のビット線の
対に対して配置された転送ゲートを導通状態に保持す
る。
【００１６】また、好ましくは、さらに、各々が所定数
と同数のビット線の組に対応してかつ第１のセンスアン
プの位置をずらせて配置され、活性化時対応のビット線
のデータを増幅する複数の第２のセンスアンプと、各ビ
ット線に対応して配置され、導通時対応のビット線を対
応の第２のセンスアンプに接続する第２の転送ゲートが
設けられる。接続制御回路は、第１の動作モード時に
は、第２の転送ゲートを非導通状態とし、また第２の動
作モード時には所定数のビット線の組のうち第２のビッ
ト線の対と異なるビット線に対応して配置される第２の
転送ゲートを導通状態とする。
【００１７】好ましくは、この第１の動作モード時にお
いて複数のワード線から所定数のワード線を等価的に同
時に選択状態とするための行選択制御回路が設けられ
る。所定数のワード線は、選択メモリセルのデータが同
一ビット線において衝突しないように選択される。
【００１８】好ましくは、これらの所定数のワード線に
接続されるメモリセルのうち少なくとも１つのワード線
に接続するメモリセルを選択してデータアクセスをする
ためのアクセス制御回路が設けられる。
【００１９】また、好ましくは、これらの所定数のワー
ド線のうち少なくとも１つのワード線に接続するメモリ
セルのデータが対応の第２のセンスアンプに伝達される
ように第２の転送ゲートの導通を制御し、第２のセンス
アンプにより、メモリセルのデータのリフレッシュをす
るためのリフレッシュ制御回路が設けられる。
【００２０】また、好ましくは、これらの所定数のワー
ド線のうち少なくとも１つのワード線に接続するメモリ
セルのデータが第１のセンスアンプから対応の第２のセ
ンスアンプに転送されるように第２の転送ゲートの導通
を制御し、第１のセンスアンプにより、メモリセルのデ
ータのリフレッシュをするためのリフレッシュ制御回路
が設けられる。
【００２１】また、好ましくは、複数のメモリセルは、
複数のサブアレイに分割される。所定数のワード線は複
数のサブアレイのうちの隣接サブアレイにおいてそれぞ
れ選択されるワード線を備える。第１および第２のセン
スアンプ、それぞれは、隣接するサブアレイにより共有
され、１つのサブアレイについて第１および第２のセン
スアンプは、対応のビット線の組が異なるように、ビッ
ト線両側に配置される。
【００２２】さらに、複数のビット線の所定数と同数の
ビット線の組に対応して各々が配置される複数の第２の
センスアンプが設けられる。これらの第２のセンスアン
プと第１のセンスアンプとは、対応するビット線の組が
異なる。また、さらに、第２のセンスアンプと各ビット
線との間に導通時対応のビット線を対応の第２のセンス
アンプに接続する第２の転送ゲートが設けられる。第１
の動作モード時には、第１および第２のセンスアンプの
一方が活性化される。
【００２３】さらに、好ましくは、複数のビット線の所
定数と同数のビット線の組に対応して各々が配置される
複数の第２のセンスアンプが設けられる。これらの第２
のセンスアンプと第１のセンスアンプとは、対応するビ
ット線の組が異なる。また、さらに、第２のセンスアン
プと各ビット線との間に導通時対応のビット線を対応の
第２のセンスアンプに接続する第２の転送ゲートが設け
られる。接続制御回路は、好ましくは、第１のセンスア
ンプから第２のセンスアンプにデータが転送されるよう
に第１および２の転送ゲートの導通を制御する。
【００２４】好ましくは、メモリセルは、少なくとも、
行方向において１列おきに配置されるという条件を満た
すように行列状に配列される。
【００２５】動作モード時に応じてビット線とセンスア
ンプの接続を切換えることにより、データの記憶態様
を、１ビット／セルモードと１ビット／２セルモードで
切換えることができる。１ビット／１セルモードでデー
タを記憶する場合、通常のＤＲＡＭと同様に動作させる
ことができ、また、１ビット／２セルモードの場合、相
補データがビット線の対に読出されるため、センスアン
プが検知、増幅する読出電圧が大きくなり、応じてリー
ク電流によりメモリセルキャパシタから電荷が流出して
も、十分にデータの検知、増幅を行なうことができ、リ
フレッシュ間隔を長くすることができる。したがって、
スタンバイ状態（待機モード）時においてこの１ビット
／２セルモードを利用することにより、スタンバイ時に
おいてリフレッシュ動作に消費される電流量を低減する
ことができ、スタンバイ電流を低減することができる。
【００２６】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体記憶装置を内蔵する半導
体集積回路装置の全体の構成を概略的に示す図である。
図１において、半導体集積回路装置１は、データの処理
を行なうロジック２と、ロジック２に対する主記憶とし
て機能するＤＲＡＭ３と、ロジック２に対するプログラ
ム命令またはデータを格納するＳＲＡＭ４を含む。
【００２７】ロジック２へは、ロジック電源電圧ＥＶＬ
が与えられ、ＤＲＡＭ３には、ロジック電源電圧ＥＶＬ
およびＤＲＡＭ電源電圧ＥＶＤが与えられる。ＳＲＡＭ
４に対しては、ＳＲＡＭ電源電圧ＥＶＳが与えられる。
【００２８】この半導体集積回路装置１は、システムＬ
ＳＩであり、このＤＲＡＭ３は、複数のメモリ装置を含
み、また、ＳＲＡＭ４も、その用途に応じて小容量高速
メモリ装置、および小容量低消費電力メモリ装置を含
む。
【００２９】ロジック電源電圧ＥＶＬは、ＤＲＡＭ電源
電圧ＥＶＤよりも低い電圧であり、ロジック２は、低し
きい値電圧のＭＯＳトランジスタを構成要素として含
み、高速動作する。ＳＲＡＭ４において、低消費電力メ
モリ装置は、そのメモリセルに使用されているＭＯＳト
ランジスタのしきい値電圧が大きく、スタンバイ時のリ
ーク電流は小さい。一方、このＳＲＡＭ４において、高
速メモリ装置は、高速動作のために、メモリセルのＭＯ
Ｓトランジスタのしきい値電圧が小さく、スタンバイ時
におけるリーク電流が大きい。
【００３０】ＤＲＡＭ３は、ロジック電源電圧ＥＶＬお
よびＤＲＡＭ電源電圧ＥＶＤを動作電源電圧として受
け、動作モードに応じて、内部で発生される電圧の電圧
レベルを調整し、消費電流を低減しかつ高速動作させ
る。
【００３１】図２は、図１に示すＤＲＡＭ３の全体の構
成を概略的に示す図である。図２において、ＤＲＡＭ３
は、行列状に配列される複数のメモリセルＭＣを含むメ
モリセルアレイ１０を含む。このメモリセルアレイ１０
においては、メモリセルＭＣの各行に対応して配置され
るワード線ＷＬと、メモリセルＭＣの各列に対応して配
置されるビット線ＢＬとが設けられる。
【００３２】ＤＲＡＭ３は、さらに、メモリセルアレイ
１０においてアドレス指定された行に対応するワード線
を選択状態へ駆動するための行選択回路１１と、ビット
線ＢＬに読出されたメモリセルのデータを検知し増幅す
る複数のセンスアンプ回路を有するセンスアンプ群１２
と、スタンバイ状態時ビット線ＢＬを所定電圧レベルに
プリチャージするプリチャージ回路１３と、データアク
セス時、メモリアレイ１０においてアドレス指定された
列を選択するとともに、データアクセス（デ−タの書込
／読出）を行なう列系回路１４を含む。
【００３３】メモリセルアレイ１０においては、メモリ
セルＭＣが行方向において一列おきに配置されるという
条件を最小限満たす所定のレイアウトパターンが、行方
向および列方向に繰り返し配置される。メモリセルＭＣ
は、１個のトランジスタと１個のキャパシタを含む。
【００３４】ＤＲＡＭ３は、さらに、ＤＲＡＭ電源電圧
ＥＶＤから、たとえばチャージポンプ動作を行なって高
電圧ＶＰＰを発生するＶＰＰ発生回路２０と、制御信号
φＡに従ってロジック電源電圧ＥＶＬと高電圧ＶＰＰの
一方を選択して行選択回路１１へワード線駆動電圧とし
て与える切換回路（ＭＵＸ）２１と、ＤＲＡＭ電源電圧
ＥＶＤから中間電圧ＶＢＬを生成するＶＢＬ発生回路２
２と、制御信号φＡに従ってロジック電源電圧ＥＶＬと
中間電圧ＶＢＬの一方を選択してプリチャージ回路１３
へ与える切換回路（ＭＵＸ）２３と、ＤＲＡＭ電源電圧
ＥＶＤを降圧してセンス電源電圧ＶＣＣＡを生成してセ
ンスアンプ群１２へ与えるセンス電源回路２４と、制御
信号φＢに従って、ＤＲＡＭ電源電圧ＥＶＤの列系回路
１４への伝達を遮断するスイッチ回路（ＳＷ）２５と、
制御信号φＡに従ってセンスアンプ群１２に含まれるセ
ンスアンプ回路とビット線ＢＬとの接続状態を設定する
ためのモード設定回路２７を含む。
【００３５】高電圧ＶＰＰは、センス電源電圧ＶＣＣＡ
よりも高い電圧レベルであり、この切換回路２１により
選択された電圧ＶＷＬが、メモリセルアレイ１０の選択
ワード線上に伝達される。中間電圧ＶＢＬは、一般に、
センス電源電圧ＶＣＣＡの１／２の電圧レベルであり、
スタンバイ状態時プリチャージ回路１３を介してビット
線ＢＬに伝達される。この中間電圧ＶＢＬは、また、メ
モリセルキャパシタのセルプレートに印加されてもよ
い。
【００３６】モード設定回路２７は、センスアンプ群１
２に含まれるセンスアンプ回路とビット線ＢＬとの接続
を以下のように切換える。すなわち、ＤＲＡＭ３は、１
ビットの情報を１つのメモリセルＭＣで記憶する１ビッ
ト／１セルモード（シングルセルモード）と、１ビット
の情報を２つのメモリセル（メモリユニット）で記憶す
る１ビット／２セルモード（ツインセルモード）で動作
する。このシングルセルモード時においては、センスア
ンプ回路に接続されるビット線ＢＬの対は、一方のビッ
ト線にメモリセルデータが読出され、他方のビット線は
プリチャージ電圧レベルに維持されるように選択されて
センスアンプに接続される。
【００３７】一方、ツインセルモード時においては、セ
ンスアンプ回路に接続されるビット線の対両者にメモリ
セルがそれぞれ接続されるように、ビット線の対が選択
されてセンスアンプ回路に接続される。すなわち、メモ
リユニットにおいて相補データが格納され、これらの相
補データが、センスアンプ回路に接続するビット線の対
にそれぞれ伝達される。このツインセルモード時におい
ては、メモリセルが接続するビット線に対応するセンス
アンプ回路のみを活性化する。したがって、メモリセル
ＭＣが行方向において１列おきに配置されているため、
このツインセルモード時において活性化されるセンスア
ンプ回路の数を１／２倍に低減し、応じてビット線充放
電電流を低減し、消費電流を低減する。
【００３８】また、ツインセルモード時においては、相
補データがメモリユニット格納されているため、対をな
すビット線において相補データが伝達されるため、セン
スアンプ回路に伝達される読出電圧が大きくなり、リフ
レッシュ間隔を長くすることができ、スタンバイ状態時
における消費電流を低減する。また、従来と同様の読出
電圧の大きさでセンス動作を行なう場合、センス開始タ
イミングを早くすることができ、高速アクセスが実現さ
れる。
【００３９】スイッチ回路（ＳＷ）２５は、制御信号φ
Ｂが活性化されると、列系回路１４に供給されるＤＲＡ
Ｍ電源電圧ＥＶＤを遮断し、この列系回路１４の動作を
停止させ、列系回路１４におけるリーク電流を低減し、
消費電流を低減する。以下簡単に、各動作モードに応じ
た各回路の動作について説明する。
【００４０】（１） 正規動作時：正規動作時において
は、前述の如く、ロジック２へは、外部からのロジック
電源電圧ＥＶＬが与えられ、またＤＲＡＭ３へは、ＤＲ
ＡＭ電源電圧ＥＶＤが与えられ、ＳＲＡＭ４へは、ＳＲ
ＡＭ電源電圧ＥＶＳが与えられる。この状態において
は、ロジック２、ＤＲＡＭ３およびＳＲＡＭ４は、それ
ぞれ本来の意図される目的に応じて動作する。
【００４１】この正規動作時のＤＲＡＭ３においては、
ＶＰＰ発生回路２０およびＶＢＬ発生回路２２は、それ
ぞれＤＲＡＭ電源電圧ＥＶＤに従って高電圧ＶＰＰおよ
び中間電圧ＶＢＬを生成する。切換回路２１および２３
は、それぞれ、高電圧ＶＰＰおよび中間電圧ＶＢＬを選
択する。したがって、メモリセルアレイ１０において
は、選択ワード線上に高電圧ＶＰＰが伝達される。
【００４２】モード設定回路２７は、シングルセルモー
ドで動作するように、センスアンプ群１２に含まれるセ
ンスアンプ回路とビット線ＢＬとの接続を確立する。ま
た、ビット線ＢＬは、中間電圧ＶＢＬレベルにプリチャ
ージされかつイコライズされる。列系回路１４は、スイ
ッチ回路（ＳＷ）２５を介してＤＲＡＭ電圧電源ＥＶＤ
を動作電源電圧として受けて動作する。センス電源回路
２４は、降圧動作により、ＤＲＡＭ電源電圧ＥＶＤから
センス電源電圧ＶＣＣＡを生成する。したがってメモリ
セルＭＣの記憶データのＨレベルは、センス電源電圧Ｖ
ＣＣＡレベルの電圧レベルである。
【００４３】（２） ＤＲＡＭ低消費電流モード：例え
ば、スタンバイモード時またはデータ保持モード時など
において、ＤＲＡＭ３の動作時における消費電流を低減
する場合、図２に示すモード設定回路２７により、セン
スアンプ群１２に含まれるセンスアンプ回路とビット線
ＢＬとの接続を、ツインセルモードが実現されるように
設定する。この場合、行選択回路１１により選択される
ワード線ＷＬに接続されるメモリセルの数は、正規動作
モード時すなわちシングルセルモード時と同じであるも
のの、プリチャージ状態にある基準ビット線を充放電す
る必要がないため、メモリユニットが接続するセンスア
ンプ回路のみを活性化する。これにより、活性化される
センスアンプ回路の数を正規動作モード時の１／２倍と
し、ビット線充放電電流を低減する。
【００４４】また、制御信号φＡに従って、切換回路２
１および２３により、ロジック電源電圧ＥＶＬを選択し
て、行選択回路１１およびプリチャージ回路１３へ与え
る。したがって、選択ワード線には、ロジック電源電圧
ＥＶＬが伝達され、またスタンバイ状態時においてビッ
ト線ＢＬは、ロジック電源電圧ＥＶＬのレベルにプリチ
ャージされかつイコライズされる（センス電源電圧ＶＣ
ＣＡよりもロジック電源電圧ＥＶＬの電圧レベルは低
い）。センスアンプ群１２へは、センス電源回路２４か
らのセンス電源電圧ＶＣＣＡを供給する。
【００４５】また、高電圧ＶＰＰおよび中間電圧ＶＢＬ
に代えて、ロジック電源電圧ＥＶＬを使用するため、こ
の高電圧ＶＢＰおよび中間電圧ＶＢＬが消費される際の
電流を補償するために要求される余分の電流消費を低減
することができ、消費電流を低減することができる。こ
のＶＢＰ発生回路２０およびＶＢＬ発生回路２２は、こ
のＤＲＡＭ低消費電流モードにおいて、制御信号φＡに
従って電圧発生動作が停止される。これにより、不要電
流消費を低減する。
【００４６】（３） 超低スタンバイ電流モード：たと
えばスリープモードのように、長時間にわたって待機状
態を続ける場合（スタンバイモード時等）において、Ｓ
ＲＡＭ４の高速メモリ装置のデータを保持しつつ、ＳＲ
ＡＭ４のリーク電流を低減する場合、ＳＲＡＭ４の保持
すべきデータをＤＲＡＭ３に転送し、ＳＲＡＭ４の電源
をオフにする（ＳＲＡＭ電源電圧ＥＶＳの供給を遮断す
る。これはスイッチ回路により容易に実現される）。
【００４７】ＤＲＡＭ３においては、スイッチ回路２５
を制御信号φＢにより非導通状態とし、列系回路１４に
対するＤＲＡＭ電源電圧ＥＶＤの供給を停止する。ＤＲ
ＡＭ３は、この超低スタンバイ電流モードにおいては、
セルフリフレッシュモードに設定され、リフレッシュ動
作に必要な回路に対してのみ電源電圧が供給される。こ
のＤＲＡＭ３において、ＤＲＡＭ低消費電流モードと同
様の状態が設定されており、ロジック電源電圧ＥＶＬを
周辺電源電圧として利用して、ツインセルモードでＤＲ
ＡＭ３は動作して、メモリセルデータのリフレッシュを
実行する。
【００４８】制御信号φＡおよびφＢは、ロジック２か
ら与えられてもよく、またＤＲＡＭ３内において、ロジ
ック２の制御の下に生成されてもよい。次に、ＤＲＡＭ
３の各部の具体的構成について説明する。
【００４９】図３は、ＤＲＡＭ３のメモリセルアレイ１
０および周辺回路の構成をより具体的に示す図である。
図３において、ＤＲＡＭ３は、メモリセルアレイ１０
が、複数のバンクメモリアレイ１０ａに分割される。バ
ンクメモリアレイ１０ａは、バンクＢＫ０−ＢＫｍにそ
れぞれ設けられる。これらのバンクＢＫ０−ＢＫｍは、
それぞれ行を選択するためのロウデコード回路１１ａ
と、列を選択するためのコラムデコード回路１４ａを含
む。これらのバンクＢＫ０−ＢＫｍは、それぞれ、互い
に独立に、メモリセル行の選択の活性／非活性を行なう
ことができる。ロウデコード回路１１ａは、図２に示す
行選択回路１１に含まれ、コラムデコード回路１４ａ
が、図２に示す列系回路１４に含まれる。
【００５０】ＤＲＡＭ３は、さらに、ロジック２から与
えられる相補クロック信号ＣＬＫおよび／ＣＬＫを受け
て相補な内部クロック信号ＣＬＫｉおよび／ＣＬＫｉを
生成するクロックバッファ３０と、ロジック２から与え
られるコマンドＣＭＤ、アクティブバンクアドレス信号
ＡＢＡ、プリチャージバンクアドレス信号ＰＢＡ、ライ
トバンクアドレス信号ＷＢＡ、リードバンクアドレス信
号ＲＢＡ、アクトアドレス信号ＡＣＡ、リードアドレス
信号ＲＤＡ、およびライトアドレス信号ＷＲＡをそれぞ
れ受ける入力バッファ３１ａ−３１ｈとを含む。
【００５１】クロックバッファ３０は、ロジック２から
の相補クロック信号ＣＬＫおよび／ＣＬＫのエッジ（交
差部）を抽出して、各エッジに同期する立上がりおよび
立下がりを有する相補内部クロック信号ＣＬＫｉおよび
／ＣＬＫｉを生成する。
【００５２】入力バッファ３０ａ−３１ｈの各々は、ロ
ジック２から与えられる基準電圧Ｖｒｅｆに従って、与
えられた信号のＨレベル／Ｌレベルを判定する。コマン
ドＣＭＤは、動作モードを指定する信号であり、入力バ
ッファ３１ａは、クロックイネーブル信号ＣＫＥが活性
状態のときに、有効なコマンドＣＭＤが与えられたとし
て、このコマンドを取込み内部コマンドを生成する。ア
クトバンクアドレス信号ＡＢＡは、バンクＢＫ０−ＢＫ
ｍのうち活性化するバンクを特定する。プリチャージバ
ンクアドレス信号ＰＢＡは、バンクＢＫ０−ＢＫｍのう
ち、プリチャージすべきバンクを特定する。プリチャー
ジコマンドとともに与えられるプリチャージバンクアド
レス信号ＰＢＡが特定するバンクが、図示しない制御回
路の制御の下に、プリチャージ状態に復帰する。
【００５３】ライトバンクアドレス信号ＷＢＡは、デー
タ書込を行なうバンクを特定する。リードバンクアドレ
ス信号ＲＢＡは、データ読出を行なうバンクを特定す
る。ライトバンクアドレス信号ＷＢＡおよびリードバン
クアドレス信号ＲＢＡが設けられているのは、後に説明
するように、データ書込経路とデータ読出経路が異なる
ためである。これらのバンクアドレス信号は、対応のコ
マンドとともに与えられる。
【００５４】アクトアドレス信号ＡＣＡは、バンクメモ
リアレイ１０ａ内において選択されるワード線のアドレ
スを特定する。リードアドレス信号ＲＤＡは、リードバ
ンクアドレス信号ＲＢＡが特定するバンクにおいて、デ
ータ読出を行なう列を特定する。ライトアドレス信号Ｗ
ＲＡは、ライトバンクアドレス信号ＷＢＡが特定するバ
ンクにおいてデータ書込を行なう列を特定する。
【００５５】ＤＲＡＭ３は、さらに、入力バッファ３１
ａからの内部コマンドに従って内部動作モード指示信号
φＣＴＬを生成するモードデコーダ３２と、入力バッフ
ァ３１ｂ−３１ｈそれぞれに対応して設けられ、内部ク
ロック信号に同期して、対応の入力バッファ３１ｂ−３
１ｈから与えられた信号をラッチするラッチ回路３３ａ
−３３ｇと、モードデコーダ３２からのセルフリフレッ
シュモード指示信号φＳＲに従って所定の間隔でリフレ
ッシュ要求を発行するリフレッシュタイマ３６と、リフ
レッシュタイマ３６の出力信号に従ってカウント動作を
行ない、リフレッシュ行を特定するリフレッシュアドレ
ス信号を生成するリフレッシュカウンタ３７と、リフレ
ッシュカウンタ３７の出力カウント値とラッチ回路３３
ｅからのアクトアドレス信号の一方を選択する選択回路
３８と、選択回路３８の出力信号をプリデコードして、
バンクＢＫ０−ＢＫｍのロウデコード回路１１ａに与え
るプリデコード回路３９と、ラッチ３３ｆからのリード
アドレス信号ＲＤＡをプリデコードして、バンクＢＫ０
−ＢＫｍのコラムデコード回路１４ａに与えるプリデコ
ード回路４０と、ラッチ３３ｇからのライトアドレス信
号ＷＲＡをプリデコードしてバンクＢＫ０−ＢＫｍのコ
ラムデコード回路１４ａへ与えるプリデコード回路４１
を含む。
【００５６】ロウデコード回路１１ａは、アクトバンク
アドレス信号ＡＢＡが対応のバンクを指定するとき活性
化され、プリデコード回路３９からのプリデコード信号
をデコードして、対応のバンクメモリアレイ１０ａ内の
アドレス指定された行に対応するワード線を選択状態へ
駆動する。
【００５７】コラムデコード回路１４ａは、書込用のコ
ラムデコーダと読出用のコラムデコーダとを含む。デー
タ読出時においては、リードバンクアドレス信号ＲＢＡ
が特定するバンクのコラムデコード回路１４ａ内のリー
ド用コラムデコーダが活性化され、プリデコード回路４
０からのリードプリデコード信号をデコードする。デー
タ書込時においては、ライトバンクアドレス信号ＷＢＡ
が特定するバンクのコラムデコード回路１４ａ内のライ
ト用コラムデコーダが活性化され、プリデコード回路４
１からのライトプリデコード信号をデコードし、書込列
を選択する。
【００５８】セルフリフレッシュモード時においては、
このリフレッシュカウンタ３７からのカウント値に従っ
てリフレッシュが行なわれる。セルフリフレッシュモー
ド時において、バンクＢＫ０−ＢＫｍにおいて同時にリ
フレッシュが行なわれてもよく、バンク単位でリフレッ
シュが行なわれてもよい。バンク単位でリフレッシュが
実行される場合、リフレッシュカウンタ３７のカウント
値をデコードしてリフレッシュバンクアドレス信号が生
成される。ここで、バンクアドレス信号は、ロジック２
からデコードして与えられており、バンクアドレス信号
は、活性化時対応のバンクを指定するバンク指定信号と
等価である。
【００５９】ＤＲＡＭ３は、さらに、バンクＢＫ０−Ｂ
Ｋｍに共通に設けられ、書込データを伝達するライトグ
ローバルデータバス４３ｗと、バンクＢＫ０−ＢＫｍに
共通に設けられ、読出データを伝達するリードグローバ
ルデータバス４３ｒと、ロジック２からの書込データＤ
をバッファ処理する入力バッファ３１ｉと、入力バッフ
ァ３１ｉからシリアルに与えられる書込データをパラレ
ルデータに変換してライトグローバルデータバス４３ｗ
に伝達する直列／並列（Ｓ／Ｐ）変換回路４２と、リー
ドグローバルデータバス４３ｒから並列に与えられるデ
ータをシリアルデータに変換する並列／直列（Ｐ／Ｓ）
変換回路４４と、Ｐ／Ｓ変換回路４４からのシリアルデ
ータをバッファ処理して読出データＤＱを生成してロジ
ック２へ与える出力バッファ４５を含む。
【００６０】ロジック２とＤＲＡＭ３との間でデータの
転送は、クロック信号ＣＬＫおよび／ＣＬＫに同期して
行なわれる。このクロック信号ＣＬＫおよび／ＣＬＫの
動作周波数がＤＲＡＭ３の内部動作速度よりも高く、内
部データ転送速度よりも高い場合、このＳ／Ｐ変換回路
４２およびＰ／Ｓ変換回路４４を利用して、ＤＲＡＭ３
の内部データアクセス動作（データの書込／読出動作）
速度と、データＤおよびＤＱの転送速度との整合を取
る。たとえばＳ／Ｐ変換回路４２は、このクロック信号
ＣＬＫの立上がりエッジおよび立下がりエッジに同期し
て転送されるデータをクロック信号ＣＬＫの立上がりま
たは立下がりの一方のエッジに同期してライトグローバ
ルデータバス４３ｗに転送する。Ｐ／Ｓ変換回路４４
は、リードグローバルデータバス４３ｒから並列に、内
部クロック信号ＣＬＫｉの立上がりまたは立下がりエッ
ジに同期して転送される並列データを、このクロック信
号ＣＬＫの立上がりエッジおよび立下がりエッジに同期
して転送する。
【００６１】図４は、図３に示すメモリアレイ１０の構
成をより具体的に示す図である。図４において、メモリ
セルアレイ１０は、バンクＢＫ０−ＢＫｍに分割され
る。
【００６２】これらのバンクＢＫ０−ＢＫｍのバンクメ
モリアレイ１０ａは、サブワードドライバ帯ＳＷＤＢに
より、複数のメモリサブアレイＭＳＡ０−ＭＳＡｎに分
割される。バンクＢＫ０−ＢＫｍ各々において、メモリ
サブアレイＭＳＡｎに隣接して、不良列を救済するため
のスペアコラムブロックＳＰＹＢが設けられる。サブワ
ードドライバ帯ＳＷＤＢにおいて、サブワード線を選択
状態へ駆動するためのサブワードドライバが、サブワー
ド線の両側に交互に配置される。
【００６３】バンクＢＫ０−ＢＫｍのバンクメモリアレ
イの間にセンスアンプ帯ＳＡＢ１−ＳＡＢｍが配置さ
れ、バンクＢＫ０のバンクメモリアレイの外部にセンス
アンプ帯ＳＡＢ０が配置され、またバンクＢＫｍのバン
クメモリアレイの外部にセンスアンプ帯ＳＡＢｍ＋１が
配置される。これらのセンスアンプ帯ＳＡＢ１−ＳＡＢ
ｍは、隣接バンクメモリアレイにより共有される。バン
クメモリアレイのメモリサブアレイＭＳＡ０−ＭＳＡｎ
においては、メモリセル行に対応してサブワード線が配
設され、またメモリセル列に対応してビット線が配設さ
れる。センスアンプ帯において、対応のメモリサブアレ
イのメモリセル列の両側にセンスアンプ回路が交互に配
置される。
【００６４】センスアンプ回路の配置については、後に
詳細に説明するが、３本のビット線に対し１つのセンス
アンプ回路が配置され、かつ４本のビット線に対し２つ
のセンスアンプ回路が配置される（両側に１つずつ）。
【００６５】センスアンプ帯ＳＡＢ０−ＳＡＢｍ＋１に
隣接して、コラムデコード回路１４ａが設けられる。コ
ラムデコード回路１４ａは、行方向に沿って列選択信号
を伝達する。
【００６６】センスアンプ帯ＳＡＢ１−ＳＡＢｍが、隣
接するバンクにより共有されるため、またこれらのセン
スアンプ帯に対応して配置されるコラムデコード回路も
隣接バンクにより共有される（列選択回路がセンスアン
プ帯内に配置されるため）。
【００６７】バンクＢＫ０−ＢＫｍそれぞれにおいてバ
ンクメモリアレイに対応してロウデコード回路１１ａが
配置される。このロウデコード回路１１ａは、各バンク
に対応して設けられ、対応のバンクが、アクトバンクア
ドレス信号により指定されたときに、活性化されてデコ
ード動作を行なう。
【００６８】ＤＲＡＭは、さらに、内部データの書込／
読出を行なうためのリード／ライトアンプ回路５０と、
不良行を救済するための冗長行／マルチプレクサブロッ
ク５１と、後に説明するメインデータ線対を選択して、
グローバルデータバス４３（４３ｒ，４３ｗ）へ接続す
るためのＩ／Ｏセレクタ５２と、バンクＢＫ０−ＢＫｍ
に共通に設けられ、コラムデコード回路１４が選択する
所定数の列群から１つの列を選択するＹセグメントデコ
ーダ５３を含む。
【００６９】グローバルデータバス４３は、図３に示す
ように、書込データを転送するライトグローバルデータ
バス４３ｗと、読出データを転送するリードグローバル
データバス４３ｒを含む。したがってコラムデコード回
路１４ａも、データ書込用のライトコラムデコーダおよ
びデータ読出用のリードコラムデコーダを含む。応じて
Ｙセグメントデコーダ５３も、データ読出用のリードセ
グメントデコーダおよびデータ書込用のライトセグメン
トデコーダを含む。
【００７０】メモリセルアレイ上には、メインデータバ
スが列方向に延在して配置され、Ｉ／Ｏセレクタ５２に
より、グローバルデータバス４３とメインデータバスと
の接続が行なわれる。このＩ／Ｏセレクタ５２はまた、
バンクＢＫ０−ＢＫｍのスペアコラムブロックＳＰＹＢ
に共通に設けられるスペアメインデータ線を選択する機
能を有し、不良列の救済を行なう。この不良列救済時に
おいては、そのバスの接続をずらせるいわゆるシフトリ
ダンダンシ方式が利用される。
【００７１】冗長行／マルチプレクサブロック５１は、
バンクＢＫ０−ＢＫｍに共通なスペア行を有し、不良行
が指定されたときに冗長行で置換し、置換メモリセルデ
ータをＩ／Ｏセレクタ５２に転送する。リード／ライト
アンプ回路５０は、データ書込用のメインデータバスに
接続されるライトアンプと、データ読出用のリードメイ
ンアンプバスに結合されるリードアンプ回路を含む。
【００７２】ＹＳセグメントデコーダ５３からのセグメ
ントデコード信号とコラムデコード回路からのメインコ
ラムセレクト信号とに従って、複数のセンスアンプ回路
（たとえば８個）のセンスアンプ回路から１つのセンス
アンプ回路が選択され、書込データを転送するライトメ
インデータバスまたは読出データを転送するリードメイ
ンデータバスに選択センスアンプ回路が結合される。
【００７３】図４に示すように、隣接バンクが、センス
アンプ帯を共有している。したがって、センスアンプ帯
を共有するバンクが同時に活性化されるのはシングルセ
ルモード時においては禁止される。しかしながら、各バ
ンクメモリアレイが複数のメモリ行ブロックに分割さ
れ、バンク間でセンスアンプ帯の共有がなく、バンク内
においてのみセンスアンプ帯の共有が行なわれる場合、
特に、このようなバンクアクセス競合を防止する必要は
ない。
【００７４】図５は、１つのバンクメモリアレイの行お
よび列選択に関連する部分の構成を概略的に示す図であ
る。図５において、バンクメモリアレイは、複数のサブ
メモリアレイＭＳＡ０−ＭＳＡｎを含む。これらのメモ
リサブアレイＭＳＡ０−ＭＳＡｎのそれぞれの所定数の
行に対応してメインワード線ＭＷＬが配置される。この
メインワード線ＭＷＬは、メインワードドライバＭＷＤ
により駆動される。このメインワードドライバＭＷＤ
は、図４に示すロウデコード回路１１ａからの行選択信
号等に従って、選択メインワード線上に、ワード線駆動
電圧ＶＷＬを伝達する。ロウデコード回路（１１ａ）
は、また、１本のメインワード線に対応して設けられる
サブワード線の組から１つのサブワード線を特定するた
めのサブデコード信号ＳＤを生成して、このセンスアン
プ帯に沿ってメモリサブアレイＭＳＡ０−ＭＳＡｎに伝
達する。
【００７５】メモリサブアレイＭＳＡ０−ＭＳＡｎ各々
においては、メモリセル行それぞれに対応してサブワー
ド線ＳＷＬが配置される。サブワード線ＳＷＬに、対応
のメモリサブアレイ内の１行のメモリセルが接続する。
【００７６】サブワードドライバ帯ＳＷＤＢにおいて、
サブワード線ＳＷＬに対応してサブワードドライバＳＷ
Ｄが配置される。このサブワードドライバＳＷＤは、行
方向において隣接するメモリサブアレイのサブワード線
ＳＷＬを同時に選択状態へ駆動する。この構成を利用す
ることにより、１つのメモリサブアレイＭＳＡの両側に
おいて列方向に沿って交互にサブワードドライバＳＷＤ
を配置でき、サブワードドライバのピッチ条件を緩和す
る。このサブワードドライバＳＷＤは、サブデコード信
号ＳＤと対応のメインワード線ＭＷＬ上の信号とに従っ
て対応のサブワード線ＳＷＬを選択状態へ駆動する。
【００７７】コラムデコード回路１４ａは、データ読出
用の列選択を行なうリードデコーダ（リードコラムデコ
ーダ）１４ａｒと、データ書込用の列選択を行なうライ
トデコーダ（ライトコラムデコーダ）１４ａｗを含む。
リードデコーダ１４ａｒは、先の図３に示すリードバン
クアドレス信号ＲＢＡにより指定されたとき活性化され
て、リードアドレス信号ＲＤＡに対するデコード動作を
行ない、リードメインコラムセレクト線ＲＭＹＳを選択
状態へ駆動する。ライトデコーダ１４ａｗは、ライトバ
ンクアドレス信号ＷＢＡにより指定されたとき活性化さ
れ、ライトアドレス信号ＷＲＡをデコードし、ライトメ
インライトコラムセレクト線ＷＭＹＳを選択状態へ駆動
する。メインコラムセレクト線ＲＭＹＳおよびＷＭＹＳ
は、このメモリサブアレイＭＳＡ０−ＭＳＡｎの上側お
よび両側それぞれに配設され、上側のリードメインコラ
ムセレクト線ＲＭＹＳｕおよび上側ライトメインコラム
セレクト線ＷＭＹＳｕと、下側のリードメインコラムセ
レクト線ＲＭＹＳｌおよび下側ライトメインコラムセレ
クト線ＷＭＹＳｌがのうち、上側または下側のメインコ
ラムセレクト線が選択状態へ駆動される。
【００７８】これらのメインコラムセレクト線ＲＭＹＳ
ｕ、ＷＭＹＳｕ、ＲＭＹＳｌ、およびＷＭＹＳｌは、メ
モリサブアレイＭＳＡ０−ＭＳＡｎに共通に設けられ、
センスアンプ帯に行方向に延在して配設される。
【００７９】図４に示すＹＳセグメントデコーダ５３
は、データ書込用のセグメントデコーダおよびデータ読
出用のセグメントデコーダを含んでおり、このセグメン
トデコーダ５３からの読出用のリードセグメントデコー
ド信号ＲＹＳＴおよびデータ書込用のライトセグメント
デコード信号ＷＹＳＴを伝達するセグメント信号線が、
複数のバンクに共通に列方向に延在して配置される。こ
れらのセグメントデコード信号ＲＹＳＴおよびＷＹＳＴ
を伝達する信号線と並行して、データ読出用のリードメ
インデータ線対ＲＭＤＰおよびデータ書込用のライトメ
インデータ線対ＷＭＤＰが、複数のバンクに共通に列方
向に延在して配置される。リードメインデータ線対ＲＭ
ＤＰおよびライトデータ線対ＷＭＤＰは、それぞれリー
ドメインデータバスおよびライトデータバスに含まれ
る。
【００８０】メモリサブアレイＭＳＡ０−ＭＳＡｎそれ
ぞれに対応して、上側リードサブコラムセレクト線ＲＳ
ＹＳｕおよび上側ライトサブコラムセレクト線ＷＳＹＳ
ｕおよび下側リードサブコラムセレクト線ＲＳＹＳｌお
よび下側ライトサブコラムセレクト線ＷＳＹＳｌが配置
される。これらのサブコラムセレクト線に対応して、上
側リードサブコラムドライバ５５ｒｅおよび上側ライト
サブコラムドライバ５７ｗｕおよび下側リードサブコラ
ムドライバ５５ｒｌおよび下側ライトサブコラムドライ
バ５７ｗｌが配設される。
【００８１】上側リードサブコラムドライバ５５ｒｕ
は、リードコラムセグメント信号ＲＹＳＴと上側メイン
コラムセレクト線ＲＭＹＳｕ上の信号とに従って上側リ
ードサブコラムセレクト線ＲＳＹＳｕを駆動し、上側ラ
イトサブコラムドライバ５７ｗｕは、ライトコラムセグ
メント信号ＷＹＳＴとライトメインコラムセレクト線Ｒ
ＭＹＳｕ上の信号とに従って上側ライトサブコラムセレ
クト線ＷＳＹＳｕを選択状態へ駆動する。
【００８２】下側リードサブコラムドライバ５５ｒｌ
は、リードコラムセグメント信号ＹＳＴとリードメイン
コラムセレクト線ＲＭＹＳｌ上の信号とに従って、下側
リードサブコラムセレクト線ＲＳＹＳｌを選択状態へ駆
動し、また下側ライトサブコラムドライバ５７ｗｌは、
ライトコラムセグメント信号ＷＹＳＴと下側ライトメイ
ンコラムセレクト線ＷＭＹＳｌ上の信号とに従って下側
ライトサブコラムセレクト線ＷＳＹＳｌを選択状態へ駆
動する。
【００８３】サブコラムドライバ５５ｒｕ，５５ｒｌ，
５７ｗｕおよび５７ｗｌは、サブワードドライバＳＷＤ
と同様の構成を有し、メインコラムセレクト線が選択状
態のとき、コラムセグメントデコード信号ＷＹＳＴ／Ｒ
ＹＳＴに従って複数の列のうち１つの列を選択状態へ駆
動する。このコラムセレクト線についてメインコラムセ
レクト線ＲＭＹＳ／ＷＭＹＳとサブコラムセレクト線Ｒ
ＳＹＳ／ＷＳＹＳの階層構造とすることにより、行方向
にメインコラムセレクト線を配設する場合においても、
各メモリサブアレイにおいて、高速で列選択動作を行な
う。
【００８４】このコラムセレクト線の階層構造におい
て、メインコラムセレクト線の数およびコラムセグメン
トデコード信号のそれぞれのビット数は、コラムセレク
トの単位となる列の数に応じて適当に定められればよ
い。また、サブコラムドライバ５５ｒｕ，５７ｗｕ，５
７ｒｕ，５５ｗｕ，５５ｒｌおよび５７ｗｌは、サブワ
ードドライバ帯ＳＷＤＢに配置されてもよい。
【００８５】図６は、メモリサブアレイおよびサブワー
ドドライバ帯の構成を具体的に示す図ある。図６におい
ては、２本のメインワード線ＭＷＬａおよびＭＷＬｂに
関連する部分の構成を示す。メモリサブアレイＭＳＡａ
およびＭＳＡｂそれぞれにおいてメモリセルＭＣが行列
状に配置される。このメモリセルＭＣは、いわゆる折返
しビット線構成を実現するように配置され、図６におい
ては、行方向においては１列おきに配置され、また列方
向においても１行おきにメモリセルＭＣが配置される。
しかしながら、メモリセルの配置は、少なくとも、列方
向において１行おきにメモリセルが配置される条件が満
たされればよい。
【００８６】メモリセルＭＣの列それぞれに対応してビ
ット線ＢＬ（ＢＬ０−ＢＬ３を代表的に示す）が配置さ
れ、メモリセルＭＣの各行に対応してサブワード線ＳＷ
Ｌ（ＳＷＬ０−ＳＷＬ７を代表的に示す）が配置され
る。メインワード線ＭＷＬａおよびＭＷＬｂそれぞれに
対応して１つのメモリサブアレイ内において８本のサブ
ワード線が配置される。シングルセルモード時において
は、１つのメモリセルＭＣにより１ビットの情報が記憶
され、一方、ツインセルモード時においては、２つのメ
モリセルＭＣにより１ビットの情報が記憶される。この
場合、同一行において１列間をおいた２つのメモリセル
ＭＣによりメモリユニットＭＵが構成され、このメモリ
ユニットＭＵに相補データが格納される。
【００８７】サブワード線ＳＷＬ（ＳＷＬ０−ＳＷＬ
７）それぞれに対応して、サブワードドライバＳＷＤが
配置される。サブワードドライバ帯ＳＷＤＢａに配置さ
れるサブワードドライバＳＷＤは、バンク選択信号ＢＡ
の活性化時、メインワード線ＭＷＬ（ＭＷＬａ，ＭＷＬ
ｂ）上の信号とサブデコード信号ＳＤＯ（ＳＤＯ０−Ｓ
ＤＯ３を代表的に示す）および補のサブデコード信号Ｚ
ＳＤＯ（ＺＳＤＯ０−ＺＳＤＯ３を代表的に示す）に従
って対応のサブワード線ＳＷＬを選択状態へ駆動する。
バンク選択信号ＢＡは、アクティブバンクアドレス信号
ＡＢＡにしたがって活性化され、プリチャージアドレス
信号ＰＢＡにしたがって非活性化される。
【００８８】一方、サブワードドライバ帯ＳＷＤＢｂの
サブワードドライバＳＷＤは、バンク選択信号ＢＡの活
性化時活性化され、サブデコード信号ＳＤＥ（ＳＤＥ０
−ＳＤＥ３を代表的に示す）および補のサブデコード信
号ＺＳＤＥ（ＺＳＤＥ０−ＺＳＤＥ３を代表的に示す）
とメインワード線ＭＷＬ（ＭＷＬａ，ＭＷＬｂを代表的
に示す）上の信号に従って対応のサブワード線ＳＷＬを
選択状態へ駆動する。
【００８９】サブワードドライバ帯ＳＷＤＢａに含まれ
るサブワードドライバＳＷＤは、メモリサブアレイＭＳ
Ａａの偶数番号のサブワード線を選択状態へ駆動し、一
方、サブワードドライバ帯ＳＷＤＢｂのサブワードドラ
イバＳＷＤは、メモリサブアレイＭＳＡａおよびＭＳＡ
ｂの奇数番号のサブワード線を選択状態へ駆動する。メ
モリサブアレイＭＳＡの行方向についての両側にサブワ
ードドライバＳＷＤを配置して、サブワードドライバＳ
ＷＤのピッチ条件を緩和する。
【００９０】サブワードドライバＳＷＤは、バンク選択
信号ＢＡに従ってノードＮＡを対応のメインワード線Ｍ
ＷＬに接続するＮチャネルＭＯＳトランジスタＱ１と、
ＭＯＳトランジスタＱ１を介して伝達されるメインワー
ド線ＭＷＬ上の信号に応答して選択的に導通し、対応の
サブデコード信号ＳＤ（ＳＤＯまたはＳＤＥ）をサブワ
ード線ＳＷＬに伝達するＮチャネルＭＯＳトランジスタ
Ｑ２と、サブデコード信号ＳＤ（ＳＤＯまたはＳＤＥ）
に従って選択的に導通し、ノードＮＡをサブワード線Ｓ
ＷＬに接続するＮチャネルＭＯＳトランジスタＱ３と、
補のサブデコード信号ＺＳＤ（ＺＳＤＯまたはＺＳＤ
Ｅ）に従って対応のサブワード線ＳＷＬを接地電位レベ
ルに駆動するＮチャネルＭＯＳトランジスタＱ４を含
む。
【００９１】メモリサブアレイＭＳＡａにおいてビット
線ＢＬ０−ＢＬ３は、センスアンプ接続切換回路６０ａ
を介してセンスアンプ回路ＳＡに接続される。これらの
センスアンプ回路ＳＡは、センスアンプ接続切換回路６
０ｃを介して図示しないメモリサブアレイ内のビット線
に接続される。
【００９２】メモリサブアレイＭＳＡｂにおいても、ビ
ット線ＢＬ０−ＢＬ３がセンスアンプ接続切換回路６０
ｂを介してセンスアンプ回路ＳＡに接続される。センス
アンプ回路ＳＡが、センスアンプ接続切換回路６０ｄに
より図示しないメモリサブアレイのビット線に接続され
る。後に説明するように、センスアンプ回路ＳＡは、１
つのセンスアンプ帯において１列おきに配置されてい
る。センスアンプ接続切換回路６０ａは、シングルセル
モードおよびツインセルモードに応じて、センスアンプ
回路ＳＡとビット線ＢＬとの接続を切換える。１つのセ
ンスアンプ回路ＳＡに対して設けられるビット線の数
は、３本である。次に、この図６に示すメモリサブアレ
イの配置における動作について簡単に説明する。
【００９３】（１） シングルセルモード：まず、シン
グルセルモード時動作について図７を参照して説明す
る。図７に示すように、スタンバイ状態時においては、
補のサブデコード信号ＺＳＤＯ０−ＺＳＤＯ３およびＺ
ＳＤＥ０−ＺＳＤＥ３はすべてＨレベルにあり、一方、
サブデコード信号ＳＤＯ０−ＳＤＯ３およびＳＤＥ０−
ＳＤＥ３はすべてＬレベルにある。したがって、サブワ
ードドライバＳＷＤにおいてリセット用のＭＯＳトラン
ジスタＱ４がオン状態であり、サブワード線ＳＷＬ（Ｓ
ＷＬ０−ＳＷＬ７）は、すべて接地電圧レベルに維持さ
れる。
【００９４】メモリセル行を選択するアクティブサイク
ルが始まると、まず、アクティブバンクアドレス信号Ａ
ＢＡに従ってバンク選択信号ＢＡが選択状態へ駆動され
る。このバンク選択信号ＢＡは、電源電圧（周辺電源電
圧）Ｖｃｃレベルである。
【００９５】続いて、選択バンクにおいてアクトアドレ
ス信号のデコードが行なわれ、選択メインワード線ＭＷ
Ｌが電源電圧Ｖｃｃレベルに駆動される。サブワードド
ライバＳＷＤにおいては、バンク選択信号ＢＡに従って
ＭＯＳトランジスタＱ１がオン状態となっており、内部
ノードＮＡは対応のメインワード線ＭＷＬに接続されて
おり、この選択メインワード線ＭＷＬに接続するサブワ
ードドライバＳＷＤにおいては、その内部ノードＮＡ
が、Ｖｃｃ−Ｖｔｈの電圧レベルにまで上昇する。ここ
で、ＶｔｈはＭＯＳトランジスタＱ１のしきい値電圧を
示す。対応のメインワード線が非選択のサブワードドラ
イバＳＷＤにおいては、内部ノードＮＡは接地電圧レベ
ルを維持する。
【００９６】次いで、選択サブデコード信号ＳＤ（ＳＤ
ＯまたはＳＤＥ）を高電圧ＶＰＰレベル駆動し、また選
択サブデコード信号ＺＳＤ（ＳＤ）をＨレベルからＬレ
ベルに立下げる。サブワードドライバＳＷＤにおいて
は、内部ノードＮＡの電圧レベルがセルフブースト動作
により、電圧Ｖｃｃ−Ｖｔｈ＋ＶＰＰレベルにまで上昇
し、応じて選択サブワード線ＳＷＬには、高電圧ＶＰＰ
レベルのサブデコード信号ＳＤが伝達される。このセル
フブースト動作時においては、バンク選択信号ＢＡが選
択状態のＨレベルであっても、ＭＯＳトランジスタＱ１
はオフ状態にあり、デカップルトランジスタとして機能
する。ＭＯＳトランジスタＱ３は、ＭＯＳトランジスタ
Ｑ２により対応の選択サブワード線に高電圧ＶＰＰが伝
達されると、ゲートおよびドレインが同一電圧となり、
ソース電位よりも低くなるため、オフ状態を維持する。
したがって選択サブワード線に対応するサブワードドラ
イバＳＷＤにおいては、ノードＮＡは、電圧Ｖｃｃ−Ｖ
ｔｈ＋ＶＰＰの電位レベルを維持し、サブデコード信号
に従って、選択サブワード線ＳＷＬは、高電圧ＶＰＰレ
ベルに維持される。
【００９７】選択メインワード線に接続する非選択のサ
ブワードドライバＳＷＤにおいては、ノードＮＡがＨレ
ベルであっても、対応のサブデコード信号ＳＤがＬレベ
ルであり、ＭＯＳトランジスタＱ３がオフ状態であり、
対応のサブワード線ＳＷＬには、ＭＯＳトランジスタＱ
２を介して接地電圧が伝達され、また対応のリセットト
ランジスタＱ４がオン状態を維持しており、非選択サブ
ワード線は、接地電位レベルを維持する。
【００９８】非選択メインワード線に接続するサブワー
ドドライバにおいて、対応のサブデコード信号ＳＤが高
電圧ＶＰＰレベルに駆動されても、ノードＮＡは、接地
電圧レベルであり、高電圧レベルのサブデコード信号Ｓ
Ｄが伝達されても、ＭＯＳトランジスタＱ３がオン状態
となり、ノードＮＡのセルフブースト動作を禁止するた
め、非選択サブワード線は、リセット用のＭＯＳトラン
ジスタＱ４により接地電圧レベルに固定される。
【００９９】非選択メインワード線に接続するサブワー
ドドライバＳＷＤに対して、対応のサブデコード信号Ｓ
ＤがＬレベルの接地電圧レベルのとき、サブワードドラ
イバＳＷＤにおいては、ＭＯＳトランジスタＱ２および
Ｑ３がともにオフ状態となる。この場合には、対応のリ
セット用のＭＯＳトランジスタＱ４がオン状態であり、
対応のサブワード線はフローティング状態とならずに、
確実に、リセット用のＭＯＳトランジスタＱ４により、
接地電圧レベルに保持される。
【０１００】なお、セルフブースト動作時においては、
サブワードドライバＳＷＤ内のＭＯＳトランジスタＱ１
のデカップル機能を利用している。しかしながら、この
バンク選択信号ＢＡは、ワンショットのパルスの形態で
活性化されてもよい。この場合、メインワード線ＭＷＬ
を、アクティブ期間中Ｈレベルに保持する必要がなくな
る。
【０１０１】プリチャージ状態への復帰時には、リセッ
ト用のＭＯＳトランジスタＱ４をオン状態とした後に、
選択状態のサブデコード信号ＳＤをＬレベルに立下げる
ことにより、高電圧レベルのノードＮＡは、ＭＯＳトラ
ンジスタＱ３を介して確実に接地電圧レベルにリセット
される。
【０１０２】（２） ツインセルモード動作時：ツイン
セルモード時の動作について、図８を参照して説明す
る。図８に示すように、ツインセルモードでの動作時に
おいては、高電圧ＶＰＰに代えて、ロジック電源電圧Ｅ
ＶＬ（Ｖｃｃｌ）が用いられる。また、ビット線のプリ
チャージ電圧としても、同様、ロジック電源電圧ＥＶＬ
が用いられる。
【０１０３】図８に示すように、このツインセルモード
時においても、選択時においてはバンク選択信号ＢＡ
が、電源電圧Ｖｃｃ（ＤＲＡＭ電源電圧（ＥＶＤレベ
ル））に駆動され、続いて、選択メインワード線ＭＷＬ
も電源電圧Ｖｃｃレベルに駆動される。選択サブワード
ドライバＳＷＤにおいては、ノードＮＡの電圧レベルが
上昇し、電圧Ｖｃｃ−Ｖｔｈレベルにまで上昇する。
【０１０４】続いて、サブデコード信号ＳＤが選択状態
へ駆動され、選択サブデコード信号ＳＤが、ロジック電
源電圧Ｖｃｃｌ（＝ＥＶＬ）レベルにまで上昇する。応
じて、ノードＮＡの電圧レベルがセルフブースト動作に
より、電圧Ｖｃｃ−Ｖｔｈ＋Ｖｃｃｌレベルにまで上昇
する。応じて、選択サブワード線ＳＷＬ上に、ロジック
電源電圧Ｖｃｃｌ（＝ＥＶＬ）レベルの電圧が伝達され
て、メモリセルのデータが読出される。ツインセルモー
ド時においては、対をなすビット線ＢＬおよびＺＢＬ
に、相補データが読出される。メモリセルのデータは、
アレイ電源電圧ＶＣＣＡレベルであり、選択サブワード
線ＳＷＬの電圧レベルは、ロジック電源電圧Ｖｃｃｌ
（ＥＶＬ）レベルであっても、十分に、ビット線ＢＬお
よびＺＢＬの間に、センスアンプ回路でセンスすること
のできる電圧差を生じさせることができる。
【０１０５】プリチャージ状態復帰前に、リストア動作
を行ない、選択サブデコード信号ＳＤの電圧レベルを上
昇させ、サブワード線ＳＷＬの電圧レベルを上昇させ
る。これにより、Ｈレベルのデータを記憶するメモリセ
ルに、確実にアレイ電源電圧ＶＣＣレベルの電圧を書込
むことができる。
【０１０６】リストア動作時において、サブデコード信
号ＳＤは、高電圧ＶＰＰにまで昇圧する必要はない。ア
レイ電源電圧ＶＣＣＡ以上の電圧レベルであればよく、
セルフブースト回路によるセルフブースト動作を利用す
ることにより、十分に、選択サブワード線の電圧レベル
をロジック電源電圧Ｖｃｃｌ（＝ＥＶＬ）から、アレイ
電源電圧ＶＣＣＡ以上の電圧レベルにまで駆動すること
ができる。
【０１０７】図９は、図４に示すロウデコード回路１１
ａの電源構成を概略的に示す図である。図９において、
ロウデコード回路１１ａは、プリデコード信号Ｘ３−Ｘ
ｋをデコードするメインロウデコード回路６１ａと、メ
インロウデコード回路６１ａの出力するデコード信号に
従ってメインワード線を駆動するメインワード線ドライ
ブ回路６１ｂを含む。これらのメインロウデコード回路
６１ａおよびメインワードドライブ回路６１ｂへは、Ｄ
ＲＡＭ電源電圧ＥＶＤが動作電源電圧Ｖｃｃとして与え
られる。
【０１０８】このロウデコード回路１１ａは、さらに、
プリデコード信号Ｘ０―Ｘ２をデコードして、サブデコ
ード信号ＳＤおよびＺＳＤを生成するサブデコード回路
６２を含む。このサブデコード回路６２へは、図４に示
す切換回路（ＭＵＸ）２１からのワード線駆動電圧ＶＷ
Ｌがサブデコード信号ＳＤを生成するための電源電圧と
して与えられる。補のサブデコード信号ＺＳＤは、振幅
がツインセルモードおよびシングルセルモードいずれに
おいても電圧Ｖｃｃ（ＤＲＡＭ電源電圧ＥＶＤ）であ
り、補のサブデコード信号ＺＳＤを生成するために、Ｄ
ＲＡＭ電源電圧ＥＶＤが与えられる。サブデコード信号
ＳＤの振幅は、ワード線駆動電圧ＶＷＬである。
【０１０９】このサブデコード信号ＳＤを、ツインセル
モード時昇圧するために、セルフブースト回路６３が設
けられる。このセルフブースト回路６３は、キャパシタ
６３ａを含み、ツインセルモード時のプリチャージコマ
ンドＰＲＧに従って生成されるリセット信号ＲＳＴに従
って選択状態のサブデコード信号（ＳＤＯ０−ＳＤＯ
３，ＳＤＥ０−ＳＤＥ３のいずれか）の電圧レベルを昇
圧させる。
【０１１０】なお、このセルフブースト回路６３の構成
としては、ゲートがフローティング状態にある（ゲート
がオフ状態のＭＯＳトランジスタに接続される）トラン
ジスタを介してソースノードに、ワンショットパルスの
形でＤＲＡＭ電源電圧ＥＶＤを供給する構成が用いられ
てもよい。
【０１１１】図１０は、センスアンプ帯の構成を示す図
である。図１０においては、メモリサブアレイＭＳＡに
対して設けられるセンスアンプ帯ＳＡＢａおよびＳＡＢ
ｂの構成を示す。センスアンプ帯ＳＡＢａおよびＳＡＢ
ｂにおいて、メモリサブアレイＭＳＡの２本のビット線
ＢＬの対に対してセンスアンプ回路ＳＡが１列ごとに交
互に設けられる。このセンスアンプ回路ＳＡの配置は、
従来のシングルセルモードで動作するＤＲＡＭのセンス
アンプ回路の配置と同じである。
【０１１２】これらのセンスアンプ回路ＳＡは、メモリ
サブアレイＭＳＡのビット線に対し、センスアンプ接続
切換回路６０ａおよび６０ｂを介してそれぞれ結合され
る。このセンスアンプ接続切換回路６０ａおよび６０ｂ
の接続は後に詳細に説明するが、４本のビット線に対し
その両側に１つずつセンスアンプ回路を配置しかつ３本
のビット線のうち２本のビット線をセンスアンプ回路に
接続する。
【０１１３】センスアンプ帯ＳＡＢａのセンスアンプ回
路ＳＡは、またセンスアンプ接続切換回路６０ｕを介し
て図示しないメモリサブアレイのビット線に結合され
る。センスアンプ帯ＳＡＢｂに含まれるセンスアンプ回
路ＳＡは、センスアンプ接続切換回路６０ｌを介して他
方のメモリサブアレイのビット線ＢＬに結合される。
【０１１４】このセンスアンプ回路ＳＡに対応して、デ
ータ読出時、サブコラムセレクト線ＲＳＹＳｕおよびＲ
ＳＹＳｌに従って選択的に導通するリードアンプゲート
ＲＧと、ライトサブコラムセレクト線ＷＲＹＳｕおよび
ＷＲＹＳｌに応答して導通するライトコラムセレクトゲ
ートＷＧが設けられる。１つのセンスアンプ帯におい
て、４つのリードアンプゲートＲＧに対し、１つのメイ
ンリードデータ線対ＲＭＤＰが配置され、また４つのラ
イトコラムセレクトゲートＷＧに対し、１つのライトメ
インデータ線対ＷＭＤＰが配置される。リードメインデ
ータ線対ＲＭＤＰは、メインリードデータ線ＲＭＤＬお
よびＺＲＭＤＬを含み、ライトメインデータ線対ＷＭＤ
Ｐは、メインライドデータ線ＷＭＤＬおよびＺＷＭＤＬ
を含む。メインリードデータ線ＲＭＤＬおよびＺＲＭＤ
Ｌが交差部を有しているのは、小振幅信号を伝達する際
に、ノイズの影響を相殺するためである。
【０１１５】センスアンプ帯ＳＡＢａにおいては、４つ
のリードアンプゲートＲＧが上側リードサブコラムセレ
クト線ＲＳＹＳｕ上のサブコラムセレクト信号に従って
選択的に導通し、対応のメインリードデータ線ＲＭＤＬ
およびＺＲＭＤＬにセンスアンプによりラッチされたデ
ータを転送する。このリードアンプゲートＲＧは、上側
リードサブコラムセレクト線上の対応のサブコラムセレ
クト信号に従って活性化され、対応のセンスアンプ回路
ＳＡのラッチ電位に応じて読出データ線ＲＭＤＬおよび
ＺＲＭＤＬの一方を接地電圧レベルへ駆動する差動のＭ
ＯＳトランジスタＴ１およびＴ２を含む。上側リードサ
ブコラムセレクト線ＲＳＹＳｕ上を伝達される信号は４
ビットの信号であり、選択時には、Ｌレベルに駆動さ
れ、非選択時Ｈレベルである。
【０１１６】同様、センスアンプ帯ＳＡＢａにおいて、
ライトコラムセレクトゲートＷＧは、上側ライトサブコ
ラムセレクト線ＷＲＹＳｕ上の対応のサブコラムセレク
ト信号に従って導通し、対応のセンスアンプ回路ＳＡの
センスノードを対応のライトメインデータ線ＷＭＤＬお
よびＺＷＭＤＬに結合する１対のＭＯＳトランジスタ
（トランスファーゲート）Ｔ３およびＴ４を含む。
【０１１７】この上側ライトサブコラムセレクト線ＷＲ
ＹＳｕも４ビットのサブコラムセレクト信号を伝達し、
４つのセンスアンプ回路の１つが選択される。
【０１１８】センスアンプ帯ＳＡＢｂにおいても、下側
リードサブコラムセレクト線ＲＳＹＳｌに従って、リー
ドアンプゲートＲＧが選択的に活性化されて、また下側
ライトサブコラムセレクト線ＷＲＹＳｌ上のライトコラ
ムセレクト信号に従って、ライトコラムセレクトゲート
ＷＧが選択的に導通する。これらのセンスアンプ帯ＳＡ
ＢａおよびＳＡＢｂにおいては、上側および下側のゲー
トのうち一方のゲートが活性化される。したがって、シ
ングルセルモード時において、メモリサブアレイＭＳＡ
において、８個のセンスアンプ回路ＳＡのうち１つのセ
ンスアンプ回路ＳＡが選択されて、データの書込または
読出が行なわれる。
【０１１９】しかしながら、この場合、センスアンプ帯
ＳＡＢａおよびＳＡＢｂにおいて、それぞれにおいて、
８個のセンスアンプ回路ＳＡを単位として、列選択動作
が行なわれてもよく、この場合、上側リードサブコラム
セレクト線ＲＳＹＳｕおよび下側リードサブコラムセレ
クト線ＲＳＹＳｌそれぞれにおいて１ビットのサブコラ
ムセレクト信号を選択状態へ駆動し、合計１／８の選択
動作を実現する構成が用いられてもよい。
【０１２０】また、上側および下側のゲートに対し別々
にメインデータ線対を配置し、メモリサブアレイの上下
側のゲートをともに選択する構成が用いられてもよい。
ツインセルモード時において、ＩＯセレクタにより列選
択を再度実行し、データをアクセスするようにグローバ
ルデータ線とメインデータ線との接続を制御する。
【０１２１】シングルセルモード時においては、センス
アンプ回路ＳＡには、メモリセルに接続するビット線
と、プリチャージ状態に保持されるビット線（基準ビッ
ト線）とが対をなすように接続される。
【０１２２】一方、ツインセルモード時においては、メ
モリセルが接続するビット線がともにセンスアンプ回路
に接続される。この場合、プリチャージ状態に保持され
るビット線の数は、選択バンクにおいて、全体のビット
線の数の１／２である。したがって、センス動作を行な
うことが要求されるセンスアンプの数も、応じて１／２
倍となり、選択メモリセルに接続されるセンスアンプ回
路のみを活性化することにより、センス電流を低減し、
応じて消費電流を低減する。このツインセルモードにお
いて、１つのメモリサブアレイＭＳＡにおいてセンスア
ンプ帯ＳＡＢａおよびＳＡＢｂのいずれのセンスアンプ
回路にビット線ＢＬを接続するかの制御が、センスアン
プ切換回路６０ａおよび６０ｂ、６０ｕおよび６０ｌ等
により行なわれる。
【０１２３】図１１は、センスアンプ接続切換回路６０
の構成を概略的に示す図である。図１１において、メモ
リセルＭＣが、各列において１行おきに配置される。列
方向においては、ビット線コンタクトＢＣＴを共有する
ために、対をなす２つのメモリセルＭＣが２行おきに配
置される。この図１１に示すメモリセルＭＣの配置は、
図６に示すメモリセルの配置と少し異なる。しかしなが
ら、単にワード線ＷＬ（サブワード線ＳＷＬ）の位置を
交換するだけで、図６に示すメモリセルの配置は容易に
実現される。したがって、このメモリセルＭＣは、４本
のワード線ＷＬ０−ＷＬ３を単位として列方向において
繰返し同じパターンで配置される。なお、ワード線は階
層構造を有しているが、以下の説明においては、単にサ
ブワード線をワード線として説明する。
【０１２４】４つのワード線ＷＬ０−ＷＬ３において、
メモリセルＭＣの位置は、最大１列ずれるだけであり、
４つのビット線ＢＬ０−ＢＬ３の組を単位として、ビッ
ト線ＢＬとセンスアンプ回路ＳＡとの接続が制御され
る。ワード線ＷＬ０およびＷＬ２は、メモリセルの接続
形態（パターン）が同じであり、ワード線ＷＬ１および
ＷＬ３がメモリセルの接続形態が同じである。これらの
接続形態が同じワード線を、偶数ワード線および奇数ワ
ード線に分類する。
【０１２５】ビット線ＢＬ０は、その一方側に設けられ
るスイッチ回路ＬＳＷ０を介して対応のセンスアンプ回
路ＳＡに接続され、ビット線ＢＬ１は、この両側に設け
られるスイッチ回路ＬＳＷ１およびＲＳＷ０を介してそ
れぞれ両側のセンスアンプ回路ＳＡａおよびＳＡｂに結
合される。ビット線ＢＬ２は、その両側に設けられたス
イッチ回路ＬＳＷ２およびＲＳＷ１を介してそれぞれ、
センスアンプ回路ＳＡａおよびＳＡｂに接続される。ビ
ット線ＢＬ３は、その右側に設けられたスイッチ回路Ｒ
ＳＷ２を介してセンスアンプ回路ＳＡｂに接続される。
以下、同じパターンを持って列方向においてスイッチ回
路ＬＳＷ０−ＬＳＷ３の組が、１列間をおいて繰返し配
置され、また同様、スイッチ回路ＲＳＷ０−ＲＳＷ２
が、１列間をおいて繰返し列方向に沿って配置される。
【０１２６】この図１１に示すセンスアンプ接続切換回
路６０の構成においては、４つのビット線ＢＬ０−ＢＬ
３に対し２つのセンスアンプ回路ＳＡ（ＳＡａおよびＳ
Ａｂ）が設けられる。これらのセンスアンプ回路ＳＡａ
およびＳＡｂは、ビット線ＢＬ１およびＢＬ２を共有
し、ビット線ＢＬ０は、センスアンプ回路ＳＡａに対し
てのみ接続可能であり、またビット線ＢＬ３は、センス
アンプ回路ＳＡｂに対してのみ接続可能である。
【０１２７】メモリセルが１列おきに配置されているた
め、この３本のビット線の組のうち２本のビット線を選
択することにより、シングルセルモードおよびツインセ
ルモードを実現することができる。メモリセルＭＣの位
置が、行方向において異なるため、この選択ワード線の
位置に応じて、接続するセンスアンプを切換える。
【０１２８】シングルセルモード時においては、図１１
において、スイッチ回路対ＴＧＰで示すように、隣接ビ
ット線対がそれぞれセンスアンプ回路ＳＡおよびＳＡａ
に接続される。この場合、センスアンプ回路ＳＡ（ＳＡ
ａ，ＳＡｂ）においては、ワード線ＷＬが選択されたと
き、一方のビット線にメモリセルが接続されているだけ
であり、通常の、交互配置型シェアードセンスアンプ構
成のメモリと同様にしてセンス動作を行なうことができ
る。この従来の交互配置型シェアードセンスアンプ構成
を利用して、スイッチ回路ＬＳＷ０−ＬＳＷ３およびＲ
ＳＷ０−ＲＳＷ２により、ビット線を選択的にセンスア
ンプ回路に接続することにより、従来の構成を変更する
ことなく、ツインセルモードで動作するＤＲＡＭを実現
する。メモリセルユニットＭＵは、一列間を置いたメモ
リセルＭＣにより構成される。
【０１２９】すなわち、図１２に示すように、シングル
セルモード時においては、センスアンプ回路ＳＡａは、
スイッチ回路ＬＳＷ１およびＬＳＷ２により、ビット線
ＢＬ２およびＢＬ３に接続され、センスアンプ回路ＳＡ
ｂは、スイッチ回路ＲＳＷ０およびＲＳＷ１を介してビ
ット線ＢＬ０およびＢＬ１に接続される。この状態でプ
リチャージ状態を維持する。
【０１３０】次いで図１３に示すように、ワード線が選
択されると、センスアンプ回路ＳＡａには、スイッチ回
路ＬＳＷ２を介して選択メモリセルデータが伝達され
る。同時に、センスアンプ回路ＳＡａは、スイッチ回路
ＬＳＷ１を介してプリチャージ状態のビット線に接続さ
れる。このビット線ＢＬ３は、スイッチ回路ＲＳＷ２が
オフ状態であり、センスアンプ回路ＳＡｂから分離され
ている。一方、ビット線ＢＬ１上に読出された別のメモ
リセルのデータがセンスアンプ回路ＳＡｂにスイッチ回
路ＲＳＷ１を介して伝達される。また、プリチャージ状
態のビット線ＢＬ０がセンスアンプ回路ＳＡｂに接続さ
れる。したがって、通常の１ビット／１セルのＤＲＡＭ
と同様にして、センス動作を行なうことができ、データ
の衝突は生じない。
【０１３１】次に、ツインセルモード時においては、図
１４に示すように、スイッチ回路ＲＳＷ１を非導通状態
にし、一方、スイッチ回路ＲＳＷ２をオン状態とし、セ
ンスアンプ回路ＳＡｂにビット線ＢＬ０およびＢＬ３を
接続する。また、スイッチ回路ＬＳＷ０およびＬＳＷ２
をオン状態とし、スイッチ回路ＬＳＷ１をオフ状態とし
て、センスアンプ回路ＳＡａにビット線ＢＬ１およびＢ
Ｌ３を接続する。したがって、この状態においては、セ
ンスアンプ回路ＳＡａおよびＳＡｂには、間に相手方の
ビット線対のビット線を間に挟んだ互いに異なるビット
線対が接続される。一つのセンスアンプ回路に接続する
ビット線は、１列間を置いているため、対をなすビット
線は、同時にメモリセルデータが読み出されるか、また
は、ともにプリチャージ電圧レベルに維持される。
【０１３２】この状態で、図１５に示すように、ワード
線ＷＬａが選択された状態を想定する。この状態におい
ては、選択メモリセルデータは、ビット線ＢＬ１および
ＢＬ３上に読出される。したがって、センスアンプ回路
ＳＡａに対しスイッチ回路ＬＳＷ０およびＬＳＷ２を介
してメモリセルデータが伝達される。一方、ビット線Ｂ
Ｌ０およびＢＬ３は、プリチャージ状態の電圧レベルを
維持する。したがって、センスアンプ回路ＳＡｂは非活
性状態に維持する。すなわち、ツインセルモード時にお
いて、一方側のセンスアンプ帯に設けられたメモリセル
データを受けるセンスアンプ回路のみを活性化し、他方
側のセンスアンプ回路を非活性状態に維持し、動作する
センスアンプの数を半減し、消費電流を低減する。
【０１３３】ワード線ＷＬｂが選択された場合には、ビ
ット線ＢＬ０およびＢＬ２にメモリセルデータが読出さ
れるため、センスアンプ回路ＳＡｂにメモリセルデータ
が伝達され、一方、センスアンプ回路ＳＡａのセンスノ
ードは、ビット線ＢＬ１およびＢＬ３に接続されてお
り、プリチャージ電圧レベルを維持する。したがって、
この場合には、センスアンプ回路ＳＡａを非活性状態に
維持し、センスアンプ回路ＳＡｂを活性化する。
【０１３４】選択ワード線の位置に応じて活性化される
センスアンプ回路の位置を決定することにより、容易に
ツインセルモード時において、活性化するセンスアンプ
の数を半減することができる（選択ワード線が偶数ワー
ド線であるか奇数ワード線であるかの判別により、活性
化するセンスアンプ回路を決定する）。
【０１３５】図１６は、センスアンプ接続切換回路の制
御信号を発生する部分の構成の一例を示す図である。図
１６において、センスアンプ回路ＳＡａは、スイッチ回
路ＳＷ０−ＳＷ２を介してビット線ＢＬ１、ＢＬ２およ
びＢＬ３にそれぞれ接続され、センスアンプ回路ＳＡｂ
は、スイッチ回路ＲＳＷ０、ＲＳＷ１、およびＲＳＷ２
を介してビット線ＢＬ０、ＢＬ１およびＢＬ２にそれぞ
れ接続される。スイッチ回路ＬＳＷ０およびＬＳＷ１の
一方ノードは、センスアンプ回路ＳＡａの第１のセンス
ノードに接続され、スイッチ回路ＬＳＷ２の一方ノード
が、センスアンプ回路ＳＡａの第２のセンスノードに接
続される。一方、センスアンプ回路ＳＡｂの第１のセン
スノードは、スイッチ回路ＲＳＷ０を介してビット線Ｂ
Ｌ０に接続され、第２のセンスノードが、スイッチ回路
ＲＳＷ１およびＲＳＷ２を介してビット線ＢＬ１および
ＢＬ２に接続される。
【０１３６】スイッチ回路ＬＳＷ０へは、ビット線分離
指示信号ＢＩＬａとツインセルモード指示信号φＴＷＮ
を受けるＡＮＤ回路６５ａの出力信号φＬ０が与えられ
る。スイッチ回路ＬＳＷ１へは、ビット線分離指示信号
ＢＩＬａと補のツインセルモード指示信号／φＴＷＮを
受けるＡＮＤ回路６５ｂの出力信号φＬ１が与えられ
る。スイッチ回路ＬＳＷ２へは、ビット線分離指示信号
ＢＩＬａが接続制御信号φＬ２として与えられる。
【０１３７】ビット線分離指示信号ＢＩＬａは、センス
アンプ回路ＳＡａを共有する図示しないメモリサブアレ
イ（バンク）が選択状態とされたときには、Ｌレベルに
設定される。メモリサブアレイＭＳＡが選択されるかま
たは、このセンスアンプ回路ＳＡａを共有するメモリサ
ブアレイがともに非選択状態のときには、ビット線分離
指示信号ＢＩＬａは、Ｈレベルを維持する。
【０１３８】スイッチ回路ＲＳＷ０へは、ビット線分離
指示信号ＢＩＬｂが、接続制御信号φＲ０として与えら
れる。スイッチ回路ＲＳＷ１へは、補のツインセルモー
ド指示信号／φＴＷＮとビット線分離指示信号ＢＩＬｂ
を受けるＡＮＤ回路６５ｃの出力信号φＲ１が与えられ
る。スイッチ回路ＲＳＷ２へは、ビット線分離指示信号
ＢＩＬｂとツインセルモード指示信号φＴＷＮを受ける
ＡＮＤ回路６５ｄの出力信号φＲ２が与えられる。
【０１３９】ビット線分離指示信号ＢＩＬｂは、センス
アンプ回路ＳＡｂを共有する図示しないメモリサブアレ
イ（バンク）が選択状態とされたときに、Ｌレベルとな
る。このセンスアンプ回路ＳＡｂを共有するメモリサブ
アレイがともに非選択状態のときまたはこのビット線Ｂ
Ｌ０−ＢＬ３を含むメモリサブアレイが選択されたとき
には、Ｈレベルとなる。
【０１４０】シングルセルモード時においては、補のツ
インセルモード指示信号／φＴＷＮがＨレベルであり、
ツインセルモード指示信号φＴＷＮがＬレベルである。
したがって、ＡＮＤ回路６５ａおよび６５ｄの出力信号
φＬ０およびφＲ２はＬレベルであり、スイッチ回路Ｌ
ＳＷ０およびＲＳＷ２がオフ状態であり、ビット線ＢＬ
１およびＢＬ２は、それぞれ、センスアンプ回路ＳＡａ
およびＳＡｂから常時切り離される。
【０１４１】一方、補のツインセルモード指示信号／φ
ＴＷＮはＨレベルであり、ＡＮＤ回路６５ｂおよび６５
ｃが、それぞれビット線分離指示信号ＢＩＬａおよびＢ
ＩＬｂに従って信号φＬ２およびφＲ０を生成する。し
たがって、ビット線分離指示信号ＢＩＬｂに従ってビッ
ト線ＢＬ２およびＢＬ３がセンスアンプ回路ＳＡａに結
合され、またビット線ＢＬ０およびＢＬ１がセンスアン
プ回路ＳＡｂに結合される。
【０１４２】一方、ツインセルモード時においては、ツ
インセルモード指示信号φＴＷＮがＨレベル、補のツイ
ンセルモード指示信号／φＴＷＮがＬレベルである。し
たがって、ＡＮＤ回路６５ｂおよび６５ｃの出力信号φ
Ｌ１およびφＲ１がＬレベルとなり、スイッチ回路ＬＳ
Ｗ１およびＲＳＷ１がオフ状態となり、ビット線ＢＬ１
およびＢＬ２が、それぞれセンスアンプ回路ＳＡｂおよ
びＳＡａから切離される。
【０１４３】一方、ＡＮＤ回路６５ａおよび６５ｄの出
力信号φＬ０およびφＲ２がビット線分離指示信号ＢＩ
ＬａおよびＢＩＬｂにしたがって選択的に活性化され、
スイッチ回路ＬＳＷ０およびＲＳＷ２を選択的に導通状
態とする。したがって、この場合においては、ビット線
分離指示信号ＢＩＬａおよびＢＩＬｂに従って、ビット
線ＢＬ０およびＢＬ２がセンスアンプ回路ＳＡｂに結合
され、ビット線ＢＬ１およびＢＬ３がセンスアンプ回路
ＳＡａに結合される。
【０１４４】これにより、ツインセルモードおよびシン
グルセルモードに応じてビット線とセンスアンプ回路の
接続を切換えてメモリセルのデータの読出を行なうこと
ができる。
【０１４５】図１７（Ａ）は、図１６に示すセンスアン
プ回路ＳＡａに対するセンスアンプ活性化信号ＳＡＥａ
を発生する部分の構成の一例を示す図である。ここで、
プリデコード信号Ｘ０がＨレベルのとき、偶数ワード線
ＷＬｂ（図１５参照）または図１１に示すワード線ＷＬ
０およびＷＬ２が特定されるという論理条件を仮定す
る。
【０１４６】図１７（Ａ）において、センスアンプ活性
化信号発生部は、補のプリデコード信号／Ｘ０とセンス
アンプイネーブルファースト信号ＳＡＦａとを受けるＡ
ＮＤ回路６６ａと、ツインセルモード指示信号φＴＷＮ
とＡＮＤ回路６６ａの出力信号を受けるＡＮＤ回路６７
ａと、補のツインセルモード指示信号／φＴＷＮとセン
スアンプイネーブルファースト信号ＳＡＦａを受けるＡ
ＮＤ回路６８ａと、ＡＮＤ回路６７ａおよび６８ａの出
力信号を受けてセンスアンプ活性化信号ＳＡＥａを発生
するＯＲ回路６９ａを含む。
【０１４７】シングルセルモード時においてはツインセ
ルモード指示信号φＴＷＮはＬレベル、補のツインセル
モード指示信号／φＴＷＮがＨレベルである。したがっ
て、センスアンプイネーブルファースト信号ＳＡＦａに
従って、ＯＲ回路６９ａからセンスアンプ活性化信号Ｓ
ＡＥａが生成される。したがって、選択ワード線の位置
にかかわらず、センスアンプ回路ＳＡａはセンスアンプ
イネーブルファースト信号ＳＡＦａに従って活性化され
る。
【０１４８】ツインセルモード時においては、ツインセ
ルモード指示信号φＴＷＮがＨレベル、補のツインセル
モード指示信号／φＴＷＮがＬレベルであり、ＡＮＤ回
路６８ａの出力信号がＬレベルとなる。この状態におい
ては、補のプリデコード信号／Ｘ０の論理レベルに応じ
て、センスアンプ活性化信号ＳＡＥａが活性／非活性化
される。このプリデコード信号／Ｘ０がＨレベルであ
り、奇数ワード線ＷＬａ（ＷＬ１，ＷＬ２）を指定する
ときには、ＡＮＤ回路６６ａは、センスアンプイネーブ
ルファースト信号ＳＡＦａに従ってその出力信号をＨレ
ベルとし、応じてＡＮＤ回路６７ａおよびＯＲ回路６９
ａを通してセンスアンプ活性化信号ＳＡＥａが活性化さ
れる。すなわち、奇数ワード線ＷＬａがツインセルモー
ド時に選択された場合には、センスアンプ回路ＳＡａが
活性化される。一方、偶数ワード線ＷＬｂ（ＷＬ０，Ｗ
Ｌ２）が指定され、補のプリデコード信号／Ｘ０がＬレ
ベルのときには、ＡＮＤ回路６６ａの出力信号はＬレベ
ルであり、センスアンプ活性化信号ＳＡＥａは非活性状
態を維持する。したがって、この状態においては、セン
スアンプ回路ＳＡａは非活性状態を維持する。これによ
り、選択ワード線の位置に応じて、選択的に、センスア
ンプ回路ＳＡａを活性／非活性化することができる。
【０１４９】図１７（Ｂ）は、図１６に示すセンスアン
プ回路ＳＡｂに対するセンスアンプ活性化信号ＳＡＥｂ
を発生する部分の構成の一例を示す図である。図１７
（Ｂ）において、センスアンプ活性化信号ＳＡＥｂを発
生する部分は、センスアンプイネーブルファースト信号
ＳＡＦｂを受けるＡＮＤ回路６６ｂと、ツインセルモー
ド指示信号φＴＷＮとＡＮＤ回路６６ｂの出力信号を受
けるＡＮＤ回路６７ｂと、補のツインセルモード指示信
号／φＴＷＮとセンスアンプイネーブルファースト信号
ＳＡＦｂを受けるＡＮＤ回路６８ｂと、ＡＮＤ回路６７
ｂおよび６８ｂの出力信号を受けてセンスアンプ活性化
信号ＳＡＥｂを生成するＯＲ回路６９ｂを含む。
【０１５０】この図１７（Ｂ）に示すセンスアンプ活性
化信号発生部の構成において、シングルセルモード時に
おいては、センスアンプイネーブルファースト信号ＳＡ
Ｆｂに従ってセンスアンプ活性化信号ＳＡＥｂが生成さ
れる。一方、ツインセルモード時においては、プリデコ
ード信号Ｘ０に応じて、センスアンプ活性化信号ＳＡＥ
ｂが、センスアンプイネーブル信号ＳＡＦｂに従って選
択的に活性化される。この場合、図１７（Ａ）に示すセ
ンスアンプ活性化信号発生部とプリデコード信号Ｘ０の
論理レベルが異なるだけであり、プリデコード信号Ｘ０
がＨレベルであり、偶数ワード線ＷＬｂが指定されると
きには、センスアンプイネーブル信号ＳＡＦｂに従って
センスアンプ活性化信号ＳＡＥｂが活性化される。一
方、プリデコード信号Ｘ０がＬレベルであり、奇数ワー
ド線ＷＬが指定されるときには、センスアンプ活性化信
号ＳＡＥｂはＬレベルを維持する。
【０１５１】この図１７（Ａ）および（Ｂ）に示すセン
スアンプ活性化信号発生部の構成を利用することによ
り、センスアンプの選択値に応じて、センスアンプ回路
ＳＡａおよびＳＡｂを選択的に活性／非活性化すること
ができる。
【０１５２】なお、センスアンプ回路ＳＡは、交差結合
されるＰチャネルＭＯＳトランジスタで構成されるＰセ
ンスアンプおよび交差結合されるＮチャネルＭＯＳトラ
ンジスタで構成されるＮセンスアンプを含む。これらの
センスアンプ活性化信号ＳＡＥａおよびＳＡＥｂがＨレ
ベルのときにセンスアンプ回路が活性化される状態を想
定している。Ｐセンスアンプを活性化する回路に対する
センスアンプ活性化信号は、活性化時Ｌレベルであり
（センスアンプ活性化トランジスタがセンスアンプ回路
の所定数に対応して配置される構成を想定）、図１７
（Ａ）および（Ｂ）に示すセンスアンプ活性化信号ＳＡ
ＥａおよびＳＡＥｂの反転信号により生成される。
【０１５３】なお、メモリセルの配置条件は、行方向に
おいて１列おきにメモリセルが配置されていればよく、
ツインセルモード時において、１つのワード線選択時、
メモリセルデータが読出される２本のビット線を対と
し、またプリチャージ状態を維持するビット線を接続す
るセンスアンプ回路を非活性状態に維持する。
【０１５４】以上のように、この発明の実施の形態１に
従えば、ビット線とセンスアンプ回路の接続を動作モー
ドに応じて切換えるように構成しており、従来のメモリ
セルのレイアウトを変更することなく、ツインセルモー
ドで動作する半導体記憶装置を実現することができる。
このツインセルモード時においては、相補データがビッ
ト線に現われるため、読出電圧が大きくなり、センスタ
イミングを早くすることができ、また、センスタイミン
グをシングルセルモード時と同様とする場合、リフレッ
シュ間隔を長くすることができ、リフレッシュ電流を低
減することができる。
【０１５５】また、スタンバイ時にＤＲＡＭ内部の電圧
発生動作を停止しているため、消費電流を低減すること
ができる。
【０１５６】［実施の形態２］図１８は、この発明の実
施の形態２に従う半導体記憶装置のメモリサブアレイの
部分の構成を概略的に示す図である。この図１８に示す
構成においては、先の実施の形態１と同様、４本のビッ
ト線ＢＬ０−ＢＬ３の組に対し、両側にセンスアンプ回
路ＳＡＬおよびＳＡＲがそれぞれ１つ配置される。３本
のビット線ＢＬ０−ＢＬ２のうち２本のビット線が、ス
イッチ回路ＲＳＷ０−ＲＳＷ２を介してセンスアンプ回
路ＳＡＲに選択的に結合され、またビット線ＢＬ１−Ｂ
Ｌ３のうち２本のビット線がスイッチ回路ＬＳＷ０−Ｌ
ＳＷ２を介してセンスアンプ回路ＳＡＬに結合される。
【０１５７】スイッチ回路ＲＳＷ０−ＲＳＷ２およびＬ
ＳＷ０−ＬＳＷ２の導通／非導通は、図１６に示す構成
と同様にして行なわれる。
【０１５８】本実施の形態２においては、２本のワード
線ＷＬ０およびＷＬ１を同時に選択状態へ駆動する。偶
数ワード線ＷＬ０に接続されるメモリセルのデータは、
スイッチ回路ＲＳＷ０およびＲＳＷ２を介して右側のセ
ンスアンプ回路ＳＡＲにより検知され増幅される。一
方、奇数ワード線ＷＬ１に接続されるメモリセルのデー
タは、スイッチ回路ＬＳＷ０およびＬＳＷ２を介して左
側のセンスアンプ回路ＳＡＬより検知され増幅される。
したがって、ツインセルモード時において、２本のワー
ド線を同時に選択状態へ駆動することにより、ページサ
イズを、シングルセルモードのそれと同じとすることが
でき、ページ切換のオーバーヘッドが低減され、高速ア
クセスが実現される。
【０１５９】図１９は、この実施の形態２におけるサブ
デコード回路６２の構成を概略的に示す図である。メモ
リサブアレイの構成は、図６に示す構成を想定してお
り、１つのメインワード線に対し８本のサブワード線が
対応して配置される。
【０１６０】サブデコード回路６２は、ツインセルモー
ド指示信号φＴＷＮとプリデコード信号Ｘ０を受けるＯ
Ｒ回路６２ａと、補のプリデコード信号／Ｘ０とツイン
セルモード指示信号φＴＷＮを受けるＯＲ回路６２ｂ
と、ＯＲ回路６２ａおよび６２ｂの出力信号と相補プリ
デコード信号Ｘ１，／Ｘ１，Ｘ２および／Ｘ３を受け
て、サブデコード信号ＳＤＥ０−ＳＤＥ３およびＳＤＯ
０−ＳＤＯ３を生成するサブデコーダ６２ｃを含む。
【０１６１】シングルセルモード時においては、ツイン
セルモード指示信号φＴＷＮはＬレベルであり、これら
の３ビットのプリデコード信号Ｘ０および／Ｘ０−／Ｘ
２に従って、サブデコード信号ＳＤＥ０−ＳＤＥ３およ
びＳＤＯ０−ＳＤＯ３の１つが選択状態へ駆動される。
【０１６２】ツインセルモード時においては、ツインセ
ルモード指示信号φＴＷＮがＨレベルであり、ＯＲ回路
６２ａおよび６２ｂの出力信号がＨレベルとなる。した
がって、サブデコーダ６２ｃにおいては、プリデコード
信号Ｘ０が縮退状態で与えられるため、偶数サブデコー
ド信号ＳＤＥ０−ＳＤＥ３の１つが選択状態へ駆動さ
れ、また奇数サブデコード信号ＳＤＯ０−ＳＤＯ３の１
つが選択状態へ駆動される。このプリデコード信号Ｘ０
により同時に選択されるサブワード線を隣接サブワード
線とすることにより、図１８に示すワード線ＷＬ０およ
びＷＬ１（サブワード線）を同時に選択状態へ駆動する
ことができる。すなわち、プリデコード信号Ｘ１，／Ｘ
１，Ｘ２および／Ｘ２により隣接する偶数ワード線およ
び奇数ワード線（サブワード線）を指定することによ
り、同時に奇数および偶数ワード線（サブワード線）を
選択状態へ駆動することができる。
【０１６３】センスアンプ回路の活性／非活性の制御
は、シングルセルモードおよびツインセルモードいずれ
においても同じである。センスアンプ接続切換回路に対
する制御回路は、図１７（Ａ）および（Ｂ）に示す構成
を利用することができる。
【０１６４】なお、同時に２本のワード線を選択する構
成は、１つのメインワード線に４本のサブワード線が対
応して配置される構成においても同様利用することがで
き、１ビットのプリデコード信号の縮退により、常に、
メモリセル位置の異なるワード線（サブワード線）の対
を指定するようにサブデコーダを構成することにより、
２本のワード線（サブワード線）を同時に選択状態へ駆
動する構成は容易に実現される。センスピーク電流は増
加するものの、リフレッシュ間隔を２倍に設定すること
ができ、応じて実施の形態１と同程度のスタンバイモー
ド時の平均消費電流を実現することができる。
【０１６５】以上のように、この発明の実施の形態２に
従えば、ツインセルモード時においては、２本の隣接ワ
ード線（サブワード線）を同時に選択状態へ駆動してお
り、シングルセルモードおよびツインセルモードのペー
ジサイズを変更することなく高速アクセスが実現され
る。また、ツインセルモードにおいては、ビット線に相
補データが伝達されるため、リフレッシュ間隔を長くす
ることができ、応じて平均リフレッシュ電流を低減する
ことができる。
【０１６６】［実施の形態３］図２０は、この発明の実
施の形態３におけるワード線（サブワード線）の選択状
態を概略的に示す図である。奇数ワード線（サブワード
線）ＷＬｏが選択状態にあり、この奇数ワード線ＷＬｏ
のデータが、左側のセンスアンプ回路ＳＡＬにラッチさ
れており、このセンスアンプ回路ＳＡＬに対しデータア
クセスが行なわれている状態を考える。このとき、外部
からオートリフレッシュコマンドが与えられ、リフレッ
シュ行として、偶数ワード線ＷＬｅが指定された場合、
このリフレッシュ行の偶数ワード線ＷＬｅのメモリセル
のデータのリフレッシュを、右側のセンスアンプ回路Ｓ
ＡＲで実行する。すなわち、奇数ワード線ＷＬｏのデー
タを左側のセンスアンプ回路ＳＡＬに退避させてラッチ
させた状態で、奇数ワード線ＷＬｏを非活性化して、新
たなリフレッシュ対象の偶数ワード線ＷＬｅを選択状態
へ駆動し、右側のセンスアンプ回路ＳＡＲによりメモリ
セルデータのリフレッシュを行なう。この退避動作は、
同一メモリブロック（バンクメモリアレイ）において
は、異なるタイミングで複数のワード線を選択状態へ駆
動することができないためである（バンク単位でしか行
選択の活性／非活性を独立に行なうことができるた
め）。
【０１６７】図２１は、この発明の実施の形態３におけ
る選択ワード線の他の状態を示す図である。この図２１
においては、ツインセルモードにおいて、偶数ワード線
ＷＬｅが選択され、この偶数ワード線ＷＬｅに対するデ
ータアクセスが行なわれている状態において奇数ワード
線ＷＬｏに対するオートリフレッシュが指定された場合
を考える。この場合、偶数ワード線ＷＬｅのデータは、
センスアンプ回路ＳＡＲに転送されてラッチされる（図
２１においては、データがラッチされて、スイッチ回路
ＲＳＷ０−ＲＳＷ２がすべて非導通状態に設定された状
態を示す）。
【０１６８】次に、このリフレッシュをすべき奇数ワー
ド線ＷＬｏを選択し、左側のセンスアンプ回路ＳＡＬに
より、この奇数ワード線ＷＬｏに選択されるメモリセル
のデータのリフレッシュを実行する。
【０１６９】アクセス対象の活性化ワード線とリフレッ
シュ対象のワード線とは同じメモリセルの接続形態を有
する場合、センスアンプ回路においてデータの衝突が生
じるため、この場合、次のサイクルまでリフレッシュを
待合わせるかまたは、ロジックにウエイトをかけて、デ
ータアクセスを停止させ、オートリフレッシュを実行す
る。
【０１７０】図２２は、隣接メモリブロック（バンクメ
モリアレイ）におけるワード線の選択態様を概略的に示
す図である。図２２において、偶数ワード線ＷＬｅが活
性状態にあり、センスアンプ回路ＳＡＲによりそのデー
タがラッチされている状態において、隣接メモリブロッ
ク（バンクメモリアレイ）において奇数ワード線ＷＬｏ
に対するリフレッシュが指定された場合を考える。この
場合、センスアンプ回路ＳＡＬを活性化し、このリフレ
ッシュ行の奇数ワード線ＷＬｏに接続されるメモリセル
データのリフレッシュを実行する。センスアンプ帯を共
有するメモリブロック（バンクメモリアレイ）におい
て、アクセス行とリフレッシュ行のメモリセルの接続形
態（メモリセルの配置パターン）が異なる場合、データ
アクセスとリフレッシュを並行して実行する。
【０１７１】図２３は、この発明の実施の形態３におけ
る各信号線の電位変化を概略的に示す図である。図２３
において、ロウアクセスコマンドに従って、ワード線Ｗ
Ｌａｃが選択状態へ駆動され、対応のビット線対ＢＬａ
ｃおよび／ＢＬａｃに相補データが読出される。次い
で、センスアンプ回路ＳＡａｃが活性化され、対応のビ
ット線対の電圧を差動増幅しかつラッチする。応じて、
データの書込を示すライトコマンドまたはデータ読出を
示すリードコマンドが与えられ、データアクセスが行な
われる。
【０１７２】この状態において、オートリフレッシュコ
マンドが与えられた場合、まず、このロウアクセス中の
ワード線ＷＬａｃを一旦非選択状態とする。この状態に
おいては、オートリフレッシュが行なわれる場合、同一
メモリセルの接続形態を有するワード線がリフレッシュ
対象とされないため、特に、センスアンプ回路ＳＡａｃ
とビット線ＢＬａｃおよび／ＢＬａｃを分離する必要は
ない。
【０１７３】次いで、このオートリフレッシュコマンド
に従ってリフレッシュ用のワード線ＷＬｒｆが選択状態
へ駆動され、対応のビット線対ＢＬｒｆおよび／ＢＬｒ
ｆに相補データが読出される。次いで、非活性状態にあ
ったセンスアンプ回路ＳＡｒｆが活性化され、このビッ
ト線対ＢＬｒｆおよび／ＢＬｒｆのデータを増幅しかつ
ラッチする。これにより、ワード線ＷＬｒｆに接続され
るメモリセル（メモリユニット）のデータのリフレッシ
ュが実行される。所定時間幅のリフレッシュ期間が完了
するとリフレッシュワード線ＷＬｒｆは非選択状態とな
り、またセンスアンプ回路ＳＡｒｆも非活性状態とな
り、ビット線ＢＬｒｆおよび／ＢＬｒｆもプリチャージ
状態となる。
【０１７４】このリフレッシュ期間中において、データ
の書込または読出が行なわれており、ライトバック動作
を行なうために、元のワード線ＷＬａｃを再び選択状態
へ駆動し、このワード線ＷＬａｃに接続されるメモリセ
ルに対し再び、センスアンプ回路ＳＡａｃの格納するデ
ータを書込む。
【０１７５】したがって、この異なるメモリ接続形態を
有するワード線に対しデータアクセスおよびリフレッシ
ュを行なう場合、等価的に２本のワード線を同時に選択
して、データアクセスを中断させることなくリフレッシ
ュを実行することができる。センスアンプ回路に隣接し
て、データ書込および読出を行なうためのコラムセレク
トゲートが設けられており、この列アクセスは、上側の
センスアンプ帯または下側センスアンプ帯に対して実行
される。したがって、列アクセスは何ら中断させること
なく、同一センスアンプ帯に対して連続して実行するこ
とができる。
【０１７６】なお、このビット線プリチャージ／イコラ
イズ回路が、センスアンプ帯内においてセンスアンプ回
路に隣接して設けられ、隣接ビット線間で共有される構
成の場合、特に、活性状態のセンスアンプ回路にデータ
をラッチさせて、メモリサブアレイから分離する必要は
ない。しかしながら、各ビット線対に対してビット線プ
リチャージ／イコライズ回路が個々に設けられており、
ビット線プリチャージ／イコライズ回路が非共有の構成
の場合、活性状態のセンスアンプ回路ＳＡａｃは、この
リフレッシュ期間中は、対応のビット線ＢＬａｃおよび
／ＢＬａｃから切り離す必要がある。
【０１７７】図２４は、リフレッシュ判定回路の構成を
概略的に示す図である。図３に示すように、この半導体
記憶装置はマルチバンク構成であり、センスアンプ帯が
異なるバンクにより共有されている。したがって、この
図２４に示すリフレッシュ判定回路が、各バンクごとに
設けられる。シングルバンク構成の場合、複数のメモリ
ブロックに共通にこの図２４に示すリフレッシュ判定回
路が設けられる。
【０１７８】図２４において、リフレッシュ判定回路
は、外部からの最下位アクトアドレス信号ビットＡＣＡ
０とリフレッシュカウンタからの最下位リフレッシュア
ドレスカウントビットＲＡＣＡ０との一致／不一致を判
定する同行判定回路７０と、対応のバンクアドレス信号
ＡＢＡｉとリフレッシュアドレスカウンタからのバンク
特定カウントビットＲＡＢＡｉとの一致／不一致を判定
する同ブロック判定回路７１と、隣接ブロック（バン
ク）に対して与えられるバンクアドレス信号ＡＢＡｉと
リフレッシュアドレスカウンタからのリフレッシュバン
ク指定カウントビットＲＡＢＡｊの一致／不一致を判定
する隣接ブロック判定回路７２を含む。これらの判定回
路７０−７２は、オートリフレッシュ指示信号（オート
リフレッシュコマンド）ＡＲＦが与えられると活性化し
て、その一致／不一致判定動作を実行する。オートリフ
レッシュコマンドがバンク単位で与えられるため、この
オートリフレッシュコマンドＡＲＦもバンク特定機能を
有する。
【０１７９】アクセス中のワード線が偶数ワード線であ
るか奇数ワード線であるかは、この最下位アクトアドレ
ス信号ビットＡＣＡ０により決定される。プリデコード
信号Ｘ０は、このアクトアドレス信号ＡＣＡ０信号に基
づいて生成される。したがって、プリデコード信号Ｘ０
がこの判定のために用いられてもよい。リフレッシュカ
ウントビットＲＡＣＡ０とアクトアドレス信号ビットＡ
ＣＡ０が一致した場合には、データアクセス中のワード
線と同一メモリ接続形態を有するワード線がリフレッシ
ュ行として特定される。
【０１８０】同ブロック判定回路７１は、自身のブロッ
ク（バンク）を指定するバンクアドレス信号ＡＢＡｉが
活性状態にあり、またリフレッシュアドレスカウンタか
ら与えられるバンクアドレス信号ＲＡＢＡｉが自身を特
定しているとき、すなわちリフレッシュアドレスカウン
タの最上位のカウントビットをデコードして得られるリ
フレッシュバンクアドレス信号ＲＡＢＡｉがともに活性
状態となると、同ブロック判定回路７１は、同じブロッ
ク（バンク）に対して、データアクセスおよびリフレッ
シュが行なわれたと判定する。
【０１８１】隣接ブロック判定回路７２は、アクトバン
クアドレス信号ＡＢＡｉが活性状態にあり、かつリフレ
ッシュアドレスカウンタの例えば上位３ビット（８バン
ク構成の場合）をデコードして得られるリフレッシュバ
ンクアドレス信号（リフレッシュブロックアドレス信
号）ＲＡＢＡｊがともに活性状態となったときに、隣接
ブロックのリフレッシュが指定されたと判定する。
【０１８２】隣接ブロック判定回路７２においては、し
たがって、１つのバンクに対し上側のメモリブロック
（バンク）および下側のブロック（バンク）に対して、
リフレッシュが指定されたか否かの判定が行なわれる。
この判定動作時においては、各バンクについて、それぞ
れに割当てられたバンクアドレス信号に従ってリフレッ
シュの許可／不許可を判定する。
【０１８３】リフレッシュ判定回路は、さらに、同行判
定回路７０の判定結果信号と同ブロック判定回路７１の
判定結果信号を受けるＮＡＮＤ回路７３と、同行判定回
路７０の判定結果信号と隣接ブロック判定回路７２の判
定結果信号とを受けるＮＡＮＤ回路７４と、同ブロック
判定回路７１と隣接ブロック判定回路７２の判定結果信
号を受けるＮＡＮＤ回路７５と、ＮＡＮＤ回路７３−７
５の出力信号を受けてリフレッシュ実行許可信号ＲＦＧ
Ｏを出力するＯＲ回路７６と、判定回路７０−７２の判
定結果信号を受けて、リフレッシュ不許可信号ＲＦＧＯ
Ｎを出力するＯＲ回路７７を含む。
【０１８４】判定回路７０−７２は、それぞれ、一致時
においては、Ｈレベルの信号を出力する。ＮＡＮＤ回路
７３は、同じブロック（メモリバンクアレイ）において
データアクセス中のワード線とリフレッシュ要求された
ワード線が同じメモリセル接続形態を有するときに、Ｌ
レベルの信号を出力する。ＮＡＮＤ回路７４は、隣接ブ
ロック（バンク）において、同じメモリセル接続形態を
有するワード線がリフレッシュ要求されているときにＬ
レベルの信号を出力する。ＮＡＮＤ回路７５は、リフレ
ッシュ対象のブロック（バンク）が同一または隣接して
いるときにＬレベルの信号を出力する。これらの条件以
外には、ＯＲ回路７６からのリフレッシュ許可信号ＲＦ
ＧＯがＨレベルとなり、リフレッシュが実行される。
【０１８５】したがって、リフレッシュ実行不許可信号
ＲＦＧＯＮがＨレベルとなり、リフレッシュが行なわれ
ず、次のリフレッシュサイクルまでリフレッシュを待合
わせるかまたはロジックにウエイトをかけてリフレッシ
ュを実行することが行なわれるのは、次の条件が生じた
場合である：同一ブロック（バンク）または隣接ブロッ
ク（バンク）において同じメモリセル接続形態を有する
ワード線がデータアクセスおよびリフレッシュされる場
合である。
【０１８６】言い換えると、次の３つの場合には、デー
タアクセスを停止させることなく、内部でリフレッシュ
が実行される： （１） 同一ブロック（バンク）において偶数ワード線
および奇数ワード線がデータアクセスおよびリフレッシ
ュされる場合、（２） 隣接ブロック（バンク）におい
て偶数ワード線および奇数ワード線がデータアクセスお
よびリフレッシュされる場合、および（３） 同一ブロ
ック（バンク）または隣接ブロック（バンク）以外にお
いてメモリブロックにおいてリフレッシュとデータアク
セスとが行なわれる場合。
【０１８７】なお、バンク構成ではなく、いわゆるブロ
ック分割構成の場合、バンクアドレス信号ＡＢＡｉに代
えて、ブロック選択信号ＢＡＳｉが用いられればよい。
ブロック分割構成においても、実際にワード線を異なる
タイミングで活性化して２本のワード線を同時に選択状
態とする必要はないため、データアクセスを中断するこ
となくリフレッシュを実行することができる。センスア
ンプ回路にアクセスデータをラッチした状態でリフレッ
シュ行を選択して、等価的にセンスアンプ回路によるア
クセス行およびリフレッシュ行を同時に選択状態とし
て、データアクセスおよびリフレッシュを実行する。
【０１８８】図２５は、バンク制御回路の構成を概略的
に示す図である。図２５においては、１つのアクトバン
クアドレス信号ＡＢＡｉにより特定されるバンクに対す
る構成を示す。図２５において、バンク制御回路は、行
選択を指示するロウアクティブコマンドＲＡＣＴとアク
トバンクアドレス信号ＡＢＡｉを受けるＡＮＤ回路８０
と、アレイのプリチャージを指示するプリチャージコマ
ンドＰＲＧとプリチャージバンクアドレス信号ＰＢＡｉ
とを受けるＡＮＤ回路８１と、ＡＮＤ回路８１の出力信
号とリフレッシュ実行許可信号ＲＦＧＯとを受けるＯＲ
回路８３と、ライトバック指示信号φＷＲとＡＮＤ回路
８０の出力信号を受けるＯＲ回路８２と、ＯＲ回路８２
の出力信号の立上がりに応答してセットされかつＯＲ回
路８３の立上がりに応答してリセットされるセット／リ
セットフリップフロップ８４と、リフレッシュ実行許可
信号ＲＦＧＯに従って所定の時間幅を有するパルス信号
ＲＦＲＡＳを生成するパルス発生回路８５と、セット／
リセットフリップフロップ８４の出力信号ＲＲＡＳとパ
ルス発生回路８５の出力するパルス信号ＲＦＲＡＳとを
受けて内部アレイ活性化信号ＲＡＳを生成するＯＲ回路
８７と、ＯＲ回路８７からのアレイ活性化信号ＲＡＳに
従ってビット線プリチャージ／イコライズ指示信号ＢＬ
ＥＱ、ワード線駆動タイミング信号ＷＬＸおよびセンス
アンプイネーブルファースト信号ＳＡＦを順次活性化す
る行系制御回路８８と、パルス発生回路８５からのパル
ス信号ＲＦＲＡＳの非活性化に応答して所定時間経過後
ワンショットのライトバック指示信号φＷＲを生成して
ＯＲ回路８２へ与えるワンショットパルス発生回路８６
を含む。
【０１８９】パルス発生回路８５は、リフレッシュに必
要な時間幅を有するワンショットのパルス信号ＲＦＲＡ
Ｓを生成する。ワンショットパルス発生回路８６は、こ
のリフレッシュ動作完了後いわゆるＲＡＳプリチャージ
期間が完了した後、ライトバック指示信号φＷＲをワン
ショットの形で発生する。次に、この図２５に示すバン
ク制御回路の動作を図２６に示す信号波形図を参照して
説明する。
【０１９０】まず、ロウアクティブコマンドＲＡＣＴが
与えられ、アクトバンクアドレス信号ＡＢＡｉがＨレベ
ルであれば、ＡＮＤ回路８０の出力信号がＨレベルとな
り、セット／リセットフリップフロップ８４がセットさ
れ、その出力信号ＲＲＡＳがＨレベルに立上がる。この
セット／リセットフリップフロップ８４の出力信号ＲＲ
ＡＳの活性化に従って、ＯＲ回路８７からのアレイ活性
化信号ＲＡＳがＨレベルに立上がる。応じて、行系制御
回路８８が、まずビット線プリチャージ／イコライズ指
示信号ＢＬＥＱをＬレベルに立下げ、次いで、ワード線
駆動タイミング信号ＷＬＸをＨレベルに立上げ、その
後、センスアンプイネーブルファースト信号ＳＡＦをＨ
レベルに活性状態へ駆動する。これにより、選択された
メモリブロック（バンク）においてアドレス指定された
ワード線が選択状態へ駆動され、この選択ワード線に接
続されるメモリセルのデータが対応のセンスアンプ回路
により検知され増幅されかつラッチされる。
【０１９１】この状態で列アクセスを行なっているとき
に、リフレッシュ動作を指示するオートリフレッシュコ
マンドＡＲＦが与えられると、まず、先の図２４に示す
リフレッシュ判定回路により、リフレッシュの実行の許
可／不許可の判定が行なわれる。リフレッシュが行なわ
れる場合、リフレッシュ実行許可信号ＲＦＧＯがＨレベ
ルとなり、応じてセット／リセットフリップフロップ８
４がリセットされ、その出力信号ＲＲＡＳがＬレベルに
立上がる。応じて、ＯＲ回路８７からのアレイ活性化信
号ＲＡＳがＬレベルに立下がり、行系制御回路８８が、
対応のメモリブロック（バンクメモリアレイ）をプリチ
ャージ状態に復帰させるために、ワード線駆動タイミン
グ信号ＷＬＸおよびセンスアンプイネーブルファースト
信号ＳＡＦを順次非活性化し、次いでビット線プリチャ
ージ／イコライズ指示信号ＢＬＥＱをＨレベルに立上げ
る。
【０１９２】この行系制御回路８８によるプリチャージ
動作が完了すると、次いで、パルス発生回路８５からの
パルス信号ＲＦＲＡＳが活性化される。このパルス信号
ＲＦＲＡＳに従って、再びアレイ活性化信号ＲＡＳがＨ
レベルとなり、行系制御回路８８により、再びビット線
プリチャージ／イコライズ指示信号ＢＬＥＱがＬレベル
となり、次いでワード線駆動タイミング信号ＷＬＸおよ
びセンスアンプイネーブルファースト信号ＳＡＦが順次
活性化される。パルス信号ＲＦＲＡＳがＬレベルに立下
がると、リフレッシュ動作が完了し、応じてアレイ活性
化信号ＲＡＳもＬレベルとなり、再びメモリブロック
（バンクメモリアレイ）がプリチャージ状態に復帰す
る。このパルス信号ＲＦＲＡＳがＬレベルに立下がって
から所定時間経過後に、ワンショットパルス発生回路８
６からのライトバンク指示信号φＷＲが再びＨレベルと
なり、セット／リセットフリップフロップ８４がセット
され、その出力信号ＲＲＡＳがＨレベルとなり、アレイ
活性化信号ＲＡＳが活性化される。このライトバック動
作によりアクセス中のワード線が再び選択状態へ駆動さ
れ、メモリセルへのデータの再書き込みが再び実行され
る。これにより、内部で、列アクセス動作に影響を及ぼ
すことなくリフレッシュを実行することができる。この
「ヒドンリフレッシュ」動作時において、アレイ活性化
信号が非活性化されても列選択動作が行なわれるように
構成する。これは、リフレッシュ実行許可信号ＲＦＧＯ
の活性化時列アクセス動作を制御する回路へ与えられる
アレイ活性化信号を活性状態に維持することにより、容
易に実現される。
【０１９３】図２７は、この発明の実施の形態３におけ
るロウデコード回路１１ａの部分の構成を概略的に示す
図である。図２７において、ロウデコード回路１１ａ
は、プリデコーダから与えられるプリデコード信号Ｘを
ラッチするロウラッチ回路９２ａと、ロウラッチ回路９
２ａの出力信号をデコードし、ワード線駆動タイミング
信号ＷＬＸに従ってアドレス指定された行に対応するメ
インワード線ＭＷＬを選択状態へ駆動しかつサブデコー
ド信号ＳＤおよびＺＳＤを生成するデコード回路９２ｂ
を含む。ロウラッチ回路９２ａはアレイ活性化信号ＲＡ
Ｓに従ってラッチ状態となる。
【０１９４】このロウデコード回路１１ａに対し、さら
に、ラッチ回路で構成されるアドレス退避回路９１と、
リフレッシュ実行許可信号ＲＦＧＯの活性化時ロウラッ
チ回路９２ａの出力信号をアドレス退避回路９１へ転送
しかつライトバック指示信号φＷＲの活性化時アドレス
退避回路９１の格納信号をロウラッチ回路９２ａへ転送
する双方向転送回路（ＸＦＲ）９０が設けられる。この
双方向転送回路９０は、ロウラッチ回路９２ａのラッチ
ノードの信号の双方向転送を行なう。
【０１９５】この図２７に示すロウデコード回路１１ａ
においては、まず、ロウアクティブコマンドが与えられ
ると、図示しないプリデコーダからのプリデコード信号
Ｘがロウラッチ回路９２ａによりラッチされて、次いで
デコード回路９２ｂがデコード動作を行なう。ロウラッ
チ回路９２ａを設けておくことにより、複数のバンクに
対し共通にプリデコーダを使用する。このデコード回路
９２ｂにより、アドレス指定された行に対応するワード
線（サブワード線）を選択状態へワード線駆動タイミン
グ信号ＷＬＸに従って駆動する。
【０１９６】アクセス時にバックグラウンドで、リフレ
ッシュを実行する時においては、ロウラッチ回路９２ａ
にラッチされているプリデコード信号が、転送回路９０
を介して、アドレス退避回路９１へ転送される。この状
態で、ロウラッチ回路９２ａおよびデコード回路９２ｂ
が一旦プリチャージ状態に復帰し、次いでリフレッシュ
アドレス従ってリフレッシュ行を選択状態へ駆動する。
リフレッシュ動作が完了すると、ライトバック指示信号
φＷＲが活性化され、アドレス退避回路９１の格納信号
に従ってロウラッチ回路９２ａのラッチプリデコード信
号が設定されて、再び先にロウアクティブコマンドによ
り指定された行に対応するワード線（サブワード線およ
びメインワード線）が選択状態へ駆動される。
【０１９７】図２８は、センスアンプ制御回路の構成を
示す図である。図２８において、センスアンプ制御回路
は、図１７（Ａ）に示す構成に加えて、ライトバック指
示信号φＷＲを所定時間遅延する遅延回路９３ａと、リ
フレッシュ実行許可信号ＲＦＧＯの立上がりに応答して
セットされかつ遅延回路９３ａの立上がりに応答してリ
セットされるセット／リセットフリップフロップ９３ｂ
と、セット／リセットフリップフロップ９３ｂの出力信
号と図２７に示すアドレス退避回路９１からの最下位プ
リデコード信号／ＬＸ０を受けるＡＮＤ回路９３ｃと、
ＡＮＤ回路６６ａおよび９３ｃの出力信号を受けるＯＲ
回路９３ｄがさらに設けられる。ＯＲ回路９３ｄの出力
信号は、その第１の入力にツインセルモード指示信号φ
ＴＷＮを受けるＡＮＤ回路６７ａに与えられる。
【０１９８】この図２８に示すセンスアンプ制御回路
は、センスアンプ回路ＳＡａ（プリデコード信号／Ｘ０
がＨレベルの時に指定される奇数ワード線に対応するセ
ンスアンプ回路）に対するセンスアンプ活性化信号ＳＡ
Ｅａを生成する。バックグラウンドでのリフレッシュ実
行前において、このセンスアンプ活性化信号ＳＡＥａが
Ｈレベルのときには、補のプリデコード信号／Ｘ０はＨ
レベルである。したがって、リフレッシュ実行許可信号
ＲＦＧＯに従ってプリデコード信号／Ｘ０がアドレス退
避回路９１に退避されると、退避プリデコード信号／Ｌ
Ｘ０が応じてＨレベルとなる。セット／リセットフリッ
プフロップ９３ｂがこのリフレッシュ実行許可信号ＲＦ
ＧＯに従ってセットされるため、応じてＡＮＤ回路９３
ｃがＨレベルの信号を出力する。したがって退避動作
を、センスアンプイネーブルファースト信号ＳＡＦａの
非活性化前に完了することにより、センスアンプ活性化
信号ＳＡＥａは自動的に活性状態に保持することができ
る。この場合、センスアンプイネーブルファースト信号
ＳＡＦａが非活性状態とされても、セット／リセットフ
リップフロップ９３ｂにより、依然、センスアンプ活性
化信号ＳＡＥａは活性状態を維持する。
【０１９９】リフレッシュ動作が完了し、ライトバック
動作を実行する場合、ライトバック指示信号φＷＲが活
性化される。このライトバック指示信号φＷＲに従って
ワード線選択が行なわれ、センスアンプイネーブルファ
ースト信号ＳＡＦａが再び活性状態へ駆動される。この
とき、アドレス退避回路９１からロウラッチ回路９２ａ
（図２７参照）へのアドレス信号（プリデコード信号）
のロード動作は完了しているため、センスアンプイネー
ブルファースト信号ＳＡＦａの立上がりに応答してＡＮ
Ｄ回路６６ａの出力信号がＨレベルとなる。この後、遅
延回路９３ａの出力信号がＨレベルとなり、セット／リ
セットフリップフロップ９３ｂがリセットされる。この
ライトバック動作後は、したがって、センスアンプイネ
ーブルファースト信号ＳＡＦａに従って、センスアンプ
活性化信号ＳＡＥａが活性化される。
【０２００】リフレッシュ動作前に、センスアンプ活性
化信号ＳＡＥａが非活性状態のときには、プリデコード
信号／Ｘ０（Ｘ０）はＬレベルである。リフレッシュ実
行時、プリデコード信号／Ｘ０がＨレベルとなる。した
がってこの状態においては、ラッチプリデコード信号／
ＬＸ０がＬレベルであっても、ＡＮＤ回路６６ａによ
り、センスアンプイネーブルファースト信号ＳＡＦａに
従ってセンスアンプ活性化信号ＳＡＥａを活性化するこ
とができる。
【０２０１】非選択状態において、オートリフレッシュ
を実行する場合、非選択バンクにおいてプリデコード信
号はＬレベルであり、リフレシュ指示に応答して生成さ
れるアレイ活性化信号にしたがってセンスアンプイネー
ブルファースト信号ＳＡＦａが活性化される。
【０２０２】これにより、アクセスデータをラッチする
センスアンプを活性状態に維持しつつ、未使用のセンス
アンプ回路を利用して、データアクセスのバックグラウ
ンドでリフレッシュ動作を実行することができる。
【０２０３】なお、センスアンプ活性化信号ＳＡＥｂ
は、図２８の構成において、プリデコード信号Ｘ０およ
びセンスアンプイネーブルファースト信号ＳＡＦｂを使
用することにより、生成される。
【０２０４】図２９は、センスアンプ回路近傍の構成を
概略的に示す図である。センスアンプ回路ＳＡは、セン
スアンプ活性化信号ＳＡＥがＨレベルに活性化されると
センス動作を開始する。このセンスアンプ回路ＳＡに隣
接してプリチャージ／イコライズ回路９５が設けられ
る。これらのセンスアンプ回路ＳＡおよびビット線プリ
チャージ／イコライズ回路９５は、ビット線接続切換回
路６０Ｒおよび６０Ｌを介して、３本のビット線ＢＬＲ
０、ＢＬＲ１およびＢＬＲ２のうちの２本に選択的に接
続され、またビット線ＢＬＬ１、ＢＬＬ２およびＢＬＬ
３の３本のビット線のうち２本のビット線に選択的に接
続される。
【０２０５】プリチャージ／イコライズ回路９０は、し
たがって、センスアンプ回路ＳＡと同様、両側のビット
線ＢＬＲ０−ＢＬＲ２およびＢＬＬ１−ＢＬＬ３により
共有される。この場合、ビット線プリチャージ／イコラ
イズ回路９５も、リフレッシュ動作時、センスアンプ回
路ＳＡと同様に、プリチャージ動作を制御する必要があ
る。すなわち対応のセンスアンプ回路ＳＡが活性状態の
ときには、このビット線プリチャージ／イコライズ回路
９５を非活性状態に維持する必要がある。
【０２０６】図３０は、ビット線プリチャージ／イコラ
イズ指示信号を発生するプリチャージ／イコライズ制御
回路の構成の一例を示す図である。図３０において、プ
リチャージ／イコライズ制御回路は、プリデコード信号
／Ｘ０（またはＸ０）とアレイ活性化信号ＲＡＳを受け
るＡＮＤ回路１００ａと、ライトバック指示信号φＷＲ
を所定時間遅延する遅延回路１００ｂと、リフレッシュ
実行許可信号ＲＦＧＯの立上がりに応答してセットされ
かつ遅延回路１００ｂの出力信号に応答してリセットさ
れるセット／リセットフリップフロップ１００ｃと、セ
ット／リセットフリップフロップ１００ｃの出力信号と
アドレス退避回路からのラッチプリデコード信号／ＬＸ
０（またはＬＸ０）を受けるＡＮＤ回路１００ｅと、Ａ
ＮＤ回路１００ａおよび１００ｅの出力信号を受けるＯ
Ｒ回路１００ｆと、ＯＲ回路１００ｆの出力信号とツイ
ンセルモード指示信号φＴＷＮを受けるＡＮＤ回路１０
０ｇと、補のツインセルモード指示信号／φＴＷＮとア
レイ活性化信号ＲＡＳを受けるＡＮＤ回路１００ｈと、
ＡＮＤ回路１００ｇおよび１００ｈの出力信号を受けて
ビット線プリチャージ／イコライズ指示信号ＢＬＥＱを
生成するＮＯＲ回路１００ｉを含む。
【０２０７】シングルセルモード時においては、ＡＮＤ
回路１００ｇの出力信号はＬレベル固定である。この場
合には、アレイ活性化信号ＲＡＳが活性化されると、Ｎ
ＯＲ回路１００ｉにより、ビット線プリチャージ／イコ
ライズ指示信号ＢＬＥＱが非活性化される。これによ
り、ビット線のプリチャージ／イコライズ動作が完了す
る。
【０２０８】一方、ツインセルモード時においては、Ａ
ＮＤ回路１００ｈの出力信号はＬレベルに固定される。
アレイ活性化信号ＲＡＳが活性化されると、対応のプリ
デコード信号／Ｘ０またはＸ０に従ってＡＮＤ回路１０
０ａの出力信号がＨレベルとなり、応じてビット線プリ
チャージ／イコライズ指示信号ＢＬＥＱがＬレベルに立
下がる。プリデコード信号／Ｘ０がＨレベルのときには
対応のセンスアンプ回路ＳＡが活性化される。このとき
に、対応のビット線プリチャージ／イコライズ指示信号
ＢＬＥＱを非活性化する。
【０２０９】データアクセス中にバックグラウンドでリ
フレッシュを実行する場合には、まずリフレッシュ実行
許可信号ＲＦＧＯに従って、セット／リセットフリップ
フロップ１００ｃの出力信号がＨレベルとなる。アドレ
ス退避回路からのプリデコード信号／ＬＸＯがＨレベル
であれば、応じてＡＮＤ回路１００ｅの出力信号がＨレ
ベルとなり、ＯＲ回路１００ｆの出力信号がＨレベルと
なる。したがって、この場合には、このリフレッシュ実
行許可信号の活性化に応じて、ビット線プリチャージ／
イコライズ指示信号ＢＬＥＱがＬレベルの非活性状態に
保持され、対応のセンスアンプ回路が活性状態を保持し
ており、退避データを確実にセンスアンプ回路で保持す
ることができる。
【０２１０】一方、ライトバック指示信号φＷＬが活性
化されると、セット／リセットフリップフロップ１００
ｃの出力信号がＬレベルとなり、応じてＡＮＤ回路１０
０ｅの出力信号がＬレベルとなる。この場合、再び、ア
レイ活性化信号ＲＡＳに従って、ライトバック動作時、
対応のプリデコード信号／Ｘ０またはＸ０がＨレベルと
なり、ＡＮＤ回路１００ａの出力信号もＨレベルとな
り、ＯＲ回路１００ｆの出力信号がＨレベルとなる。し
たがって、この場合においても、ビット線プリチャージ
／イコライズ指示信号ＢＬＥＱがＬレベルを維持し、セ
ンスアンプ回路のデータ保持動作に悪影響は及ぼさな
い。
【０２１１】一方、ビット線プリチャージ／イコライズ
指示信号ＢＬＥＱがＨレベルのときにバックグラウンド
でリフレッシュ動作を行なう必要がある場合、セット／
リセットフリップフロップ１００ｃがセットされても、
アドレス退避回路からのラッチプリデコード信号ＬＸ０
はＬレベルであり、ＡＮＤ回路１００ｅの出力信号はＬ
レベルである。したがって、この状態においては、アレ
イ活性化信号ＲＡＳとリフレッシュアドレス信号のプリ
デコード信号／Ｘ０、またはＸ０に従ってＡＮＤ回路１
００ａの出力信号がＨレベルとなり、応じてビット線プ
リチャージ／イコライズ指示信号ＢＬＥＱがＬレベルと
なり、センス動作およびリフレッシュを行なうことが可
能となる。
【０２１２】なお、この図２９に示すようにビット線プ
リチャージ／イコライズ回路９５が両側のメモリブロッ
ク（バンク）により共有される構成と異なり、メモリブ
ロック（バンクメモリアレイ）のビット線対それぞれに
対応して設けられる構成の場合、単にアレイ活性化信号
ＲＡＳに従ってこのビット線プリチャージ／イコライズ
指示信号ＢＬＥＱの活性／非活性を制御すればよい。こ
の場合、ビット線分離指示信号ＢＩＬの制御を行なう必
要があるが、この場合、ビット線分離ゲートを、図３０
に示すＡＮＤ回路１００ｅの出力信号に従って強制的に
非活性状態として、ビット線分離ゲートを非導通状態に
設定することにより、データラッチ状態のセンスアンプ
回路をビット線から分離する構成は容易に実現される。
【０２１３】以上のように、この発明の実施の形態３に
従えば、１つのメモリブロック（メモリバンク）以上離
れたメモリブロック（バンクメモリアレイ）間またはメ
モリセルの接続態様の異なるワード線において同時に、
リフレッシュおよびデータアクセスを行なうように構成
しており、データアクセスを停止させることなくリフレ
ッシュを行なうことができ、高速アクセスを実現するこ
とができる。
【０２１４】なお、リフレッシュ実行不許可信号ＲＦＧ
ＯＮは、外部のロジックへ与えられて、外部のロジック
の制御の下に、アクセスをウエイトして、リフレッシュ
が実行されるか、または、次のリフレッシュサイクルま
でリフレッシュを待ち合わせる。
【０２１５】［実施の形態４］図３１（Ａ）は、この発
明の実施の形態４に従う半導体記憶装置のスタンバイ状
態時におけるメモリサブアレイの状態を概略的に示す図
である。この図３１においては、ツインセルモードが設
定されており、スイッチ回路ＲＳＷ０およびＲＳＷ２を
介してビット線ＢＬ０およびＢＬ２がセンスアンプ回路
ＳＡＲに結合され、またスイッチ回路ＬＳＷ０およびＬ
ＳＷ２を介してビット線ＢＬ１およびＢＬ３がセンスア
ンプ回路ＳＡＬに結合される。
【０２１６】ワード線ＷＬは非選択状態であり、メモリ
セルＭＣは非選択状態にある。スイッチ回路ＬＳＷ１お
よびＲＳＷ１は、オフ状態にある。またスタンバイ状態
であり、ビット線ＢＬ０−ＢＬ３は中間電圧レベルにプ
リチャージされかつイコライズされている。
【０２１７】図３１（Ｂ）において、アクティブサイク
ルが始まり、奇数ワード線ＷＬｏが選択されると、この
奇数ワード線ＷＬｏに接続するメモリセルＭＣのデータ
が、センスアンプ回路ＳＡＬへスイッチ回路ＬＳＷ０お
よびＬＳＷ２を介して転送されて、センスアンプ回路Ｓ
ＡＬにより増幅されてラッチされる。データアクセス
は、この左側のセンスアンプ回路ＳＡＬに対して行なわ
れる。一方、右側のセンスアンプ回路ＳＡＲは非活性状
態を維持し、また、スイッチ回路ＲＳＷ０−ＲＳＷ２は
すべて非導通状態にある。
【０２１８】図３１（Ｃ）において、別の奇数ワード線
に対するリフレッシュ要求が発生されると、また、スイ
ッチ回路ＲＳＷ１を導通状態とし、センスアンプ回路Ｓ
ＡＬにラッチされているデータをビット線ＢＬ１を介し
てセンスアンプ回路ＳＡＬからセンスアンプ回路ＳＡＲ
に転送する。次いで、このセンスアンプ回路ＳＡＲを活
性化し、奇数ワード線ＷＬｏのメモリセルのデータをセ
ンスアンプ回路ＳＡＲによりラッチする。この転送動作
の間データアクセスは、センスアンプ回路ＳＡＬに対し
て実行されるが、以降、センスアンプ回路ＳＡＲに対し
データアクセスが実行される。
【０２１９】次に、図３２（Ａ）に示すように、センス
アンプ回路ＳＡＲにワード線ＷＬｏのデータを転送した
後、、センスアンプ回路ＳＡＬを非活性化し、またスイ
ッチ回路ＲＳＷＬ０−ＲＳＷＬ２をすべてオフ状態と
し、センスアンプ回路ＳＡＲを、ビット線ＢＬ０−ＢＬ
２から分離する。次いで、メモリサブアレイがプリチャ
ージ状態に復帰し、ビット線ＢＬ０−ＢＬ３のプリチャ
ージ／イコライズ動作が行なわれる。
【０２２０】このビット線のプリチャージ／イコライズ
動作時において、センスアンプ帯において、センスアン
プ回路に隣接してビット線プリチャージ／イコライズ回
路が設けられている場合、ビット線ＢＬ０およびＢＬ２
のプリチャージ／イコライズ動作を行なうことができな
いものの、次に選択されるワード線は奇数ワード線であ
り、センスアンプ回路ＳＡＬに隣接するプリチャージ／
イコライズ回路により、メモリセルデータが読出される
ビット線は中間電圧レベルにプリチャージしかつイコラ
イズすることができ、特に問題は生じない。しかしなが
ら、各ビット線対に対してビット線プリチャージ／イコ
ライズ回路が設けられている場合、このスイッチ回路Ｒ
ＳＷ０−ＲＳＷ２がすべてオフ状態であり、センスアン
プ回路ＳＡＲのラッチデータに影響を及ぼすことなく、
ビット線ＢＬ０−ＢＬ３をすべて中間電圧レベルにプリ
チャージしかつイコライズすることができる。いずれの
構成が利用されてもよい。
【０２２１】この状態においてデータアクセスは、セン
スアンプ回路ＳＡＲに対して行なわれる。アクセス対象
となるセンスアンプ回路が変更されるため、コラムデコ
ード回路の上側コラムデコード回路および下側コラムデ
コード回路の活性化される位置が交換される。この場
合、先の実施の形態３において示したリフレッシュ実行
不許可信号ＲＦＮＧＯを本実施の形態４において、同一
行リフレッシュ識別フラグとして利用し、このフラグＲ
ＦＧＯＮを用いて、アクセスするセンスアンプ回路をセ
ンスアンプ回路ＳＡＬからセンスアンプ回路ＳＡＲに切
換える。この切換動作は内部で行なわれ、外部のロジッ
クは、この位置の切換を意識することなくデータアクセ
スを行なうことができる。
【０２２２】次いで、図３２（Ｂ）に示すように、リフ
レッシュアドレスに従って、ワード線ＷＬｏｒを選択状
態へ駆動し、センスアンプ回路ＳＡＬでセンス動作を行
ない、このワード線ＷＬｏｒに接続されるメモリセルの
データのリフレッシュを実行する。センスアンプ回路Ｓ
ＡＲには、先のワード線ＷＬｏのデータがラッチされて
おり、このセンスアンプ回路ＳＡＲに対しデータアクセ
スが実行される。リフレッシュ動作時においても、スイ
ッチ回路ＲＳＷ０−ＲＳＷ２はオフ状態であり、ビット
線ＢＬ１およびＢＬ３にリフレッシュ行のワード線ＷＬ
ｏｒのメモリセルデータが読出されても、何らセンスア
ンプ回路ＳＡＲのラッチデータには影響は生じない。
【０２２３】このリフレッシュ動作が完了すると、図３
２（Ｃ）に示すように、プリチャージ動作を行ない、セ
ンスアンプ回路ＳＡＬを非活性化し、また少なくともビ
ット線ＢＬ１およびＢＬ３を中間電圧レベルにプリチャ
ージする。ビット線ＢＬ０およびＢＬ２は、ビット線プ
リチャージ／イコライズ回路の構成に応じてプリチャー
ジされるかまたは、フローティング状態を維持する。こ
のプリチャージ状態においても、センスアンプ回路ＳＡ
Ｒに対しデータアクセスが実行される。
【０２２４】次に、図３３（Ａ）に示すように、スイッ
チ回路ＲＳＷ１を再びオン状態とし、センスアンプ回路
ＳＡＲにラッチされていたデータを、ビット線ＢＬ１お
よびスイッチ回路ＬＳＷ０を介してセンスアンプ回路Ｓ
ＡＬに転送する。
【０２２５】次いで、図３３（Ｂ）に示すように、元の
データアクセス対象のワード線ＷＬｏを選択状態へ駆動
し、このワード線ＷＬｏに接続されるメモリセルにデー
タの再書込を行なう（ライトバック動作）。このとき、
センスアンプ回路ＳＡＬがまた活性化され、ライトバッ
ク動作完了後は、センスアンプ回路ＳＡＬに対しデータ
アクセスが行なわれる。センスアンプ回路ＳＡＲは、活
性状態を維持してもよく、また非活性状態に維持されて
もよい。活性状態にセンスアンプ回路ＳＡＲを維持する
場合、次に再び奇数行のリフレッシュを行なう必要があ
る場合、このセンスアンプ回路ＳＡＲへのデータ転送を
停止して、データアクセスを行なうためである。センス
アンプ回路ＳＡＲはまたライトバック動作完了後非活性
状態に駆動されてもよい。
【０２２６】なお、センスアンプ回路ＳＡＲからセンス
アンプ回路ＳＡＬへのデータの転送動作（ライトバック
動作）は、特に行なわれなくてもよい。元のワード線Ｗ
Ｌｏを選択した場合、そのワード線選択動作に応じてセ
ンスアンプ回路ＳＡＬが活性化され、センスアンプ回路
ＳＡＬがデータのラッチを行なうためである。この後、
センスアンプ回路ＳＡＬに対しデータアクセスが継続し
て行なわれる。しかしながら、ライトバックのためにデ
ータ転送を行なうことにより、正確にセンスアンプ回路
のデータ確定タイミングを設定することができ、このデ
ータアクセスを行なうセンスアンプ回路の切換タイミン
グを正確に設定することができる。
【０２２７】ワード線ＷＬｏへのアクセスが完了する
と、図３３（Ｃ）に示すように、センスアンプ回路ＳＡ
ＬおよびＳＡＲが非活性化され、またビット線ＢＬ０−
ＢＬ３はプリチャージ状態に復帰する。
【０２２８】なお、図３１（Ａ）−図３３（Ｃ）におい
ては、奇数ワード線ＷＬｏの活性化時のリフレッシュ動
作を示している。偶数ワード線が選択されているときに
偶数ワード線をリフレッシュする場合には、センスアン
プ回路ＳＡＲからセンスアンプ回路ＳＡＬにデータを転
送して、データアクセスが行なわれる。
【０２２９】なお、隣接ブロック（バンク）において
も、同じメモリセル接続形態を有するワード線に対して
リフレッシュを行なうことができる。センスアンプ回路
にデータを退避させた後、リフレッシュを実行する。隣
接メモリブロック（隣接バンクメモリアレイ）において
リフレッシュを行なう場合、リフレッシュに使用される
センスアンプ回路が、このアクセス中のメモリブロック
（バンクメモリアレイ）から分離されるため、同様の制
御で、リフレッシュを隣接メモリブロック（バンクメモ
リアレイ）において行なうことができる。
【０２３０】本実施の形態４においては、図２４に示す
リフレッシュ判定回路の構成において、リフレッシュ不
許可信号ＲＦＧＯＮをアクセスデータのセンスアンプ回
路への退避を示すフラグとして利用する。
【０２３１】図３４は、この発明の実施の形態４におけ
るバンク制御回路の行系制御部の構成を概略的に示す図
である。この図３４に示すバンク制御回路の構成は、図
２５に示すバンク制御回路の構成と、リフレッシュ実行
許可信号ＲＦＧＯに代えて、リフレッシュ指示信号ＡＲ
Ｆｉが用いられる点が異なる。他の構成は図２５に示す
構成と同じであり、対応する部分には同一参照番号を付
す。このリフレッシュ指示信号ＡＲＦｉは、オートリフ
レッシュコマンドＡＲＦとリフレッシュバンクアドレス
信号との論理積により生成される。対応のバンク（メモ
リブロック）に対するオートリフレッシュが指示された
場合に、このバンク制御回路が動作する。パルス発生回
路８５は、このリフレッシュ指示信号ＡＲＦｉの活性化
に応答して所定期間経過後（ＲＡＳプリチャージ時間お
よびデータ退避に要する時間経過後）にパルス信号ＲＦ
ＲＡＳを生成する。リフレッシュ完了後、ライトバック
指示信号φＷＲが活性化され、このライトバック指示信
号φＷＲに応答して退避データのロードが行なわれる。
【０２３２】なお、図３４に示す構成において、オート
リフレッシュ指示信号ＡＲＦｉに従って、データの退避
が行なわれた後、ＯＲ回路８３の出力信号が活性化され
て、メモリサブアレイ（バンクメモリアレイ）のプリチ
ャージ動作が実行される。
【０２３３】図３５は、この発明の実施の形態４におけ
る行選択回路の構成を概略的に示す図である。この図３
５に示す行選択回路の構成は、図２７に示す行選択回路
の構成と、双方向転送回路（ＸＦＥＲ）９０に対し、リ
フレッシュ実行許可信号ＲＦＧＯに代えて、オートリフ
レッシュ指示信号ＡＲＦｉが与えられる点が異なる。他
の構成は同じであり、対応する部分には同一参照番号を
付し、その詳細説明は省略する。
【０２３４】本実施の形態４においては、リフレッシュ
データとアクセスデータがビット線上において衝突する
可能性がある場合には、アクセスデータをセンスアンプ
回路に退避させているため、このリフレッシュ行のアド
レスにかかわらず、オートリフレッシュが実行される。
したがって、このオートリフレッシュ指示信号ＡＲＦｉ
が活性化されると、そのときのアクセス中のワード線ア
ドレスをアドレス退避回路９１に退避させる。
【０２３５】なお、隣接ブロックにおいてリフレッシュ
が実行される場合もあり、この双方向転送回路９０への
転送指示信号（退避指示信号）としては、隣接メモリブ
ロック（バンク）に対するオートリフレッシュコマンド
も併せて与えられ、いずれかが活性状態とされたときに
アドレス退避を行なう。対応のメモリブロック（バンク
メモリアレイ）においてリフレッシュが行なわれない場
合、ロウラッチ回路９２ａは依然活性化すべきワード線
アドレスをラッチしており、特に、隣接ブロックのリフ
レッシュ動作時に時にアドレス退避回路９１にワード線
アドレスを退避させても問題は生じない。
【０２３６】図３６は、この発明の実施の形態４におけ
るセンスアンプ制御回路の構成を示す図である。図３６
においては、図２８に示す構成に加えて、以下の構成が
用いられる。すなわち、同一行指示信号ＲＦＧＯＮとプ
リデコード信号Ｘ０を受けるＡＮＤ回路１０１と、ライ
トバック指示信号φＷＲを所定期間遅延する遅延回路１
０２と、ＡＮＤ回路１０１の出力信号の立上がりに応答
してセットされかつ遅延回路１０２の出力信号の立上が
りに応答してリセットされるセット／リセットフリップ
フロップ１０３と、セット／リセットフリップフロップ
１０３の出力信号とＡＮＤ回路９３ｃおよび６６ａの出
力信号を受けるＯＲ回路１０４が設けられる。このＯＲ
回路１０４の出力信号は、ツインセルモード指示信号φ
ＴＷＮを第１の入力に受けるＡＮＤ回路６７ａに与えら
れる。この図３６に示すセンスアンプ制御回路の他の構
成は、図２８に示す構成と同じであり、対応する部分に
は同一参照番号を付し、詳細説明は省略する。
【０２３７】この図３６に示すセンスアンプ制御回路の
構成において、プリデコード信号／Ｘ０がＨレベルのと
き、対応のセンスアンプ活性化信号ＳＡＥａが活性化さ
れる。同一行（メモリセル接続形態が同じ）の場合に
は、同一行指示信号ＲＦＧＯＮが活性化される。このと
き、対応のセンスアンプ活性化信号ＳＡＥａが非活性状
態のときには、プリデコード信号Ｘ０はＨレベルであり
（補のプリデコード信号／Ｘ０がＬレベルのため）、Ａ
ＮＤ回路１０１の出力信号が立上がり、セット／リセッ
トフリップフロップ１０３がセットされる。応じて、非
活性状態のセンスアンプ活性化信号ＳＡＥａが活性化さ
れて、転送データ（退避データ）をラッチする。
【０２３８】ライトバック動作が完了すると、遅延回路
１０２の有する遅延時間が経過した後に、このセット／
リセットフリップフロップ１０３がリセットされて、セ
ンスアンプ活性化信号ＳＡＥａが非活性化される。この
センスアンプ活性化信号ＳＡＥａの非活性化は、プリチ
ャージコマンドに従って行なわれてもよい。
【０２３９】バックグラウンドでのリフレッシュ動作時
においては、センスアンプ活性化信号ＳＡＥｂが活性化
されるため、リフレッシュアドレスの最下位プリデコー
ド信号Ｘ０がＨレベルであり、補のプリデコード信号／
Ｘ０およびラッチプリデコード信号／ＬＸ０はともにＬ
レベルであり、ＡＮＤ回路９３ｃおよび６６ａは出力信
号がＬレベルである。
【０２４０】対応のセンスアンプ活性化信号ＳＡＥａが
アクセスデータをラッチしている場合、補のプリデコー
ド信号／Ｘ０がＨレベルである。この場合、同一行選択
指示信号ＲＦＧＯＮが活性化されても、ＡＮＤ回路１０
１の出力信号はＬレベルであり、セット／リセットフリ
ップフロップ１０３はリセット状態を維持する。実施の
形態３におけるリフレッシュ制御回路の構成を利用し
て、オートリフレッシュ指示信号ＡＲＦｉに従って、ア
レイ活性化信号（ＲＡＳ）が非活性化され、センスアン
プイネーブルファースト信号ＳＡＦａも非活性化され、
センスアンプ活性化信号ＳＡＥａが非活性化される。
【０２４１】続いて、リフレッシュが実行されるが、こ
のリフレッシュ時においては、同一行（メモリ接続形態
が同じ）のリフレッシュ時、信号ＲＦＧＯはＬレベルで
あり、セット／リセットフリップフロップ９３ｂはリセ
ット状態を維持する。この場合はリフレッシュアドレス
信号に従って再び、プリデコード信号／Ｘ０がＨレベル
となり、センスアンプイネーブルファースト信号ＳＡＦ
ａに従ってセンスアンプ活性化信号ＳＡＥａが活性化さ
れる。このように、活性状態のセンスアンプを一旦プリ
チャージ状態に復帰させた後に、再びリフレッシュのた
めに活性化することができる。
【０２４２】図３７は、この発明の実施の形態４におけ
るビット線プリチャージ／イコライズ制御回路の構成を
概略的に示す図である。この図３７に示すビット線プリ
チャージ／イコライズ制御回路は、図３０に示す構成に
加えて、さらに、プリデコード信号Ｘ０と同一行指示信
号ＲＦＧＯＮを受けるＡＮＤ回路１１０と、ライトバッ
ク指示信号φＷＲを遅延する遅延回路１１１と、ＡＮＤ
回路１１０の出力信号の立上がりに応答してセットされ
かつ遅延回路１１１の出力信号の活性化に応答してリセ
ットされるセット／リセットフリップフロップ１１２
と、セット／リセットフリップフロップ１１２の出力信
号とＡＮＤ回路１００ａおよび１００ｅの出力信号を受
けるＯＲ回路１１３が設けられる。ＯＲ回路１１３の出
力信号は、ツインセルモード指示信号φＴＷＮを第１の
入力に受けるＡＮＤ回路１００ｇの第２の入力に与えら
れる。他の構成は、図３０に示す構成と同じであり、対
応する部分には同一参照番号を付し、その詳細説明は省
略する。
【０２４３】この図３７に示すビット線プリチャージ／
イコライズ制御回路の構成は、図３６に示すセンスアン
プ制御回路の構成と等価である。出力信号の論理が反転
している。したがって、対応のセンスアンプ回路の活性
化時においてはビット線プリチャージ／イコライズ指示
信号ＢＬＥＱａが非活性状態となり、対応のセンスアン
プ回路の非活性化時、ビット線プリチャージ／イコライ
ズ指示信号ＢＬＥＱａが活性化される。これにより、退
避データをラッチするセンスアンプ回路が活性化される
と、応じてビット線プリチャージ／イコライズ指示信号
ＢＬＥＱ（ＢＬＥＱａ、ＢＬＥＱｂ）が非活性化され、
センスノードのプリチャージ／イコライズ動作を完了す
ることができる。ただし、この構成は、センスアンプ帯
にビット線プリチャージ／イコライズ回路が配置されて
いる場合に適用される。各ビット線対にビット線プリチ
ャージ／イコライズ回路が設けられている場合、アレイ
活性化信号ＲＡＳとメモリブロック指示信号（バンク選
択信号）に従って、ビット線のプリチャージ／イコライ
ズが行なわれればよい。
【０２４４】図３８は、センスアンプ制御回路の変更例
を示す図である。この図３８に示すセンスアンプ制御回
路の構成においては、先の図３６に示す構成に加えて、
センスアンプイネーブルファースト信号ＳＡＦａを受け
るインバータ１２０と、ライトバック指示信号φＷＲと
インバータ１２０の出力信号を受けるＡＮＤ回路１２１
と、アレイ活性化信号ＲＡＳを所定時間遅延する遅延回
路１２５と、ＡＮＤ回路１２１の出力信号の立上がりに
応答してセットされかつ遅延回路１２５の出力信号の立
上がりに応答してリセットされるセット／リセットフリ
ップフロップ１２２と、セット／リセットフリップフロ
ップ１２２の出力信号とＡＮＤ回路６６ａの出力信号と
ＡＮＤ回路９３ｃの出力信号とセット／リセットフリッ
プフロップ１０３の出力信号を受けるＯＲ回路１２４が
設けられる。
【０２４５】ＯＲ回路１２４の出力信号は、ツインセル
モード指示信号φＴＷＮを第１の入力に受けるＡＮＤ回
路６７ａの第２の入力へ与えられる。他の構成は、図３
６に示す構成と同じであり、対応する部分には同一参照
番号を付し、その詳細説明は省略する。
【０２４６】この図３８に示すセンスアンプ制御回路の
構成においては、ライトバック動作時、非活性状態のセ
ンスアンプ回路を、ライトバック指示信号φＷＲに応答
して活性化する。すなわち、リフレッシュに用いられた
センスアンプ回路が非活性状態となると、所定時間経過
後、ライトバック指示信号φＷＲが活性化される。応じ
て、セット／リセットフリップフロップ１２２がセット
されて、その出力Ｑの信号がＨレベルに立上がり、応じ
てセンスアンプ活性化信号ＳＡＥａ（またはＳＡＥｂ）
が活性状態へ駆動される。
【０２４７】この後、アレイ活性化信号ＲＡＳがＨレベ
ルに立上がると、遅延回路１２５の出力信号がＨレベル
となる。この遅延回路１２５の有する遅延時間は、アレ
イ活性化信号ＲＡＳが活性化されてからセンスアンプ活
性化信号ＳＡＦａが活性化されるまでに必要とされる時
間よりも長い。したがって、センスアンプイネーブルフ
ァースト信号ＳＡＦａが活性化されて、ＡＮＤ回路６６
ａの出力信号がＨレベルとなった後に、このセット／リ
セットフリップフロップ１２２がリセットされる。した
がって、ライトバック動作時において、オートリフレッ
シュ動作完了後、元のアクセス行を選択状態へ駆動する
前にリフレッシュに用いられたセンスアンプ回路を活性
状態へ駆動して、転送されたデータをラッチすることが
できる。
【０２４８】この図３８に示すセンスアンプ制御回路を
利用する構成の場合、図３７に示すビット線プリチャー
ジ／イコライズ制御回路の構成も応じて変更される。セ
ット／リセットフリップフロップ１２２の出力信号が図
３７のＯＲ回路へ与えられる。遅延回路１２５の遅延時
間を適当に調整することにより、ビット線プリチャージ
／イコライズ指示信号ＢＬＥＱをラッチデータの転送時
（ライトバックのための転送）に非活性化することがで
きる。
【０２４９】図３９は、列選択制御系回路の構成の一例
を示す図である。１つのメモリブロック（バンクメモリ
アレイ）に対し上側のコラムデコード回路１４ａｕと、
下側のコラムデコード回路１４ａｌが設けられる。これ
は、上側センスアンプ帯および下側センスアンプ帯にそ
れぞれ対応し、コラムデコード回路１４ａｕが、上側メ
インコラムセレクト信号ＭＩＳｕを生成し、コラムデコ
ード回路１４ａｌが、下側メインコラムセレクト信号Ｍ
ＩＳｌを生成する。これらのコラムデコード回路１４ａ
ｌおよび１４ａｕは、各々リードコラムデコーダおよび
ライトコラムデコーダを含むが、図３９においては、こ
れらは、まとめて一つのデコード回路として示す。
【０２５０】コラムデコード回路１４ａｕに対しては、
ブロック選択信号ＢＳｋおよびＢＳｉを受けるＯＲ回路
１３１と、ＯＲ回路１３１の出力信号とプリデコード信
号／Ｘ０を受けるＡＮＤ回路１３２と、レジスタ１３０
からの同一行指示信号ＲＦＧＯＮを受けるＥＸＯＲ回路
１３３が設けられる。ＥＸＯＲ回路１３３の出力信号が
コラムデコード回路１４ａｕのイネーブル入力ＥＮに与
えられる。ブロック選択信号ＢＳｋは、ブロック選択信
号ＢＳｉが指定する対応のメモリブロック（バンク）の
上側に隣接するメモリブロック（バンク）を指定し、こ
れらは、リードまたはライトバンクアドレス信号に従っ
て生成される。いま、プリデコード信号Ｘ０がＨレベル
のときには、上側センスアンプ帯が活性化され、アクセ
スデータがラッチされる構成が用いられると想定する。
【０２５１】コラムデコード回路１４ａｌに対しては、
ブロック選択信号ＢＳｉおよびＢＳｍを受けるＯＲ回路
１３４と、ＯＲ回路１３４の出力信号とプリデコード信
号Ｘ０を受けるＡＮＤ回路１３５と、ＡＮＤ回路１３５
の出力信号とレジスタ回路１３０の出力信号とを受ける
ＥＸＯＲ１３６が設けられる。ＥＸＯＲ回路１３６の出
力信号がコラムデコード回路１４ａｌのイネーブル入力
ＥＮに与えられる。このブロック選択信号ＢＳｍは、ブ
ロック選択信号ＢＳｉが指定するメモリブロック（バン
ク）に対して下側に隣接するメモリブロック（バンク）
を特定し、このブロック選択信号ＢＳｍは、リードまた
はライトバンクアドレス信号に従って生成される。
【０２５２】同一のメモリ接続形態を有する行のリフレ
ッシュが行なわれる場合、同一行指示信号ＲＦＧＯＮが
Ｈレベルとなり、レジスタ１３０にＨレベルの信号が格
納される。このレジスタ１３０に格納された信号がＨレ
ベルとなると、ＥＸＯＲ回路１３３および１３６が、イ
ンバータとして動作し、コラムデコード回路１４ａｕお
よび１４ａｌのうち活性状態のコラムデコード回路が非
活性状態となり、一方、非活性状態のコラムデコード回
路が活性化される。したがって、コラムデコード回路１
４ａｕおよび１４ａｌが、与えられたコラムアドレス信
号Ｙをデコードする際に、上側センスアンプ帯のリード
／ライトコラムセレクトゲートが選択されてデータアク
セスが行なわれている場合、データ退避後は、このレジ
スタ１３０に格納された信号（フラグ）に従って、下側
のセンスアンプ帯において列選択が行なわれることにな
る。
【０２５３】ライトバックが完了した後、レジスタ回路
１３０の格納信号（フラグ）がライトバック指示信号φ
ＷＲに従ってリセットされ、Ｌレベルとなり、ＥＸＯＲ
回路１３３および１３６が、バッファ回路として動作す
る。再び、ＡＮＤ回路１３２および１３５の出力信号に
従って、コラムデコード回路１４ａｕおよび１４ａｌの
活性／非活性が行なわれて列アクセスが行なわれる。
【０２５４】図４０は、ビット線接続用のスイッチ回路
の制御部の構成の一例を概略的に示す図である。この図
４０に示すスイッチ制御回路は、図１に示すモード設定
回路２７に対応する。図４０においては、センスアンプ
回路ＳＡａは、プリデコード信号／Ｘ０がＨレベルのと
きに活性化され、センスアンプ回路ＳＡｂが、プリデコ
ード信号Ｘ０がＨレベルのときに活性化される。
【０２５５】図４０において、スイッチ制御回路は、プ
リデコード信号Ｘ０とツインセルモード指示信号／φＴ
ＷＮとを受けるＮＯＲ回路１４０と、ＮＯＲ回路１４０
の出力信号と補のアレイ活性化信号／ＲＡＳを受けるＮ
ＯＲ回路１４１と、プリデコード信号Ｘ０と同一行指示
信号ＲＦＧＯＮを受けるＡＮＤ回路１４２と、プリデコ
ード信号Ｘ０とライトバック指示信号１４３を受けるＡ
ＮＤ回路１４３と、ＡＮＤ回路１４２の出力信号の立上
がりに応答してセットされかつＡＮＤ回路１４３の出力
信号の立上がりに応答してリセットされるセット／リセ
ットフリップフロップ１４４と、ＮＯＲ回路１４１の出
力信号とセット／リセットフリップフロップ１４４の出
力Ｑからの信号と隣接ブロック（バンク）選択信号ＢＳ
ｋとを受けるＮＯＲ回路１５２を含む。ＮＯＲ回路１５
２の出力信号がビット線分離制御信号ＢＩＬａとしてＡ
ＮＤ回路６５ａおよび６５ｂの第１の入力へそれぞれ与
えられ、かつ分離制御信号φＬ２としてスイッチ回路Ｌ
ＳＷ２へ与えられる。
【０２５６】スイッチ制御回路は、さらに、プリデコー
ド信号／Ｘ０とツインセルモード指示信号／φＴＷＮと
を受けるＮＯＲ回路１４７と、ＮＯＲ回路１４７の出力
信号と補のアレイ活性化信号／ＲＡＳを受けるＮＯＲ回
路１４８と、プリデコード信号／Ｘ０と同一行指示信号
ＲＦＧＯＮを受けるＡＮＤ回路１４９と、プリデコード
信号／Ｘ０とライトバック指示信号φＷＲを受けるＡＮ
Ｄ回路１５０と、ＡＮＤ回路１４９の出力信号の立上が
りに応答してセットされかつＡＮＤ回路１５０の出力信
号の立上がりに応答してリセットされるセット／リセッ
トフリップフロップ１５１と、隣接ブロック選択信号
（バンク選択信号）ＢＳｍ（またはアレイ活性化信号Ｒ
ＡＳｍ）とセット／リセットフリップフロップ１５１の
出力Ｑからの信号とＮＯＲ回路１４８の出力信号とを受
けるＮＯＲ回路１５３を含む。このＮＯＲ回路１５３の
出力信号がビット線分離制御信号ＢＩＬｂとして、ＡＮ
Ｄ回路６５ｃおよび６５ｄそれぞれの第１の入力へ与え
られ、かつ分離制御信号φＲ０としてスイッチ回路ＲＳ
Ｗ０へ与えられる。
【０２５７】ビット線分離制御回路は、さらに、ライト
バック指示信号φＷＲと、同一行指示信号ＲＦＧＯＮを
受けるＯＲ回路１４５と、ＯＲ回路１４５の出力信号の
立上がりに応答してワンショットのパルス信号を発生す
るパルス発生回路１４６と、パルス発生回路１４６の出
力信号とプリデコード信号Ｘ０とを受けるＡＮＤ回路１
６２と、パルス発生回路１４６の出力信号とプリデコー
ド信号／Ｘ０とを受けるＡＮＤ回路１６３と、ＡＮＤ回
路６５ｂおよび１６２の出力信号を受けて、分離制御信
号φＬ１を生成するＯＲ回路１５４と、ＡＮＤ回路６５
ｃおよび１６３の出力信号を受けて分離制御信号φＲ１
を生成するＯＲ回路１５５を含む。
【０２５８】ＡＮＤ回路６５ａから分離制御信号φＬ０
が生成され、ＡＮＤ回路６５ｄから、分離制御信φＲ２
が生成される。これらの分離制御信号φＬ０−φＬ２
は、それぞれスイッチ回路ＬＳＷ０−ＬＳＷ２の導通／
非導通を制御し、また分離制御信号φＲ０−φＲ２が、
それぞれスイッチ回路ＲＳＷ０−ＲＳＷ２の導通／非導
通を制御する。以下、図４０に示す制御回路の動作につ
いて簡単に説明する。以下の説明においては、説明を簡
単にするために、隣接ブロック選択信号ＢＳｋおよびＢ
Ｓｍはともに非選択状態のＬレベルにあると仮定する。
【０２５９】スタンバイサイクル時においては、アレイ
活性化信号／ＲＡＳがＨレベルにあり、ＮＯＲ回路１４
１および１４８の出力信号はＬレベルである。セット／
リセットフリップフロップ１４４はリセット状態にあ
り、その出力信号はＬレベルである。したがって、ＮＯ
Ｒ回路１５２および１５３の出力信号はＨレベルとな
り、動作モードに応じて、スイッチ回路ＬＳＷ０、ＬＳ
Ｗ１の一方とスイッチ回路ＲＳＷ１、ＲＳＷ２の一方が
オン状態となり、また、スイッチ回路ＬＳＷ２およびＲ
ＳＷ０がオン状態にある。
【０２６０】ツインセルモードでの通常のデータアクセ
ス動作時において、ツインセルモード指示信号／φＴＷ
ＮはＬレベルに設定される。したがって、ＮＯＲ回路１
４０および１４７は、インバータ回路として動作する。
プリデコード信号Ｘ０がＨレベルのときには、補のプリ
デコード信号／Ｘ０はＬレベルであり、ＮＯＲ回路１４
０および１４７は、それぞれＬレベルおよびＨレベルの
信号を出力する。アレイ活性化信号／ＲＡＳがＨレベル
からＬレベルに立ち下がると、プリデコード信号Ｘ０お
よび／Ｘ０の状態が確定し、ＮＯＲ回路１４１の出力信
号はＨレベルとなり、隣接ブロック選択信号ＢＳｋがＬ
レベルにあるため、応じてＮＯＲ回路１５２からの分離
制御信号ＢＩＬａがＬレベルとなる。これにより、分離
制御信号φＬ０−φＬ２がすべてオフ状態となり、セン
スアンプ回路ＳＡａが、ビット線ＢＬ１−ＢＬ３から分
離される。
【０２６１】一方、プリデコード信号Ｘ０はＨレベルで
あり、ＮＯＲ回路１４７の出力信号はＨレベルであり、
アレイ活性化信号／ＲＡＳがＬレベルとなっても、ＮＯ
Ｒ回路１４８の出力信号はＬレベルを維持する。したが
って、隣接ブロック選択信号ＢＳｍが非活性状態のＬレ
ベルにあり、セット／リセットフリップフロップ１５１
はリセット状態にあるため、ＮＯＲ回路１５３からの分
離制御信号ＢＩＬｂがＨレベルを維持する。したがっ
て、ツインセルモード指示信号φＴＷＮおよび補のツイ
ンセルモード指示信号／φＴＷＮに従って、分離制御信
号φＲ１およびφＲ２がそれぞれＬおよびＨレベルとな
る（ツインセルモードが設定されている）。
【０２６２】この状態において、同一行指示信号ＲＦＧ
ＯＮがＨレベルに立上がると、プリデコード信号Ｘ０は
Ｈレベルであるため、ＡＮＤ回路１４２の出力信号がＨ
レベルとなり、セット／リセットフリップフロップ１４
４がセットされ、その出力信号がＨレベルとなり、応じ
て、ＮＯＲ回路１５２の出力信号ＢＩＬａはＬレベルを
維持する。
【０２６３】このとき、ＯＲ回路１４５の出力信号が、
同一行指示信号ＲＦＧＯＮに従ってＨレベルとなり、パ
ルス発生回路１４６がワンショットのパルス信号を発生
し、応じてＡＮＤ回路１６２の出力信号およびＯＲ回路
１５４の出力信号がＨレベルとなる。分離制御信号φＬ
２がＨレベルとなり、応じてスイッチ回路ＬＳＷ１が導
通し、センスアンプ回路ＳＡａに対し、ビット線ＢＬ２
を介してセンスアンプ回路ＳＡｂからラッチデータが転
送される。この転送データは先に説明したように、セン
スアンプ回路ＳＡａの活性化によりセンスアンプ回路Ｓ
Ａａによりラッチされる。データ転送完了後は、パルス
発生回路１４６の出力信号はＬレベルであり、分離制御
信号ＢＩＬａに従って、スイッチ回路ＬＳＷ０−ＬＳＷ
２はオフ状態を維持する。
【０２６４】一方、セット／リセットフリップフロップ
１５１はリセット状態を維持しており、また、ＮＯＲ回
路１４８は、その出力信号がＬレベルであるため、ＮＯ
Ｒ回路１５３からの分離制御信号ＢＩＬｂはＨレベルを
維持する。
【０２６５】リフレッシュ動作のために一旦リセット状
態へ復帰するため、アレイ活性化信号／ＲＡＳがＨレベ
ルへ駆動されても、セット／リセットフリップフロップ
１４４はセット状態にあり、ＮＯＲ回路１５２の出力信
号ＢＩＬａはＬレベルを維持し、応じて、分離制御信号
φＬ０−φＬ２はすべてＬレベルを維持し、スイッチ回
路ＬＳＷ０−ＬＳＷ２がオフ状態を維持し、センスアン
プ回路ＳＡａがラッチ状態を維持する。
【０２６６】一方、このリセット時、アレイ活性化信号
／ＲＡＳがＨレベルに立上がるため、ＮＯＲ回路１４８
の出力信号がＬレベルを維持し、依然、分離制御信号Ｂ
ＩＬｂはＨレベルを維持し、センスアンプ回路ＳＡｂ
が、ツインセルモード時、ビット線ＢＬ０およびＢＬ２
に接続される。この状態において、ビット線のプリチャ
ージおよびイコライズが実行される。
【０２６７】リフレッシュ動作が行なわれるとき、同一
メモリ接続形態のワード線がリフレッシュされるため、
プリデコード信号Ｘ０はＨレベルであり、プリデコード
信号／Ｘ０はＬレベルにあり、アレイ活性化信号／ＲＡ
ＳがＬレベルに立ち下がっても、ＮＯＲ回路１４７の出
力信号がＨレベルであるため、分離制御信号ＢＩＬｂが
Ｈレベルを維持し、一方、セット／リセットフリップフ
ロップ１４４がセット状態にあり、分離制御信号ＢＩＬ
ａはＬレベルを維持する。
【０２６８】このリフレッシュ動作が完了し、ライトバ
ック指示信号φＷＲが活性化されると、応じてパルス発
生回路１４６がワンショットのパルス信号を生成し、応
じて転送制御信号φＬ１を所定期間Ｈレベルとし、セン
スアンプ回路ＳＡａを、ビット線ＢＬ２に接続する。プ
リデコード信号／Ｘ０はＬレベルであるため、ＡＮＤ回
路１６３の出力信号はＬレベルを維持し、分離制御信号
φＲ１はＬレベルを維持する。したがってセンスアンプ
回路ＳＡｂが、スイッチ回路ＬＳＷ２およびＲＳＷ２を
介して、センスアンプ回路ＳＡａからのラッチデータを
受ける。
【０２６９】この後、再びセンスアンプ回路ＳＡｂを活
性化し、元のワード線を選択状態へ駆動する。これら一
連の動作により、ライトバック動作を実現することがで
きる。センスアンプ回路ＳＡａからセンスアンプ回路Ｓ
Ａｂへのデータ転送時の動作は、上述の動作説明におい
て、プリデコード信号Ｘ０をＬレベルとし、セット／リ
セットフリップフロップ１４４をリセット状態、セット
／リセットフリップフロップ１５１をセット状態とすれ
ば得られる。
【０２７０】異なるメモリセル接続形態のワード線に対
するリフレッシュ動作時においては、アレイ活性化信号
／ＲＡＳおよびプリデコード信号Ｘ０に従って、未使用
のセンスアンプ回路が対応のビット線から分離されるた
め、データアクセス中のセンスアンプ回路が対応のビッ
ト線から分離された状態で、リフレッシュが実行され
る。リフレッシュ完了後、再び、アレイ活性化信号／Ｒ
ＡＳとプリデコード信号Ｘ０、／Ｘ０とに従って、デー
タアクセス対象のセンスアンプ回路がビット線に接続さ
れる。
【０２７１】ここで、リフレッシュ完了後、ライトバッ
ク指示信号に従って、パルス発生回路１４６からワンシ
ョットのパルス信号が発生され、データの衝突が生じる
可能性がある。これを防止するためには、単にＯＲ回路
１４５に対し、ライトバック指示信号φＷＲに代えて、
ライトバック指示信号φＷＲとリフレッシュ実行許可信
号ＲＦＧＯの論理積信号を与えればよい。異なる行に対
するリフレッシュ時においては、ライトバック転送を禁
止することによりこのようなデータの衝突は防止され
る。
【０２７２】ツインセルモード時において、隣接ブロッ
クにおいて、リフレッシュが実行される場合、ブロック
選択信号ＢＳｋおよびＢＳｍに従ってセンスアンプ回路
とビット線との接続の制御が実行される。例えば、セン
スアンプ回路ＳＡａがデータアクセス中において、セン
スアンプ回路ＳＡｂを利用して隣接メモリブロック（バ
ンクメモリアレイ）のリフレッシュが実行される場合、
センスアンプ回路ＳＡｂをビット線ＢＬ０―ＢＬ３から
分離する。ＮＯＲ回路１５２および１５３に印加される
ブロック選択信号ＢＳｋおよびＢＳｍにより分離制御信
号ＢＩＬａおよびＢＩＬｂを選択的に非活性化する。
【０２７３】同一メモリセル接続形態のワード線に対し
リフレッシュが実行される場合、メモリセルデータの退
避動作後に隣接メモリブロックにおいてリフレッシュが
実行される。異なるメモリセル接続形態のワード線に対
しリフレッシュが実行される場合、非活性状態のリフレ
ッシュ用のセンスアンプ回路をビット線から分離して、
隣接メモリブロックにおいてこのリフレッシュ用のセン
スアンプ回路を用いてリフレッシュが実行される。
【０２７４】シングルセルモード時においては、ツイン
セルモード指示信号／φＴＷＮがＨレベルであり、ＮＯ
Ｒ回路１４０および１４７の出力信号は、Ｌレベルに固
定される。したがって、アレイ活性化信号／ＲＡＳに従
って、分離制御信号ＢＩＬａおよびＢＩＬｂの活性／非
活性が行なわれる。
【０２７５】以上のように、この発明の実施の形態４に
従えば、データアクセス中のワード線と同じメモリ接続
形態を有するワード線をリフレッシュする場合において
は、一旦非活性状態のセンスアンプ回路へデータを退避
させるように構成しており、オートリフレッシュによる
ウエイトをかけることなく列アクセスを行なうことがで
き、高速アクセスの処理システムを構築することができ
る。また、この場合、同時に動作するセンスアンプ回路
の数は、全体の１／２であり、センスアンプ回路のピー
ク電流を低減することができ、消費電流を低減すること
ができる。
【０２７６】［他の実施の形態］上述の説明において
は、ロジック混載ＤＲＡＭについて説明している。しか
しながら標準ＤＲＡＭにおいても、同様のビット線カル
テット（４本のビット線の組）のうちの２つのビット線
トリオ（３本のビット線の組）それぞれに対し１つのセ
ンスアンプ回路を設け、選択的にこれらのビット線のト
リオのうち２つのビット線をセンスアンプ回路に接続す
ることにより、同様の効果を得ることができる。
【０２７７】また、オートリフレッシュコマンドに代え
て、隣接バンクに対するデータアクセスを指示するアク
ティブコマンド印加時においても、同様の退避動作を行
なうことにより、センスアンプ帯を共有するバンクにお
いても、ロウアクセスを行なって、隣接バンクにおいて
２つのワード線をそれぞれ選択状態に駆動して、順次、
列アクセスを行なうことができる。
【０２７８】
【発明の効果】以上のように、この発明に従えば、動作
モード指示信号に従って、ビット線と第１のセンスアン
プとの接続を切換えるように構成しており、動作モード
に応じて効率的にセンスアンプを利用することができ、
アクセス効率を低下させることなく消費電流を低減する
ことができる。
【０２７９】また、同一行にメモリセルが配置されるビ
ット線の対および一方のビット線に対してのみメモリセ
ルが配置されるようにビット線の対を選択することによ
り、シングルセルモードおよびツインセルモードを動作
モードに応じて容易に実現することができ、メモリアレ
イ構成を大幅に変更することなくツインセルモードで動
作する半導体記憶装置を実現することができる。
【０２８０】また、３本のビット線の組に対して１つの
センスアンプを配置することにより、従来の交互配置型
シェアードセンスアンプ構成を利用してツインセルモー
ドで動作する半導体記憶装置を容易に実現することがで
きる。
【０２８１】また、スタンバイモード時においてはツイ
ンセルモードで動作するように構成することにより、こ
の低消費電流を要求されるスタンバイモード時において
リフレッシュ間隔を長くすることができ、応じて消費電
流を低減することができる。
【０２８２】また、ビット線両側に交互に第１および第
２のセンスアンプを配置することにより、通常の交互配
置型シェアードセンスアンプの構成を利用して、容易に
シングルセルモードおよびツインセルモードで動作する
半導体記憶装置を実現することができる。
【０２８３】また、１つのアクティブサイクル時におい
て等価的に複数のワード線を選択状態とすることによ
り、頁切換えのオーバヘッドを低減でき、またリフレッ
シュのためにウェイトをかける必要がなく、連続的にア
クセスすることができ、高速アクセスの半導体記憶装置
を実現することができる。
【０２８４】また、第１の動作モード（ツインセルモー
ド）において複数のワード線を同時に、等価的に選択状
態に保持することにより、データアクセスを停止させる
ことなくリフレッシュを容易に実現することができる。
【０２８５】また、この１つのワード線に対し、メモリ
セルのデータアクセスを行なうことにより、データアク
セスおよびリフレッシュを並行して行なうことができ
る。
【０２８６】また、第２のセンスアンプにメモリセルデ
ータが伝達されるようにビット線と第２のセンスアンプ
との接続を設定することにより、第１のセンスアンプに
おいてデータアクセス中に第２のセンスアンプを用いて
リフレッシュを実行することができ、アクセス動作を中
断することなくリフレッシュを実行することができる。
【０２８７】また、この複数の選択状態のワード線のう
ち１つのワード線をメモリセルデータを別のセンスアン
プに転送することにより、同じ接続を有するワード線の
メモリセルに対しても、アクセスを停止させることなく
リフレッシュを行なうことができる。
【０２８８】また、メモリセルが複数のサブアレイに分
割される場合、隣接サブアレイにおいてそれぞれワード
線を選択することにより、同様、データアクセスを停止
させることなくリフレッシュを行なうことができる。
【０２８９】また、ビット線の両側に交互に第１および
第２のセンスアンプを配置することにより、第１の動作
モード（ツインセルモード）において、これら第１およ
び第２のセンスアンプの一方のセンスアンプを活性化す
ることにより、センス動作時の消費電流を低減すること
ができる。
【０２９０】また、ビット線の両側に交互に第１および
第２のセンスアンプを配置し、これらの接続するビット
線の組を異ならせ、第１および第２のセンスアンプの一
方から他方へデータ転送を行なう構成とすることによ
り、データアクセスされるメモリセルデータを他方のセ
ンスアンプに退避させてデータアクセスし、一方のセン
スアンプを用いてリフレッシュを行なうことができる。
【０２９１】また、メモリセルを、同一列において１行
ずつ配置することにより、容易に、ビット線とセンスア
ンプの接続を切換えるだけで、シングルセルモードおよ
びツインセルモードを実現することができる。
【図面の簡単な説明】
【図１】 この発明が適用される半導体集積回路装置の
全体の構成を概略的に示す図である。
【図２】 この発明に従う半導体記憶装置の全体の構成
を概略的に示す図である。
【図３】 この発明に従う半導体記憶装置のメモリアレ
イおよび周辺回路の構成を概略的に示す図である。
【図４】 この発明に従う半導体記憶装置のメモリアレ
イ部の構成を概略的に示す図である。
【図５】 この発明に従う半導体記憶装置の１つのメモ
リブロック（バンク）に関連する部分の構成を概略的に
示す図である。
【図６】 この発明に従う半導体記憶装置のメモリサブ
アレイの構成を示す図である。
【図７】 この発明に従う半導体記憶装置のシングルセ
ルモードの動作を示す信号波形図である。
【図８】 この発明に従う半導体記憶装置のツインセル
モード時の動作を示す信号波形図である。
【図９】 この発明に従う半導体記憶装置の行選択に関
連する部分の構成を概略的に示す図である。
【図１０】 この発明に従う半導体記憶装置の列選択に
関連する部分の構成を示す図である。
【図１１】 この発明に従う半導体記憶装置のビット線
とセンスアンプの接続を概略的に示す図である。
【図１２】 この発明に従うシングルセルモード時のビ
ット線とセンスアンプの接続を概略的に示す図である。
【図１３】 シングルセルモード時における活性ワード
線の一例を示す図である。
【図１４】 この発明に従うツインセルモード時におけ
るビット線とセンスアンプの接続を概略的に示す図であ
る。
【図１５】 ツインセルモード時における選択ワード線
の位置と活性センスアンプ回路の対応の一例を示す図で
ある。
【図１６】 この発明の実施の形態１におけるビット線
分離制御に関連する部分の構成を概略的に示す図であ
る。
【図１７】 （Ａ）および（Ｂ）は、この発明の実施の
形態２におけるセンスアンプ制御回路の構成の一例を示
す図である。
【図１８】 この発明の実施の形態２における選択ワー
ド線の一例を示す図である。
【図１９】 この発明の実施の形態２におけるワード線
選択に関連する部分の構成を概略的に示す図である。
【図２０】 この発明の実施の形態３における選択ワー
ド線と活性センスアンプの対応を概略的に示す図であ
る。
【図２１】 この発明の実施の形態３におけるリフレッ
シュ行およびアクセス行の対応の他の例を概略的に示す
図である。
【図２２】 この発明の実施の形態３におけるアクセス
行およびリフレッシュ行のさらに他の位置を示す図であ
る。
【図２３】 この発明の実施の形態３におけるリフレッ
シュおよびデータアクセス動作を示す信号波形図であ
る。
【図２４】 この発明の実施の形態３におけるリフレッ
シュ実行判定に関連する部分の構成を概略的に示す図で
ある。
【図２５】 この発明の実施の形態３における行選択に
関連する部分の構成を概略的に示す図である。
【図２６】 図２５に示す回路の動作を示す信号波形図
である。
【図２７】 この発明の実施の形態３におけるロウデコ
ード回路に関連する部分の構成を概略的に示す図であ
る。
【図２８】 この発明の実施の形態３におけるセンスア
ンプ制御回路の構成を概略的に示す図である。
【図２９】 この発明の実施の形態３におけるセンスア
ンプ回路およびビット線プリチャージ／イコライズ回路
の位置を概略的に示す図である。
【図３０】 この発明の実施の形態３におけるビット線
プリチャージ／イコライズ制御回路の構成の一例を示す
図である。
【図３１】 （Ａ）−（Ｃ）は、この発明の実施の形態
４におけるデータ退避動作を模式的に示す図である。
【図３２】 （Ａ）−（Ｃ）は、この発明の実施の形態
４におけるリフレッシュ動作を模式的に示す図である。
【図３３】 （Ａ）−（Ｃ）は、この発明の実施の形態
４におけるライトバック動作を模式的に示す図である。
【図３４】 この発明の実施の形態４における行選択に
関連する制御回路の構成の一例を示す図である。
【図３５】 この発明の実施の形態４におけるロウデコ
ード回路に関連する部分の構成を概略的に示す図であ
る。
【図３６】 この発明の実施の形態４におけるセンスア
ンプ制御回路の構成の一例を示す図である。
【図３７】 この発明の実施の形態４におけるビット線
プリチャージ／イコライズ制御回路の構成の一例を示す
図である。
【図３８】 この発明の実施の形態４におけるセンスア
ンプ制御回路の構成を概略的に示す図である。
【図３９】 この発明の実施の形態４におけるコラムデ
コード回路の制御部の構成の一例を示す図である。
【図４０】 この発明の実施の形態４におけるビット線
分離制御回路の構成の一例を示す図である。
【符号の説明】
１ 半導体集積回路装置、２ ロジック、３ ＤＲＡ
Ｍ、４ ＳＲＡＭ、１１行選択回路、１２ センスアン
プ群、１３ プリチャージ回路、１４ 列系回路、２０
ＶＰＰ発生回路、２１，２３ 切換回路、２２ ＶＢ
Ｌ発生回路、２４ センス電源回路、２５ スイッチ回
路、２７ モード設定回路、１１ａ ロウデコード回
路、１４ａ コラムデコード回路、ＢＫ０−ＢＫｍ バ
ンク、１０ａ バンクメモリアレイ、ＭＳＡ０−ＭＳＡ
ｎ メモリサブアレイ、ＳＡＢ０−ＳＡＢｍ＋１ セン
スアンプ帯、６０ａ−６０ｄ，６０ センスアンプ接続
切換回路、６１ａ メインロウデコード回路、６１ｂ
メインワードドライブ回路、６２ サブデコード回路、
６３ セルフブースト回路、ＬＳＷ０−ＬＳＷ２，ＲＳ
Ｗ０−ＲＳＷ２ スイッチング回路、６５ａ−６５ｄ
ＡＮＤ回路、ＳＡ，ＳＡａ，ＳＡｂ，ＳＡＲ，ＳＡＬ
センスアンプ回路、７０ 同行判定回路、７１同ブロッ
ク判定回路、７２ 隣接ブロック判定回路、７３−７５
ＮＡＮＤ回路、７６，７７ ＯＲ回路、９２ａ ロウ
ラッチ回路、９２ｂ デコード回路、９０ 転送回路、
９１ アドレス退避回路、９５ プリチャージ／イコラ
イズ回路、８８ 行系制御回路、１４ａｕ，１４ａｌ
コラムデコード回路。

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 行列状に配列される複数のメモリセル、 各前記メモリセル列に対応して配置され、各々に対応の
    列のメモリセルが接続する複数のビット線、 各前記メモリセル行に対応して配置され、各々に対応の
    行のメモリセルが接続する複数のワード線、 所定数のビット線の組に各々が対応して配置され、活性
    化時対応の列のメモリセルのデータを検知しかつ増幅す
    る複数の第１のセンスアンプ、 各前記ビット線に対応して配置され、導通時対応のビッ
    ト線と対応の第１のセンスアンプとを接続する複数の第
    １の転送ゲート、および動作モード指示信号に応答し
    て、前記複数の第１の転送ゲートを選択的に導通させる
    ための接続制御回路を備え、前記接続制御回路は、第１
    の動作モード時には、前記所定数のビット線のうち第１
    のビット線の対に対して配置された転送ゲートを導通状
    態とし、第２の動作モード時においては、前記所定数の
    ビット線のうち前記第１の対と異なる第２のビット線の
    対に対して配置された転送ゲートを導通状態とする、半
    導体記憶装置。
  2. 【請求項２】 前記メモリセルは、前記第１のビット線
    の対においては同一行にメモリセルが配置され、かつ第
    ２のビット線の対においては、同一行においては一方の
    ビット線にメモリセルが配置されるように配置される、
    請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記所定数のビット線の組は、３本のビ
    ット線を含む、請求項２記載の半導体記憶装置。
  4. 【請求項４】 前記接続制御回路は、スタンバイモード
    時において、前記第１のビット線の対に対して配置され
    た転送ゲートを導通状態に保持する、請求項２記載の半
    導体記憶装置。
  5. 【請求項５】 各々が前記所定数と同数のビット線の組
    に対応してかつ前記第１のセンスアンプと位置をずらせ
    て配置され、活性化時対応のビット線のデータを増幅す
    る複数の第２のセンスアンプと、 各前記ビット線に対応して配置され、導通時対応のビッ
    ト線を対応の第２のセンスアンプに接続する第２の転送
    ゲートをさらに備え、 前記接続制御回路は、前記第１の動作モード時には前記
    第２の転送ゲートを非導通状態とし、かつ前記第２の動
    作モード時には前記所定数のビット線のうち前記第２の
    ビット線の対と異なるビット線に対応して配置される第
    ２の転送ゲートを導通状態とする、請求項２記載の半導
    体記憶装置。
  6. 【請求項６】 前記第１の動作モード時において、１つ
    のアクティブサイクルにおいて、前記複数のワード線か
    ら所定数のワード線を等価的に同時に選択状態とするた
    めの行選択制御回路をさらに備え、前記所定数のワード
    線は、選択メモリセルのデータが同一ビット線において
    衝突しないように選択される、請求項２記載の半導体記
    憶装置。
  7. 【請求項７】 前記所定数のワード線に接続されるメモ
    リセルのうち少なくとも１つのワード線に接続されるメ
    モリセルを選択してデータアクセスをするためのアクセ
    ス制御回路をさらに備える、請求項６記載の半導体記憶
    装置。
  8. 【請求項８】 前記所定数のワード線のうち少なくとも
    １つのワード線に接続するメモリセルのデータが対応の
    第２のセンスアンプに伝達されるように前記第２の転送
    ゲートの導通を制御し、該第２のセンスアンプにより、
    メモリセルのデータのリフレッシュをするためのリフレ
    ッシュ制御回路をさらに備える、請求項６記載の半導体
    記憶装置。
  9. 【請求項９】 前記所定数のワード線のうち少なくとも
    １つのワード線に接続するメモリセルのデータが前記第
    １のセンスアンプから対応の第２のセンスアンプに転送
    されるように前記第２の転送ゲートの導通を制御し、該
    第１のセンスアンプにより、メモリセルのデータのリフ
    レッシュをするためのリフレッシュ制御回路をさらに備
    える、請求項６記載の半導体記憶装置。
  10. 【請求項１０】 前記複数のメモリセルは、複数のサブ
    アレイに分割され、前記所定数のワード線は、前記複数
    のサブアレイのうちの隣接サブアレイにおいてそれぞれ
    選択されるワード線を備え、 前記第１および第２のセンスアンプそれぞれは、隣接す
    るサブアレイにより共有され、かつ１つのサブアレイに
    ついて前記第１および第２のセンスアンプは、対応のビ
    ット線の組が異なるようにビット線の両側に配置され
    る、請求項７から９のいずれかに記載の半導体記憶装
    置。
  11. 【請求項１１】 前記複数のビット線の前記所定数と同
    数のビット線の組に対応して各々が配置される複数の第
    ２のセンスアンプをさらに備え、前記第２のセンスアン
    プと前記第１のセンスアンプとは、対応するビット線の
    組が異なり、さらに前記第２のセンスアンプと各ビット
    線との間の配置され、導通時対応のビット線と対応の第
    ２のセンスアンプに接続するための第２の転送ゲートを
    さらに備え、 前記第１の動作モード時には、前記第１および第２のセ
    ンスアンプの一方が活性化される、請求項２記載の半導
    体記憶装置。
  12. 【請求項１２】 前記複数のビット線の前記所定数と同
    数のビット線の組に対応して各々が配置される複数の第
    ２のセンスアンプをさらに備え、前記第２のセンスアン
    プと前記第１のセンスアンプとは、対応するビット線の
    組が異なり、さらに前記第２のセンスアンプと各ビット
    線との間の配置され、導通時対応のビット線と対応の第
    ２のセンスアンプに接続するための第２の転送ゲートを
    さらに備え、 前記接続制御回路は、前記第１のセンスアンプから前記
    第２のセンスアンプへデータが転送されるように前記第
    １および第２の転送ゲートの動作を制御する、請求項２
    記載の半導体記憶装置。
  13. 【請求項１３】 前記メモリセルは、少なくとも、行方
    向において１列おきに配置されるという条件を満たすよ
    うに前記行列状に配置される、請求項１記載の半導体記
    憶装置。
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