JP2001189081A - 半導体メモリディバイス及びそのビットライン接続方法 - Google Patents
半導体メモリディバイス及びそのビットライン接続方法Info
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- JP2001189081A JP2001189081A JP2001000141A JP2001000141A JP2001189081A JP 2001189081 A JP2001189081 A JP 2001189081A JP 2001000141 A JP2001000141 A JP 2001000141A JP 2001000141 A JP2001000141 A JP 2001000141A JP 2001189081 A JP2001189081 A JP 2001189081A
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 消費電力を低減した半導体メモリディバイス
及びそのビットライン接続方法を提供すること。 【解決手段】 複数のメモリセルアレイと、前記複数の
メモリセルアレイの間に配置され共有される複数のビッ
トラインセンス増幅器と、該ビットラインセンス増幅器
と対応するメモリセルアレイの間に配置され接続状態を
スイッチングするスイッチングアレイ20a〜20dとを備え
ている複数のビットラインセンス増幅器アレイと、各メ
モリセルアレイの活性化及びプリチャージを繰り返し制
御するために対応する制御信号を前記スイッチングアレ
イに供給するビットライン選択制御部16a、16bとを備
え、該ビットライン選択制御部は、メモリセルアレイの
活性化状態に応じて、高電圧でビットライン選択信号線
を駆動した後再び電源電圧又は接地電圧に下降させる制
御を限定的に行う。
及びそのビットライン接続方法を提供すること。 【解決手段】 複数のメモリセルアレイと、前記複数の
メモリセルアレイの間に配置され共有される複数のビッ
トラインセンス増幅器と、該ビットラインセンス増幅器
と対応するメモリセルアレイの間に配置され接続状態を
スイッチングするスイッチングアレイ20a〜20dとを備え
ている複数のビットラインセンス増幅器アレイと、各メ
モリセルアレイの活性化及びプリチャージを繰り返し制
御するために対応する制御信号を前記スイッチングアレ
イに供給するビットライン選択制御部16a、16bとを備
え、該ビットライン選択制御部は、メモリセルアレイの
活性化状態に応じて、高電圧でビットライン選択信号線
を駆動した後再び電源電圧又は接地電圧に下降させる制
御を限定的に行う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリディ
バイス及びそのビットライン接続方法に関し、特に、ビ
ットラインセンス増幅器とビットラインセンス増幅器を
接続するための制御信号を高電圧Vppレベルに駆動した
後、電源電圧VDDレベル又は接地電圧レベルに下げる制
御を行い、データのリード、ライト及びリフレッシュ動
作時に消費される電力を節減した半導体メモリディバイ
ス及びそのビットライン接続方法に関する。
バイス及びそのビットライン接続方法に関し、特に、ビ
ットラインセンス増幅器とビットラインセンス増幅器を
接続するための制御信号を高電圧Vppレベルに駆動した
後、電源電圧VDDレベル又は接地電圧レベルに下げる制
御を行い、データのリード、ライト及びリフレッシュ動
作時に消費される電力を節減した半導体メモリディバイ
ス及びそのビットライン接続方法に関する。
【０００２】
【従来の技術】ノートブックコンピュータや携帯用ゲー
ム機器等のように制限された電力を供給する電池によっ
て駆動される携帯用電子機器等は、使用されない場合に
不要な電力が消費されないように開発され、多様な改良
がなされている。特に、これら電子機器等に必須の半導
体メモリディバイスに関しても、不要な電力消費を減ら
すための開発がなされており、その一例として、米国特
許登録6,061,276号に“半導体メモリ装置及び半導体集
積回路”が開示されている。
ム機器等のように制限された電力を供給する電池によっ
て駆動される携帯用電子機器等は、使用されない場合に
不要な電力が消費されないように開発され、多様な改良
がなされている。特に、これら電子機器等に必須の半導
体メモリディバイスに関しても、不要な電力消費を減ら
すための開発がなされており、その一例として、米国特
許登録6,061,276号に“半導体メモリ装置及び半導体集
積回路”が開示されている。
【０００３】一般に、半導体メモリディバイスには複数
個のメモリセルアレイが装備され、隣接したメモリセル
アレイはこれらの間に構成されるビットラインセンス増
幅器アレイを共有するように構成される。ビットライン
センス増幅器アレイとメモリセルアレイとの間にはスイ
ッチアレイが構成され、これらスイッチアレイにはスイ
ッチングのための制御信号が印加される。
個のメモリセルアレイが装備され、隣接したメモリセル
アレイはこれらの間に構成されるビットラインセンス増
幅器アレイを共有するように構成される。ビットライン
センス増幅器アレイとメモリセルアレイとの間にはスイ
ッチアレイが構成され、これらスイッチアレイにはスイ
ッチングのための制御信号が印加される。
【０００４】このような構成において、メモリセルアレ
イにデータをリード／ライト又はリフレッシュするため
に、ビットラインセンス増幅器アレイは隣接したメモリ
セルアレイの活性化状態に従い、いずれか１つのメモリ
セルアレイに接続され、隣接した他のメモリセルアレイ
には接続されない。このような制御は、スイッチングア
レイのスイッチング状態に依存することになる。
イにデータをリード／ライト又はリフレッシュするため
に、ビットラインセンス増幅器アレイは隣接したメモリ
セルアレイの活性化状態に従い、いずれか１つのメモリ
セルアレイに接続され、隣接した他のメモリセルアレイ
には接続されない。このような制御は、スイッチングア
レイのスイッチング状態に依存することになる。
【０００５】メモリセルアレイのワードラインにアクセ
スし、データを読取るか書込むため又はリフレッシュの
ためにプリチャージ（precharge）とアクティベーショ
ン（activation）が周期的に繰り返されることによっ
て、スイッチングアレイが駆動され、制御信号の状態即
ち印加電圧が変動する。
スし、データを読取るか書込むため又はリフレッシュの
ためにプリチャージ（precharge）とアクティベーショ
ン（activation）が周期的に繰り返されることによっ
て、スイッチングアレイが駆動され、制御信号の状態即
ち印加電圧が変動する。
【０００６】具体的には、初期にスイッチングアレイの
各ゲートの電圧が電源電圧VDDレベルに維持され、この
後アクセスが選択されるメモリセルアレイ及びそれに隣
接したビットラインセンス増幅器を確実に接続するため
に、スイッチングアレイのゲートに印加される電圧は高
電圧Vppレベルに上昇し、アクセスされないメモリセル
アレイ及びそれに隣接したビットラインセンス増幅器の
接続状態を解除するために、スイッチングアレイのゲー
トに印加される電圧は接地電圧レベルに下降する。その
後、プリチャージのために制御信号は電源電圧VDDレベ
ルに設定される。
各ゲートの電圧が電源電圧VDDレベルに維持され、この
後アクセスが選択されるメモリセルアレイ及びそれに隣
接したビットラインセンス増幅器を確実に接続するため
に、スイッチングアレイのゲートに印加される電圧は高
電圧Vppレベルに上昇し、アクセスされないメモリセル
アレイ及びそれに隣接したビットラインセンス増幅器の
接続状態を解除するために、スイッチングアレイのゲー
トに印加される電圧は接地電圧レベルに下降する。その
後、プリチャージのために制御信号は電源電圧VDDレベ
ルに設定される。
【０００７】これとは別に、プリチャージ状態において
制御信号が高電圧Vppに設定され、アクティベーション
状態で選択されないメモリセルアレイ側のスイッチング
アレイの接続状態を解除するために、制御信号を接地電
圧レベルに設定される例もある。
制御信号が高電圧Vppに設定され、アクティベーション
状態で選択されないメモリセルアレイ側のスイッチング
アレイの接続状態を解除するために、制御信号を接地電
圧レベルに設定される例もある。
【０００８】上記した従来の動作は、アクティベーショ
ンとプリチャージを含むリフレッシュサイクルごとに行
われなければならない。そのため、スイッチングアレイ
のオン／オフ回数が多くなるほど電力消耗が多くなる。
特に、低電力消費モードにおいて供給されるセルフリフ
レッシュモードにおいては、スイッチングアレイのオン
／オフによって消費される電力が非常に大きくなる。
ンとプリチャージを含むリフレッシュサイクルごとに行
われなければならない。そのため、スイッチングアレイ
のオン／オフ回数が多くなるほど電力消耗が多くなる。
特に、低電力消費モードにおいて供給されるセルフリフ
レッシュモードにおいては、スイッチングアレイのオン
／オフによって消費される電力が非常に大きくなる。
【０００９】さらに、スイッチングアレイでは負荷容量
の大きさが大きく、スイッチングのための電圧は動作電
圧VDDよりも高いレベルの高電圧Vppが利用されることか
ら、高電圧Vppを供給するための回路にも電流が供給さ
れなければならない。このため相当量の電流消費が発生
する。従って、上記したように従来の半導体メモリディ
バイスは大きな電力を消費する要因を有しており、消費
電力を減少させるには限界がある。
の大きさが大きく、スイッチングのための電圧は動作電
圧VDDよりも高いレベルの高電圧Vppが利用されることか
ら、高電圧Vppを供給するための回路にも電流が供給さ
れなければならない。このため相当量の電流消費が発生
する。従って、上記したように従来の半導体メモリディ
バイスは大きな電力を消費する要因を有しており、消費
電力を減少させるには限界がある。
【００１０】
【発明が解決しようとする課題】本発明の目的は、ビッ
トラインセンス増幅器とメモリセルの接続状態を制御す
るために印加される制御信号の電圧変換状態を制御する
ことによって、半導体メモリディバイスの消費電力を減
少させることにある。
トラインセンス増幅器とメモリセルの接続状態を制御す
るために印加される制御信号の電圧変換状態を制御する
ことによって、半導体メモリディバイスの消費電力を減
少させることにある。
【００１１】
【課題を解決するための手段】本発明にかかる半導体メ
モリディバイスは、複数のメモリセルアレイと、メモリ
セルアレイの間に配置され共有される複数のビットライ
ンセンス増幅器と、該ビットラインセンス増幅器と該ビ
ットライン増幅器に対応するメモリセルアレイの間に配
置され、これらの間の接続状態をスイッチングする少な
くとも１つのスイッチングアレイを備えている複数のビ
ットラインセンス増幅器アレイと、各メモリセルアレイ
の活性化及びプリチャージを繰り返し制御しするために
対応する制御信号を前記スイッチングアレイに供給する
ビットライン選択制御部とを備え、該ビットライン選択
制御部は、活性化区間において前記制御信号が高電圧レ
ベルである場合に、前記プリチャージ区間及び連続する
活性化区間において前記高電圧レベルを維持する第１モ
ードと、前記プリチャージ区間において前記高電圧レベ
ルを維持した後に連続する前記活性化区間において接地
電圧レベルへ降下させる第２モードと、活性化区間にお
いて制御信号が電源電圧レベルである場合に、前記プリ
チャージ区間において前記電源電圧レベルを維持した後
に連続する活性化区間に前記高電圧レベルへ上昇させる
第３モードと、前記プリチャージ区間において前記電源
電圧レベルを維持した後に連続する前記活性化区間に前
記接地電圧レベルへ降下させる第４モードと、前記プリ
チャージ区間及び連続する前記活性化区間において前記
電源電圧レベルを維持する第５モードと、活性化区間に
おいて前記制御信号が前記接地電圧レベルであれば、前
記プリチャージ区間において前記電源電圧レベルへ上昇
させた後に連続する前記活性化区間において前記高電圧
レベルへ上昇させる第６モードと、前記プリチャージ区
間において前記電源電圧レベルへ上昇させた後に連続す
る前記活性化区間に前記電源電圧レベルを維持する第７
モードと、前記プリチャージ区間において前記電源電圧
レベルへ上昇させた後に連続する前記活性化区間におい
て前記電源電圧レベルへ降下させる第８モードとに区分
してスイッチングアレイに制御信号を供給することを特
徴とする。
モリディバイスは、複数のメモリセルアレイと、メモリ
セルアレイの間に配置され共有される複数のビットライ
ンセンス増幅器と、該ビットラインセンス増幅器と該ビ
ットライン増幅器に対応するメモリセルアレイの間に配
置され、これらの間の接続状態をスイッチングする少な
くとも１つのスイッチングアレイを備えている複数のビ
ットラインセンス増幅器アレイと、各メモリセルアレイ
の活性化及びプリチャージを繰り返し制御しするために
対応する制御信号を前記スイッチングアレイに供給する
ビットライン選択制御部とを備え、該ビットライン選択
制御部は、活性化区間において前記制御信号が高電圧レ
ベルである場合に、前記プリチャージ区間及び連続する
活性化区間において前記高電圧レベルを維持する第１モ
ードと、前記プリチャージ区間において前記高電圧レベ
ルを維持した後に連続する前記活性化区間において接地
電圧レベルへ降下させる第２モードと、活性化区間にお
いて制御信号が電源電圧レベルである場合に、前記プリ
チャージ区間において前記電源電圧レベルを維持した後
に連続する活性化区間に前記高電圧レベルへ上昇させる
第３モードと、前記プリチャージ区間において前記電源
電圧レベルを維持した後に連続する前記活性化区間に前
記接地電圧レベルへ降下させる第４モードと、前記プリ
チャージ区間及び連続する前記活性化区間において前記
電源電圧レベルを維持する第５モードと、活性化区間に
おいて前記制御信号が前記接地電圧レベルであれば、前
記プリチャージ区間において前記電源電圧レベルへ上昇
させた後に連続する前記活性化区間において前記高電圧
レベルへ上昇させる第６モードと、前記プリチャージ区
間において前記電源電圧レベルへ上昇させた後に連続す
る前記活性化区間に前記電源電圧レベルを維持する第７
モードと、前記プリチャージ区間において前記電源電圧
レベルへ上昇させた後に連続する前記活性化区間におい
て前記電源電圧レベルへ降下させる第８モードとに区分
してスイッチングアレイに制御信号を供給することを特
徴とする。
【００１２】ここで、メモリ半導体ディバイスの電源が
ターンオンすると、スイッチングアレイに印加される初
期電圧レベルは、電源電圧レベル又は高電圧レベルに設
定されてもよい。
ターンオンすると、スイッチングアレイに印加される初
期電圧レベルは、電源電圧レベル又は高電圧レベルに設
定されてもよい。
【００１３】さらに、前記制御信号のモード別の動作
は、セルフリフレッシュモード又はオートリフレッシュ
において実行されてもよい。
は、セルフリフレッシュモード又はオートリフレッシュ
において実行されてもよい。
【００１４】
【発明の実施の形態】以下において、本発明の半導体メ
モリディバイス及びそのビットライン接続方法にかかる
好ましい実施の形態について、添付の図面を参照して詳
しく説明する。
モリディバイス及びそのビットライン接続方法にかかる
好ましい実施の形態について、添付の図面を参照して詳
しく説明する。
【００１５】図１は、本発明の実施の形態に係る半導体
メモリディバイスの概略構成を示すブロック図であり、
アドレスバッファ（１０）と命令デコーダ（１２）がロ
ー制御部（１４）にアドレス信号とローアクティブやプ
リチャージのような状態を制御するための複数のコマン
ド信号をそれぞれ供給するように構成され、ロー制御部
（１４）はローアクティブ制御信号ACTとプリチャージ
制御信号PCG、及びローアドレス信号ROW ADDRをビット
ライン選択（Bit line selection：以下「bls」と記
す）／ビットライン増幅器（Bit line sense amplifie
r：以下「blsa」と記す）制御部（１６）（以下「bls/b
lsa制御部」と記す）と、ワードライン（wordline：以
下「WL」と記す）制御部（１８）にそれぞれ印加するよ
う構成されている。
メモリディバイスの概略構成を示すブロック図であり、
アドレスバッファ（１０）と命令デコーダ（１２）がロ
ー制御部（１４）にアドレス信号とローアクティブやプ
リチャージのような状態を制御するための複数のコマン
ド信号をそれぞれ供給するように構成され、ロー制御部
（１４）はローアクティブ制御信号ACTとプリチャージ
制御信号PCG、及びローアドレス信号ROW ADDRをビット
ライン選択（Bit line selection：以下「bls」と記
す）／ビットライン増幅器（Bit line sense amplifie
r：以下「blsa」と記す）制御部（１６）（以下「bls/b
lsa制御部」と記す）と、ワードライン（wordline：以
下「WL」と記す）制御部（１８）にそれぞれ印加するよ
う構成されている。
【００１６】各bls/blsa制御部（１６）は、図２に示し
たbls制御部（１６ａ）とblsa制御部（図示を省略）が
組合わされて構成され、WL制御部（１８）は該当メモリ
セルアレイ（Memory cell array：以下「MCA」と記す）
を制御するように構成されている。ここでblsa制御部が
ビットライン増幅器blsaを制御する構成と、WL制御部
（１８）がメモリセルアレイMCAを制御する構成は、公
知の構成に係るものであることから、本明細書の明瞭化
のため図面への記載及びそれに関する具体的な説明は省
略し、以下においてはbls制御部（１６ａ）の構成と動
作に関する説明を行う。
たbls制御部（１６ａ）とblsa制御部（図示を省略）が
組合わされて構成され、WL制御部（１８）は該当メモリ
セルアレイ（Memory cell array：以下「MCA」と記す）
を制御するように構成されている。ここでblsa制御部が
ビットライン増幅器blsaを制御する構成と、WL制御部
（１８）がメモリセルアレイMCAを制御する構成は、公
知の構成に係るものであることから、本明細書の明瞭化
のため図面への記載及びそれに関する具体的な説明は省
略し、以下においてはbls制御部（１６ａ）の構成と動
作に関する説明を行う。
【００１７】bls制御部（１６ａ、１６ｂ）は、各blsa
アレイ（２０）に一対一に対応するよう構成されてい
る。そして、各blsaアレイ（２０）は一対のビットライ
ン毎に一対一に対応するようビットラインセンス増幅器
blsa等を備え、ビットラインセンス増幅器blsaはビット
ライン毎に隣接した２つのメモリセルアレイに、モスト
ランジスタで構成されるスイッチを介して接続されるよ
う構成されている。このスイッチ等がスイッチングアレ
イ（２０ａ〜２０ｄ）を形成する。
アレイ（２０）に一対一に対応するよう構成されてい
る。そして、各blsaアレイ（２０）は一対のビットライ
ン毎に一対一に対応するようビットラインセンス増幅器
blsa等を備え、ビットラインセンス増幅器blsaはビット
ライン毎に隣接した２つのメモリセルアレイに、モスト
ランジスタで構成されるスイッチを介して接続されるよ
う構成されている。このスイッチ等がスイッチングアレ
イ（２０ａ〜２０ｄ）を形成する。
【００１８】より具体的に説明すれば、ｉ番目のメモリ
セルアレイ（ｉは任意の自然数）をMCA(ｉ)と記すこと
とし、MCA(I)にメモリセルアレイMCA(ｉ−１)とメモリ
セルアレイMCA(ｉ＋１)がそれぞれ隣接し、相互に隣接
したメモリセルアレイMCA(ｉ)とMCA(ｉ−１)、又はMCA
(ｉ)とMCA(ｉ＋１)は両者の間に配置されたビットライ
ンセンス増幅器blsaを共有するように構成されている。
セルアレイ（ｉは任意の自然数）をMCA(ｉ)と記すこと
とし、MCA(I)にメモリセルアレイMCA(ｉ−１)とメモリ
セルアレイMCA(ｉ＋１)がそれぞれ隣接し、相互に隣接
したメモリセルアレイMCA(ｉ)とMCA(ｉ−１)、又はMCA
(ｉ)とMCA(ｉ＋１)は両者の間に配置されたビットライ
ンセンス増幅器blsaを共有するように構成されている。
【００１９】また、ビットラインセンス増幅器blsaは、
一対（(bl(0)，/bl(0))，(bl(1)，/bl(1))・・・（bl
(n)，/bl(n)）：ｎは任意の自然数）のビットラインを
介し、両側に隣接した各メモリセルアレイMCA(ｉ)とメ
モリセルアレイMCA(ｉ−１）、又はメモリセルアレイMC
A(ｉ)とメモリセルアレイMCA(ｉ＋１)と接続され、この
ような接続状態は各ビットライン毎にスイッチングアレ
イ（２０ａ〜２０ｄ）に備えられている各スイッチのオ
ン／オフ状態に従い決定されるように構成されている。
一対（(bl(0)，/bl(0))，(bl(1)，/bl(1))・・・（bl
(n)，/bl(n)）：ｎは任意の自然数）のビットラインを
介し、両側に隣接した各メモリセルアレイMCA(ｉ)とメ
モリセルアレイMCA(ｉ−１）、又はメモリセルアレイMC
A(ｉ)とメモリセルアレイMCA(ｉ＋１)と接続され、この
ような接続状態は各ビットライン毎にスイッチングアレ
イ（２０ａ〜２０ｄ）に備えられている各スイッチのオ
ン／オフ状態に従い決定されるように構成されている。
【００２０】また、メモリセルアレイMCA(ｉ−１）とメ
モリセルアレイMCA(ｉ）との間に位置したビットライン
センス増幅器blsa等に接続されるスイッチングアレイ
（２０ａ、２０ｂ）のうち、スイッチングアレイ（２０
ａ）に備えられたスイッチ等のオン／オフ状態を制御す
るために、bls制御部（１６ａ）からスイッチ等のゲー
トに印加される制御信号はBls＿down（ｉ−１）とし
て、また、スイッチングアレイ（２０ｂ）に備えられた
スイッチのオン／オフ状態を制御するために、bls制御
部（１６ａ）からスイッチ等のゲートに印加される制御
信号はBls＿up（ｉ）として構成されている。
モリセルアレイMCA(ｉ）との間に位置したビットライン
センス増幅器blsa等に接続されるスイッチングアレイ
（２０ａ、２０ｂ）のうち、スイッチングアレイ（２０
ａ）に備えられたスイッチ等のオン／オフ状態を制御す
るために、bls制御部（１６ａ）からスイッチ等のゲー
トに印加される制御信号はBls＿down（ｉ−１）とし
て、また、スイッチングアレイ（２０ｂ）に備えられた
スイッチのオン／オフ状態を制御するために、bls制御
部（１６ａ）からスイッチ等のゲートに印加される制御
信号はBls＿up（ｉ）として構成されている。
【００２１】さらに、メモリセルアレイMCA(ｉ）とメモ
リセルアレイMCA(ｉ＋１）との間に位置したビットライ
ンセンス増幅器blsaに接続されるスイッチングアレイ
（２０ｃ、２０ｄ）のうち、スイッチングアレイ（２０
ｃ）に含まれたスイッチ等のオン／オフ状態を制御する
ために、bls制御部（１６ｂ）からスイッチ等のゲート
に印加される制御信号はBls＿down（ｉ）として、ま
た、スイッチングアレイ（２０ｄ）に含まれたスイッチ
等のオン／オフ状態を制御するため、bls制御部（１６
ｂ）からスイッチ等のゲートに印加される制御信号はBl
s＿up（ｉ＋１）として構成されている。
リセルアレイMCA(ｉ＋１）との間に位置したビットライ
ンセンス増幅器blsaに接続されるスイッチングアレイ
（２０ｃ、２０ｄ）のうち、スイッチングアレイ（２０
ｃ）に含まれたスイッチ等のオン／オフ状態を制御する
ために、bls制御部（１６ｂ）からスイッチ等のゲート
に印加される制御信号はBls＿down（ｉ）として、ま
た、スイッチングアレイ（２０ｄ）に含まれたスイッチ
等のオン／オフ状態を制御するため、bls制御部（１６
ｂ）からスイッチ等のゲートに印加される制御信号はBl
s＿up（ｉ＋１）として構成されている。
【００２２】すなわち、図１に示したblsaアレイ（２
０）は、一対のスイッチングアレイと各対のビットライ
ン毎に対応する複数のビットラインセンス増幅器blsaで
構成され、blsaアレイ（２０）に対応するbls/blsa制御
部（１６）に含まれるbls制御部は、該当するblsaアレ
イ（２０）で構成される一対のスイッチングアレイ等を
制御するための一対の制御信号を出力するように構成さ
れている。
０）は、一対のスイッチングアレイと各対のビットライ
ン毎に対応する複数のビットラインセンス増幅器blsaで
構成され、blsaアレイ（２０）に対応するbls/blsa制御
部（１６）に含まれるbls制御部は、該当するblsaアレ
イ（２０）で構成される一対のスイッチングアレイ等を
制御するための一対の制御信号を出力するように構成さ
れている。
【００２３】上記のように構成されることにより、本発
明に係る実施の形態は、スイッチングアレイ（２０ａ）
を動作させるために出力される制御信号等の変化を制限
して電力消費を減少させる。
明に係る実施の形態は、スイッチングアレイ（２０ａ）
を動作させるために出力される制御信号等の変化を制限
して電力消費を減少させる。
【００２４】図３は本発明の実施の形態に係る状態遷移
図を示しており、丸の中に記載されているのは設定され
た電圧レベルである。図３に示したように、半導体メモ
リディバイスがターンオンされると、bls制御部（１６
ａ、１６ｂ）は全体制御信号Bls＿down（ｉ−１）、Bls
＿up（ｉ）、Bls＿down（ｉ）、Bls＿up（ｉ+１）を電
源電圧VDDレベルに設定する（図３の経路Ａ）。
図を示しており、丸の中に記載されているのは設定され
た電圧レベルである。図３に示したように、半導体メモ
リディバイスがターンオンされると、bls制御部（１６
ａ、１６ｂ）は全体制御信号Bls＿down（ｉ−１）、Bls
＿up（ｉ）、Bls＿down（ｉ）、Bls＿up（ｉ+１）を電
源電圧VDDレベルに設定する（図３の経路Ａ）。
【００２５】特定のメモリセルアレイMCA（ｉ）が活性
化されるべきものとして選択されると、bls制御（１６
ａ）から出力する制御信号Bls＿up（ｉ）とBls制御部
（１６ｂ）から出力される制御信号Bls＿down（ｉ）が
高電圧Vppレベルに上昇することにより、該当スイッチ
ングアレイ（２０ｂ、２０ｃ）がターンオンされる（図
３の経路Ｂ）。これに従い、メモリセルアレイMCA
（ｉ）は、両側に隣接したビットラインセンス増幅器bl
saと接続される。
化されるべきものとして選択されると、bls制御（１６
ａ）から出力する制御信号Bls＿up（ｉ）とBls制御部
（１６ｂ）から出力される制御信号Bls＿down（ｉ）が
高電圧Vppレベルに上昇することにより、該当スイッチ
ングアレイ（２０ｂ、２０ｃ）がターンオンされる（図
３の経路Ｂ）。これに従い、メモリセルアレイMCA
（ｉ）は、両側に隣接したビットラインセンス増幅器bl
saと接続される。
【００２６】これと共に、bls制御部（１６ａ、１６
ｂ）は活性化されるように選択されないメモリセルアレ
イMCA（ｉ−１）、MCA（ｉ＋１）に接続するスイッチン
グアレイ（２０ａ、２０ｄ）を制御するための制御信号
Bls＿down（ｉ−１）、及びBls＿down（ｉ＋１）を接地
電圧レベルに降下させる（図３の経路Ｃ）。 次いで、
メモリセルアレイMCA（ｉ）が非活性化され、隣接され
た他のメモリセルアレイMCA（ｉ−１）が活性化される
ように選択されると、bls制御部（１６ａ）はプリチャ
ージ制御信号PCGが入力されても制御信号Bls＿up（ｉ）
を現在の高電圧Vppレベルに維持させ（図３の経路
Ｄ）、その後、ローアクティブ制御信号ACTにより活性
化のための制御が成されると制御信号Bls＿up（ｉ）を
接地電圧レベルに降下させる（図３の経路Ｅ）。
ｂ）は活性化されるように選択されないメモリセルアレ
イMCA（ｉ−１）、MCA（ｉ＋１）に接続するスイッチン
グアレイ（２０ａ、２０ｄ）を制御するための制御信号
Bls＿down（ｉ−１）、及びBls＿down（ｉ＋１）を接地
電圧レベルに降下させる（図３の経路Ｃ）。 次いで、
メモリセルアレイMCA（ｉ）が非活性化され、隣接され
た他のメモリセルアレイMCA（ｉ−１）が活性化される
ように選択されると、bls制御部（１６ａ）はプリチャ
ージ制御信号PCGが入力されても制御信号Bls＿up（ｉ）
を現在の高電圧Vppレベルに維持させ（図３の経路
Ｄ）、その後、ローアクティブ制御信号ACTにより活性
化のための制御が成されると制御信号Bls＿up（ｉ）を
接地電圧レベルに降下させる（図３の経路Ｅ）。
【００２７】また、前述したメモリセルアレイMCA
（ｉ）を非活性化する過程と併行し、活性化するメモリ
セルアレイMCA（ｉ−１）に隣接したスイッチングアレ
イ（２０ａ）を制御するためにbls制御部（１６ａ）
は、現在接地電圧レベルの制御信号をプリチャージする
とき、電源電圧レベルVDDに上昇させ（図３の経路
Ｆ）、その後活性化のために高電圧レベルVppに上昇さ
せる（図３の経路Ｂ）。
（ｉ）を非活性化する過程と併行し、活性化するメモリ
セルアレイMCA（ｉ−１）に隣接したスイッチングアレ
イ（２０ａ）を制御するためにbls制御部（１６ａ）
は、現在接地電圧レベルの制御信号をプリチャージする
とき、電源電圧レベルVDDに上昇させ（図３の経路
Ｆ）、その後活性化のために高電圧レベルVppに上昇さ
せる（図３の経路Ｂ）。
【００２８】図４は上記した本発明の実施の形態に係る
１つのメモリセルアレイが連続して活性化される場合に
おけるBls＿up（ｉ）、Bls＿down（ｉ）、Bls＿up（ｉ
＋１）、Bls＿up（ｉ−１）の各状態を示したタイミン
グチャートである。同様に、図５は活性化されるメモリ
セルアレイが異なるものに変更する場合におけるBls＿u
p（ｉ）、Bls＿down（ｉ）、Bls＿up（ｉ＋１）、Bls＿
up（ｉ−１）の各状態を示したタイミングチャートであ
る。以下に詳しく説明する。
１つのメモリセルアレイが連続して活性化される場合に
おけるBls＿up（ｉ）、Bls＿down（ｉ）、Bls＿up（ｉ
＋１）、Bls＿up（ｉ−１）の各状態を示したタイミン
グチャートである。同様に、図５は活性化されるメモリ
セルアレイが異なるものに変更する場合におけるBls＿u
p（ｉ）、Bls＿down（ｉ）、Bls＿up（ｉ＋１）、Bls＿
up（ｉ−１）の各状態を示したタイミングチャートであ
る。以下に詳しく説明する。
【００２９】図４に示すように、半導体メモリディバイ
スがターンオンされると、bls制御部（１６ａ、１６
ｂ）は電源電圧VDDレベルに制御信号を出力するように
設定される。
スがターンオンされると、bls制御部（１６ａ、１６
ｂ）は電源電圧VDDレベルに制御信号を出力するように
設定される。
【００３０】任意のアクティブ制御信号ACTによって活
性化されるメモリセルアレイとしてMCA（ｉ）が選択さ
れる場合、メモリセルアレイMCA（ｉ）に隣接したビッ
トラインセンス増幅器blsaを接続させるために、スイッ
チングアレイ（２０ｂ、２０ｃ）に供給される制御信号
Bls＿up（ｉ）、Bls＿down（ｉ）は高電圧レベルVppに
設定され、メモリセルアレイMCA（ｉ）が活性化され
る。
性化されるメモリセルアレイとしてMCA（ｉ）が選択さ
れる場合、メモリセルアレイMCA（ｉ）に隣接したビッ
トラインセンス増幅器blsaを接続させるために、スイッ
チングアレイ（２０ｂ、２０ｃ）に供給される制御信号
Bls＿up（ｉ）、Bls＿down（ｉ）は高電圧レベルVppに
設定され、メモリセルアレイMCA（ｉ）が活性化され
る。
【００３１】この場合に、メモリセルアレイMCA（ｉ）
に隣接した活性化されないメモリセルアレイMCA（ｉ−
１）、MCA（ｉ＋１）に隣接したスイッチングアレイ
（２０ａ、２０ｄ）にそれぞれ供給される制御信号Bls
＿down（ｉ−１）、Bls＿up（ｉ＋１）は、電源電圧VDD
レベルから接地電圧レベルに設定される。従って、メモ
リセルアレイMCA（ｉ−１）とメモリセルアレイMCA（ｉ
＋１）は、隣接したビットラインセンス増幅器blsaと接
続されない。
に隣接した活性化されないメモリセルアレイMCA（ｉ−
１）、MCA（ｉ＋１）に隣接したスイッチングアレイ
（２０ａ、２０ｄ）にそれぞれ供給される制御信号Bls
＿down（ｉ−１）、Bls＿up（ｉ＋１）は、電源電圧VDD
レベルから接地電圧レベルに設定される。従って、メモ
リセルアレイMCA（ｉ−１）とメモリセルアレイMCA（ｉ
＋１）は、隣接したビットラインセンス増幅器blsaと接
続されない。
【００３２】次に、連続的に活性化されるメモリセルア
レイとしてMCA（ｉ）が選択される場合、MCA（ｉ）が活
性化状態であり高電圧レベルVppに設定されているスイ
ッチングアレイ（２０ｂ、２０ｃ）の制御信号Bls＿up
（ｉ）、Bls＿down（ｉ）は、プリチャージ区間と次の
活性化区間において引続き高電圧レベルVppを維持す
る。
レイとしてMCA（ｉ）が選択される場合、MCA（ｉ）が活
性化状態であり高電圧レベルVppに設定されているスイ
ッチングアレイ（２０ｂ、２０ｃ）の制御信号Bls＿up
（ｉ）、Bls＿down（ｉ）は、プリチャージ区間と次の
活性化区間において引続き高電圧レベルVppを維持す
る。
【００３３】これとは別に、メモリセルアレイMCA（ｉ
−１）、MCA（ｉ＋１）に隣接したスイッチングアレイ
（２０ａ、２０ｄ）の制御信号Bls＿up（ｉ＋１）、Bls
＿down（ｉ−１）は、プリチャージ区間において接地電
圧レベルからVDDにレベルが上昇した後、次の活性化区
間において接地電圧レベルに降下する。
−１）、MCA（ｉ＋１）に隣接したスイッチングアレイ
（２０ａ、２０ｄ）の制御信号Bls＿up（ｉ＋１）、Bls
＿down（ｉ−１）は、プリチャージ区間において接地電
圧レベルからVDDにレベルが上昇した後、次の活性化区
間において接地電圧レベルに降下する。
【００３４】このようなプリチャージ区間と活性化区間
は、ロー制御部（１４）から各bls/blsa制御部（１６）
に出力されるアクティブ制御信号ACTとプリチャージ制
御信号PCGにより決定される。
は、ロー制御部（１４）から各bls/blsa制御部（１６）
に出力されるアクティブ制御信号ACTとプリチャージ制
御信号PCGにより決定される。
【００３５】従って、同一のメモリセルアレイが繰り返
し活性化されるように選択されると、図４に示すような
タイミングチャートで電圧レベルが変化するように各bl
s制御部の制御信号レベルが調節され、それに従いスイ
ッチングアレイがそれぞれスイッチングされる。
し活性化されるように選択されると、図４に示すような
タイミングチャートで電圧レベルが変化するように各bl
s制御部の制御信号レベルが調節され、それに従いスイ
ッチングアレイがそれぞれスイッチングされる。
【００３６】一方、活性化されるメモリセルアレイとし
て他のメモリセルアレイが選択される場合における各bl
s制御部の制御信号レベルの変化を、図５を用いて説明
する。図５は、活性化するメモリセルアレイがMCA
（ｉ）、メモリセルアレイMCA（ｉ−１）、メモリセル
アレイMCA（ｉ＋１）、メモリセルアレイMCA（ｉ）の順
に選択される場合におけるタイミングチャートである。
て他のメモリセルアレイが選択される場合における各bl
s制御部の制御信号レベルの変化を、図５を用いて説明
する。図５は、活性化するメモリセルアレイがMCA
（ｉ）、メモリセルアレイMCA（ｉ−１）、メモリセル
アレイMCA（ｉ＋１）、メモリセルアレイMCA（ｉ）の順
に選択される場合におけるタイミングチャートである。
【００３７】先ず、半導体メモリディバイスがターンオ
ンされると、bls制御部（１６ａ、１６ｂ）は電源電圧V
DDレベルに制御信号を設定する。
ンされると、bls制御部（１６ａ、１６ｂ）は電源電圧V
DDレベルに制御信号を設定する。
【００３８】次に、メモリセルアレイMCA（ｉ）が選択
されると、メモリセルアレイMCA（ｉ）に隣接したビッ
トラインセンス増幅器blsaを接続するために、スイッチ
ングアレイ（２０ｂ、２０ｃ）に供給される制御信号Bl
s＿up（ｉ）、Bls＿down（ｉ）は高電圧レベルVppに設
定され、メモリセルアレイMCA（ｉ）が活性化される。
されると、メモリセルアレイMCA（ｉ）に隣接したビッ
トラインセンス増幅器blsaを接続するために、スイッチ
ングアレイ（２０ｂ、２０ｃ）に供給される制御信号Bl
s＿up（ｉ）、Bls＿down（ｉ）は高電圧レベルVppに設
定され、メモリセルアレイMCA（ｉ）が活性化される。
【００３９】このとき、メモリセルアレイMCA（ｉ）に
隣接した活性化されないメモリセルアレイMCA（ｉ−
１）、MCA（ｉ＋１）に隣接したスイッチングアレイ
（２０ａ、２０ｄ）に供給される制御信号Bls＿down
（ｉ−１）、Bls＿up（ｉ＋１）は電源電圧VDDレベルか
ら接地電圧レベルに設定される。
隣接した活性化されないメモリセルアレイMCA（ｉ−
１）、MCA（ｉ＋１）に隣接したスイッチングアレイ
（２０ａ、２０ｄ）に供給される制御信号Bls＿down
（ｉ−１）、Bls＿up（ｉ＋１）は電源電圧VDDレベルか
ら接地電圧レベルに設定される。
【００４０】次に、非活性するメモリセルアレイとして
MCA（ｉ＋１）が選択されると、スイッチングアレイ
（２０ｄ）に印加される制御信号Bls＿up（ｉ＋１）の
レベルがプリチャージ時に接地電圧レベルから電源電圧
VDDレベルに上昇し、非活性化した時点で高電圧Vppレベ
ルに上昇してメモリセルアレイMCA（ｉ＋１）と、これ
に隣接したビットラインセンス増幅器blsaを接続する。
MCA（ｉ＋１）が選択されると、スイッチングアレイ
（２０ｄ）に印加される制御信号Bls＿up（ｉ＋１）の
レベルがプリチャージ時に接地電圧レベルから電源電圧
VDDレベルに上昇し、非活性化した時点で高電圧Vppレベ
ルに上昇してメモリセルアレイMCA（ｉ＋１）と、これ
に隣接したビットラインセンス増幅器blsaを接続する。
【００４１】そして、これと同時にスイッチングアレイ
（２０ｃ）に印加される制御信号Bls＿down（ｉ）は、
プリチャージ時に、メモリセルアレイMCA（ｉ）が活性
化した時の高電圧のレベルVppを維持しながら、メモリ
セルアレイMCA（ｉ＋１）が活性化するときに接地電圧
レベルに降下する。
（２０ｃ）に印加される制御信号Bls＿down（ｉ）は、
プリチャージ時に、メモリセルアレイMCA（ｉ）が活性
化した時の高電圧のレベルVppを維持しながら、メモリ
セルアレイMCA（ｉ＋１）が活性化するときに接地電圧
レベルに降下する。
【００４２】尚、スイチッングアレイ（２０ｂ）に印加
される制御信号Bls＿up（ｉ）は、メモリセルアレイMCA
（ｉ）が活性化する時の高電圧Vppレベルを、プリチャ
ージとMCA（ｉ＋１）の活性化とに関りなく維持する。
さらに、これと同時にスイッチングアレイ（２０ａ）に
印加される制御信号Bls＿down（ｉ−１）は、プリチャ
ージ時において、メモリセルアレイMCA（ｉ）が活性化
する時の接地電圧レベルから電源電圧VDDレベルに上昇
して、メモリセルアレイMCA（ｉ＋１）が活性化する時
にもそのレベルが維持される。
される制御信号Bls＿up（ｉ）は、メモリセルアレイMCA
（ｉ）が活性化する時の高電圧Vppレベルを、プリチャ
ージとMCA（ｉ＋１）の活性化とに関りなく維持する。
さらに、これと同時にスイッチングアレイ（２０ａ）に
印加される制御信号Bls＿down（ｉ−１）は、プリチャ
ージ時において、メモリセルアレイMCA（ｉ）が活性化
する時の接地電圧レベルから電源電圧VDDレベルに上昇
して、メモリセルアレイMCA（ｉ＋１）が活性化する時
にもそのレベルが維持される。
【００４３】次いで、活性化するメモリセルアレイとし
てMCA（ｉ−１）が選択されると、スイッチングアレイ
（２０ａ）に印加される制御信号Bls＿down（ｉ−１）
は、プリチャージ時に、メモリセルアレイMCA（ｉ＋
１）が活性化した時の電源電圧VDDレベルを維持した
後、活性化時点で高電圧Vppに上昇し、これによってメ
モリセルアレイMCA（ｉ−１）とこれに隣接するビット
ラインセンス増幅器blsaが接続される。
てMCA（ｉ−１）が選択されると、スイッチングアレイ
（２０ａ）に印加される制御信号Bls＿down（ｉ−１）
は、プリチャージ時に、メモリセルアレイMCA（ｉ＋
１）が活性化した時の電源電圧VDDレベルを維持した
後、活性化時点で高電圧Vppに上昇し、これによってメ
モリセルアレイMCA（ｉ−１）とこれに隣接するビット
ラインセンス増幅器blsaが接続される。
【００４４】そして、これと同時にスイッチングアレイ
（２０ｂ）に印加される制御信号Bls＿up（ｉ）は、プ
リチャージ時に、メモリセルアレイMCA（ｉ＋１）が活
性化した時の高電圧レベルVppを維持しながら、メモリ
セルアレイMCA（ｉ−１）が活性化する時に接地電圧レ
ベルに降下する。
（２０ｂ）に印加される制御信号Bls＿up（ｉ）は、プ
リチャージ時に、メモリセルアレイMCA（ｉ＋１）が活
性化した時の高電圧レベルVppを維持しながら、メモリ
セルアレイMCA（ｉ−１）が活性化する時に接地電圧レ
ベルに降下する。
【００４５】尚、スイッチングアレイ（２０ｃ）に印加
される制御信号Bls＿down（ｉ−１）は、プリチャージ
時に、メモリセルアレイMCA（ｉ＋１）が活性化した時
の接地電圧レベルから電源電圧VDDレベルに上昇し、そ
の後、メモリセルアレイMCA（ｉ−１）が活性化する時
もそのレベルを維持する。
される制御信号Bls＿down（ｉ−１）は、プリチャージ
時に、メモリセルアレイMCA（ｉ＋１）が活性化した時
の接地電圧レベルから電源電圧VDDレベルに上昇し、そ
の後、メモリセルアレイMCA（ｉ−１）が活性化する時
もそのレベルを維持する。
【００４６】さらに、これと同時にスイッチングアレイ
（２０ｄ）に印加される制御信号Bls＿up（ｉ＋１）
は、メモリセルアレイMCA（ｉ＋１）が活性化するとき
の高電圧VppレベルをメモリセルアレイMCA（ｉ−１）の
活性化と関りなく維持する。
（２０ｄ）に印加される制御信号Bls＿up（ｉ＋１）
は、メモリセルアレイMCA（ｉ＋１）が活性化するとき
の高電圧VppレベルをメモリセルアレイMCA（ｉ−１）の
活性化と関りなく維持する。
【００４７】次に、活性化するメモリセルアレイとして
MCA（ｉ）が選択されると、スイッチングアレイ（２０
ａ）に印加される制御信号Bls＿down（ｉ−１）は、プ
リチャージ時に、メモリセルアレイMCA（ｉ−１）が活
性化した時の高電圧Vppレベルを維持した後、メモリセ
ルアレイMCA（ｉ）の活性化時点で接地電圧レベルに降
下する。
MCA（ｉ）が選択されると、スイッチングアレイ（２０
ａ）に印加される制御信号Bls＿down（ｉ−１）は、プ
リチャージ時に、メモリセルアレイMCA（ｉ−１）が活
性化した時の高電圧Vppレベルを維持した後、メモリセ
ルアレイMCA（ｉ）の活性化時点で接地電圧レベルに降
下する。
【００４８】そして、これと同時にスイッチングアレイ
（２０ｂ）に印加される制御信号Bls＿up（ｉ）は、プ
リチャージ時に、メモリセルアレイMCA（ｉ−１）が活
性化した時の接地電圧レベルから電源電圧VDDレベルに
上昇し、その後、メモリセルアレイMCA（ｉ）が活性化
する時に高電圧Vppレベルに上昇する。
（２０ｂ）に印加される制御信号Bls＿up（ｉ）は、プ
リチャージ時に、メモリセルアレイMCA（ｉ−１）が活
性化した時の接地電圧レベルから電源電圧VDDレベルに
上昇し、その後、メモリセルアレイMCA（ｉ）が活性化
する時に高電圧Vppレベルに上昇する。
【００４９】尚、スイッチングアレイ（２０ｃ）に印加
される制御信号Bls＿down（ｉ）は、プリチャージ時
に、メモリセルアレイMCA（ｉ−１）が活性化した時の
電源電圧VDDレベルを維持し、その後、メモリセルアレ
イMCA（ｉ）が活性化する時に高電圧Vppレベルに上昇す
る。
される制御信号Bls＿down（ｉ）は、プリチャージ時
に、メモリセルアレイMCA（ｉ−１）が活性化した時の
電源電圧VDDレベルを維持し、その後、メモリセルアレ
イMCA（ｉ）が活性化する時に高電圧Vppレベルに上昇す
る。
【００５０】これによって、メモリセルアレイMCA
（ｉ）及びこれに隣接するビットラインセンス増幅器bl
sa等が接続される。
（ｉ）及びこれに隣接するビットラインセンス増幅器bl
sa等が接続される。
【００５１】さらに、これと同時にスイッチングアレイ
（２０ｄ）に印加される制御信号Bls＿up（ｉ＋１）
は、プリチャージ時に、メモリセルアレイMCA（ｉ−
１）が活性化した時の高電圧Vppレベルを維持した後、
メモリセルアレイMCA（ｉ）が活性化する時に接地電圧
レベルに下降させる。
（２０ｄ）に印加される制御信号Bls＿up（ｉ＋１）
は、プリチャージ時に、メモリセルアレイMCA（ｉ−
１）が活性化した時の高電圧Vppレベルを維持した後、
メモリセルアレイMCA（ｉ）が活性化する時に接地電圧
レベルに下降させる。
【００５２】さらに、本発明にかかる実施の形態におい
ては、図６に示したように初期状態において各スイッチ
ングアレイに印加される制御信号を高電圧Vppレベルに
設定して開始することができる。この初期設定の後にお
ける活性化とプリチャージに伴う電圧変化は図３と同様
であることから、これに関する説明は重複を避けるため
に省略する。
ては、図６に示したように初期状態において各スイッチ
ングアレイに印加される制御信号を高電圧Vppレベルに
設定して開始することができる。この初期設定の後にお
ける活性化とプリチャージに伴う電圧変化は図３と同様
であることから、これに関する説明は重複を避けるため
に省略する。
【００５３】本発明は、スイッチングアレイに印加され
る制御信号が高電圧Vppに設けられた状態で隣接する他
のメモリセルアレイが活性化しないため、該当スイッチ
ングアレイをオフさせる必要性がなければそのレベルを
そのまま維持させる。さらに、高電圧Vppレベルに制御
信号が設けられた状態で隣接する他のメモリ セルアレ
イが活性化する場合、制御信号はプリチャージまでその
レベルを維持した後、設置電圧レベルに下降する。
る制御信号が高電圧Vppに設けられた状態で隣接する他
のメモリセルアレイが活性化しないため、該当スイッチ
ングアレイをオフさせる必要性がなければそのレベルを
そのまま維持させる。さらに、高電圧Vppレベルに制御
信号が設けられた状態で隣接する他のメモリ セルアレ
イが活性化する場合、制御信号はプリチャージまでその
レベルを維持した後、設置電圧レベルに下降する。
【００５４】すなわち、ビットライン選択制御部は、活
性化区間において制御信号が高電圧レベルであれば、プ
リチャージ区間及び連続する活性化区間にわたって高電
圧レベルを維持させる第１モードと、プリチャージ区間
において高電圧レベルを維持した後に連続する活性化区
間において接地電圧レベルへ降下させる第２モードと、
活性区間において制御信号が電源電圧レベルであれば、
プリチャージ区間において電源電圧レベルを維持した後
に連続する活性化区間において高電圧レベルへ上昇させ
る第３モードと、プリチャージ区間の間において前記電
源電圧レベルを維持した後に連続する活性化区間におい
て接地電圧レベルへ降下させる第４モードと、プリチャ
ージ区間と連続する活性化区間にわたって電源電圧レベ
ルを維持させる第５モードと、活性化区間において制御
信号が接地電圧レベルであれば、プリチャージ区間にお
いて電源電圧レベルへ上昇させた後に連続する活性化区
間において高電圧レベルへ上昇させる第６モードと、プ
リチャージ区間において電源電圧レベルへ上昇させた後
に連続する活性化区間において電源電圧レベルを維持さ
せる第７モードと、プリチャージ区間において電源電圧
レベルへ上昇させた後に連続する活性化区間で接地電圧
レベルへ下降させる第８モードとに区分して、スイッチ
ングアレイに印加する制御信号を制御する。
性化区間において制御信号が高電圧レベルであれば、プ
リチャージ区間及び連続する活性化区間にわたって高電
圧レベルを維持させる第１モードと、プリチャージ区間
において高電圧レベルを維持した後に連続する活性化区
間において接地電圧レベルへ降下させる第２モードと、
活性区間において制御信号が電源電圧レベルであれば、
プリチャージ区間において電源電圧レベルを維持した後
に連続する活性化区間において高電圧レベルへ上昇させ
る第３モードと、プリチャージ区間の間において前記電
源電圧レベルを維持した後に連続する活性化区間におい
て接地電圧レベルへ降下させる第４モードと、プリチャ
ージ区間と連続する活性化区間にわたって電源電圧レベ
ルを維持させる第５モードと、活性化区間において制御
信号が接地電圧レベルであれば、プリチャージ区間にお
いて電源電圧レベルへ上昇させた後に連続する活性化区
間において高電圧レベルへ上昇させる第６モードと、プ
リチャージ区間において電源電圧レベルへ上昇させた後
に連続する活性化区間において電源電圧レベルを維持さ
せる第７モードと、プリチャージ区間において電源電圧
レベルへ上昇させた後に連続する活性化区間で接地電圧
レベルへ下降させる第８モードとに区分して、スイッチ
ングアレイに印加する制御信号を制御する。
【００５５】本発明は上記した実施の形態にのみ限定さ
れるものではなく、本発明の技術的思想を越えない範囲
内において種々の修正及び変形が可能である。
れるものではなく、本発明の技術的思想を越えない範囲
内において種々の修正及び変形が可能である。
【００５６】
【発明の効果】本発明によれば、高電圧Vppレベルを変
動させる場合が制限されることよって、スイッチングア
レイがオン／オフする回数が減少して電流消費量が節減
される。特にリフレッシュモード、例えば、セルフリフ
レッシュモード、オートリフレッシュモードにおいてメ
モリセルアレイとその内部のワードラインの活性化順序
をチップ内部で定めることができる場合には、ビットラ
インを選択するためにスイッチングアレイに印加される
制御信号の状態変化が最小化され得るために、それに対
応して電流消費量が減少する効果を奏する。
動させる場合が制限されることよって、スイッチングア
レイがオン／オフする回数が減少して電流消費量が節減
される。特にリフレッシュモード、例えば、セルフリフ
レッシュモード、オートリフレッシュモードにおいてメ
モリセルアレイとその内部のワードラインの活性化順序
をチップ内部で定めることができる場合には、ビットラ
インを選択するためにスイッチングアレイに印加される
制御信号の状態変化が最小化され得るために、それに対
応して電流消費量が減少する効果を奏する。
【００５７】また、半導体メモリディバイスが消費する
電力を節減できることから、半導体メモリディバイスを
使用した電子製品の電力消費も改善される効果を奏す
る。
電力を節減できることから、半導体メモリディバイスを
使用した電子製品の電力消費も改善される効果を奏す
る。
【図１】本発明の好ましい実施の形態にかかる半導体メ
モリディバイスを示すブロック図である。
モリディバイスを示すブロック図である。
【図２】図１に示したメモリセルアレイとビットライン
センス増幅器アレイの接続関係を説明する回路図であ
る。
センス増幅器アレイの接続関係を説明する回路図であ
る。
【図３】本発明の実施の形態に係る半導体メモリディバ
イスビットライン接続方法における状態遷移図である。
イスビットライン接続方法における状態遷移図である。
【図４】図３の方法において特定のメモリセルアレイを
連続して選択する場合におけるタイミングチャートであ
る。
連続して選択する場合におけるタイミングチャートであ
る。
【図５】図３の方法において選択するメモリセルアレイ
を変更する場合におけるタイミングチャートである。
を変更する場合におけるタイミングチャートである。
【図６】本発明に係る半導体メモリディバイスのビット
ライン接続方法の他の実施の形態を示す状態遷移図であ
る。
ライン接続方法の他の実施の形態を示す状態遷移図であ
る。
１０ アドレスバッファ １２ 命令デコーダ １４ ロー制御部 １６ bls／blsa制御部 １６ａ、１６ｂ bls制御部 １８ WL制御部 ２０ blsaアレイ ２０ａ〜２０ｄ スイッチング部 ２２ MCA
Claims (10)
- 【請求項１】複数のメモリセルアレイと、 該複数のメモリセルアレイの間に配置され共有される複
数のビットラインセンス増幅器と、該ビットラインセン
ス増幅器と該ビットラインセンス増幅器に対応するメモ
リセルアレイの間に配置され、これらの間の接続状態を
スイッチングする少なくとも１つのスイッチングアレイ
とを備えている複数のビットラインセンス増幅器アレイ
と、 各メモリセルアレイの活性化及びプリチャージを繰り返
し制御するために対応する制御信号を前記スイッチング
アレイに供給するビットライン選択制御部とを備え、 該ビットライン選択制御部は、 活性化区間において前記制御信号が高電圧レベルである
場合に、前記プリチャージ区間及び連続する活性化区間
において前記高電圧レベルを維持する第１モードと、 前記プリチャージ区間において前記高電圧レベルを維持
した後に連続する前記活性化区間において接地電圧レベ
ルへ降下させる第２モードと、 活性化区間において制御信号が電源電圧レベルである場
合に、前記プリチャージ区間において前記電源電圧レベ
ルを維持した後に連続する活性化区間に前記高電圧レベ
ルへ上昇させる第３モードと、 前記プリチャージ区間において前記電源電圧レベルを維
持した後に連続する前記活性化区間に前記接地電圧レベ
ルへ降下させる第４モードと、 前記プリチャージ区間及び連続する前記活性化区間にお
いて前記電源電圧レベルを維持する第５モードと、 活性化区間において前記制御信号が前記接地電圧レベル
であれば、前記プリチャージ区間において前記電源電圧
レベルへ上昇させた後に連続する前記活性化区間におい
て前記高電圧レベルへ上昇させる第６モードと、 前記プリチャージ区間において前記電源電圧レベルへ上
昇させた後に連続する前記活性化区間に前記電源電圧レ
ベルを維持する第７モードと、 前記プリチャージ区間において前記電源電圧レベルへ上
昇させた後に連続する前記活性化区間において前記電源
電圧レベルへ降下させる第８モードとに区分してスイッ
チングアレイに制御信号を供給することを特徴とする半
導体メモリディバイス。 - 【請求項２】前記ビットライン選択制御部は活性化する
メモリセルアレイとして同一のメモリセルアレイが連続
して選択された場合に、 前記活性化するメモリセルアレイに隣接するスイッチン
グアレイに対して前記第１モードで制御信号を供給し、 前記活性化するメモリセルアレイに接続されるビットラ
インセンス増幅器と、非活性化するメモリセルアレイと
の間の前記スイッチングアレイに対して、前記第８モー
ドで前記制御信号を供給し、 残るスイッチングアレイに対して、該スイッチングアレ
イに印加されている信号レベルに対応して前記第１モー
ドまたは第５モードで前記制御信号を供給することを特
徴とする請求項１記載の半導体メモリディバイス。 - 【請求項３】前記ビットライン選択制御部は、活性化す
るメモリセルアレイとして既に活性化区間において選択
されたメモリセルアレイと異なるメモリセルアレイが連
続する活性化区間において選択された場合に、 前記活性化するメモリセルアレイに隣接したスイッチン
グアレイに対して、該スイッチングアレイに印加されて
いる信号レベルに対応して前記第１モード、前記第３モ
ード又は前記第６モードで前記制御信号を供給し、 前記活性化するメモリセルアレイに接続されるビットラ
インセンス増幅器と非活性化するメモリセルアレイとの
間の前記スイッチングアレイに対して、該スイッチング
アレイに印加されている信号レベルに対応して前記第２
モード、前記第４モード又は前記第８モードで前記制御
信号を供給し、 残るスイッチングアレイに対して、該スイッチングアレ
イに印加されている信号レベルに対応して前記第１モー
ド、前記第５モード及び第７モードで前記制御信号を供
給することを特徴とする請求項１記載の半導体メモリデ
ィバイス。 - 【請求項４】データをセンシング及び増幅するビットラ
インセンス増幅器が隣接するメモリセルアレイに共有さ
れ、活性化区間とプリチャージ区間が繰り返され、各活
性化区間毎に活性化するメモリセルアレイが選択され、
隣接する前記ビットラインセンス増幅器と前記メモリセ
ルアレイとの接続状態がこれ等を接続するスイッチング
アレイに印加される制御信号によって決定される半導体
メモリディバイスのビットライン接続方法において、 活性化区間において前記制御信号が高電圧レベルである
場合に、前記プリチャージ区間及び連続する前記活性化
区間において前記高電圧レベルを維持する第１モード
と、 前記プリチャージ区間において前記高電圧レベルを維持
した後に連続する前記活性化区間において接地電圧レベ
ルへ降下させる第２モードと、 活性化区間において前記制御信号が電源電圧レベルであ
る場合に、前記プリチャージ区間において前記電源電圧
レベルを維持した後に連続する前記活性化区間に前記高
電圧レベルへ上昇させる第３モードと、 前記プリチャージ区間において前記電源電圧レベルを維
持した後に連続する前記活性化区間において前記接地電
圧レベルへ降下させる第４モードと、 前記プリチャージ区間及び連続する前記活性化区間にお
いて前記電源電圧レベルを維持する第５モードと、 活性化区間において前記制御信号が前記接地電圧レベル
である場合に、前記プリチャージ区間において前記電源
電圧レベルへ上昇させた後に連続する前記活性化区間に
おいて前記高電圧レベルへ上昇させる第６モードと、 前記プリチャージ区間において前記電源電圧レベルへ上
昇させた後に連続する前記活性化区間において前記電源
電圧レベルを維持する第７モードと、 前記プリチャージ区間において前記電源電圧レベルへ上
昇させた後に連続する前記活性化区間において前記接地
電圧レベルへ降下させる第８モードとに区分してスイッ
チングアレイに前記制御信号を供給することを特徴とす
る半導体メモリディバイスのビットライン接続方法。 - 【請求項５】半導体メモリディバイスの電源がターンオ
ンすると、前記スイッチングアレイに初期電圧レベルと
して電源電圧が印加されることを特徴とする請求項４記
載の半導体メモリディバイスのビットライン接続方法。 - 【請求項６】半導体メモリディバイスの電源がターンオ
ンすると、前記スイッチングアレイに初期電圧レベルと
して高電圧が印加されることを特徴とする請求項４記載
の半導体メモリディバイスのビットライン接続方法。 - 【請求項７】活性化するメモリセルアレイとして同一の
メモリセルアレイが連続して選択された場合に、 前記活性化するメモリセルアレイに隣接するスイッチン
グアレイに対して前記第１モードで前記制御信号を供給
し、 前記活性化するメモリセルアレイに接続されるビットラ
インセンス増幅器と非活性化するメモリセルアレイとの
間の前記スイッチングアレイに対して前記第８モードで
前記制御信号を供給し、 残るスイッチングアレイに対して、該スイチイングアレ
イに対して印加されている信号レベルに対応して前記第
１モードまたは前記第５モードで前記制御信号を供給す
ることを特徴とする請求項４記載の半導体メモリディバ
イスのビットライン接続方法。 - 【請求項８】活性化するメモリセルアレイとして既に活
性化区間において選択されたメモリセルアレイと異なる
メモリセルアレイが連続する活性化区間において選択さ
れた場合に、 前記活性化するメモリセルアレイに隣接したスイッチン
グアレイに対して、該スイッチングアレイに印加されて
いる信号レベルに対応して前記第１モード、前記第３モ
ードまたは前記第６モードで前記制御信号を供給し、 前記活性化するメモリセルアレイに接続されるビットラ
インセンス増幅器と非活性化するメモリセルアレイとの
間の前記スイッチングアレイに対して、該スイッチング
アレイに印加されている信号レベルに対応して前記第２
モード、前記第４モードまたは前記第８モードで前記制
御信号を供給し、 残るスイッチングアレイに対して、該スイッチングアレ
イに印加されている信号レベルに対応して前記第１モー
ド、前記第５モードまたは第７モードで前記制御信号を
供給することを特徴とする請求項４記載の半導体メモリ
ディバイスのビットライン接続方法。 - 【請求項９】前記制御信号の前記モード別動作は、セル
フリフレッシュモードにおいて実行されることを特徴と
する請求項４記載の半導体メモリディバイスのビットラ
イン接続方法。 - 【請求項１０】前記制御信号の前記モード別動作は、オ
ートリフレッシュモードにおいて実行されることを特徴
とする請求項４記載の半導体メモリディバイスのビット
ライン接続方法。
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