TWI233618B - Semiconductor memory device and bit line connecting method thereof - Google Patents

Semiconductor memory device and bit line connecting method thereof Download PDF

Info

Publication number
TWI233618B
TWI233618B TW089128272A TW89128272A TWI233618B TW I233618 B TWI233618 B TW I233618B TW 089128272 A TW089128272 A TW 089128272A TW 89128272 A TW89128272 A TW 89128272A TW I233618 B TWI233618 B TW I233618B
Authority
TW
Taiwan
Prior art keywords
voltage level
cycle
memory cell
bit line
mode
Prior art date
Application number
TW089128272A
Other languages
English (en)
Inventor
Jong-Hee Han
Original Assignee
Hyundai Electronics Ind
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hyundai Electronics Ind filed Critical Hyundai Electronics Ind
Application granted granted Critical
Publication of TWI233618B publication Critical patent/TWI233618B/zh

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18Bit line organisation; Bit line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Description

1233618 A7 B7 五、發明說明(1) 本發朗之背景 1. 本發明之領域 本發明係關於一種半導體記憶元件,並且更特定地 有關於一種半導體記憶元件及其位元線連接方法。根據本 發明’ 一個用於連接位元線感測放大器的控制信號係在 Vpp的高電壓位準下驅動、並且之後限制了降低其至電源 電壓Vdd位準或是接地電壓位準的情形,藉此降低在資料 讀取、寫入與更新動作中的功率消耗。 2. 背景技術之說明 可攜式電子裝置,像是筆記型電腦或是可攜式遊戲 裝置係由提供有限功率的電池所驅動,其已經被硏發以避 免當裝置未使用時不要的功率消耗。尤其,由於半導體記 億元件已經成爲上述的電子裝置所必須的,因此具有功率 消耗的半導體記憶元件已經被開發,例如,“半導體記憶元 件與半導體機體電路”,美國專利號6,061,276已經加以揭 示。 一般而言,半導體記憶元件具有複數個記憶單元陣 列,並且相鄰的記憶單元陣列係共用一個被建構在記憶單 元陣列之間的位元線感測放大器陣列。一個開關陣列被建 構在位元線感測放大器陣列與記憶單元陣列之間。於是, 一個用於開關的控制信號係被施加到該開關陣列。 如上所建構的,該位元線感測放大器係根據相鄰的 記憶單元陣列之啓動狀態而連接到任意的記憶單元陣列, 3 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) -* v -----I--訂·-------- 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 1233618 A7 ___B7 五、發明說明(〆) 以讀取/寫入或是更新資料至該記憶單元陣列’而並未同時 地連接至相鄰的另一記憶單元。如上所述的控制係依據開 關陣列的開關狀態。 一個預充電以及一個啓動動作被週期性地重複以藉 由存取該記憶單元陣列的一條字元線來讀取/寫入或是更新 資料,並且一個開關陣列係被驅動用以執行上述的動作’ 因而該控制信號的狀態,換言之’被施加的電壓係被改變 用以驅動該開關陣列。 明確地說,最初,該開關陣列的每個閘之電壓係被 維持在電源電壓Vdd位準之下,而之後該被施加到開關陣 列的閘之電壓係被升高至高電壓νΡΡ位準,以確保其中所 選存取的記憶單元陣列以及一個相鄰的位元線感測放大器 之連接,而該被施加到開關陣列的閘之電壓係被降低至接 地電壓位準,以使得其中未選擇存取的記憶單元陣列以及 一個相鄰的位元線感測放大器的連接狀態斷開。之後,該 控制信號爲了預充電動作而被設定在電源電壓Vdd位準之 下。 以下的例子與上述的例子不同在於:在預充電狀態 下,一個控制信號係被設定在一高電壓Vpp之下,而在啓 動狀態下,該控制信號係被設定低至接地電壓位準,以斷 開位在非所選的記憶單元陣列之開關陣列的連接狀態。 如上所述,習知技術的動作必須每個更新週期被進 行,其係包含啓動與預充電動作。於是,開關陣列通/斷的 次數越高,功率消耗則越多。特別是,在自更新模式中, 4 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) " (請先閱讀背面之注意事項再填寫本頁)
1233618 A7 B7 五、發明說明(>) 其係能夠在低功率消耗模式下被提供,該開關陣列的通/斷 動作之功率消耗是非常高的。 此外,該開關陣列具有相當大數量的負載並且使用 一個比操作電壓Vdd高的位準之高電壓Vpp以用於開關, 因而電流必須被供應至一個用以提供該高電壓Vpp的電路 。於是,爲了執行上述的動作,大量的電流係被消耗。 本發明之槪要 於是,本發明之一目的是去降低半導體記憶元件的 功率消耗,其係藉由限制被施加用以控制位元線感測放大 器與記憶單元的連接狀態之控制信號的電壓改變狀態。 本發明係降低功率消耗藉由限制性地執行一控制信 號的電壓改變。該控制信號係被提供用於開關一個開關陣 列,該開關陣列係使得複數個記憶單元陣列以及對應於該 等記憶單元陣列的位元線感測放大器連接在一起。 爲了達成本發明之一特點的上述目的,一種半導體 記憶元件係包括複數個記憶單元陣列、位元線感測放大器 陣列,其係包含一個配置在該等記憶單元陣列之間並且共 用的位元線感測放大器、以及至少一個或多個開關陣列, 其係分別配置在該等位元線感測放大器以及對應於該等位 元線感測放大器的記憶單元陣列之間,並且用於開關其間 的連接狀態;以及一個位元線選擇控制機構,其係用以反 覆地控制每個記憶單元陣列的啓動與預充電並且提供對應 於該啓動與預充電的控制信號給該等開關陣列。 5 ^紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) -裝---- 111111. 經濟部智慧財產局員工消費合作社印製 A7 經濟部智慧財產局員工消費合作社印製 1233618 五、發明說明(ψ) 該位元線選擇控制單元係提供控制信號的模式,其 中被施加至開關陣列的控制信號是一個高電壓位準時’該 模式係包括一個第一模式’用以在一預充電週期以及後續 的一啓動週期的期間維持在該高電壓位準;一個第二模式 ,用以在一預充電週期的期間維持一個高電壓位準之後, 在後續的一啓動週期的期間降低該控制信號至一個接地電 壓位準;一個第三模式’用以在一預充電週期的期間維持 在一個電源電壓位準’並且當該控制信號在目前的啓動週 期是一個電源電壓位準時,在接續地啓動週期的期間係升 高該控制信號至一個高電壓位準;一個第四模式,用以在 一預充電週期的期間維持該電源電壓位準,並且之後在一 ,個後續的啓動週期的期間降低至該接地電壓位準;一個第 五模式,用以在該預充電週期以及後續的啓動週期的期間 維持該電源電壓位準;一個第六模式,用以在該控制信號 在目前的啓動週期是接地電壓位準時,在該預充電週期升 高至該電源電壓位準,並且之後在一個後續的啓動週期升 高至一個高電壓位準;一個第七模式,用以在該預充電週 期升高至該電源電壓位準,並且之後在一個後續的啓動週 期維持該電源電壓位準;以及一個第八模式,用以在該預 充電週期升高至該電源電壓位準,並且之後在一個後續的 啓動週期降低至接地電壓位準。 圖式之簡要說明 本發明在參考附圖之下將變得更容易瞭解,附圖只 6 (請先閱讀背面之注意事項再填寫本頁)
本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 經濟部智慧財產局員工消費合作社印製 1233618 A7 _B7_ 五、發明說明(< ) 是給予作爲解說而已,因而並非限制本發明的,其中: 圖1是描繪根據本發明的半導體記憶元件之一較佳 實施例的方塊圖; 圖2是描繪圖1的一個記憶單元陣列以及一個位元 線感測放大器陣列之連接關係的電路; 圖3是描繪根據本發明之半導體記憶元件的一條位 元線之連接方法的狀態圖; 圖4是描繪根據圖3的方法連續地選擇一個單一記 憶單元陣列的情形之時序圖; 圖5是描繪根據圖3的方法連續地選擇一個單一記 憶單元陣列的情形之時序圖; 圖6是描繪根據本發明之半導體記憶元件的一條位 元線之連接方法的另一實施例之狀態圖。 主要部份代表符號之簡要說明 10位址緩衝器 12命令解碼器 14列控制單元 16 bls/blsa控制單元 16a、16b bis控制單元 18 WL控制單元 20 blsa 陣歹[J 20a〜20d開關陣列 7 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁)
經濟部智慧財產局員工消費合作社印製 1233618 A7 _B7_____ 五、發明說明(V ) 鉸佳實施例之詳細說明 根據本發明之一較佳實施例的半導體記憶元件現將 參考附圖來加以說明。 圖1是描繪根據本發明之半導體記憶元件的較佳實 施例之方塊圖。 如圖1中所示,該半導體記憶元件係包括一個位址 緩衝器10以及一個命令解碼器I2,其係用以分別提供一 個位址信號以及複數個命令信號用以控制狀態例如是列主 動或是預充電至一個列控制單元14。該列控制單元14係 分別提供一個列主動控制信號ACT與一個預充電控制信號 PCG、以及一個列位址信號Row Addr至一個位元線選擇( 此後,其係被稱爲‘bis’)/位元線感測放大器(此後,其係被 稱爲‘blsa’)控制單元16以及一個字元線(此後,其係被稱 爲‘WL’)控制單元18。 每個bls/blsa控制單元16都是藉由結合一個描繪於 圖2中的bis控制單元16a以及一個blsa控制單元(未顯示 出)而被建構的,而該WL控制單元18係被建構用以控制 一個對應的記憶單元陣列(此後,其係被稱爲‘MCA’)。在 此,用以控制該blsa的blsa控制單元以及用以控制該 MCA的WL控制單元之架構是與習知技術之架構相同,而 於是爲了簡潔本發明的說明書,該架構之明確的解說將加 以省略,bis控制單元16a的架構與動作的解說將如下地加 以描述。 該bis控制單元16a與16b係一對一地對應於每個 8 (請先閱讀背面之注意事項再填寫本頁) * 1·— n 一:OJ ϋ _ϋ ϋ ϋ ϋ ·ϋ 1.— I · 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 經濟部智慧財產局員工消費合作社印製 1233618 A7 _______Β7__ 五、發明說明(η ) blsa陣列20加以建構。並且,每個blsa陣列20都具有位 元線感測放大器blsa —對一地對應於每個位元線對,並且 該blsa被建構爲經由MOS電晶體所構成的開關而連接至 兩個相鄰於該blsa的每條位元線之記憶單元陣列。該些開 關係被配置成開關陣列20a〜20d。 更明確地說,記憶單元陣列MCA(i-l)與MCA(i+l)係 分別相鄰於一第i個記憶單元陣列MCA(i)(i是一個任意的 自然數)。該等彼此相鄰的記憶單元陣列MCA⑴與MCA(i-1)或是MCA(i)與MCA(i+l)係共用配置在該等記憶單元陣 列之間的位元線感測放大器blsa。 該等位元線感測放大器blsa係透過一對位元線((bl(0) ,/bl(0))、(bl(l),/bl(l))、…、(bl(n),/bl(n)) : η 是一個 任意的自然數)而連接到該等相鄰於位元線感測放大器blsa 的兩側之記憶單元陣列MCA⑴與MCA(M)或是MCA⑴與 MCA(i+l),並且上述的連接狀態是根據內含於每條位元線 的開關陣列20a〜20d之個別的開關之通/斷狀態來加以決定 的。 在連接至位在該等記憶單元陣列MCA(i_l)與MCA(i) 之間的位元線感測放大器blsa之該等開關陣列20a與20b 中間,一個從該bis控制單元16a被施加到該開關的閘極 、用以控制內含於該開關陣列20a之開關的通/斷狀態之控 制信號係被命名爲bls_down(i-l),並且一個從該bis控制 單元16a被施加到該開關的閘極、用以控制內含於該開關 陣列20b之開關的通/斷狀態之控制信號係被命名爲 9 (請先閱讀背面之注意事項再填寫本頁) I —ϋ ϋ 1 ϋ 1 一sov I ϋ I _1 1_1 i 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) A7 經濟部智慧財產局員工消費合作社印製 1233618 B7 五、發明說明(9 ) bis一up(i) 〇 在連接至位在該等記憶單元陣列MCA(i)與MCA(i+l) 之間的位元線感測放大器blsa之該等開關陣列20c與20d 中間,一個從該bis控制單元16b被施加到該開關的閘極 、用以控制內含於該開關陣列2〇d之開關的通/斷狀態之控 制信號係被命名爲bls_down(i),並且一個從該bis控制單 元16b被施加到該開關的閘極、用以控制內含於該開關陣 列20d之開關的通/斷狀態之控制信號係被命名爲 bis一up(i+l) 〇 於是,圖1的blsa陣列20係包括一對開關陣列以及 對應於每個位元線對的位元線感測放大器blsa,並且內含 於對應該blsa陣列20之bls/blsa控制單元16的bis控制 單元係輸出一對控制信號用以控制一對建構成blsa陣列20 的開關陣列。 如上所建構的,本發明之一實施例係限制被輸出用 以驅動該開關陣列20a的控制信號之改變,因而降低了功 率消耗。 明確地說,參考圖3,當導通該半導體記憶元件時, 該等bis控制單元16a與16b係被設定爲整個控制信號 Bis一down(i-l)、bis—up(i)、bla一down(i)、以及 bis一up(i+l) 在一個電源電壓Vdd位準之下(圖3的一條路徑A)。 當一個記憶單元陣列MCA(i)被自由地選擇成爲主動 狀態時,輸出自該bis控制單元16a的控制信號bls_up(i) 以及輸出自該bis控制單元16b的控制信號bls_down⑴被 10 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁)
A7 1233618 __B7__ 五、發明說明(f ) 升高在一高電壓Vpp位準之下’藉此導通對應的開關陣列 20b與20c(圖3的路徑B)。於是,該記憶單元陣列MCA(i) 係連接到該等相鄰於其兩側的位元線感測放大器blsa。 同時地,該bis控制單元16a與16b係降低該等用以 控制連接至其中該等未被選擇啓動的記憶單元陣列MCA(i-1)與MCA(i+l)之開關陣列20a與20d的控制信號 bls^lown(i-l)與bls(i+l)在一個接地電壓位準之下(圖3的 路徑C)。 接續地,該記憶單元陣列MCA(i)係被解除主動並且 當其它相鄰的記憶單元陣列MCA(I-l)被選擇在主動狀態時 ,儘管一個預充電信號PCG被輸入,該bis控制單元16a 維持該控制信號bls_up⑴爲目前的高電壓Vpp位準(圖3的 路徑D),並且之後當用於啓動的控制係藉由一個列主動控 制信號ACT加以進行時,其係降低到一個接地電壓位準( 圖3的路徑E)。 當預充電(圖3的路徑F)以便控制相鄰於該用來解除 該記憶單元陣列MCA(i)主動的過程一起被啓動之記憶單元 陣列MCA(i-l)的開關陣列20a時,該bis控制單元16a係 升高一個具有目前的接地電壓位準之控制信號至一個電源 電壓位準Vdd,並且之後升高至一個用於啓動的高電壓位 準Vpp(圖3的路徑B)。 根據本發明之上述的較佳實施例,圖4係描繪一個 單一記憶單元的陣列連續地被選擇成爲啓動狀態之一種情 形’而圖5係描繪另一個記憶單元陣列係變化到另一個記 11 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) (請先閱讀背面之注意事項再填寫本頁) >1裝
• 1 ϋ n i_i n ϋ .^1-#-r0, 1 ϋ ϋ ϋ I 經濟部智慧財產局員工消費合作社印製 1233618 A7 B7 經濟部智慧財產局員工消費合作社印制衣 五、發明說明(γ。) 憶單元陣列之一種情形。此後,圖5與6將分開地加以解 說。 參考圖4,當導通一個半導體記憶元件時,該bis控 制單元16a與16b係被設定成一個用於輸出一個控制ig號 的電源電壓Vdd位準。 當該記億單元陣列MCA(i)係一個主動控制信號ACT 而被選擇成啓動狀態時,被供應至該等開關陣列20b與 20c的控制信號bls_up⑴與bls_down(i)係被設定成一個高 電壓位準Vpp,以便使得相鄰於該記憶單元陣列MCA(i)的 位元線感測放大器blsa連接,並且該記憶單元陣列 MCA⑴係被啓動。 在此時,被供應至相鄰於該等未被啓動並且相鄰於 該記憶單元陣列MCA(i)的記憶單元陣列MCA(i-l)與 MCA(i+l)之開關陣列20a與20d的控制信號bls_down(i-l) 與bls_up(i+l)係從目前被設定的電源電壓Vdd位準而被設 定成一個接地電壓位準。於是,該等記憶單元陣列MCA(i-1)與MCA(i+l)並未連接至相鄰的位元線感測放大器blsa。 接續地,當該記憶單元陣列MCA⑴連續地被選擇至 主動狀態時,該等開關陣列20b與20c被輸出至目前的 MCA(i)至一個高電壓位準Vpp在主動狀態中的控制信號 bls_up⑴與bls_down(i)係連續地在一個預充電週期以及接 著的主動週期中維持高電壓位準Vpp。 以下係不同於上述的內容。在此,相鄰於該等記憶 單元陣列MCA(i)與MCA(i+l)的開關陣列20a與20d之控 12 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 裝--------1T-i -------線' A7
經濟部智慧財產局員工消費合作社印製 1233618 五、發明說明(\ () 制信號bis—up(i+l)與bis—down(M)在一個預充電週期中{系 從目前的接地電壓位準升高至Vdd,並且之後在接箸的主 動週期中降低至一個接地電壓位準。 此等預充電與啓動週期係由一個列控制單元14 至每個bls/blsa控制單元16的一個主動控制信號ACT以 及一個預充電信號PCG所決定的。 於是,當相同的記憶單元陣列係被重複地選胃 狀態時,每個bis控制單元的控制信號之位準係被控 便具有如圖4的時序圖中所示之一個電壓位準,因而 開關陣列係分別加以開關。 在另一方面,當其它的記憶單元陣列被選擇爲主1A 狀態時,每個bis控制單元的控制信號位準之改變係參考 圖5來加以解說。圖5是一個其中記憶單元陣列' MCA(i-l)、MCA(i+l)以及MCA(i)係依序連續地被選爲主 動狀態之時序圖。 首先,當一個半導體記憶元件被導通時,被施加至 該等開關陣列20b與20c的控制信號bls_up⑴與 bls_d〇wn(i)係被設定成一個高電壓位準Vpp,以便於使得 一個相鄰於記憶單元陣列MCA(i)的位元線感測放大器blsa 連接,並且該記憶單元陣列MCA(i)係被啓動。 在此時,被施加至相鄰於該等未被啓動的並且相鄰 於該記憶單元陣列MCA(i)的記憶單元陣列MCA(i-l)與 MCA(i+l)之開關陣列20a與20d的控制信號blsjown(i-l) 與bls_up(i+l)係從目前被設定的電源電壓Vdd位準被設定 13 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先間讀背面之注意事項再填寫本頁)
1233618 A7 _B7_ 五、發明說明(\,) 成一個接地電壓位準。 (請先閱讀背面之注意事項再填寫本頁) 該記憶單元陣列MCA(i+l)被選擇爲主動狀態,當預 充電時,被施加至該開關陣列20d的控制信號bls_np(i+l) 之位準係從一個接地電壓位準升高至一個電源電壓Vdd’ 並且在啓動點之處升高至一個高電壓Vpp位準,藉此連接 該記憶單元陣列MCA(i+l)以及相鄰於該記憶單元陣列 MCA(i+l)的位元線感測放大器blsa。 在此,在一個預充電週期時,被施加至該開關陣列 20c的控制信號bls^iown(i)係維持一個高電壓位準Vpp, 如同當該記憶單元陣列MCA⑴被啓動時之電壓,而當該記 憶單元陣列MCA(i+l)係被啓動時,其係降低至一個接地電 壓位準。並且,被施加至該開關陣列20b的控制信號 bls_up(i)係維持一個高電壓位準Vpp,如同當該記憶單元 陣列MCA(i)被啓動時之電壓,而不論預充電以及該 MCA(i+l)的啓動。 經濟部智慧財產局員工消費合作社印製 同時,當預充電時,被施加至該開關陣列20a的控制 信號blS_down(i-l)係從當該記憶單元陣列MCA(i)被啓動時 之接地電壓位準升高至該電源電壓Vdd位準,並且當該記 憶單元陣列MCA(i+l)係被啓動時係維持該位準。 接著,當該記憶單元陣列MCA(i-l)被選擇爲主動狀 態時,被施加至該開關陣列20a的控制信號blSjown(i-l) 在預充電之際,係維持一個電源電壓位準Vdd,此係爲一 個當該記憶單元陣列MCA(i+l)被啓動時之電壓,而之後在 啓動點之處係升高成爲一個高電壓Vpp,藉此來連接該記 14 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 1233618 經濟部智慧財產局員工消費合作社印製 A7 ___B7 _ 五、發明說明(\巧) 憶單元陣列MAC(i-l)以及相鄰於該記憶單元陣列MAC(i_ 1)的位元線感測放大器blsa。 當預充電時,被施加至該開關陣列20b的控制信號 bls_ixp⑴係維持一個高電壓位準Vpp,如同當該記憶單元 陣列MCA(i+l)被啓動時之電壓,並且當該記憶單元陣列 MCA(i-l)被啓動時,係降低至一個接地電壓位準。並且, 當預充電時,被施加至該開關陣列20c的控制信號 bls_down⑴係從一個當該記憶單元陣列MCA(i+l)被啓動時 之接地電壓位準升高至一個電源電壓Vdd位準,並且之後 當該記憶單元陣列MCA(i-l)被啓動時也維持該位準。 被施加至該開關陣列20d的控制信號blS_up(i+l)係 維持一個高電壓位準Vpp,如同當該記憶單元陣列 MCA(i+l)被啓動時之電壓,而不論預充電以及該MCA(M) 的啓動。 接續地,當該記憶單元陣列MCA⑴被選擇爲主動狀 態時,被施加至該開關陣列20a的控制信號blS_d〇wn(i-l) 在預充電之際係維持一個高電壓Vpp位準,其係爲一個當 該記憶單元陣列MCA(M)被啓動時之電壓,並且之後係在 該記憶單元陣列MCA(i)的啓動點之處升高至一個接地電壓 位準。 當預充電時,被施加至該開關陣列20b的控制信號 bls_up(i)係從一個當該記憶單元陣列MCA(i_l)被啓動時之 接地電壓位準升高至一個電源電壓Vdd位準,並且當該記 憶單元陣列MCA⑴被啓動時升高至一個高電壓位準Vpp。 15 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注咅?事項再填寫本頁)
1233618 A7 B7 五、發明說明(\iV) (請先閱讀背面之注意事項再填寫本頁) 並且,當預充電時,被施加至該開關陣列20c的控制信號 bis一down(i)係維持一個電源電壓Vdd位準,如同當該記憶 單元陣列MCA(i_l)被啓動時之電壓位準,並且之後當該記 憶單元陣列MCA⑴被啓動時,其係升高至一個高電壓Vpp 位準。於是,該記憶單元陣列MCA(i)以及相鄰於該記憶單 元陣列MCA(i)的位元線感測放大器係彼此連接起來。 當預充電時,被施加至該開關陣列20d的控制信號 bls_up(i+l)係維持一個如同該記憶單元陣列MCA(i-l)被啓 動時之高電壓Vpp位準,並且之後當該記憶單元陣列 MCA(i)被啓動時,其係降低至一個接地電壓位準。 如圖6中所示,在最初的狀態下,本發明可以在被 施加至每個開關陣列的控制信號被設定成一個高電壓Vpp 位準之後加以進行,並且之後根據預充電以及啓動之電壓 的改變係採用等同於圖3的實施例,因而重複的解說將被 省略。 經濟部智慧財產局員工消費合作社印製 在本發明中,在一種其中被施加至開關陣列的控制 信號被設定成爲一個高電壓Vpp的狀態下,若因爲一個相 鄰的記憶單元陣列未被啓動而使得一個對應的開關陣列關 斷是不必要的時後,該位準係維持在上述的狀態下。在一 種其中一個控制信號被設定爲一個高電壓Vpp的狀態下, 若一個相鄰的其它記憶單元陣列被啓動時,該控制信號係 維持直到預充電爲止,並且之後係降低至一個接地電壓位 準。 於是,當被施加至開關陣列的控制信號是一個高電 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 1233618 A7 _B7_ 五、發明說明(V彡) 壓位準時,該位元線選擇控制單元係包括一個第一模式, 用以在預充電週期以及後續的啓動週期的期間維持該控制 信號在該高電壓位準;一個第二模式,用以在該預充電週 期維持一個高電壓位準之後,在後續的啓動週期降低該控 制信號至一個接地電壓位準;一個第三模式,用以在預充 電週期的期間維持該控制信號在一個電源電壓位準,並且 當該控制信號在目前的啓動週期是一個電源電壓位準時, 在接續地啓動週期係升高該控制信號至一個高電壓位準; 一個第四模式,用以在預充電週期的期間維持該電源電壓 位準,並且之後在一個後續的啓動週期降低至接地電壓位 準;一個第五模式,用以在該預充電週期以及後續的啓動 週期的期間維持該電源電壓位準;一個第六模式,用以在 該控制信號在目前的啓動週期是接地電壓位準時,在該預 充電週期升高至該電源電壓位準,並且之後在一個後續的 啓動週期升高至一個高電壓位準;一個第七模式,用以在 該預充電週期升高至該電源電壓位準,並且之後在一個後 續的啓動週期維持該電源電壓位準;以及一個第八模式, 用以在該預充電週期升高至該電源電壓位準,並且之後在 一個後續的啓動週期降低至接地電壓位準。 因此,改變該高電壓νΡΡ位準在許多情形中都被限 制。 於是,該開關陣列的通/斷次數係被降低,藉此降低 了電流消耗,尤其,在更新模式中,例如,一種自(self)更 新模式以及一種自動(automatic)更新模式中,在一種記憶 17 (請先閱讀背面之注意事項再填寫本頁) -I · 1 ϋ ϋ ϋ n 一-0, I ·ϋ ϋ I ϋ ϋ I · 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) A7 經濟部智慧財產局員工消費合作社印製 1233618 五、發明說明(\W) 單元陣列的啓動命令以及其字元線都可以在晶片中被決定 之情形中,被施加至該開關陣列的用以選擇一條位元線之 控制信號之狀態的改變可被減至最低,藉此降低了電流消 耗之程度係與對應的容量成正比。 根據本發明,有數項優點爲半導體記憶元件的電流 消耗可被減少並且因此其中該等半導體記憶元件被應用的 電子設備之電流消耗可被改善。 由於本發明可以數種型式加以體現,而不脫離其精 神或是本質上的特徵,也應該瞭解的是上述的實施例並非 受限於前述說明中的任何細節,除非有相反的指明,因而 應該被廣泛地解釋在所附的申請專利範圍之中所界定之精 神與範疇之內,並且因此所有落入申請專利範圍之條件與 邊界之內的變化與修改、或是此等條件與邊界的均等項係 因而欲由所附的申請專利範圍涵蓋之。 本紙張尺度適用中國國家標準(CNS)A4規格(21〇 χ 297公釐) (請先閱讀背面之注咅?事項再填寫本頁)

Claims (1)

1233618 A8 B8 C8 D8 六、申請專利範圍 1·一種半導體記憶元件,其係包括: 複數個記憶單元陣列; 位元線感測放大器陣列,其係包含一個配置在該等 豢 記憶單元陣列之間並且共用的位元線感測放大器、以及至 少一個或多個開關陣列,其係配置在該等位元線感測放大 器與分別對應於該等位元線感測放大器的記憶單元陣列之 間,並且用於開關介於其間的連接狀態;以及 一個位元線選擇控制機構,其係用以反覆地控制該 等個別的記憶單元陣列之啓動與預充電週期,並且提供對 應於該些啓動與預充電週期的控制信號至該等開關陣列, 其中在目前的啓動週期下,該些控制信號係如下區 分地加以提供; 當該控制信號是一個高電壓位準時,一個第一模式 ,用以在一預充電週期以及一後續的啓動週期之期間維持 該高電壓位準,一個第二模式,用以在該預充電週期的期 間維持該高電壓位準之後,在後續的一啓動週期的期間降 低該控制信號至一個接地電壓位準; 當該控制信號是一個電源電壓位準時,一個第三模 式,用以在一預充電週期的期間維持一個電源電壓位準, 並且當該控制信號在目前的啓動週期是一個電源電壓位準 時,在接續地啓動週期的期間升高該控制信號至一個高電 壓位準,一個第四模式,用以在一預充電週期的期間維持 該電源電壓位準’並且之後在一個後續的啓動週期的期間 降低至接地電壓位準,一個第五模式,用以在該預充電週 1 紙張尺度適用中國國家標準(〔NS ) A4規格(210X 297公羡1 --------0^-- (請先閲讀背面之注意事項再填寫本頁) 訂 f 經濟部智慧財是局貸工消費合作社印製 ABCD 1233618 六、申請專利範圍 期以及該後續的啓動週期的期間維持該電源電壓位準; 當該控制信號是接地電壓位準時,一個第六模式, 用以當該控制信號在目前的啓動週期是接地電壓位準時, 在該預充電週期升高至該電源電壓位準,並且之後在一個 後續的啓動週期升高至一個高電壓位準,一個第七模式, 用以在該預充電週期升高至該電源電壓位準,並且之後在 一個後續的啓動週期維持該電源電壓位準、以及一個第八 模式’用以在該預充電週期升高至該電源電壓位準,並且 之後在一個後續的啓動週期降低至接地電壓位準;並且 該位元線選擇控制機構係提供對應於該等個別的記 憶單元陣列的啓動狀態之控制信號的模式至該等開關陣列 〇 2·根據申請專利範圍第1項之記憶元件,其中當相同 的記憶單元陣列被連續地選擇爲主動狀態時,該位元線選 擇控制機構係提供一個該第一模式的控制信號至該等相鄰 於該等被啓動的記憶單元陣列之開關陣列、提供一個該第 八模式的控制信號至該等被連接至該等被啓動的記憶單元 陣列以及該等未被啓動的記憶單元陣列的位元線感測放大 器之間的開關陣列、並且根據目前的位準提供該第一與第 五模式的控制信號至其餘的開關陣列。 3·根據申請專利範圍第1項之半導體記憶元件’其中 當該等記憶單元陣列在目前的啓動週期以及一個後續的啓 動週期上有差異之下被選擇時,該位元線選擇控制機構係 根據目前的位準來分別提供該第一、第三與第六模式的控 2 --------II (請先閲讀背面之注意事項再填寫本頁) 訂 •I. 經濟部智慧財是局®工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 1233618 A8 B8 C8 D8 六、申請專利範圍 制信號至該等相鄰於該等被啓動的記憶單元陣列之開關陣 列、提供該第二、第四與第八模式的控制信號至該等在被 連接至該等被啓動的記憶單元陣列以及該等未被啓動的記 憶單元陣列的位元線感測放大器之間的開關陣列、並且根 據目前的位準提供該第一、第五與第七模式的控制信號至 其餘的開關陣列。 4·一種半導體記憶元件之位元線連接方法,其中用於 感測並且放大資料的位元線感測放大器係由相鄰於該等位 元線感測放大器的記憶單元陣列所共用,並且啓動與預充 電的週期係被重複,一個將被啓動的記憶單元陣列係在個 別的啓動週期被選擇,在彼此相鄰的該等個別的位元線感 測放大器以及該等記憶單元陣列之間的連接狀態係根據被 施加至該等開關陣列的控制信號來加以決定的: 其中對應於該等啓動的控制信號係如下區分地加以提 供: 在目前的啓動週期下,當該控制信號是一個高電壓位 準時,一個第一模式,用以在一預充電週期以及一後續的 啓動週期之期間維持該高電壓位準,一個第二模式,用以 在一預充電週期的期間維持該高電壓位準之後,在後續的 一啓動週期的期間降低該控制信號至一個接地電壓位準; 在目前的啓動週期下,當該控制信號是一個電源電壓 位準時,一個第三模式,用以在一預充電週期的期間維持 一個電源電壓位準,並且當該控制信號在目前的啓動週期 是一個電源電壓位準時,在接續地啓動週期的期間升高該 3 (請先閱讀背面之注意事項再填寫本頁) 、言 i] 經濟部智慧財是/^¾工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 1233618 A8 B8 C8 D8 六、申請專利範圍 (請先閲讀背面之注意事項再填寫本頁) 控制信號至一個高電壓位準,一個第四模式,用以在一預 充電週期的期間維持該電源電壓位準,並且之後在一個後 續的啓動週期的期間降低至接地電壓位準,一個第五模式 ,用以在該預充電週期以及該後續的啓動週期的期間維持 該電源電壓位準; 在目前的啓動週期下,當該控制信號是一個接地電壓 位準時,一個第六模式,用以當該控制信號在目前的啓動 週期是接地電壓位準時,在該預充電週期升高至該電源電 壓位準,並且之後在一個後續的啓動週期升高至一個高電 壓位準,一個第七模式,用以在該預充電週期升高至該電 源電壓位準,並且之後在一個後續的啓動週期維持該電源 電壓位準、以及一個第八模式,用以在該預充電週期升高 至該電源電壓位準,並且之後在一個後續的啓動週期降低 至接地電壓位準;並且 對應於該等個別的記憶單元陣列之啓動週期的啓動狀 態之控制信號係藉由適用該等模式中的任一模式而被供應 至該等開關陣列。 經.^部智慧財4^7:9工消費合作社印製 5. 根據申請專利範圍第4項之位元線連接方法,其中 當該半導體記憶元件的電源導通時,被施加至該等開關陣 列的起始電壓位準是一個電源電壓位準。 6. 根據申請專利範圍第4項之位元線連接方法,其中 當該半導體記憶元件的電源導通時,被施加至該等開關陣 列的起始電壓位準是一個高電壓位準。 7. 根據申請專利範圍第4項之位元線連接方法,其中 4 本紙張尺度適用中國國家標隼(CNS ) A4規格(210X 297公釐) 1233618 A8 B8 C8 D8 經濟部智慧財是局員工消費合作社印製 六、申請專利範圍 當相同的記憶單元陣列被連續地選擇爲主動狀態時,該位 元線選擇控制機構係提供一個該第一模式的控制信號至該 等相鄰於該等被啓動的記憶單元陣列之開關陣列、提供一 個該第八模式的控制信號至該等被連接至該等被啓動的記 憶單元陣列以及該等未被啓動的記憶單元陣列的位元線感 測放大器之間的開關陣列、並且根據目前的位準提供該第 一與第五模式的控制信號至其餘的開關陣列。 8·根據申請專利範圍第4項之位元線連接方法,其中 當該等記憶單元陣列在目前的啓動週期以及一個後續的啓 動週期上有差異之下被選擇時,該位元線選擇控制機構係 根據目前的位準來分別提供該第一、第三與第六模式的控 制信號至該等相鄰於該等被啓動的記憶單元陣列之開關陣 列、提供該第二、第四與第八模式的控制信號至該等在被 連接至該等被啓動的記憶單元陣列以及該等未被啓動的記 憶單元陣列的位元線感測放大器之間的開關陣列、並且根 據目前的位準提供該第一、第五與第七模式的控制信號至 其餘的開關陣列。 9.根據申請專利範圍第4項之位元線連接方法’其中 在該等模式中的控制信號之動作是被進行在一個自更新模 式下。 10·根據申請專利範圍第4項之位元線連接方法,其 中在該等模式中的控制信號之動作是被進行在一個自動更 新模式下。 5 -If - - --=-1 -------I— (請先閲讀背面之注意事項再填寫本頁) 、tr •Ί. 本紙張尺度適用中國國家榡準(CNS ) A4規格(210X297公釐)
TW089128272A 1999-12-30 2000-12-29 Semiconductor memory device and bit line connecting method thereof TWI233618B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1999-0066544A KR100516695B1 (ko) 1999-12-30 1999-12-30 반도체 메모리 소자의 로오 액티브 방법

Publications (1)

Publication Number Publication Date
TWI233618B true TWI233618B (en) 2005-06-01

Family

ID=19633682

Family Applications (1)

Application Number Title Priority Date Filing Date
TW089128272A TWI233618B (en) 1999-12-30 2000-12-29 Semiconductor memory device and bit line connecting method thereof

Country Status (6)

Country Link
US (1) US6483765B2 (zh)
JP (1) JP4703010B2 (zh)
KR (1) KR100516695B1 (zh)
DE (1) DE10065476A1 (zh)
GB (1) GB2360614B (zh)
TW (1) TWI233618B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100464947B1 (ko) * 1998-12-30 2005-05-20 주식회사 하이닉스반도체 디램의리프레시방법
JP2002373491A (ja) * 2001-06-15 2002-12-26 Fujitsu Ltd 半導体記憶装置
US6606275B2 (en) * 2001-08-23 2003-08-12 Jeng-Jye Shau High performance semiconductor memory devices
WO2005088642A1 (ja) * 2004-03-11 2005-09-22 Fujitsu Limited 半導体メモリ
KR100670701B1 (ko) 2004-10-30 2007-01-17 주식회사 하이닉스반도체 저 전압용 반도체 메모리 장치
KR100573826B1 (ko) * 2005-03-24 2006-04-26 주식회사 하이닉스반도체 반도체 기억 소자의 센스 앰프 구동 회로 및 구동 방법
JP2009163787A (ja) * 2007-12-28 2009-07-23 Toshiba Corp 半導体記憶装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07109702B2 (ja) * 1988-09-12 1995-11-22 株式会社東芝 ダイナミック型メモリ
EP0479170B1 (en) * 1990-09-29 1996-08-21 Nec Corporation Semiconductor memory device having low-noise sense structure
US5594704A (en) * 1992-04-27 1997-01-14 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device
KR0152956B1 (ko) * 1995-04-27 1998-12-01 문정환 비트라인 선택회로
KR100203137B1 (ko) * 1996-06-27 1999-06-15 김영환 블럭 라이트 제어 기능을 갖는 싱크로너스 그래픽 램
JPH1166840A (ja) * 1997-08-15 1999-03-09 Hitachi Ltd 半導体記憶装置
JP4140076B2 (ja) * 1998-02-16 2008-08-27 沖電気工業株式会社 半導体記憶装置
JP3362661B2 (ja) * 1998-03-11 2003-01-07 日本電気株式会社 不揮発性半導体記憶装置
US5973975A (en) * 1998-07-29 1999-10-26 Micron Technology, Inc. Method and circuit for sharing sense amplifier drivers
KR100464947B1 (ko) * 1998-12-30 2005-05-20 주식회사 하이닉스반도체 디램의리프레시방법

Also Published As

Publication number Publication date
US6483765B2 (en) 2002-11-19
US20010014050A1 (en) 2001-08-16
JP2001189081A (ja) 2001-07-10
GB2360614A (en) 2001-09-26
GB0031681D0 (en) 2001-02-07
DE10065476A1 (de) 2001-08-02
GB2360614B (en) 2004-05-05
KR20010059155A (ko) 2001-07-06
JP4703010B2 (ja) 2011-06-15
KR100516695B1 (ko) 2005-09-22

Similar Documents

Publication Publication Date Title
US8295101B2 (en) Semiconductor device
US7924643B2 (en) Sense amplifier and driving method thereof, and semiconductor memory device having the sense amplifier
US9257171B2 (en) Semiconductor storage apparatus with mask selection gates for data write
JP2011044214A (ja) 半導体メモリ及び半導体装置
KR100695524B1 (ko) 반도체메모리소자 및 그의 구동방법
JP2000222876A (ja) 半導体記憶装置
US7675798B2 (en) Sense amplifier control circuit and semiconductor device using the same
US10102900B2 (en) Memory device with separate read active signal and write active signal having different activation periods used for word line selection during read and write operation
KR100295048B1 (ko) 기입시간을최소화하는메모리장치및데이터기입방법
TWI233618B (en) Semiconductor memory device and bit line connecting method thereof
US20090021995A1 (en) Early Write Method and Apparatus
KR20010048993A (ko) 반도체 메모리 장치의 프리페치/리스토어 방법 및 그 회로
JP2001043683A (ja) 入出力ライン対等化回路及びこれを備えたメモリ装置
JPH11126481A (ja) 半導体記憶装置
KR20120101838A (ko) 계층적 비트라인 구조를 갖는 반도체 메모리 장치
KR20040040853A (ko) 강유전체 메모리 장치
KR100924331B1 (ko) 반도체 메모리 소자의 센스앰프 전원 공급 회로
JP2000285676A (ja) オーバードライブ方式のセンスアンプを有するメモリデバイス
US6201758B1 (en) Semiconductor memory device permitting time required for writing data to be reduced
KR20040093895A (ko) 리프레쉬 동작시 피크 전류를 줄일 수 있는 반도체 메모리장치
US20050248974A1 (en) Non-volatile ferroelectric cell array block having hierarchy transfer sensing architecture
US7804725B2 (en) Write driving circuit and semiconductor memory apparatus using the same
KR100816729B1 (ko) 코어전압 생성 장치 및 그를 포함하는 반도체 메모리 장치
KR20220056022A (ko) 정적 램 메모리 장치 및 이의 동작 방법
US20230063400A1 (en) Low_powered memory device and method of controlling power of the same

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees