KR100203137B1 - 블럭 라이트 제어 기능을 갖는 싱크로너스 그래픽 램 - Google Patents

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Abstract

본 발명은 블록 라이트 제어 기능을 갖는 싱크로너스 그래픽 램(SGRAM)에 관한 것으로, 디-램의 일종인 싱크로너스 그래픽 램(SG-RAM)에 데이터를 저장하기 위한 방식인 노말 라이트 방식과 블록 라이트 방식을 구분하여 블록 라이트일시에는 컬럼 디코더의 인에이블 간격을 느리게 제어하므로서, 안정된 블록 라이트가 이루어질 수 있도록 하고, 아울러 비트라인 센스앰프 드라이버단의 턴-온/오프 동작을 제어하여 블록 라이트일시에는 드라이버단을 일시적으로 턴-오프 시키므로서, 최대한으로 전력소모를 감소시키도록 하는 잇점이 있다.

Description

블록 라이트 제어 기능을 갖는 싱크로너스 그래픽 램(SGRAM)
제1도는 종래의 싱크로너스 그래픽 램의 컬럼 프리디코더 스위칭부를 나타내는 회로도.
제2도는 제1도 프리디코더 스위칭부 내의 딜레이부를 나타내는 회로도.
제3도는 종래의 싱클로너스 그래픽 램의 컬럼 플리디코더부를 나타내는 회로도.
제4도는 종래의 싱크로너스 그래픽 램의 비트라인 센스앰프부 및 드라이버단을 나타내는 회로도.
제5도는 종래의 싱크로너스 그래픽 램의 비트라인 센스앰프부 상세 회로도.
제6도는 본 발명에 의한 싱크로너스 그래픽 램의 컬럼 프리디코더 스위칭부 내 딜레이부를 나타내는 회로도.
제7도는 제6도에 따른 동작 과정을 설명하는 타이밍도.
제8도는 본 발명에 의한 싱크로너스 그래픽 램의 비트라인 센서앰프부 및 드라이버단 회로도.
제9도는 본 발명에 의한 싱크로너스 그램픽 램의 다른 비트라인 센스앰프 드라이버단 회로도.
* 도면의 주요부분에 대한 부호의 설명
41 : 비트라인 센스앰프부 42 : 셀 영역
50 : 스위칭부 51, 52 : 딜레이부
60, 70 : 비트라인 센스앰프 드라이버단
INT 50, 50-1, 51, 51-1, 51-2, 52-1∼52-4, 60∼62, 70∼75 : 인버터
/BW : 블록 라이트 신호 MN1,MP1 / MN2, MP2 : 전달게이트
NAND 2, 70 : 낸드 게이트 P60, 70, 71 : P-모스 트랜지스터
N60, 70, 71 : N-모스 트랜지스터
본 발명은 블록 라이트 제어 기능을 갖는 싱크로너스 그래픽 램(SGRAM)에 관한 것으로, 데이터 저장 방식인 블록 라이트 실행시와 노말(Normal) 라이트 실행시의 컬럼 디코더 인에비블 시간을 서로 다르게 제어하고, 또한 비트라인 센싱 드라이버의 동작을 제어하여, 안정적인 블록 라이트 동작 수행과 전력소모를 감소시킬 수 있도록 한 블록 라이트 제어 기능을 갖는 싱크로너스 그래픽 램(SGRAM) 에 관한 것이며, 이 블록 라이트(Block Write) 방식을 채용하고 있는 D-램 계열의 모든 반도체 메모리에 적용 가능한 것이다.
일반적으로 반도체 메모리에 데이터를 라이트하고자 할 때에는 먼저 워드라인과 비트라인을 선택한 후, 상기 각 라인에 의해 선택된 셀에 데이터 라인을 통해 입력된 데이터를 저장한다.
상기 저장 및 리딩을 할 때 데이터는 비트라인 센스 앰프를 통해 증폭되어 저장 및 리딩되는데, 이때 데이터를 셀에 라이트 하는 방식으로는 노말 라이트 방식과, 블록 라이트 방식이 있다.
노말 라이트 방식은 하나의 워드라인과 하나의 비트라인에 의해 선택된 단일 셀에 데이터를 저장하는 것이고, 블록 라이트 방식은 하나의 워드라인과 교차되는 복수개의 비트라인에 의해 선택된 복수개의 셀에 데이터를 저장하는 것이다.
이와 같은 저장방식을 사용하여 데이터가 셀에 저장되는 과정을 개략적으로 살펴보면, 외부 어드레스가 어드레스 버퍼를 통해 프리디코더에 입력되고, 이 프리디코더의 출력은 디코더에 입력된다.
이 과정은 컬럼 어드레스와 로우 어드레스에 대해 동일하게 수행되고, 상기와 같은 어드레스에 의해 선택된 셀에 데이터가 라이트 및 리딩되는 것이며, 이미 공지의 사항이므로 상세한 설명은 생략한다.
상기 각 저장방식 (노말/블럭 라이트)은 비트라인과 데이터 라인을 스위칭하는 컬럼 디코더의 인에이블 펄스폭이 상호 다르기 때문에 각각에 대해 별도의 제어를 필요로 하는 바, 종래에는 이런 별도의 제어가 이루어지지 않아 모든 동작 사이클에서의 컬럼 디코더 인에이블 펄스폭이 동일하였다.
상기 컬럼 디코더의 인에이블 펄스폭을 제어하는 종래 싱크로너스 그래픽 램의 컬럼 프리디코더 스위칭부(20)를 보면, 제1도에 도시된 바와 같이, 램에서 리드 및 라이트동작을 실행할 시 인에이블 되는 CASATV신호와 딜레이부를 거친 신호를 낸드 연산하는 내드 게이트(NAND1)와; 상기 낸드 게이트(NAND1)를 통해 출력된 신호를 인버팅하는 각 인버터(INT20, 21)와; 상기 인버터(INT21)를 통해 출력된 신호를 재 인버팅하여 컬럼 프리디코더를 스위칭하는 최종 신호 EXTYAT를 출력하는 인버터(INT22)와; 상기 인버터(INT22)에서 출력되는 최종 신호의 궤환된 신호를 인버팅 하는 인버터(INT23)와; 상기 인버터(INT23)의 출력을 입력(A단자)받아 소정의 시간동안 지연시켜 상기 낸드 게이트(NAND1)의 일측 단자로 출력(B단자)하는 딜레이부(10)와; 상기 딜레이부(10)의 출력을 공통으로 입력받아 인버팅하는 각각의 인버터(INT24, 25, 26)와; 상기 인버터(INT24)의 출력을 게이트로 입력받으며 일측 단자는 상기 인버터(INT20)의 출력측과 연결되는 N-모스 트랜지스터(N20)와; 상기 인버터(INT25)의 출력을 게이트로 입력받으며 일측 단자는 상기 인버터(INT21)의 출력측과 연결되는 P-모스 트랜지스터(P20); 및 상기 인버터(INT26)의 출력을 게이트로 입력받으며 일측 단자는 상기 인버터(INT21)의 출력측과 연결되는 N-모스 트랜지스터(N21)를 포함한다.
상기 딜레이부(10)는 제2도에 도시된 바와 같이 입력단자 'A'를 통해 입력된 신호를 인버팅하는 복수개의 인버터(INT11, 12, 13, 14)를 포함하며, 이 인버터의 갯수는 설계자에 따라 변경할 수 있음은 물론이고, 상기 각 인버터(INT11 - INT14) 체인 사이에는 딜레이를 조절하기 위한 커패시터를 포함시킬 수도 있다.
상기와 같이 구성된 컬럼 프리디코더 스위칭부(20)의 동작은 하기와 같이 이루어진다.
낸드 게이트(NAND1)에 입력되는 CASATV 신호는 상기에서도 언급한 바와 같이 램에서 리드 및 라이트 동작을 행할 시 인에이블되는 신호로써 '하이' 액티브이다.
초기에 이 CASATV신호는 로우값으로 입력되며, 이에 따라 낸드 게이트(NAND1) 와 각 인버터(INT20, 21, 22)를 거쳐 최종 출력되는 EXTYAT 신호는 로우값이 된다.
이러한 상태에서 리드 및 라이트 명령에 의해 CASATV신호가 하이로 입력되면 낸드 게이트(NAND1)와, 각각의 인버터(INT20 - INT22)를 거친 EXTYAT신호는 하이 상태가 된다.
이때 각 모스 트랜지스터(N20, N21, P20)의 동작 상태는 인버터(INT24)의 출력이 '로우', 인버터(INT25)의 출력이 '하이', 인버터(INT26)의 출력이 '로우'가 되므로 모두 턴-오프 상태에 있다.
이처럼 EXTYAT의 신호가 하이 값으로 출력되면 상기 신호에 의해 동작이 제어되는 컬럼 프리디코더가 동작하게 되는 것이다.
이어 상기 EXTYAT는 신호는 궤환되어 다시 인버터(INT23)로 입력되고 이 신호는 반전되어 로우값이 된후, 딜레이부(10)에 입력된 다음 딜레이부(10) 내부의 인버터 갯수만큼 지연된다.
그런 다음 상기 딜레이부(10)에서 출력된 값은 각 모스 트랜지스터의 상태를 제어하는 각각의 인버터(INT24 - INT26)로 입력되고 이에따라 모든 모스 트랜지스터(N20, P20, N21)는 턴-온되므로서, EXTYAT신호의 출력은 다수 '로우'로 디스에이블(disable)된다.
이와 같은 과정을 통해 알수 있는 사실은 EXTYAT 신호는 CASATV신호에 의해 하이로 인에이블된 다음 인버터(INT23)와 딜레이부(10) 및 인버터(INT24 - INT26)를 거치는데 걸리는 시간지연 후 로우로 디스에이블 된다는 것이다.
제3도는 종래 싱크로너스 그래픽 램의 컬럼 프리 디코더부 상세 회로도로, 상기 컬럼 플리디코더 스위칭부(20)에서 출력되는 EXTYAT 신호에 각각 게이트가 연결된 P-모스 트랜지스터(P30) 및 N-모스 트랜지스터(N 30)와; 노드1의 값을 반전시키는 인버터(INT30)와; 상기 N-모스 트랜지스터(N30)의 일측 단자에 연결되며, 복수개의 N-모스 트랜지스터(N31 - N33)로 이루어져 외부로부터 입력된 어드레스를 출력하는 어드레스 출력 버퍼(31)와; 상기 인버터(INT30)의 출력을 게이트로 입력받으며, 일측 단자는 노드1에 연결된 P-모스 트랜지스터(P31); 및 상기 인버터(INT30)의 출력을 재 반전시켜 어드레스 출력 버퍼(31)로 부터 출력된 어드레스를 최종 출력시키는 인버터(INT31)를 포함한다.
상기와 같이 구성된 컬럼 프리디코더부(30)는 EXTYAT신호 값에 따라 동작되어 어드레스 출력 버퍼(31)로 부터 출력되는(이때 입력인, Ai, Aj, Ak의 값은 모두 하이 상태임) 어드레스를 컬럼 디코더부(도면에는 도시하지 않음)로 출력하는 바, EXTYAT신호가 로우 상태이면 노드1 상태가 하이로 프리차지되고 이에 따라 출력단(로우 액티브임)은 하이로 디스에이블되며, EXTYAT 신호가 하이로 인에이블되며, 노드1 상태가 디스에이블되어 출력단은 로우로 인에이블된다.
컬럼 디코더부에서는 상기에서 입력되는 어드레스를 디코딩하여 메모리 셀에 데이터를 저장할 수 있도록 셀을 선택토록 하며, 이는 본 발명에서 다루고자 하는 부분에서 벗어남과 아울러 이미 공지의 사항이므로 설명은 생략한다.
제4도는 종래 싱크로너스 그래픽 램의 비트라인 센스앰프부 및 드라이버단과 이들의 동작을 제어하는 센스앰프구동 제어신호(이하 SAT 라 칭한다)신호를 도시한 회로도로, 여기서 SAT 신호는 싱크로너스 D-램에서 로우(ROW) 액티브 명령에 의해 로우(LOW)에서 하이로 인에이블 되고, 프리차지 명령에 의해 로우(LOW)로 되는 신호이다.
회로 구성을 보면 상기 SAT신호를 반전시키는 인버터(INT40)의 출력단에 게이트가 연결된 P-모스 트랜지스터(P40)와, SAT신호를 반전시키는 인버터(INT41, 42)의 출력단에 게이트가 연결된 N-모스 트랜지스터(N40)로 이루어진 비트라인 센스앰프 드라이버단(40)과; 상기 P-모스 트랜지스터(P40) 및 N-모스 트랜지스터(N40)의 턴-온에 따라 비트 라인(BL, /BL)에 실린 데이터를 증폭하는 수개의 비트라인 센스앰프부(41); 및 상기 비트라인 센스앰프부(41)에서 출력되는 데이터를 저장하는 셀 영역(42)을 포함한다.
제5도는 상기 비트라인 센스앰프부 상세 회로도로, 상기 P-모스 트랜지스터(P40)와 N-모스 트랜지스터(N40)에서 출력되는 바이어스 전압에 의해 비트라인 센싱을 하는 제1, 제2교차결합 래치(41-1, 41-2)와; 컬럼 디코더의 전위상태(Yi) 입력에 따라 비트라인(BL, /BL)과 데이터 라인(DL, /DL을 스위칭하는 스위칭부(41-3); 및 프리차지 상태에서 비트라인(BL, /BL)를 정해진 전위(VBLP)로 프리차지해주는 비트라인 프리차지부(41-4)를 포함한다.
상기와 같이 구성 및 동작되는 각부에 따라 사용자가 저장하고자 하는 데이터가 셀에 저장된다.
그러나 상기와 같이 구성된 메모리에 데이터를 저장하기 위해 상기에서 언급한 노말 라이트 방식과, 블록 라이트 방식 모두를 적용하기에는 문제가 있는 바, 이는 종래 모든 동작 사이클에서 컬럼 디코더의 인에이블 펄스폭이 동일하므로, 노말 라이트 시의 컬럼 디코더 인에이블 펄스폭을 블록 라이트에 적합하도록 증가 시켜야만 한다.
따라서 라이트 사이클 타임이 증가하여 소자의 성능을 저하 시킬 수 있고, 반대로 컬럼 디코더 펄스폭을 노말 라이트에 맞출경우 안정된 블록 라이트가 이루어지지 않는 문제점이 있었다.
또한 셀에 데이터를 라이트 할 때에는 비트라인을 반전시켜서 데이터를 라이트해야 하므로 전력을 많이 소모하게 되는데, 특히 블록 라이트 경우에는 8개의 컬럼 디코더가 동시에 인에이블 되므로 8개의 비트라인을 반전시키기 위해서는 전력소모가 매우 큰 문제점이 있었다.
따라서 본 발명의 제1목적은 상술한 종래 문제점을 해결하기 위해, 컬럼 디코더 인에이블 펄스폭을 제어할 수 있도록 블록 라이트 명령에 의해 동작하는 신호를 이용하여 안정된 블록 라이트가 행해질 수 있도록 하는데 있다.
본 발명의 제2 목적은 비트라인 센스앰프에 바이어스 전위를 공급하는 비트라인 센스앰프 드라이버단을 블록 라이트신호에 따라 턴-오프시킬 수 있도록 하여 블록 라이트 실행 시 많이 소모되는 전력을 감소시키는데 있다.
상기와 같은 제1 목적을 달성하기 위한 본 발명의 싱크로너스 그래픽 램은 컬럼라인을 선택하기 위한 컬럼 디코더부와; 상기 컬럼 디코더부의 동작을 제어하는 신호를 출력하는 컬럼 프리디코더부 및; 상기 컬럼 디코더부의 동작을 제어하는 신호를 출력하는 컬럼 프리디코더 스위칭부를 포함하는 램에 있어서, 상기 컬럼 프리디코더 스위칭부는 리드 또는 라이트 동작시 인에이블되는 신호를 입력받는 입력단과; 상기 입력신호를 노말 라이트일 경우와 블록 라이트일 경우를 구분하여 가변적으로 딜레이 시키는 딜레이부; 및 상기 딜레이부를 통한 출력신호를 컬럼 프리디코더부 동작 제어신호로 최종 출력하는 출력단을 포함하는 것을 특징으로 한다.
상기 제2 목적을 달성하기 위한 본 발명의 싱크로너스 그래픽 램은 데이터 입/출력부와;
상기 데이터 입/출력 시 이를 증폭하는 비트라인 센스앰프 부 / 드라이버단; 및 입/출력하고자 하는 데이터의 컬럼을 선택하는 컬럼 디코더부를 포함하는 램에 있어서, 상기 비트라인 센스앰프 드라이버단은 블록 라이트 신호와 센스앰프 구동 제어신호를 입력으로 하여, 블록 라이트 실행시 P-모스 트랜지스터와 N-모스 트랜지스터의 바이어스 전위를 블록 라이트 실행 동안 차단하는 구동 제어부와; 상기 구동 제어부의 출력값을 입력받아 상기 P-모스 트랜지스터의 턴-온/오프를 제어하는 제1 드라이버단; 및 상기 구동 제어부의 출력값을 입력받아 상기 N-모스 트랜지스터의 턴-온/오프를 제어하는 제2 드라이버단을 포함하는 것을 특징으로 한다.
또한 상기 제2 목적을 달성하기 위한 본 발명의 싱크로너스 그래픽 램의 다른 비트라인 센스앰프 드라이버단은 센스앰프구동 제어신호와 블록 라이트 신호를 입력으로 하여, 블록 라이트 실행시 제1 P-모스 트랜지스터와 제2 N-모스 트랜지스터의 바이어스 전위를 블록 라이트실행 동안 차단하는 구동 제어부와; 상기 구동 제어부의 출력값을 입력받아 상기 제1 P-모스 트랜지스터의 턴-온/오프를 제어하는 제3 드라이버단과; 상기 센스앰프구동 제어신호를 입력받아 제2 P-모스 트랜지스터의 턴-온/오프를 제어하는 제4 드라이버단과; 상기 센스앰프구동 제어신호를 입력받아 제1 P-모스 트랜지스터의 턴-온/오프를 제어하는 제5 드라이버단; 및 상기 구동 제어부의 출력값을 입력받아 상기 제2 N-모스 트랜지스터의 턴-온/오프를 제어하는 제6 드라이버단을 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 특징, 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
먼저 컬럼 프리디코더 스위칭부 내의 딜레이부를 제어하여 컬럼 디코더 인에이블 펄스폭을 제어하는 방식을 설명하면 이는 제6도에 도시된 바와 같이, 딜레이부의 입력단자(A)를 통해 입력된 신호를 인버팅하는 각 인버터(INT50, 51)와; 블록라이트(/BW)신호에 따라 상기 입력신호를 딜레이 시키는 각 딜레이부(51,52)를 선택적으로 스위칭하는 스위칭부(50)와; 상기 스위칭부(50)의 동작에 따라 각각 입력신호를 소정의 시간동안 딜레이 시켜 출력하는 제1, 제2릴레이부(51, 52)를 포함한다.
상기 스위칭부(50)는 노드2와 노드3 사이에 접속되며, 블록라이트(/BW) 신호 상태에 따라 동작제어되어 상기 인버터(INT51)의 출력을 제1딜레이부(51)로 전달하는 제1전달게이트(MN1, MP1)와; 입력된 블록라이트(/BW)신호를 반전시키는 인버터(INT50-1); 및 노드4와 블록라이트(/BW)신호 입력단 사이에 접속되며, 블록라이트(/BW) 신호 상태에 따라 동작제어되어 상기 인버터(INT51)의 출력을 제2딜레이부(52)로 전달하는 제2전달게이트(MN2,MP2)를 포함한다.
이때 상기 제2딜레이부(52)의 최종 출력은 궤환되어 상기 제1딜레이부(51)의 입력단(노드3 부분)으로 재 입력되며, 각각의 딜레이부(51,52)는 각 인버터(INT51-1, 51-2, INT52-1 ∼INT52-4)들로 이루어지며, 이 인버터들의 갯수는 설계자의 필요에 따라 조정됨은 물론이다.
또한 상기 각 전달게이트(MN1,MP1/MN2,MP2)의 연결 상태를 상세히 보면, 제1전달게이트(MN1,MP1)의 N-모스 게이트 측은 블록라이트 신호 입력단에 연결되고, P-모스 게이트 측은 인버터(INT50-1) 출력단에 연결되며, 드레인-소오스는 인버터(INT51)와 인버터(INT51-1) 사이에 연결된다.
그리고 제2 전달게이트(MN2,MP2)의 N-모스 게이트 측은 상기 인버터(INT50-1) 출력단이 연결되고, P-모스 게이트측은 블록라이트 신호 입력단에 연결된다.
상기와 같이 구성된 딜레이부의 동작 과정을 설명하면, 램에 블록 라이트를 실시할 경우 상기 블록라이트(/BW)신호가 로우 액티브 되면서 스위칭부(50)에 입력된다.
이어 스위칭부(50) 내부에서는 제1전달게이트(MN1,MP1)가 턴-오프됨과 동시에 제2전달게이트(MN2,MP2)가 턴-온되어 인버터(INT51)를 거친 입력신호는 제2딜레이부(52)로 입력된 다음 소정시간 만큼 지연되다가 다시 피드-백되어 제1 릴레이부(51)로 입력된 후 최종 출력(단자B)된다.
따라서 컬럼 프리디코더의 스위칭 상태를 블록 라이트일때에는 좀더 느리게 스위칭 할수 있는 것이다.
이상과 같이 서령한 동작 과정의 타이밍을 제7도에 도시된 타이밍도를 보며 요약 설명하면 하기와 같다.
제7도(a)의 클럭(CLK) 주기에 동기되어 시스템은 동작하며, 클럭의 라이징 에지에 맞추어 로우 액티브 명령이 입력되면, 'SAT'신호(제7도(b))가 하이로 액티브되고, 이의 액티브에 따라 P-바이어스(제7도(c))와 N-바이어스(제7도 (d))에 전류가 공급되며, 초기 각 바이어스에 인가되는 전압은 Vdd/2 이다.
이러한 상태에서 블록 라이트 명령이 입력되면 제7도 (e)의 'CASATV' 신호와 제7도 (f)의 블록 라이트(/BW) 신호가 액티브 상태가 되며, 상기 'CASATV' 신호의 액티브 의해 컬럼 프리디코더를 스위칭하는 신호인 제7도 (f)의 EXTYAT 신호가 액티브 된다.
이에 따라 컬럼 프리디코더부에 입력된 어드레스 신호가 제1차 디코딩 된 후 블록 라이트 신호가 액티브 상태인 동안 컬럼 디코부로 출력되어 완전하게 디코딩되며, 상기 블록 라이트 신호의 액티브 여부에 따라 딜레이부의 동작시간과, (e), (f)의 신호 액티브 상태를 제어하므로서, 최종적으로 컬럼 디코더의 인에이블 주기를 제어하게 된다.
그리고 프리차지 명령 입력에 의해 리드/라이트 한 동작이 완료되며, 상기 타이밍도는 하나의 컬럼 디코더부에서 출력되는 어드레스를 나타낸 것으로, 블록 라이트 동작을 하기 위해서는 8개의 컬럼 디코더가 동작하게 되므로 상기와 동일한 사이클로 동작되는 컬럼 디코더에서 동시에 8개의 어드레스가 출력된다.
한편, 비트라인 센스앰프부(41) 및 드라이버단(60)을 턴-오프 시켜 블록 라이트 동작시 과다 소모되는 전력을 감소시키기 위한 방식을 보면 이는 제8도에 도시된 바와 같이, 블록 라이트 신호와 'SAT' 신호를 입력으로 하여, 블록 라이트 실행시 P-모스 트랜지스터(P60)와 N-모스 트랜지스터(N60)의 바이어스 전위를 블록 라이트 실행 동안 차단하는 낸드 게이트(NAND2)와; 상기 낸드 게이트(NAND2)의 출력을 반전시켜 P-모스(P60)에 입력하는 각 인버터(INT60, 61)와; 상기 낸드 게이트(NAND2)의 출력을 반전시켜 N-모스(N60)에 입력하는 인버터(INT62)와; 비트 라인(BL, /BL)에 실린 데이터를 증폭하는 수개의 비트라인 센스엠프부(41); 및 상기 비트라인 센스앰프부(41)에서 출력되는 데이터를 저장하는 셀 영역(42)을 포함한다.
상기와 같이 구성된 비트라인 센스앰프부(41) 및 드라이버단(60)의 구동 상태를 설명하면, 블록 라이트 동작을 실행할 경우 상기 블록 라이트(/BW) 신호가 '로우'로 액티브 되면서 낸드 게이트(NADN2)에 입력되고, 현재 램이 동작을 하는 상태이므로 'SAT'신호는 '하이'로 입력된다.
이에 따라 낸드 게이트(NAND2)의 출력은 '하이' 값으로 출력되어 각 모스 트랜지스터는 모두 턴-오프되어, 블록 라이트 동작으로 인해 많이 소모되는 전력을 다소 감소시키는 효과를 얻는다.
이때 상기 낸드 게이트(NAND2)에 의해 바이어스 전위가 차단되는 각각의 모스 트랜지스터는 한 워드 라인에 교차되는 모든 비트라인 센스앰프 드라이버단을 차단하거나, 일부분만 차단할 수도 있다.
그리고 노말 라이트 동작을 행할시에는 종래와 동일하게 동작하므로 설명을 생략하겠다.
아울러 상기와 같은 형식의 블록 라이트 시의 전력소모를 감소시키기 위한 다른 비트라인 센스앰프 드라이버단(70)을 보면 제9도에 도시된 바와 같이 'SAT'신호와 블록 라이트 신호를 입력으로 하여, 블록 라이트 실행시 제1 P-모스 트랜지스터와 제2 N-모스 트랜지스터의 바이어스 전위를 블록 라이트 실행 동안 차단하는 낸드 게이트(NAND70)와; 상기 낸드 게이트(NAND70)의 출력을 바전시키는 각 인버터(INT70, 71)의 최종 출력단에 연결된 제1 P-모스 트랜지스터(P70)와; 'SAT'신호를 반전시키는 인버터(INT72)의 출력단에 연결된 제2 P-모스 트랜지스터(P71)와; 'SAT'신호를 반전시키는 각 인버터(INT73, 74)의 최종출력단에 연결된 제1 N-모스 트랜지스터(N70) 및 'SAT'신호를 반전시키는 인버터(INT75)의 출력단에 연결된 제2 N-모스 트랜지스터(N71)를 포함한다.
상기와 같은 구성의 동작은 노마 라이트일 경우에는 블록 라이트 신호가 액티브되지 않은 상태이므로 낸드 게이트(NAND70)의 출력이 로우값이 되고 이에따라 각 모스 트랜지스터(P70,P71,N70,N71)가 턴-온 되어 비트라인 센스앰프 측에 전압을 공급한다.
이런 상태에서 블록 라이트 동작이 실행되면 상기 낸드 게이트(NAND70)의 출력이 하이로 출력되어 제1 P-모스 트랜지스터(P70)와 제2 N-모스 트랜지스터(N71)가 턴-오프되어 나머지 모스 트랜지스터(P71,N70)들만 동작하게 된다.
이때 상기와 같은 방식으로 모스 트랜지스터들의 턴-온/오프를 제어하여 본 발명에서 이루고자 하는 목적에 부합되게 하기 위해서는 제1 P-모스 트랜지스터(P70)의 사이즈에 비해 제2 P-모스 트랜지스터(P71)의 사이즈가 매우 작아야 하고(P70 P71), 제2 N-모스 트랜지스터(N71)의 사이즈에 비해 제1 N-모스 트랜지스터(N70)의 사이즈가 매우 작아야 함(N70 N71)이 요구된다.
이것은 블록 라이트시 매우 작은 모스 드라이버 (P71, N70)로 P-바이어스와 N-바이어스의 플로팅을 방지할 수 있게 하기 위함이며, 이로써 블록 라이트 시에 많이 소모되는 전력을 감소시킬 수 있다.
이상에서 상세히 설명한 바와 같이 본 발명은 디-램의 일종인 싱크로너스 그래픽 램(SG-RAM)에 데이터를 저장하기 위한 방식인 노말 라이트 방식과 블록 라이트 방식을 구분하여 블록 라이트일시에는 컬럼 디코더의 인에이블 간격을 느리게 제어하므로서, 안정된 블록 라이트가 이루어질 수 있도록 하고, 아울러 비트라인 센스앰프 드라이버의 턴-온/오프 동작을 제어하여 블록 라이트일시에는 드라이버단을 일시적으로 턴-오프 시키므로서, 최대한으로 전력소모를 감소시키도록 하는 잇점이 있다.
본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 컬럼 라인을 선택하기 위한 컬럼 디코더부와; 상기 컬럼 디코더부의 동작을 제어하는 신호를 출력하는 컬럼 프리디코더부 및; 상기 컬럼 프리디코더부의 동작을 제어하는 신호를 출력하는 컬럼 프리디코더 스위칭부를 포함하는 램에 있어서, 상기 프리 디코더 스위칭부는 컬럼 디코더의 인에이블 펄스폭 제어를 통한 블록 라이트 동작을 실행할 수 있도록, 리드 또는 라이트 동작시 인에이블되는 신호를 입력받는 입력단과; 상기 입력신호를 노말 라이트일 경우와 블록 라이트일 경우를 구분하여 가변적으로 딜레이 시키는 딜레이부와; 상기 딜레이부를 통한 출력신호를 컬럼 프리디코더부 동작 제어신호로 최종 출력하는 출력단을 포함하는 것을 특징으로 하는 블록 라이트 제어 기능을 갖는 싱크로너스 그래픽 램(SGRAM).
  2. 제1항에 있어서, 상기 딜레이부의 입력단자를 통해 입력된 신호를 인버팅하는 각각의 인버터와; 블록 라이트신호에 따라 상기 입력신호를 딜레이 시키는 각 딜레이부를 선택적으로 스위칭하는 스위칭부와; 상기 스위칭부의 동작에 따라 각각 입력신호를 소정의 시간동안 딜레이 시켜 출력하는 제1, 제2릴레이부를 포함하는 것을 특징으로 하는 블록 라이트 제어 기능을 갖는 싱크로너스 그래픽 램(SGRAM).
  3. 제2항에 있어서, 상기 스위칭부는 블록 라이트 신호 상태에 따라 동작제어되어 상기 인버터의 출력을 제1딜레이부로 전달하는 제1전달게이트와; 입력된 블록라이트신호를 반전시키는 인버터; 및 블록 라이트신호 입력단 사이에 접속되며, 블록 라이트 신호 상태에 따라 동작제어되어 상기 인버터의 출력을 제2딜레이부로 전달하는 제2전달게이트를 포함하는 것을 특징으로 하는 블록 라이트 제어 기능을 갖는 싱크로너스 그래픽 램(SGRAM).
  4. 데이터 입/출력부와; 상기 데이터 입/출력 시 이를 증폭하는 비트라인 센스앰프 부 / 드라이버단; 및 입/출력하고자 하는 데이터의 컬럼을 선택하는 컬럼 디코더부를 포함하는 램에 있어서, 상기 비트라인 센스앰프 드라이버단은 블록 라이트 동작시 소모되는 전력을 감소시킬 수 있도록, 블럭 라이트 신호와 센스앰프 구동 제어신호를 입력으로 하여, 블록 라이트 실행시 P-모스 트랜지스터와 N-모스 트랜지스터의 바이어스 전위를 블록 라이트 실행 동안 차단하는 구동 제어부와; 상기 구동 제어부의 출력값을 입력받아 상기 P-모스 트랜지스터의 턴-온/오프를 제어하는 제1 드라이버단; 및 상기 구동 제어부의 출력값을 입력받아 상기 N-모스 트랜지스터의 턴-온/오프를 제어하는 제2 드라이버단을 포함하는 것을 특징으로 하는 블록 라이트 제어 기능을 갖는 싱크로너스 그래픽 댐(SGRAM).
  5. 제4항에 있어서, 상기 구동 제어부에 의해 바이어스 전위가 차단되는 각각의 모스 트랜지스터는 한 워드 라인에 교차되는 모든 비트라인 센스앰프 드라이버단을 차단하거나, 일부분만 차단할 수 있음을 특징으로 하는 블록 라이트 제어 기능을 갖는 싱크로너스 그램픽 램(SGRAM).
  6. 데이터 입/출력부와; 상기 데이터 입/출력 시 이를 증폭하는 비트라인 센스앰프부 / 드라이버단; 및 입/출력하고자 하는 데이터의 컬럼을 선택하는 컬럼 디코더부를 포함하는 램에 있어서, 상기 비트라인 센스앰프 드라이버단은 블록 라이트 동작시 소모되는 전력을 감소시킬 수 있도록, 센스엠프구동 제어신호와 블록 라이트 신호를 입력으로 하여, 블록 라이트 실행시 제1 P-모스 트랜지스터와 제2 N-모스 트랜지스터의 바이어스 전위를 블록 라이트실행 동안 차단하는 구동 제어부와; 상기 구동 제어부의 출력값을 입력받아 상기 제1 P-모스 트랜지스터의 턴-온/오프를 제어하는 제3 드라이버단과; 상기 센스앰프구동 제어신호를 입력받아 제2 P-모스 트랜지스터의 턴-온/오프를 제어하는 제4 드라이버단과; 상기 센스앰프구동 제어신호를 입력받아 제1 P-모스 트랜지스터의 턴-온/오프를 제어하는 제5 드라이버단; 및 상기 구동 제어부의 출력값을 입력받아 상기 제2 N-모스 트랜지스터의 턴-온/오프를 제어하는 제6 드라이버단을 포함하는 것을 특징으로 하는 것을 특징으로 하는 블록 라이트 제어 기능을 갖는 싱크로너스 그래픽 램(SGRAM).
  7. 제6항에 있어서, 상기 제2 P-모스 트랜지스터의 사이즈는 제1 P-모스 트랜지스터의 사이즈 보다 매우 작아야 하고, 상기 제1 N-모스 트랜지스터의 사이즈는 제2 N-모스 트랜지스터의 사이즈 보다 매우 작아야하는 것을 특징으로 하는 블록 라이트 제어 기능을 갖는 싱크로너스 그래픽 램(SGRAM).
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