JPH0528756A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0528756A JPH0528756A JP3184810A JP18481091A JPH0528756A JP H0528756 A JPH0528756 A JP H0528756A JP 3184810 A JP3184810 A JP 3184810A JP 18481091 A JP18481091 A JP 18481091A JP H0528756 A JPH0528756 A JP H0528756A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
- H04N19/423—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation characterised by memory arrangements
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
- H04N19/61—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding in combination with predictive coding
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 １個の列をアクセスする場合の消費電流を可
及的に減少させる。 【構成】 複数の列線と、この列線に接続された複数の
メモリセルと、複数のデータ線と、列線とデータ線とを
選択的に接続する接続手段と、複数の列線を同時にアク
セスするモード時と、１本の列線をアクセスするモード
時で、列線とデータ線とが接続される数を変えるよう接
続手段を制御する制御手段と、を備えたことを特徴とす
る。
及的に減少させる。 【構成】 複数の列線と、この列線に接続された複数の
メモリセルと、複数のデータ線と、列線とデータ線とを
選択的に接続する接続手段と、複数の列線を同時にアク
セスするモード時と、１本の列線をアクセスするモード
時で、列線とデータ線とが接続される数を変えるよう接
続手段を制御する制御手段と、を備えたことを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、ブロックライト機能を
有する半導体記憶装置に関するものであり、特に画像メ
モリに用いられる。
有する半導体記憶装置に関するものであり、特に画像メ
モリに用いられる。
【０００２】
【従来の技術】一般に、画像メモリのランダムアクセス
部（以下、ＲＡＭ部ともいう）としては、ＤＲＡＭが用
いられることが多い。このＲＡＭ部は表示用データを蓄
えておくフレームバッファとして用いられるので、高速
にデータを書換える機能が要求される。この要求を満た
す機能のひとつとしてブロックライトモードがある。通
常よく用いられる４カラム（列）のブロックライトにつ
いて図６を参照して説明する。４カラムのブロックライ
トとは、ＲＡＭ部の列アドレスＡ8 Ａ7 …Ａ1 Ａ0 の下
位２ビットＡ1 Ａ0 の値にかかわらず４つのカラム
（列）に、同時にデータを書込むモードである。なお、
ブロックライトモードで、入出力ビット毎にも又はカラ
ム毎にも選択的にマスク（データを書込まないこと）が
できるようになっている。
部（以下、ＲＡＭ部ともいう）としては、ＤＲＡＭが用
いられることが多い。このＲＡＭ部は表示用データを蓄
えておくフレームバッファとして用いられるので、高速
にデータを書換える機能が要求される。この要求を満た
す機能のひとつとしてブロックライトモードがある。通
常よく用いられる４カラム（列）のブロックライトにつ
いて図６を参照して説明する。４カラムのブロックライ
トとは、ＲＡＭ部の列アドレスＡ8 Ａ7 …Ａ1 Ａ0 の下
位２ビットＡ1 Ａ0 の値にかかわらず４つのカラム
（列）に、同時にデータを書込むモードである。なお、
ブロックライトモードで、入出力ビット毎にも又はカラ
ム毎にも選択的にマスク（データを書込まないこと）が
できるようになっている。
【０００３】今、図６に示す半導体記憶装置のＲＡＭ部
は５１２個の列（カラム）Ｃｉ（ｉ＝０，…５１１）を
有しているものとする。ＤＱバッファ４０はＲＡＭ部と
周辺部を繋ぐバッファであって、ＲＡＭ部からのデータ
を増幅して周辺部にある出力バッファ５０へ転送するこ
とも、周辺部の書込みバッファ２０からのデータを増幅
してＲＡＭ部に書込むこともできる。書込みデータは書
込バッファ２０から書込データ線２５を介してＤＱバッ
ファに与えられ、ＤＱバッファ４０がデータ線ＤＱ０，
ＤＱ１，ＤＱ２，ＤＱ３を駆動する。なお、データ線は
一般的には相補線であって、２本１組であることが多
く、図６においては煩雑を避けるため、データ線を１本
の線で表現してある。又図６において、ＤＱバッファ４
０に４組のデータ線ＤＱｉ（ｉ＝０，…３）が接続され
ているのは、ブロックライトモード時に４カラム独立に
マスクできなければならないためである。
は５１２個の列（カラム）Ｃｉ（ｉ＝０，…５１１）を
有しているものとする。ＤＱバッファ４０はＲＡＭ部と
周辺部を繋ぐバッファであって、ＲＡＭ部からのデータ
を増幅して周辺部にある出力バッファ５０へ転送するこ
とも、周辺部の書込みバッファ２０からのデータを増幅
してＲＡＭ部に書込むこともできる。書込みデータは書
込バッファ２０から書込データ線２５を介してＤＱバッ
ファに与えられ、ＤＱバッファ４０がデータ線ＤＱ０，
ＤＱ１，ＤＱ２，ＤＱ３を駆動する。なお、データ線は
一般的には相補線であって、２本１組であることが多
く、図６においては煩雑を避けるため、データ線を１本
の線で表現してある。又図６において、ＤＱバッファ４
０に４組のデータ線ＤＱｉ（ｉ＝０，…３）が接続され
ているのは、ブロックライトモード時に４カラム独立に
マスクできなければならないためである。
【０００４】列アドレスＡ8 Ａ7 …Ａ1 Ａ0 が列アドレ
スバッファ３０に送られると、列アドレスの各ビットＡ
i （ｉ＝０，…８）の反転信号バーＡi が列アドレスバ
ッファ３０によって生成されて、列アドレスの上位７ビ
ットの信号Ａj （ｊ＝２，…８）及びその反転信号バー
Ａj が列デコーダ部ＣＤに送られ、残りの下位２ビット
の信号Ａj （ｊ＝０，１）及びその反転信号バーＡj が
ＤＱバッファ４０に送出される。列デコーダ部ＣＤは１
２８個の列デコーダＣＤｉ（ｉ＝０，…１２７）からな
っている。この各列デコーダＣＤｉは、例えば図７に示
すようにＮＡＮＤ回路及びインバータ回路からなってお
り、７個の信号Ｘi （ｉ＝２，…８）に基いて１本の列
選択線ＣＳＬｉを選択する信号を生成する。ここで各信
号Ｘi （ｉ＝２，…８）は列アドレスのビット値Ａi 又
はその反転値バーＡi を表わす。
スバッファ３０に送られると、列アドレスの各ビットＡ
i （ｉ＝０，…８）の反転信号バーＡi が列アドレスバ
ッファ３０によって生成されて、列アドレスの上位７ビ
ットの信号Ａj （ｊ＝２，…８）及びその反転信号バー
Ａj が列デコーダ部ＣＤに送られ、残りの下位２ビット
の信号Ａj （ｊ＝０，１）及びその反転信号バーＡj が
ＤＱバッファ４０に送出される。列デコーダ部ＣＤは１
２８個の列デコーダＣＤｉ（ｉ＝０，…１２７）からな
っている。この各列デコーダＣＤｉは、例えば図７に示
すようにＮＡＮＤ回路及びインバータ回路からなってお
り、７個の信号Ｘi （ｉ＝２，…８）に基いて１本の列
選択線ＣＳＬｉを選択する信号を生成する。ここで各信
号Ｘi （ｉ＝２，…８）は列アドレスのビット値Ａi 又
はその反転値バーＡi を表わす。
【０００５】このようにして列デコーダ部ＣＤによって
１２８本の列選択線ＣＳＬ０，…ＣＳＬ１２７の中から
１本の列選択線、例えばＣＳＬ０が選択されると、列選
択線ＣＳＬ０の電位がハイとなって転送ゲートトランジ
スタＴ０，Ｔ１，Ｔ２，Ｔ３がＯＮし、カラムＣ０，Ｃ
１，Ｃ２，Ｃ３がマスクされていなければＤＱバッファ
４０からデータ線ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３を介
して送られてきた書込データがＲＡＭ部のカラム（列）
Ｃ０，Ｃ１，Ｃ２，Ｃ３のメモリセルに各々書込まれ
る。なお、マスクされるカラムがある場合は、このマス
クされるカラム、例えばＣ１とすると、ＤＱバッファ４
０からデータ線ＤＱ１に書込データが送られず、カラム
Ｃ１のメモリセルにデータは書込まれないことになる。
１２８本の列選択線ＣＳＬ０，…ＣＳＬ１２７の中から
１本の列選択線、例えばＣＳＬ０が選択されると、列選
択線ＣＳＬ０の電位がハイとなって転送ゲートトランジ
スタＴ０，Ｔ１，Ｔ２，Ｔ３がＯＮし、カラムＣ０，Ｃ
１，Ｃ２，Ｃ３がマスクされていなければＤＱバッファ
４０からデータ線ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３を介
して送られてきた書込データがＲＡＭ部のカラム（列）
Ｃ０，Ｃ１，Ｃ２，Ｃ３のメモリセルに各々書込まれ
る。なお、マスクされるカラムがある場合は、このマス
クされるカラム、例えばＣ１とすると、ＤＱバッファ４
０からデータ線ＤＱ１に書込データが送られず、カラム
Ｃ１のメモリセルにデータは書込まれないことになる。
【０００６】次に通常の１ビットのリード・ライトモー
ド時の動作について説明する。１ビットのリード・ライ
トの場合には、当然ながら列アドレスは全ビット与えら
れる。しかし、列選択線ＣＳＬｊは前述したようにブロ
ックライト対応になっているため、下位２ビットを除く
列アドレスＡ8 Ａ7 …Ａ2 だけでデコードされる。この
ため、リードモードの場合、列選択線ＣＳＬｊ（ｊ＝
０，…１２７）が選択されると、これに対応する４カラ
ムＣ４ｊ，Ｃ４ｊ＋１，Ｃ４ｊ＋２，Ｃ４ｊ＋３のデー
タが４組のデータ線ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３に
各々読出される。そして、残りの下位２ビットの列アド
レスに関するデコードはＤＱバッファ４０によって行わ
れ、１カラム分のデータだけが読出しデータ線４５に読
出される。
ド時の動作について説明する。１ビットのリード・ライ
トの場合には、当然ながら列アドレスは全ビット与えら
れる。しかし、列選択線ＣＳＬｊは前述したようにブロ
ックライト対応になっているため、下位２ビットを除く
列アドレスＡ8 Ａ7 …Ａ2 だけでデコードされる。この
ため、リードモードの場合、列選択線ＣＳＬｊ（ｊ＝
０，…１２７）が選択されると、これに対応する４カラ
ムＣ４ｊ，Ｃ４ｊ＋１，Ｃ４ｊ＋２，Ｃ４ｊ＋３のデー
タが４組のデータ線ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３に
各々読出される。そして、残りの下位２ビットの列アド
レスに関するデコードはＤＱバッファ４０によって行わ
れ、１カラム分のデータだけが読出しデータ線４５に読
出される。
【０００７】またライトモードの場合、書き込みデータ
線２５からのデータがＤＱバッファ４０に与えられ、Ｄ
Ｑバッファ４０にて下位２ビットのデコードが行われ、
４組のデータ線ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３のうち
１対だけに書き込みデータが転送され、さらに下位２ビ
ットを除く列アドレスに基づいて選択された列選択線に
対応するメモリセルに書き込まれる。結局、選ばれなか
った残りの３カラムに対応するデータ線対では列選択線
が共通であるために、メモリセルデータの読み出しが行
われることになる。
線２５からのデータがＤＱバッファ４０に与えられ、Ｄ
Ｑバッファ４０にて下位２ビットのデコードが行われ、
４組のデータ線ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３のうち
１対だけに書き込みデータが転送され、さらに下位２ビ
ットを除く列アドレスに基づいて選択された列選択線に
対応するメモリセルに書き込まれる。結局、選ばれなか
った残りの３カラムに対応するデータ線対では列選択線
が共通であるために、メモリセルデータの読み出しが行
われることになる。
【０００８】
【発明が解決しようとする課題】従来の半導体記憶装置
においては、１ビットのリード・ライトの場合には本来
必要なデータは１ビットだけであるのに、列選択線１本
で４カラムに対応しているため無駄な３カラム分のデー
タがデータ線に読み出されてしまう。データ線対は通常
２本１組であって、データが与えられない期間は同電位
になっていて、データが与えられると片方が充電あるい
は放電され電位差がつく。そしてリードあるいはライト
が終わると、最初の電位へプリチャージ・イコライズさ
れる。
においては、１ビットのリード・ライトの場合には本来
必要なデータは１ビットだけであるのに、列選択線１本
で４カラムに対応しているため無駄な３カラム分のデー
タがデータ線に読み出されてしまう。データ線対は通常
２本１組であって、データが与えられない期間は同電位
になっていて、データが与えられると片方が充電あるい
は放電され電位差がつく。そしてリードあるいはライト
が終わると、最初の電位へプリチャージ・イコライズさ
れる。
【０００９】それゆえに、データ線ＣＤ０，ＣＤ１，Ｃ
Ｄ２，ＣＤ３の電位が変化すると必ず電力を消費する。
消費電力が多いことは半導体集積素子の小型化にとって
不利であり、高速化の妨げにもなる。
Ｄ２，ＣＤ３の電位が変化すると必ず電力を消費する。
消費電力が多いことは半導体集積素子の小型化にとって
不利であり、高速化の妨げにもなる。
【００１０】本発明は、ブロックライト対応の構成であ
りながら、通常の１ビットのリード・ライトの際には極
力無駄なデータ線の充放電を減らし、消費電力を可及的
に減少させることのできる半導体記憶装置を提供するこ
とを目的とする。
りながら、通常の１ビットのリード・ライトの際には極
力無駄なデータ線の充放電を減らし、消費電力を可及的
に減少させることのできる半導体記憶装置を提供するこ
とを目的とする。
【００１１】
【課題を解決するための手段】本発明による半導体記憶
装置は、複数の列線と、この列線に接続された複数のメ
モリセルと、複数のデータ線と、列線とデータ線とを選
択的に接続する接続手段と、複数の列線を同時にアクセ
スするモード時と、１本の列線をアクセスするモード時
で、列線とデータ線とが接続される数を変えるよう接続
手段を制御する制御手段と、を備えたことを特徴とす
る。
装置は、複数の列線と、この列線に接続された複数のメ
モリセルと、複数のデータ線と、列線とデータ線とを選
択的に接続する接続手段と、複数の列線を同時にアクセ
スするモード時と、１本の列線をアクセスするモード時
で、列線とデータ線とが接続される数を変えるよう接続
手段を制御する制御手段と、を備えたことを特徴とす
る。
【００１２】
【作用】このように構成された本発明の半導体記憶装置
によれば、制御手段が接続手段を制御することにより複
数の列線を同時にアクセスするモード時と、１本の列線
をアクセスするモード時では列線とデータ線との接続さ
れる数が変わる。これにより、１本の列線をアクセスす
る場合の充放電するデータ線の個数を複数の列線を同時
にアクセスするモードの場合に比べて可及的に減少させ
ることが可能となり、消費電力を減少させることができ
る。
によれば、制御手段が接続手段を制御することにより複
数の列線を同時にアクセスするモード時と、１本の列線
をアクセスするモード時では列線とデータ線との接続さ
れる数が変わる。これにより、１本の列線をアクセスす
る場合の充放電するデータ線の個数を複数の列線を同時
にアクセスするモードの場合に比べて可及的に減少させ
ることが可能となり、消費電力を減少させることができ
る。
【００１３】
【実施例】本発明による半導体記憶装置の第１の実施例
の構成を図１に示す。この実施例の半導体記憶装置は、
部分列デコーダ１０と、書込バッファ２０と、列アドレ
スバッファ３０と、ＤＱバッファ４０と、出力バッファ
５０と、５１２個の列Ｃｉ（ｉ＝０，…５１１）からな
るランダムアクセスメモリ部（以下、ＲＡＭ部ともい
う）と、５１２個の転送ゲートトランジスタＴｉ（ｉ＝
０，…５１１）と、４組のデータ線ＤＱ０，ＤＱ１，Ｄ
Ｑ２，ＤＱ３と、２５６本の列選択線ＣＳＬｉ（ｉ＝
０，…２５５）と、列デコーダ部ＣＤとを備えている。
書込バッファ２０，列アドレスバッファ３０、ＤＱバッ
ファ４０、及び出力バッファ５０は従来の技術の項で説
明済のため説明を省略する。
の構成を図１に示す。この実施例の半導体記憶装置は、
部分列デコーダ１０と、書込バッファ２０と、列アドレ
スバッファ３０と、ＤＱバッファ４０と、出力バッファ
５０と、５１２個の列Ｃｉ（ｉ＝０，…５１１）からな
るランダムアクセスメモリ部（以下、ＲＡＭ部ともい
う）と、５１２個の転送ゲートトランジスタＴｉ（ｉ＝
０，…５１１）と、４組のデータ線ＤＱ０，ＤＱ１，Ｄ
Ｑ２，ＤＱ３と、２５６本の列選択線ＣＳＬｉ（ｉ＝
０，…２５５）と、列デコーダ部ＣＤとを備えている。
書込バッファ２０，列アドレスバッファ３０、ＤＱバッ
ファ４０、及び出力バッファ５０は従来の技術の項で説
明済のため説明を省略する。
【００１４】部分列デコーダ１０は列アドレスバッファ
３０から送られてくる、列アドレスＡ8 Ａ7 …Ａ1 Ａ0
の下位から２番目のビット値Ａ1 及びその反転ビット値
バーＡ1 、並びにブロックライト信号ＢＬＷに基づい
て、部分アドレス信号Ｙ0 ，Ｙ1 を発生するものであ
り、例えば図２に示すように２個のＮＯＲ回路と２個の
インバータ回路からなる構成となっている。ブロックラ
イト信号ＢＬＷはブロックライトモード時のみ高電位に
なる信号である。したがってブロックライトモード時に
は部分列デコーダ１０から出力される部分アドレス信号
Ｙ0 ，Ｙ1 は共に高電位となり、ブロックライトモード
時以外は部分アドレス信号Ｙ1 はビット値Ａ1 に等しい
値であり、Ｙ0 はその反転値となる。
３０から送られてくる、列アドレスＡ8 Ａ7 …Ａ1 Ａ0
の下位から２番目のビット値Ａ1 及びその反転ビット値
バーＡ1 、並びにブロックライト信号ＢＬＷに基づい
て、部分アドレス信号Ｙ0 ，Ｙ1 を発生するものであ
り、例えば図２に示すように２個のＮＯＲ回路と２個の
インバータ回路からなる構成となっている。ブロックラ
イト信号ＢＬＷはブロックライトモード時のみ高電位に
なる信号である。したがってブロックライトモード時に
は部分列デコーダ１０から出力される部分アドレス信号
Ｙ0 ，Ｙ1 は共に高電位となり、ブロックライトモード
時以外は部分アドレス信号Ｙ1 はビット値Ａ1 に等しい
値であり、Ｙ0 はその反転値となる。
【００１５】列デコーダ部ＣＤは１２８個の列デコーダ
ＣＤ０，…ＣＤ１２７を有している。各列デコーダＣＤ
ｊ（ｊ＝０，…１２７）は、例えば図３に示すように３
個のＮＡＮＤ回路、及び３個のインバータ回路からなっ
ており、列アドレスバッファ３０の出力Ｘ8 …Ｘ2 及び
部分列デコーダ１０の出力Ｙ0 ，Ｙ1 に基づいて列選択
線ＣＳＬ２ｊ、ＣＳＬ２ｊ＋１を選択する。ここでＸi
は列アドレスのビット値Ａi 又はその反転値バーＡi を
示す。したがって、各列デコーダＣＤｊは列アドレスバ
ッファ３０の出力Ｘi （ｉ＝２，…８）がすべて“１”
に等しくてかつブロックライトモードの場合には２本の
列選択線ＣＳＬ２ｊ及びＣＳＬ２ｊ＋１が選択され、Ｘ
i （ｉ＝２，…８）がすべて“１”に等しくて、かつブ
ロックライトモード以外（１ビットのリード・ライトモ
ード）の場合は列部分デコーダ１０の出力に応じて２本
の列選択線ＣＳＬ２ｊ，ＣＳＬ２ｊ＋１のうちの１本を
選択し、Ｘi （ｉ＝２，…８）がすべて“１”に等しく
ない場合は列選択線ＣＳＬ２ｊ，ＣＳＬ２ｊ＋１を選択
しない。
ＣＤ０，…ＣＤ１２７を有している。各列デコーダＣＤ
ｊ（ｊ＝０，…１２７）は、例えば図３に示すように３
個のＮＡＮＤ回路、及び３個のインバータ回路からなっ
ており、列アドレスバッファ３０の出力Ｘ8 …Ｘ2 及び
部分列デコーダ１０の出力Ｙ0 ，Ｙ1 に基づいて列選択
線ＣＳＬ２ｊ、ＣＳＬ２ｊ＋１を選択する。ここでＸi
は列アドレスのビット値Ａi 又はその反転値バーＡi を
示す。したがって、各列デコーダＣＤｊは列アドレスバ
ッファ３０の出力Ｘi （ｉ＝２，…８）がすべて“１”
に等しくてかつブロックライトモードの場合には２本の
列選択線ＣＳＬ２ｊ及びＣＳＬ２ｊ＋１が選択され、Ｘ
i （ｉ＝２，…８）がすべて“１”に等しくて、かつブ
ロックライトモード以外（１ビットのリード・ライトモ
ード）の場合は列部分デコーダ１０の出力に応じて２本
の列選択線ＣＳＬ２ｊ，ＣＳＬ２ｊ＋１のうちの１本を
選択し、Ｘi （ｉ＝２，…８）がすべて“１”に等しく
ない場合は列選択線ＣＳＬ２ｊ，ＣＳＬ２ｊ＋１を選択
しない。
【００１６】各選択線ＣＳＬｉ（ｉ＝０，…２５５）
は、ＲＡＭ部のカラム（列）Ｃ２ｉ，Ｃ２ｉ＋１の各々
の転送ゲートＴ２ｉ，Ｔ２ｉ＋１のゲートに接続されて
いる。
は、ＲＡＭ部のカラム（列）Ｃ２ｉ，Ｃ２ｉ＋１の各々
の転送ゲートＴ２ｉ，Ｔ２ｉ＋１のゲートに接続されて
いる。
【００１７】各転送ゲートＴｉ（ｉ＝０，…５１１）
は、数ｉを４で割った時の剰余をｊとすると、ＲＡＭ部
のカラムＣｉとデータ線ＤＱｊとの間のデータを転送す
るためのゲートである。
は、数ｉを４で割った時の剰余をｊとすると、ＲＡＭ部
のカラムＣｉとデータ線ＤＱｊとの間のデータを転送す
るためのゲートである。
【００１８】ＤＱバッファ４０はブロックライトモード
時は４組のデータ線ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３を
駆動し、１ビットのリード・ライトモード時は２組のデ
ータ線ＤＱ０，ＤＱ１か又は２組のデータ線ＤＱ２，Ｄ
Ｑ３の一方を駆動する。
時は４組のデータ線ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３を
駆動し、１ビットのリード・ライトモード時は２組のデ
ータ線ＤＱ０，ＤＱ１か又は２組のデータ線ＤＱ２，Ｄ
Ｑ３の一方を駆動する。
【００１９】次に、この実施例の動作を説明する。列ア
ドレスＡ8 …Ａ1 Ａ0 が与えられると、上位７ビットの
部分アドレスＡ8 …Ａ2 に基づいて１２８個の列デコー
ダＣＤ０，…ＣＤ１２７のうちの１個の列デコーダＣＤ
ｊが選択される。
ドレスＡ8 …Ａ1 Ａ0 が与えられると、上位７ビットの
部分アドレスＡ8 …Ａ2 に基づいて１２８個の列デコー
ダＣＤ０，…ＣＤ１２７のうちの１個の列デコーダＣＤ
ｊが選択される。
【００２０】今、ブロックライトモードの場合、すなわ
ちＢＬＷ＝“１”の場合を考えると、部分列デコーダ１
０の出力信号Ｙ0 ，Ｙ1 の値は共に“１”であり、した
がって、選択された列デコーダＣＤｊによって２本の列
選択線ＣＳＬ２ｊ及びＣＳＬ２ｊ＋１が選択される。こ
れにより、転送ゲートトランジスタＴ４ｊ，Ｔ４ｊ＋
１，Ｔ４ｊ＋２，Ｔ４ｊ＋３がＯＮして、ＲＡＭ部のカ
ラムＣ４ｊ，Ｃ４ｊ＋１，Ｃ４ｊ＋２，Ｃ４ｊ＋３のメ
モリセルに、ＤＱバッファ４０からデータ線ＤＱ０，Ｄ
Ｑ１，ＤＱ２，ＤＱ３を介して送られるデータが書込ま
れる。
ちＢＬＷ＝“１”の場合を考えると、部分列デコーダ１
０の出力信号Ｙ0 ，Ｙ1 の値は共に“１”であり、した
がって、選択された列デコーダＣＤｊによって２本の列
選択線ＣＳＬ２ｊ及びＣＳＬ２ｊ＋１が選択される。こ
れにより、転送ゲートトランジスタＴ４ｊ，Ｔ４ｊ＋
１，Ｔ４ｊ＋２，Ｔ４ｊ＋３がＯＮして、ＲＡＭ部のカ
ラムＣ４ｊ，Ｃ４ｊ＋１，Ｃ４ｊ＋２，Ｃ４ｊ＋３のメ
モリセルに、ＤＱバッファ４０からデータ線ＤＱ０，Ｄ
Ｑ１，ＤＱ２，ＤＱ３を介して送られるデータが書込ま
れる。
【００２１】又、１ビットのリード、ライトの場合は、
部分列デコーダ１０の出力信号Ｙ0 ，Ｙ1 の値の一方は
“１”で他方は“０”である。したがって、選択された
列デコーダＣＤｊによって信号Ｙ0 ，Ｙ1 の値に応じ
て、列選択線Ｃ２ｊ，Ｃ２ｊ＋１の一方が選択される。
例えば列選択線Ｃ２ｊが選択されると、転送ゲートＴ４
ｊ，Ｔ４ｊ＋１がＯＮして、ＲＡＭ部のカラムＣ４ｊ，
Ｃ４ｊ＋１のメモリセルに、データが書込まれたり、読
出されたりする。この時、列アドレスＡ8 …Ａ1 Ａ0 の
下位２ビットＡ1 ，Ａ0 の値に基づいて、ＤＱバッファ
４０によってデータ線ＤＱ０，ＤＱ１が駆動される。な
お列選択線Ｃ２ｊ＋１が選択された場合はＤＱバッファ
４０によってデータ線ＤＱ２，ＤＱ３が駆動される。
部分列デコーダ１０の出力信号Ｙ0 ，Ｙ1 の値の一方は
“１”で他方は“０”である。したがって、選択された
列デコーダＣＤｊによって信号Ｙ0 ，Ｙ1 の値に応じ
て、列選択線Ｃ２ｊ，Ｃ２ｊ＋１の一方が選択される。
例えば列選択線Ｃ２ｊが選択されると、転送ゲートＴ４
ｊ，Ｔ４ｊ＋１がＯＮして、ＲＡＭ部のカラムＣ４ｊ，
Ｃ４ｊ＋１のメモリセルに、データが書込まれたり、読
出されたりする。この時、列アドレスＡ8 …Ａ1 Ａ0 の
下位２ビットＡ1 ，Ａ0 の値に基づいて、ＤＱバッファ
４０によってデータ線ＤＱ０，ＤＱ１が駆動される。な
お列選択線Ｃ２ｊ＋１が選択された場合はＤＱバッファ
４０によってデータ線ＤＱ２，ＤＱ３が駆動される。
【００２２】以上説明したように、１ビットのリード、
ライトモード時には充放電を行うデータ線は２組であ
り、ブロックライトモード時に比べて半分にすることが
でき、これにより消費電力を可及的に減少させることが
できる。
ライトモード時には充放電を行うデータ線は２組であ
り、ブロックライトモード時に比べて半分にすることが
でき、これにより消費電力を可及的に減少させることが
できる。
【００２３】次に本発明の第２の実施例を図４を参照し
て説明する。この第２の実施例の半導体記憶装置は第１
の実施例の半導体記憶装置とは部分列デコーダ１５と、
ＤＱバッファ４０と、列デコーダ部ＣＤと、列選択線Ｃ
ＳＬｊ（ｊ＝０，…５１１）とが異なるのみである。以
下、これらの異なるものについて説明する。
て説明する。この第２の実施例の半導体記憶装置は第１
の実施例の半導体記憶装置とは部分列デコーダ１５と、
ＤＱバッファ４０と、列デコーダ部ＣＤと、列選択線Ｃ
ＳＬｊ（ｊ＝０，…５１１）とが異なるのみである。以
下、これらの異なるものについて説明する。
【００２４】部分列デコーダ１５は列アドレスＡ8 …Ａ
1 Ａ0 のうちの下位２ビットＡ1 ，Ａ0 の値及びブロッ
クライト信号ＢＬＷに基づいて部分アドレス信号Ｙ
j （ｊ＝０，…３）を発生する。すなわちブロックライ
トモード時、すなわちＢＬＷ＝“１”の時は部分アドレ
ス信号Ｙj の値をすべて“１”とし、ブロックライトモ
ード以外のモード時においては、ｉを ｉ＝Ａ1 ・２＋Ａ0 とすると、部分アドレス信号Ｙi のみを“１”とし、そ
の他の部分アドレス信号Ｙj （ｊ≠ｉ）を“０”するも
のであり、その構成の一例を図５に示す。
1 Ａ0 のうちの下位２ビットＡ1 ，Ａ0 の値及びブロッ
クライト信号ＢＬＷに基づいて部分アドレス信号Ｙ
j （ｊ＝０，…３）を発生する。すなわちブロックライ
トモード時、すなわちＢＬＷ＝“１”の時は部分アドレ
ス信号Ｙj の値をすべて“１”とし、ブロックライトモ
ード以外のモード時においては、ｉを ｉ＝Ａ1 ・２＋Ａ0 とすると、部分アドレス信号Ｙi のみを“１”とし、そ
の他の部分アドレス信号Ｙj （ｊ≠ｉ）を“０”するも
のであり、その構成の一例を図５に示す。
【００２５】列デコーダ部ＣＤは１２８個の列デコーダ
ＣＤ０，…ＣＤ１２７からなっており、列アドレスＡ8
Ａ7 …Ａ0 のうちの下位２ビットを除く部分アドレスＡ
8 …Ａ2 に基づいて１個の列デコーダＣＤｊが選択され
る。そして、この選択された列デコーダＣＤｊは部分列
デコーダ１５の出力に基づいてブロックライトモード時
には４本の列選択線ＣＳＬ４ｊ，ＣＳＬ４ｊ＋１，ＣＳ
Ｌ４ｊ＋２，ＣＳＬ４ｊ＋３を選択し、それ以外のモー
ド時には、４本の列選択線ＣＳＬ４ｊ，ＣＳＬ４ｊ＋
１，ＣＳＬ４ｊ＋２，ＣＳＬ４ｊ＋３のうちの１本を選
択する。例えば、ブロックライトモード以外のモード時
には、“１”となる部分アドレスをＹi とすると列選択
線ＣＳＬ４ｊ＋ｉが選択される。
ＣＤ０，…ＣＤ１２７からなっており、列アドレスＡ8
Ａ7 …Ａ0 のうちの下位２ビットを除く部分アドレスＡ
8 …Ａ2 に基づいて１個の列デコーダＣＤｊが選択され
る。そして、この選択された列デコーダＣＤｊは部分列
デコーダ１５の出力に基づいてブロックライトモード時
には４本の列選択線ＣＳＬ４ｊ，ＣＳＬ４ｊ＋１，ＣＳ
Ｌ４ｊ＋２，ＣＳＬ４ｊ＋３を選択し、それ以外のモー
ド時には、４本の列選択線ＣＳＬ４ｊ，ＣＳＬ４ｊ＋
１，ＣＳＬ４ｊ＋２，ＣＳＬ４ｊ＋３のうちの１本を選
択する。例えば、ブロックライトモード以外のモード時
には、“１”となる部分アドレスをＹi とすると列選択
線ＣＳＬ４ｊ＋ｉが選択される。
【００２６】各列選択線ＣＳＬｊ（ｊ＝０，…５１１）
は転送ゲートトランジスタＴｊのゲートに接続されてい
る。
は転送ゲートトランジスタＴｊのゲートに接続されてい
る。
【００２７】ＤＱバッファ４０はブロックライトモード
時は４組のデータ線ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３を
駆動し、それ以外のモード時は列アドレスＡ8 …Ａ0 の
下位２ビット値Ａ1 ，Ａ0 に基づいて４組のデータ線Ｄ
Ｑ０，ＤＱ１，ＤＱ２，ＤＱ３のうちの１組を駆動す
る。
時は４組のデータ線ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３を
駆動し、それ以外のモード時は列アドレスＡ8 …Ａ0 の
下位２ビット値Ａ1 ，Ａ0 に基づいて４組のデータ線Ｄ
Ｑ０，ＤＱ１，ＤＱ２，ＤＱ３のうちの１組を駆動す
る。
【００２８】このように第２の実施例においては、ブロ
ックライトモード以外のモード時、すなわち１ビットの
リード・ライトモード時には１組のデータ線のみが充放
電され、消費電力を可及的に減少させることができる。
ックライトモード以外のモード時、すなわち１ビットの
リード・ライトモード時には１組のデータ線のみが充放
電され、消費電力を可及的に減少させることができる。
【００２９】なお、上記第１及び第２の実施例において
は、説明を簡単にするため入出力ビット数を１として説
明したが本発明はこれに限定されるものではなく、入出
力ビット数が多くなればなるほど消費電力を減少させる
効果が大きくなる。
は、説明を簡単にするため入出力ビット数を１として説
明したが本発明はこれに限定されるものではなく、入出
力ビット数が多くなればなるほど消費電力を減少させる
効果が大きくなる。
【００３０】
【発明の効果】以上述べたように本発明によれば、通常
の１ビットのリード・ライトモード時に可及的に消費電
力を可及的に減少させることができる。
の１ビットのリード・ライトモード時に可及的に消費電
力を可及的に減少させることができる。
【図１】本発明の第１の実施例の構成を示すブロック
図。
図。
【図２】第１の実施例における部分列デコーダの構成を
示す回路図。
示す回路図。
【図３】第１の実施例における列デコーダの構成を示す
回路図。
回路図。
【図４】本発明の第２の実施例の構成を示すブロック
図。
図。
【図５】第２の実施例における部分列デコーダの構成を
示す回路図。
示す回路図。
【図６】従来の半導体記憶装置の構成を示すブロック
図。
図。
【図７】従来の半導体記憶装置における列デコーダの構
成を示す回路図。
成を示す回路図。
１０ 部分列デコーダ
２０ 書込バッファ
３０ 列アドレスバッファ
４０ ＤＱバッファ
５０ 出力バッファ
ＣＤｊ（ｊ＝０，…１２７） 列デコーダ
ＣＳＬｊ（ｊ＝０，…２５５） 列選択線
Ｃｊ（ｊ＝０，…５１１） 列（カラム）
Ｔｊ（ｊ＝０，…５１１） 転送ゲートトランジスタ
Claims (3)
- 【請求項１】複数の列線と、 この列線に接続された複数のメモリセルと、 複数のデータ線と、 前記列線と前記データ線とを選択的に接続する接続手段
と、 複数の列線を同時にアクセスするモード時と、１本の列
線をアクセスするモード時で、前記列線と前記データ線
とが接続される数を変えるよう前記接続手段を制御する
制御手段と、を備えたことを特徴とする半導体記憶装
置。 - 【請求項２】前記制御手段は、列アドレスに基づいて前
記接続手段を制御することを特徴とする請求項１記載の
半導体記憶装置。 - 【請求項３】前記制御手段は、前記列アドレスの任意ビ
ットの値が入力される部分列デコーダを有し、この部分
列デコーダの出力により前記接続手段を制御することを
特徴とする請求項２記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3184810A JPH0528756A (ja) | 1991-07-24 | 1991-07-24 | 半導体記憶装置 |
| KR1019920013136A KR960006275B1 (ko) | 1991-07-24 | 1992-07-23 | 반도체 기억장치 |
| US08/371,604 US5497352A (en) | 1991-07-24 | 1995-01-12 | Semiconductor memory device having dual mode operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3184810A JPH0528756A (ja) | 1991-07-24 | 1991-07-24 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0528756A true JPH0528756A (ja) | 1993-02-05 |
Family
ID=16159689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3184810A Pending JPH0528756A (ja) | 1991-07-24 | 1991-07-24 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5497352A (ja) |
| JP (1) | JPH0528756A (ja) |
| KR (1) | KR960006275B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996027883A1 (fr) * | 1995-03-03 | 1996-09-12 | Hitachi, Ltd. | Memoire ram dynamique |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0179097B1 (ko) * | 1995-04-07 | 1999-04-15 | 김주용 | 데이타 리드/라이트 방법 및 장치 |
| JP3102330B2 (ja) * | 1995-11-24 | 2000-10-23 | 日本電気株式会社 | 半導体メモリ装置 |
| KR100203137B1 (ko) * | 1996-06-27 | 1999-06-15 | 김영환 | 블럭 라이트 제어 기능을 갖는 싱크로너스 그래픽 램 |
| DE19727087B4 (de) * | 1996-06-27 | 2004-08-19 | Hyundai Electronics Industries Co., Ltd., Ichon | Synchroner graphischer Schreib/Lese-Speicher (RAM) mit Blockschreibsteuerfunktion |
| GB2351584B (en) * | 1996-06-27 | 2001-02-14 | Hyundai Electronics Ind | Synchronous graphic ram |
| US5900887A (en) * | 1997-05-05 | 1999-05-04 | Neomagic Corp. | Multiplexed wide interface to SGRAM on a graphics controller for complex-pattern fills without color and mask registers |
| US6034914A (en) | 1997-10-30 | 2000-03-07 | Kabushiki Kaisha Toahiba | Semiconductor memory device having column redundancy function |
| KR100301039B1 (ko) * | 1998-05-14 | 2001-09-06 | 윤종용 | 칼럼선택선신호를제어하여데이터를마스킹하는반도체메모리장치및이의칼럼디코더 |
| US6252819B1 (en) * | 2000-05-01 | 2001-06-26 | Sandcraft, Inc. | Reduced line select decoder for a memory array |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4567578A (en) * | 1982-09-08 | 1986-01-28 | Harris Corporation | Cache memory flush scheme |
| US4807189A (en) * | 1987-08-05 | 1989-02-21 | Texas Instruments Incorporated | Read/write memory having a multiple column select mode |
| JPH0770212B2 (ja) * | 1988-07-19 | 1995-07-31 | 日本電気株式会社 | 半導体メモリ回路 |
| JPH0283892A (ja) * | 1988-09-20 | 1990-03-23 | Fujitsu Ltd | 半導体記憶装置 |
| US5134589A (en) * | 1989-10-30 | 1992-07-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a flash write function |
| JPH07109703B2 (ja) * | 1989-11-15 | 1995-11-22 | 株式会社東芝 | 半導体メモリ装置 |
| KR930000869B1 (ko) * | 1989-11-30 | 1993-02-08 | 삼성전자 주식회사 | 페이지 소거 가능한 플래쉬형 이이피롬 장치 |
-
1991
- 1991-07-24 JP JP3184810A patent/JPH0528756A/ja active Pending
-
1992
- 1992-07-23 KR KR1019920013136A patent/KR960006275B1/ko not_active IP Right Cessation
-
1995
- 1995-01-12 US US08/371,604 patent/US5497352A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996027883A1 (fr) * | 1995-03-03 | 1996-09-12 | Hitachi, Ltd. | Memoire ram dynamique |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930003134A (ko) | 1993-02-24 |
| US5497352A (en) | 1996-03-05 |
| KR960006275B1 (ko) | 1996-05-13 |
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