DE19727087B4 - Synchroner graphischer Schreib/Lese-Speicher (RAM) mit Blockschreibsteuerfunktion - Google Patents

Synchroner graphischer Schreib/Lese-Speicher (RAM) mit Blockschreibsteuerfunktion Download PDF

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Abstract

Synchroner graphischer Schreib/Lese-Speicher mit einer Blockschreibsteuerfunktion, welcher aufweist:
einen Spaltendecoder zur Auswahl einer Spaltenleitung;
einen Spaltenvordecoder (30) zur Abgabe eines Signals für die Steuerung des Betriebs des Spaltendecoders;
ein Spaltenvordecoder-Schaltabschnitt (20) zur Abgabe eines Signals (EXTYAT) für die Steuerung des Betriebs des Spaltenvordecoders (30);
wobei der Spaltenvordecoder-Schaltabschnitt (20) aufweist:
eine Eingangstufe, welche ein während des Lese- oder Schreibbetriebs freigegebenes Signal (CASATV) empfängt zur Durchführung einer Blockschreiboperation durch die Freigabeimpulsbreitensteuerung des Spaltendecoders;
einen Verzögerungsabschnitt (10), mit dem das Eingangssignal für Blockschreiben länger als das Eingangssignal für Normalschreiben verzögert wird; und
eine Ausgangsstufe zur letztendlichen Abgabe des Ausgangssignals durch den Verzögerungsabschnitt (10) als das Spaltenvordecoder-Steuersignal (EXTYAT).

Description

  • Die Erfindung betrifft einen synchronen graphischen Schreib/-Lese-Speicher (SGRAM) mit einer Blockschreibsteuerfunktion, und insbesondere ein SGRAM mit einer Blockschreibsteuerfunktion, welche die Spaltendecodier-Freigabezeit während der Blockschreib- und Normalschreiboperation variabel steuert.
  • Um Daten in einen Halbleiterspeicher einzuschreiben, werden, allgemein gesagt, Wortleitungen und Bitleitungen zuerst ausgewählt, und dann werden über eine Datenleitung eingegebene Daten in einer Zelle abgespeichert, welche durch die Leitungen ausgewählt ist. Zum Abspeichern und Auslesen werden die Daten durch den Bitleitungsleseverstärker bzw. Abfühlverstärker verstärkt. Verfahren zum Einschreiben von Daten in Zellen enthalten das normale Schreiben und das Blockschreiben.
  • Beim normalen Schreiben werden Daten in einer einzelnen Zelle, die durch eine Wortleitung und eine Bitleitung ausgewählt ist, abgespeichert. Das Blockschreiben ist ein Verfahren zum Abspeichern von Daten in einer Vielzahl von Zellen, die durch eine Vielzahl von Bitleitungen, welche sich mit einer Wortleitung schneiden, ausgewählt sind. Der allgemeine Vorgang zum Abspeichern der Daten in einer Zelle unter Verwendung solcher Speicherbetriebsarten bzw. Speichermodi wird im folgenden beschrieben.
  • Eine externe Adresse wird einem Vordecoder über einen Adreßpuffer eingegeben, wobei das Ausgangssignal des Vordecoders einem Decoder eingegeben wird. Dieser Prozeß bzw. Vorgang wird in derselben Weise für eine Spaltenadresse und eine niedrige Adresse durchgeführt. In die durch die Adresse ausgewählte Zelle werden schließlich Daten eingeschrieben und ausgelesen.
  • Entsprechend den Speicherbetriebsarten (Normal/Block-Schreiben) sind die Freigabeimpulsbreiten der Spaltendecodier-Schaltbitleitung und Datenleitung unterschiedlich. Daher ist eine getrennte Steuerung für die jeweiligen Betriebsarten erforderlich. Beim Stand der Technik wird eine derartige getrennte Steuerung nicht durchgeführt, wodurch man dieselbe Freigabeimpulsbreite des Spaltendecoders in den Gesamtzyklen hat.
  • Unter Bezugnahme auf 1, welche den Stand der Technik zeigt, enthält ein Spaltenvordecoder-Schaltabschnitt 20 eines synchronen graphischen Schreib/Lese-Speichers (RAM), welcher die Freigabeimpulsbreite des Spaltendecoders steuert, ein NAND-Gatter NAND1 zur NAND-Verknüpfung eines CASATV-Signals, welches während des Lesens oder Schreibens in dem RAM freigegeben ist, mit einem Signal, welches den Verzögerungsabschnitt passiert, Inverter INT20 und INT21 zum Invertieren des Signalausgangs des NAND-Gatters NAND1, einen Inverter INT22 zum Re-Invertieren bzw. Zurückinvertieren des vom Inverter INT21 abgegebenen Ausgangssignals und zum Abgeben eines finalen bzw. Endsignals EXTYAT zum Schalten des Spaltendecoders, einen Inverter INT23 zum Invertieren eines Rückkoppelsignals eines von dem Inverter INT22 ausgehenden Endsignals, einen Verzögerungsabschnitt 10 zur Aufnahme des von dem Inverter 23 stammenden Ausgangssignals (durch das Port A) und zum Verzögern desselben für eine vorbestimmte Zeitdauer und zum Abgeben des verzögerten Signals an ein Seiten-Port (B) bzw. Tor des NAND-Gatters NAND1, Inverter INT24, INT25 und INT26 zum gemeinsamen Empfang und Invertieren des von dem Verzögerungsabschnitt 10 stammenden Ausgangssignals, einen NMOS-Transistor N20 zum Empfang des von dem Inverter INT24 stammenden Ausgangssignals über das Gate bzw. die Steuerelektrode, wobei ein Anschluß an den Ausgang des Inverters INT20 angeschlossen ist, ein PMOS-Transistor P20 zum Empfang des von dem Inverter INT25 stammenden Ausgangssignals über das Gate bzw. die Steuerelektrode, wobei ein Anschluß an den Ausgang des Inverters INT21 angeschlossen ist, und ein NMOS-Transistor N21 zum Empfang des von dem Inverter INT26 stammenden Ausgangssignals über das Gate bzw. die Steuerelektrode, wobei ein Anschluß an den Ausgang des Inverters INT21 angeschlossen ist.
  • Wie in 2 gezeigt ist, enthält der Verzögerungsabschnitt 10 Inverter INT11, INT12, INT13 und INT14 zum Invertieren des über den Anschluß bzw. das Port A eingegebenen Eingangssignals. Die Anzahl der Inverter kann entsprechend der Absicht des Entwerfers verändert werden. Zwischen den jeweiligen Invertern INT11-INT14 können Kondensatoren zur Steuerung der Verzögerung vorgesehen sein.
  • Der Betrieb bzw. die Operation des Spaltenvordecoder-Schaltabschnitts 20, der so wie oben beschrieben aufgebaut ist, wird, wie im folgenden angegeben, durchgeführt.
  • Wenn das Signal CASATV, welches dem NAND-Gatter NAND1 zugeführt wird und das während einer Lese- oder Schreiboperation in dem RAM freigegeben ist, aktiviert wird befindet es sich in einem logischen HIGH bzw. Hochzustand wie oben erwähnt. Anfänglich wird das Signal CASATV logisch LOW bzw. niedrig eingegeben, und dementsprechend befindet sich das Signal EXTYAT, welches schließlich über das NAND-Gatter NAND1 und die Inverter INT20, INT21 und INT22 ausgegeben wird, in einem logischen LOW bzw. logisch niedrigen Zustand.
  • In diesem Zustand, wenn das Signal CASATV entsprechend dem Lese/Schreib-Befehl logisch HOCH eingegeben wird, wird das Signal EXTYAT durch das NAND-Gatter NAND1 und die Inverter INT20, INT21 und INT22 logisch HOCH. Die MOS-Transistoren N20, N21, P20 sind hier alle ausgeschaltet bzw. AUS, da der Ausgang des Inverters INT24 logisch NIEDRIG ist, der Ausgang des Inverters INT25 logisch HOCH ist und der Ausgang des Inverters INT26 logisch NIEDRIG ist. Wenn das Signal EXTYAT logisch HOCH ausgegeben wird, arbeitet der durch das Signal gesteuerte Spaltenvordecoder.
  • Das Signal EXTYAT wird zur Eingabe an den Inverter INT23 rückgekoppelt, auf logisch NIEDRIG invertiert, dem Verzögerungsabschnitt 10 eingegeben und entsprechend der Anzahl der Inverter des Verzögerungsabschnitts 10 verzögert. Das Ausgangssignal des Verzögerungsabschnitts 10 wird den Invertern INT24, INT25 und INT26 zugeführt, welche den Status bzw. den Betriebszustand der jeweiligen MOS-Transistoren steuern, welche dadurch an- bzw. durchgeschaltet werden. Der Ausgang des Signals EXTYAT wird auf logisch NIEDRIG gesperrt. Es sei bei der obigen Erklärung angemerkt, daß das Signal EXTYAT durch das Signal CASATV auf logisch HOCH freigegeben wird, für eine durch den Inverter INT23, den Verzögerungsabschnitt 10 und die Inverter INT24, INT25 und INT26 benötigte Zeitdauer verzögert und schließlich auf logisch NIEDRIG gesperrt wird.
  • Unter Bezugnahme auf 3 enthält der Spaltenvordecoder einen PMOS-Transistor P30 und einen NMOS-Transistor N30, deren Steuerelektroden bzw. Gates an das Signal EXTYAT gekoppelt sind, welches von dem Spaltenvordecoder-Schaltabschnitt 20 abgegeben wird, einen Inverter INT30 zum Invertieren des am Knoten 1 anliegenden Wertes, einen Adreßausgangspuffer 31, der an ein Port bzw. einen Anschluß des NMOS-Transistors N30 angeschlossen ist, und NMOS-Transistoren N31, N32 und N33 zum Abgeben einer externen Eingangsadresse, einen PMOS-Transistor P31 zum Empfang des von dem Inverter INT30 stammenden Ausgangssignals über das Gate bzw. die Steuerelektrode, wobei ein Anschluß an den Knoten 1 angeschlossen ist, und einen Inverter INT31 zum Re-Invertieren bzw. Rückinvertieren des von dem Inverter INT30 stammenden Asugangssignals und zum letztendlichen Abgeben des Adressenausgangssignals von dem Adreßausgangspuffer 31.
  • Mit dieser Konfiguration bzw. diesem Aufbau arbeitet der Vordecoder 30 entsprechend dem Signal EXTYAT derart, daß das von dem Adreßausgangspuffer 31 stammende Adreßausgangssignal 31 (hier sind alle Eingänge Ai, Aj, Ak logisch HOCH) einem (nicht gezeigten) Spaltendecoder zugeführt wird. Falls das Signal EXTYAT logisch NIEDRIG ist, wird der Knoten 1 dann logisch HOCH vorgeladen, und die Ausgangsstufe (logisch NIEDRIG aktiv) wird auf logisch HOCH gesperrt bzw. deaktiviert. Das Signal EXTYAT wird logisch HOCH freigegeben, und der Knoten 1 wird derart gesperrt, daß die Ausgangsstufe logisch NIEDRIG freigegeben bzw. aktiviert wird.
  • Der Spaltendecoder decodiert das Adresseneingangssignal und ermöglicht die Auswahl einer Zelle zum Abspeichern von Daten in der Speicherzelle. Diese Technik wird hier nicht beschrieben, da sie von dem Umfang der Erfindung abweicht und für den Fachmann bekannt ist.
  • 4 ist ein Schaltkreisdiagramm des Bitleitungsleseverstärkers/treibers des herkömmlichen synchronen graphischen Schreib/Lese-Speichers (SGRAM) und zeigt ferner ein Leseverstärker-Antriebssteuersignal (SAT). Das Signal SAT wird hier von einem logischen NIEDRIG-Zustand L durch einen Reihen- bzw. Spaltenaktivbefehl in einem synchronen D-RAM zu einem logisch HOCH H-Zustand freigegeben und auf einen logischen NIEDRIG L-Zustand durch einen Vorlade-Befehl gesetzt.
  • Die Bitleitungsleseverstärker/treiberstufe weist eine Bitleitungsleseverstärker/treiberstufe 40 mit einem PMOS-Transistor P40 auf, dessen Steuerelektrode bzw. Gate an den Ausgangsanschluß des Inverters INT40 zum Invertieren des Signals SAT angeschlossen ist, und einen NMOS-Transistor N40, dessen Gate an den Ausgangsanschluß des Inverters INT41 und INT42 zum Invertieren des Signals SAT angechlossen ist, eine Vielzahl von Bitleitungsleseverstärkern 41 zum Verstärken von Daten, die auf den Bitleitungen BL, /BL geladen sind, wenn der PMOS-Transistor P40 und der NMOS-Transistor N40 an- bzw. durchgeschaltet sind, sowie einen Zellenbereich 42 zum Abspeichern der von dem Bitleitungsleseverstärker 41 abgegebenen Daten.
  • Unter Bezugnahme auf 5 weist der Bitleitungsleseverstärker erste und zweite kreuzweise koppelnde Latches bzw. Signalspeicher 41-1 und 41-2 zum Abführen bzw. Lesen der Bitleitung durch ein von dem PMOS-Transistor P40 und dem NMOS-Transistor N40 stammenden Vorspannungsausgangssignal, einen Schaltabschnitt 41-3 zum Schalten der Bitleitungen BL, /BL und von Datenleitungen DL, /DL entsprechend dem Potentialzustand Yi des Spaltendecoders und einen Bitleitungsvorladeabschnitt 41-4 zum Vorladen der Bitleitungen BL, /BL auf ein vorbestimmtes Potential VBLP in einen vorgeladenen Zustand. Mit den jeweiligen Bauelementen werden gewollte Daten in einer Zelle abgespeichert.
  • Es besteht jedoch ein Problem, sowohl den normalen Schreibmodus als auch den Blockschreibmodus bei dem Speicher, wie er oben beschrieben ist, anzuwenden. Um dieses Problem zu lösen, muß die Spaltendecoder-Freigabeimpulsbreite beim normalen Schreiben erhöht werden, um für das Blockschreiben geeignet zu sein. Dies kann das Leistungsvermögen der Vorrichtung vermindern, da der Schreibzyklus erhöht wird bzw. sich verlängert. Falls die Spaltendecoderimpulsbreite dem normalen Schreiben entspricht, wird das Blockschreiben nicht stabil durchgeführt.
  • Beim Einschreiben von Daten in die Zelle müssen die Bitleitungen invertiert werden, wobei dies eine große Menge an Energie bzw. Leistung verbraucht. Für das Blockschreiben müssen acht Bitleitungen invertiert werden, da acht Spaltendecoder zur selben Zeit freigegeben bzw. aktiviert werden.
  • Druckschrift US 5 497 352 beschreibt einen synchronen graphischen Schreib-Lese-Speicher mit einer Blockschreibsteuerfunktion. Der synchrone graphische Schreib-Lese-Speicher ist derart konstruiert, dass dieser an den Block-Schreibe-Modus angepasst ist und dass dieser dazu fähig ist, den elektrischen Energieverbrauch möglichst stark durch das Verringern von unnötigen Laden und Entladen von Datenleitungen zu reduzieren.
  • Zusammenfassung der Erfindung
  • Die vorliegende Erfindung betrifft einen synchronen graphischen Schreib/Lese-Speicher mit Blockschreibsteuerung, die im wesentlichen die Probleme aufgrund der Beschränkungen und Nachteile beim Stand der Technik vermeidet.
    •
  • Es ist Aufgabe der Erfindung, einen synchronen graphischen Schreib/Lese-Speicher zu schaffen, welcher ein stabiles Blockschreiben durchführt, indem sie ein durch einen Blockschreibbefehl arbeitendes Signal verwendet, damit die Spaltendecodier-Freigabeimpulsbreite gesteuert wird.
  • Zusätzliche Merkmale und Vorteile der Erfindung gehen aus der folgenden Beschreibung hervor und werden einerseits aus der Beschreibung deutlich oder gehen aus der Erfindungspraxis hervor. Die Aufgaben und Vorteile der Erfindung werden durch den Aufbau, welcher in der Beschreibung und den zugehörigen Patentansprüchen sowie den beigefügten Zeichnungen angegeben ist, realisiert und erreicht.
  • Um diese und weitere Vorteile entsprechend dem Zweck der Erfindung, wie sie durch die Ausführungsformen verkörpert wird und umfassend beschrieben wird, zu erreichen, ist ein synchroner graphischer Schreib/Lese-Speicher mit einer Blockschreibsteuerfunktion vorgesehen, wobei dieser aufweist: einen Spaltendecoder zur Auswahl einer Spaltenleitung; einen Spaltenvordecoder zur Abgabe eines Signals für die Steuerung des Betriebs des Spaltendecoders; einen Spaltenvordecoder-Schaltab schnitt zur Abgabe eines Signals für die Steuerung des Betriebs des Spaltenvordecoders; wobei der Vordecoder-Schaltabschnitt aufweist: eine Eingangsstufe, welche ein während des Lese- oder Schreibbetriebs freigegebenes bzw. aktiviertes Signal empfängt zur Durchführung der Block/Schreiboperation durch die Freigabeimpulsbreitensteuerung des Spaltendecoders; einen Verzögerungsabschnitt zur variablen Verzögerung des Eingangssignals getrennt für Normalschreiben und Blockschreiben; und eine Ausgangsstufe zur letztendlichen Abgabe des Ausgangssignals durch die Verzögerung als das Spaltenvordecoder-Steuersignal.
  • Eine weitere Ausführungsform der vorliegenden Erfindung schafft einen synchronen graphischen Schreib/Lese-Speicher mit einem Dateneingangs/ausgangsabschnitt, einer Bitleitungslese/-treiberstufe zum Verstärken des Dateneingangs/ausgangs, und einen Spaltendecoder zur Auswahl einer Spalte des Datenein- oder -ausgangs, wobei die Bitleitungsleseverstärker-Treiberstufe aufweist: eine treibende Steuereinrichtung für den Empfang eines Blockschreibsignals und Leseverstärker-Treibersteuersignals und zum Unterbrechen des Vorspannungspotentials eines PMOS-Transistors und eines NMOS-Transistors während des Blockschreibens zur Reduzierung der während des Blockschreibens verbrauchten Leistung; einen ersten Treiber zum Empfangen des von der treibenden Steuereinrichtung stammenden Ausgangssignals und zum Steuern des AN/AUS-Schaltens des PMOS-Transistors; und einen zweiten Treiber zum Empfang des von der treibenden Steuereinrichtung stammenden Ausgangssignals und zum Steuern des An- oder Ausschaltens des NMOS-Transistors.
  • Sowohl die vorangegangene allgemeine Beschreibung als auch die folgende detaillierte Beschreibung sind beispielhaft und erklärend und sollen die Erfindung, so wie sie beansprucht wird, weiter erklären.
  • Kurze Beschreibung der beigefügten Zeichnungen
  • Die beigefügten Zeichnungen, welche zur Erleichterung des Verständnisses der Erfindung beigefügt sind und einen Teil der Beschreibung bilden, stellen Ausführungsformen der Erfindung dar und dienen zusammen mit der Beschreibung zur Erklärung der der Erfindung zugrundeliegenden Prinzipien.
  • Es zeigen:
  • 1 ein Schaltkreisdiagramm eines Spaltenvordecoder-Schaltabschnitts eines herkömmlichen synchronen graphischen Schreib/Lese-Speichers;
  • 2 ein Schaltkreisdiagramm des Verzögerungsabschnitts in dem in 1 gezeigten Vordecoder-Schaltabschnitt;
  • 3 ein Schaltkreisdiagramm des Spaltenvordecoders des herkömmlichen synchronen graphischen Schreib/Lese-Speichers;
  • 4 ein Schaltkreisdiagramm des Bitleitungsleseverstärkerabschnitts und der Treiberstufe des herkömmlichen synchronen graphischen Schreib/Lese-Speichers;
  • 5 ein detailliertes Schaltkreisdiagramm des Bitleitungsleseverstärkers des herkömmlichen synchronen graphischen Schreib/Lese-Speichers;
  • 6 ein Schaltkreisdiagramm der Verzögerung des Spaltenvordecoder-Schaltabschnitts eines synchronen graphischen Schreib/Lese-Speichers gemäß der vorliegenden Erfindung;
  • 7A-7H Zeitablaufdiagramme zur Erklärung der Operationen in Übereinstimmung mit 6;
  • Genaue Beschreibung der bevorzugten Ausführungsform
  • Es wird nun im Detail Bezug genommen auf die bevorzugten Ausführungsformen der vorliegenden Erfindung, wobei Beispiele derselben in den beigefügten Zeichnungen dargestellt sind.
  • Ein Verfahren zur Steuerung der Spaltendecoder-Freigabeimpulsbreite durch Steuerung des Verzögerungsabschnittes des Spaltenvordecoder-Schaltabschnitts wird im folgenden erklärt.
  • 6 zeigt Inverter INT50 und INT51 zum Invertieren eines über das Eingangsport bzw. den Eingangsanschluß A eingegebenen Signals, einen Schaltabschnitt 50 zum selektiven Schalten der Verzögerungsabschnitte 51 und 52; welche das Eingangssignal gemäß einem Block/Schreib-Signal /BW verzögern, und erste und zweite Verzögerungsabschnitte 51 und 52 zum Verzögern des Eingangssignals für eine vorbestimmte Zeitdauer gemäß dem Schaltabschnitt 50.
  • Der Schaltabschnitt 50 weist erste Übertragungs-Gatter MN1 und MP1 auf, die zwischen den Knoten 2 und den Knoten 3 geschaltet sind und entsprechend dem Blockschreibsignal /BW gesteuert werden, um das Ausgangssignal des Inverters INT51 zu dem ersten Verzögerungsabschnitt 51 zu übertragen, einen Inverter INT50-1 zum Invertieren des Blockschreibsignals /BW und zweite Übertragungs-Gatter MN2 und MP2, die zwischen dem Knoten 4 und dem Blockschreibsignal (/BW)-eingangsanschluß geschaltet sind und entsprechend dem Blockschreibsignal /BW gesteuert werden, um das Ausgangssignal des Inverters INT51 an den zweiten Verzögerungsabschnitt 52 zu übertragen.
  • Das Endausgangssignal des zweiten Verzögerungsabschnitts 52 wird an den Eingangsanschluß (Knoten 3) des ersten Verzögerungsabschnitts 51 rückgekoppelt. Verzögerungsabschnitte 51 und 52 besitzen Inverter INT51-1 und INT51-2 und Inverter INT52-1, INT52-2, INT52-3, INT52-4. Die Anzahl der Inverter kann entsprechend den Anforderungen des Entwerfers angepaßt werden.
  • Für die Verbindung der Übertragungsgatter MN1, MP1, MN2, MP2 ist das NMOS-Gate der ersten Übertragungsgatter MN1, MP1 an den Blockschreibsignal-Eingangsanschluß angeschlosen, und das PMOS-Gate ist der Ausgangsanschluß des Inverters INT50-1. Der Drain-Anschluß/Source-Anschluß ist zwischen die Inverter INT51 und INT51-1 geschaltet. Das NMOS-Gate der zweiten Übertragungsgatter MN2, MP2 ist an den Ausgangsanschluß des Inverters INT50-1 angeschlossen, wobei das PMOS-Gate an die Blockschreibsignal-Eingangsstufe angeschlossen ist.
  • Entsprechend dem Betrieb der Verzögerungsabschnitte, die wie oben beschrieben aufgebaut sind, wird das Blockschreibsignal /BW auf den logischen NIEDRIG-Zustand L aktiviert zur Eingabe an den Schaltabschnitt 50, falls das Blockschreiben in dem Schreib/Lese-Speicher ausgeführt wird. In dem Schaltabschnitt 50 werden dann die ersten Übertragungs-Gatter MN1, MP1 ausgeschaltet, und zum selben Zeitpunkt werden zweite Übertragungs-Gatter MN2, MP2 an- bzw. durchgeschaltet. Das den Inverter INT51 passierende Eingangssignal tritt in den zweiten Verzögerungsabschnitt 52 ein, wird für eine vorbestimmte Zeitdauer verzögert und an den ersten Verzögerungsabschitt 51 rückgekoppelt. Der Eingang wird schließlich über das Port bzw. den Anschluß B ausgegeben. Daher wird das Schalten des Spaltenvordecoders für das Blockschreiben langsamer.
  • Die Zeitabläufe für die obenbeschriebene Operation werden im folgenden unter Bezugnahme auf die 7A-7H beschrieben.
  • Das System arbeitet in Synchronisation zu der Zeitperiode des Takts CLK in 7A. Wenn ein logisch NIEDRIG-Aktivbefehl in Übereinstimmung mit der ansteigenden Flanke des Takts eingegeben wird, wird das Signal SAT (7B) logisch HOCH H, so daß Ströme der P-Vorspannung (7C) und der N-Vorspannung (7D) zugeführt werden. Die den jeweiligen Vorspannungen zugeführte Spannung beträgt Vdd/2.
  • Wenn ein Blockschreibbefehl in diesem Zustand eingegeben wird, werden das Signal CASATV in 7E und das Blockschreiben /BW in 7F aktiviert. Wenn das Signal CASATV aktiviert wird, wird das Signal EXTYAT in 7F, ein Signal zum Schalten des Spaltenvordecoders, aktiv.
  • Der Adreßsignaleingang des Spaltenvordecoders wird zuerst decodiert und dann völlig in dem Spaltendecoder decodiert, während das Blockschreibsignal aktiv bleibt. Abhängig davon, ob das Blockschreibsignal aktiv ist oder nicht, weden die Operationszeit des Verzögerungsabschnitts und der Aktivstatus bzw. Aktivzustand der Signale in 7E und 7F gesteuert. Die Freigabeperiode des Spaltendecoders wird schließlich gesteuert.
  • Gemäß dem Eingang des Vorladebefehls wird ein Zyklus des Lesens/Schreibens vollendet. Die obenbeschriebenen Zeitablaufdiagramme zeigen den von dem Spaltendecoder ausgehenden Adreßausgang. Zum Blockschreiben arbeiten acht Spaltendecoder derart, daß acht Adressen zur selben Zeit von dem Spaltendecoder ausgegeben werden, wobei diese in demselbem Zyklus arbeiten.
  • Wie oben beschrieben, erlaubt die vorliegende Erfindung ein stabiles Blockschreiben durch Verlängern des Freigabezeitintervalls bzw. Aktivierungsintervalls des Spaltendecoders beim Blockschreiben, und zwar getrennt für das normale Schreiben und das Blockschreiben für synchrone graphische Schreib/Lese-Speicher (SGRAM).
  • Wie für den Fachmann ersichtlich, können verschiedene Modifikationen und Abänderungen bei dem Eingangspuffer für eine Halbleiterspeichervorrichtung gemäß der Erfindung gemacht werden, ohne vom Geist und Umfang der Erfindung abzuweichen.

Claims (3)

  1. Synchroner graphischer Schreib/Lese-Speicher mit einer Blockschreibsteuerfunktion, welcher aufweist: einen Spaltendecoder zur Auswahl einer Spaltenleitung; einen Spaltenvordecoder (30) zur Abgabe eines Signals für die Steuerung des Betriebs des Spaltendecoders; ein Spaltenvordecoder-Schaltabschnitt (20) zur Abgabe eines Signals (EXTYAT) für die Steuerung des Betriebs des Spaltenvordecoders (30); wobei der Spaltenvordecoder-Schaltabschnitt (20) aufweist: eine Eingangstufe, welche ein während des Lese- oder Schreibbetriebs freigegebenes Signal (CASATV) empfängt zur Durchführung einer Blockschreiboperation durch die Freigabeimpulsbreitensteuerung des Spaltendecoders; einen Verzögerungsabschnitt (10), mit dem das Eingangssignal für Blockschreiben länger als das Eingangssignal für Normalschreiben verzögert wird; und eine Ausgangsstufe zur letztendlichen Abgabe des Ausgangssignals durch den Verzögerungsabschnitt (10) als das Spaltenvordecoder-Steuersignal (EXTYAT).
  2. Synchroner graphischer Schreib/Lese-Speicher nach Anspruch 1, bei dem der Verzögerungsabschnitt (10) aufweist: Inverter (INT 50, INT 51) zum Invertieren des über einen Eingangsanschluss (A) eingegebenen Signals; einen Schaltabschnitt (50) zum selektiven Schalten des Verzögerungsabschnitts (10), welcher das Eingangssignal (A) gemäß einem Blockschreibsignal (/BW) zur Verzögerung überträgt; und eine erste Verzögerung (51) und eine zweite Verzögerung (52) zur Verzögerung des Eingangssignals für eine vorbestimmte Zeit entsprechend dem Schaltabschnitt (50).
  3. Synchroner graphischer Schreib/Lese-Speicher nach Anspruch 2, bei dem der Schaltabschnitt (50) aufweist: ein erstes Übertragungsgatter (MN1, MP1), welches entsprechend dem Zustand des Blockschreibsignals (/BW) zur Übertragung des Ausgangssignals des Inverters (INT 51) zu der ersten Verzögerung (51) gesteuert wird; einen Inverter (INT 50-1) zum Invertieren eines Blockschreibsignaleingangs (/BW); und ein zweites Übertragungs-Gatter (MN2, MP2), welches zwischen die Blockschreibsignal-Eingangsstufe (/BW) angeschlossen ist und gemäß dem Zustand des Blockschreibsignals (/BW) zur Übertragung des Ausgangssignals des Inverters (INT 51) zu der zweiten Verzögerung (52) gesteuert wird.
DE19727087A 1996-06-27 1997-06-25 Synchroner graphischer Schreib/Lese-Speicher (RAM) mit Blockschreibsteuerfunktion Expired - Fee Related DE19727087B4 (de)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5497352A (en) * 1991-07-24 1996-03-05 Kabushiki Kaisha Toshiba Semiconductor memory device having dual mode operation

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