JP2001052479A - メモリ装置 - Google Patents
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Abstract
(57)【要約】
【課題】 ／ＲＡＳ信号の立ち下がり後、信号レベルが
ＨレベルからＬレベルに変化する／ＣＡＳ＜ｉ＞信号を
受けたメモリブロック１が選択バイトになるが、／ＣＡ
Ｓ＜ｉ＞信号が立ち下がらない限り、当該メモリブロッ
ク１が選択バイトになるのか、非選択バイトになるのか
が確定しないため、／ＲＡＳ信号の立ち下がりにより動
作を開始するカラムデコーダ２とプリアンプ４を制御す
ることができず、消費電力を低減することが困難である
などの課題があった。 【解決手段】 ／ＲＡＳ信号の立ち下がる際のＢＥ＜ｉ
＞信号の信号レベルに応じて複数のメモリセルからアク
セス対象のメモリセルを選択する。
ＨレベルからＬレベルに変化する／ＣＡＳ＜ｉ＞信号を
受けたメモリブロック１が選択バイトになるが、／ＣＡ
Ｓ＜ｉ＞信号が立ち下がらない限り、当該メモリブロッ
ク１が選択バイトになるのか、非選択バイトになるのか
が確定しないため、／ＲＡＳ信号の立ち下がりにより動
作を開始するカラムデコーダ２とプリアンプ４を制御す
ることができず、消費電力を低減することが困難である
などの課題があった。 【解決手段】 ／ＲＡＳ信号の立ち下がる際のＢＥ＜ｉ
＞信号の信号レベルに応じて複数のメモリセルからアク
セス対象のメモリセルを選択する。
Description
【０００１】
【発明の属する技術分野】この発明はＤＲＡＭ、特にシ
ステムＬＳＩに内蔵するワイドバス化したＤＲＡＭコア
をバイトアクセスするメモリ装置に関するものである。
ステムＬＳＩに内蔵するワイドバス化したＤＲＡＭコア
をバイトアクセスするメモリ装置に関するものである。
【０００２】
【従来の技術】最初に、発明の背景を簡単に説明する。
汎用メモリの価格が低落した近年、システムＬＳＩに対
する期待が高まっている。その中でも大容量メモリであ
るＤＲＡＭとロジックが混載しているＬＳＩは、１２８
ｂｉｔや２５６ｂｉｔのワイドバス化したＤＲＡＭを内
蔵することで、ＤＲＡＭ−ロジック間のデータ転送効率
の向上と消費電力の低下を実現できるため、汎用ＤＲＡ
Ｍにはない可能性と、その付加価値への期待が高まって
いる。
汎用メモリの価格が低落した近年、システムＬＳＩに対
する期待が高まっている。その中でも大容量メモリであ
るＤＲＡＭとロジックが混載しているＬＳＩは、１２８
ｂｉｔや２５６ｂｉｔのワイドバス化したＤＲＡＭを内
蔵することで、ＤＲＡＭ−ロジック間のデータ転送効率
の向上と消費電力の低下を実現できるため、汎用ＤＲＡ
Ｍにはない可能性と、その付加価値への期待が高まって
いる。
【０００３】しかし、汎用ＤＲＡＭのバス幅は大きくて
も３２ｂｉｔ程度であり、これまでの汎用ＤＲＡＭのユ
ーザーからは、３２ｂｉｔや６４ｂｉｔの狭いバス幅の
ＤＲＡＭコアの要求がある。この要求に対しては、これ
までワイドバス化したＤＲＡＭを多くの／ＣＡＳ信号で
制御するバイトアクセス方式で補っていた。
も３２ｂｉｔ程度であり、これまでの汎用ＤＲＡＭのユ
ーザーからは、３２ｂｉｔや６４ｂｉｔの狭いバス幅の
ＤＲＡＭコアの要求がある。この要求に対しては、これ
までワイドバス化したＤＲＡＭを多くの／ＣＡＳ信号で
制御するバイトアクセス方式で補っていた。
【０００４】図１８は従来のメモリ装置（１２８ｂｉｔ
のＤＲＡＭコア）を示す構成図であり、図において、１
はＤＲＡＭを構成するメモリセルを内蔵するバイト単位
のメモリブロック、２はカラムアドレスをデコードする
カラムデコーダ、３はセンスアンプを内蔵するメモリセ
ル、４はメモリセル３から１バイトのデータを読み込ん
で、そのデータの信号レベルを増幅する１バイト分のプ
リアンプ、５はプリアンプ４から出力されたデータを一
時的に保持してから外部出力する１バイト分の出力バッ
ファである。
のＤＲＡＭコア）を示す構成図であり、図において、１
はＤＲＡＭを構成するメモリセルを内蔵するバイト単位
のメモリブロック、２はカラムアドレスをデコードする
カラムデコーダ、３はセンスアンプを内蔵するメモリセ
ル、４はメモリセル３から１バイトのデータを読み込ん
で、そのデータの信号レベルを増幅する１バイト分のプ
リアンプ、５はプリアンプ４から出力されたデータを一
時的に保持してから外部出力する１バイト分の出力バッ
ファである。
【０００５】６はメモリセル３に格納するデータを外部
から入力して一時的に保持する１バイト分の入力バッフ
ァ、７は入力バッファ６により入力されたデータをメモ
リセル３に書き込む１バイト分のライトバッファ、８は
／ＣＡＳ＜ｉ＞信号を入力して出力バッファ５等を制御
する信号を出力するＣＡＳバッファ、９，１０は論理素
子、１１は各プリアンプ４のＣＡＳバッファ８から出力
される／ＣＡＳＦＦ＜ｉ＞信号のＡＮＤ処理を行うＡＮ
Ｄ回路、１２はクロック発生回路、１３，１４，１５は
論理素子、１６はカラムアドレスを格納するカラムアド
レスバッファ、１７はロウアドレスを格納するロウアド
レスバッファ、１８はロウアドレスをデコードするロウ
デコーダである。
から入力して一時的に保持する１バイト分の入力バッフ
ァ、７は入力バッファ６により入力されたデータをメモ
リセル３に書き込む１バイト分のライトバッファ、８は
／ＣＡＳ＜ｉ＞信号を入力して出力バッファ５等を制御
する信号を出力するＣＡＳバッファ、９，１０は論理素
子、１１は各プリアンプ４のＣＡＳバッファ８から出力
される／ＣＡＳＦＦ＜ｉ＞信号のＡＮＤ処理を行うＡＮ
Ｄ回路、１２はクロック発生回路、１３，１４，１５は
論理素子、１６はカラムアドレスを格納するカラムアド
レスバッファ、１７はロウアドレスを格納するロウアド
レスバッファ、１８はロウアドレスをデコードするロウ
デコーダである。
【０００６】図１９はメモリブロック１の内部を示す詳
細構成図であり、図において、１ａは１ｂｉｔ分のメモ
リブロック、２ａは１ｂｉｔ分のカラムデコーダ、３ａ
は１ｂｉｔ単位のデータのアクセスを受け付けるメモリ
セル、４ａは１ｂｉｔ分のプリアンプ、５ａは１ｂｉｔ
分の出力バッファ、６ａは１ｂｉｔ分の入力バッファ、
７ａは１ｂｉｔ分のライトバッファである。
細構成図であり、図において、１ａは１ｂｉｔ分のメモ
リブロック、２ａは１ｂｉｔ分のカラムデコーダ、３ａ
は１ｂｉｔ単位のデータのアクセスを受け付けるメモリ
セル、４ａは１ｂｉｔ分のプリアンプ、５ａは１ｂｉｔ
分の出力バッファ、６ａは１ｂｉｔ分の入力バッファ、
７ａは１ｂｉｔ分のライトバッファである。
【０００７】なお、ＣＡＳバッファ８がＬレベルの／Ｃ
ＡＳ＜ｉ＞信号を入力するとき１バイト分のデータの入
出力が可能になり、ＣＡＳバッファ８が出力する／ＣＡ
ＳＦＦ＜ｉ＞信号はＡＮＤ回路１１によりＡＮＤ処理さ
れてＤＲＡＭ全体を制御する／ＣＡＳＭ信号を発生す
る。また、ＣＡＳバッファ８が出力する／ＣＡＳＦ＜ｉ
＞信号は全バイト共通のＷＢＥＭ信号と共に、１バイト
分のライトバッファ７を制御するＷＢＥ＜ｉ＞信号を発
生し、／ＣＡＳＤ＜ｉ＞信号は全バイト共通のＯＥＭ信
号と共に、１バイト分の出力バッファ５を制御するＯＥ
＜ｉ＞信号を発生する。また、カラムデコーダ２，プリ
アンプ４及び入力バッファ６をそれぞれ制御するＣＤＥ
Ｍ信号，ＰＡＥＭ信号及びＤＩＬＭ信号と、プリアンプ
４のラッチから出力バッファ５のラッチにデータを書き
込むためのＯＤＬＭ信号は、全バイト共通の信号であ
る。
ＡＳ＜ｉ＞信号を入力するとき１バイト分のデータの入
出力が可能になり、ＣＡＳバッファ８が出力する／ＣＡ
ＳＦＦ＜ｉ＞信号はＡＮＤ回路１１によりＡＮＤ処理さ
れてＤＲＡＭ全体を制御する／ＣＡＳＭ信号を発生す
る。また、ＣＡＳバッファ８が出力する／ＣＡＳＦ＜ｉ
＞信号は全バイト共通のＷＢＥＭ信号と共に、１バイト
分のライトバッファ７を制御するＷＢＥ＜ｉ＞信号を発
生し、／ＣＡＳＤ＜ｉ＞信号は全バイト共通のＯＥＭ信
号と共に、１バイト分の出力バッファ５を制御するＯＥ
＜ｉ＞信号を発生する。また、カラムデコーダ２，プリ
アンプ４及び入力バッファ６をそれぞれ制御するＣＤＥ
Ｍ信号，ＰＡＥＭ信号及びＤＩＬＭ信号と、プリアンプ
４のラッチから出力バッファ５のラッチにデータを書き
込むためのＯＤＬＭ信号は、全バイト共通の信号であ
る。
【０００８】図２０の左側のブロックは、多数の／ＣＡ
Ｓ＜ｉ＞信号を生成して、１２８ｂｉｔのＤＲＡＭコア
に出力するデコーダ回路であり、デコーダ回路はすべて
のバイトを同時に選択することのできるＡＢＳ信号を発
生するとともに、アドレスＡ＜０：３＞とメインの／Ｃ
ＡＳ信号から各バイトを選択するための／ＣＡＳ＜０：
１５＞信号を発生する。バイト単位のアクセス時（ＡＢ
Ｓ＝“Ｌ”）は、アドレスＡ＜０：３＞がＤＲＡＭのカ
ラムアドレスＣＡ＜Ｏ：４＞よりさらに上位のアドレス
ＣＡ＜５：８＞としてみなすことができる。図２１は各
／ＣＡＳ＜ｉ＞信号に対応するデータと、バイトアクセ
ス時におけるアドレスＡ＜０：３＞のＣＡ＜５：８＞へ
の割り当てを示している。
Ｓ＜ｉ＞信号を生成して、１２８ｂｉｔのＤＲＡＭコア
に出力するデコーダ回路であり、デコーダ回路はすべて
のバイトを同時に選択することのできるＡＢＳ信号を発
生するとともに、アドレスＡ＜０：３＞とメインの／Ｃ
ＡＳ信号から各バイトを選択するための／ＣＡＳ＜０：
１５＞信号を発生する。バイト単位のアクセス時（ＡＢ
Ｓ＝“Ｌ”）は、アドレスＡ＜０：３＞がＤＲＡＭのカ
ラムアドレスＣＡ＜Ｏ：４＞よりさらに上位のアドレス
ＣＡ＜５：８＞としてみなすことができる。図２１は各
／ＣＡＳ＜ｉ＞信号に対応するデータと、バイトアクセ
ス時におけるアドレスＡ＜０：３＞のＣＡ＜５：８＞へ
の割り当てを示している。
【０００９】次に動作について説明する。図２２及び図
２３を用いて動作を説明するが、ここでは、／ＣＡＳ＜
１＞信号によって制御されるメモリブロック１は非選択
バイト、／ＣＡＳ＜２＞信号によって制御されるメモリ
ブロック１は選択バイトであるとする。
２３を用いて動作を説明するが、ここでは、／ＣＡＳ＜
１＞信号によって制御されるメモリブロック１は非選択
バイト、／ＣＡＳ＜２＞信号によって制御されるメモリ
ブロック１は選択バイトであるとする。
【００１０】図２２のデータ読込時の場合、ＤＲＡＭコ
アの外部入力である／ＲＡＳ信号の立ち下がり後、カラ
ムアドレスの変化によって全バイト共通の制御信号であ
るＣＤＥＭ信号及びＰＡＥＭ信号が“Ｈ”のパルスにな
る。このとき、非選択バイト及び選択バイトでは、共に
カラムデコーダ２とプリアンプ４が動作し、プリアンプ
４のラッチがメモリセル３から１バイト分のデータ（カ
ラムアドレス及びロウアドレスにより指定されるデー
タ）を読み込んで保持する。
アの外部入力である／ＲＡＳ信号の立ち下がり後、カラ
ムアドレスの変化によって全バイト共通の制御信号であ
るＣＤＥＭ信号及びＰＡＥＭ信号が“Ｈ”のパルスにな
る。このとき、非選択バイト及び選択バイトでは、共に
カラムデコーダ２とプリアンプ４が動作し、プリアンプ
４のラッチがメモリセル３から１バイト分のデータ（カ
ラムアドレス及びロウアドレスにより指定されるデー
タ）を読み込んで保持する。
【００１１】選択バイトでは、／ＣＡＳ＜２＞信号が立
ち下がることによって、ＤＲＡＭ全体を制御する／ＣＡ
ＳＭ信号が立ち下がると、ＣＤＥＭ信号及びＰＡＥＭ信
号の信号レベルがＬレベルに固定され、その後、ＯＤＬ
Ｍ信号の信号レベルがＬレベルになると、プリアンプ４
のラッチから出力バッファ５のラッチにデータが書き込
まれる。
ち下がることによって、ＤＲＡＭ全体を制御する／ＣＡ
ＳＭ信号が立ち下がると、ＣＤＥＭ信号及びＰＡＥＭ信
号の信号レベルがＬレベルに固定され、その後、ＯＤＬ
Ｍ信号の信号レベルがＬレベルになると、プリアンプ４
のラッチから出力バッファ５のラッチにデータが書き込
まれる。
【００１２】そして、選択バイトでは、ＯＥＭ信号の信
号レベルがＨレベルになることによりＯＥ＜２＞信号の
信号レベルがＨレベルになると、出力バッファ５のラッ
チからデータが外部に出力される。一方、非選択バイト
では、／ＣＡＳ＜１＞信号の信号レベルがＨレベルのま
まであるため、ＯＥ＜１＞信号の信号レベルがＬレベル
に固定され、出力バッファ５のラッチからデータが出力
されることはない。
号レベルがＨレベルになることによりＯＥ＜２＞信号の
信号レベルがＨレベルになると、出力バッファ５のラッ
チからデータが外部に出力される。一方、非選択バイト
では、／ＣＡＳ＜１＞信号の信号レベルがＨレベルのま
まであるため、ＯＥ＜１＞信号の信号レベルがＬレベル
に固定され、出力バッファ５のラッチからデータが出力
されることはない。
【００１３】次に、図２３のデータ書込時の場合、ＤＲ
ＡＭコアの外部入力である／ＲＡＳ信号の立ち下がり
後、カラムアドレスの変化によって全バイト共通の制御
信号であるＣＤＥＭ信号が“Ｈ”のパルスとなる。この
とき、非選択バイト及び選択バイトでは、共にカラムデ
コーダ２が動作する。
ＡＭコアの外部入力である／ＲＡＳ信号の立ち下がり
後、カラムアドレスの変化によって全バイト共通の制御
信号であるＣＤＥＭ信号が“Ｈ”のパルスとなる。この
とき、非選択バイト及び選択バイトでは、共にカラムデ
コーダ２が動作する。
【００１４】選択バイトでは、／ＣＡＳ＜２＞信号が立
ち下がることによって、ＤＲＡＭ全体を制御する／ＣＡ
ＳＭ信号が立ち下がると、ＣＤＥＭ信号の信号レベルが
Ｌレベルとなる。アーリーライト時では、入力バッファ
６は、／ＣＡＳＭ信号が立ち下がることにより、ＤＩＬ
Ｍ信号が“Ｌ”のパルスになると、外部から書込データ
を入力する。
ち下がることによって、ＤＲＡＭ全体を制御する／ＣＡ
ＳＭ信号が立ち下がると、ＣＤＥＭ信号の信号レベルが
Ｌレベルとなる。アーリーライト時では、入力バッファ
６は、／ＣＡＳＭ信号が立ち下がることにより、ＤＩＬ
Ｍ信号が“Ｌ”のパルスになると、外部から書込データ
を入力する。
【００１５】そして、全バイト共通の制御信号であるＷ
ＢＥＭ信号が“Ｈ”のパルスになると、選択バイトで
は、ＷＢＥ＜２＞信号が“Ｈ”のパルスとなり、入力バ
ッファ６のラッチに保持されているデータがメモリセル
３に書き込まれる。一方、非選択バイトでは、ＷＢＥ＜
１＞信号が“Ｌ”のままであるため、入力バッファ６の
ラッチに保持されているデータがメモリセル３に書き込
まれることはない。
ＢＥＭ信号が“Ｈ”のパルスになると、選択バイトで
は、ＷＢＥ＜２＞信号が“Ｈ”のパルスとなり、入力バ
ッファ６のラッチに保持されているデータがメモリセル
３に書き込まれる。一方、非選択バイトでは、ＷＢＥ＜
１＞信号が“Ｌ”のままであるため、入力バッファ６の
ラッチに保持されているデータがメモリセル３に書き込
まれることはない。
【００１６】
【発明が解決しようとする課題】従来のメモリ装置は以
上のように構成されているので、／ＲＡＳ信号の立ち下
がり後、信号レベルがＨレベルからＬレベルに変化する
／ＣＡＳ＜ｉ＞信号を受けたメモリブロック１が選択バ
イトになるが、／ＣＡＳ＜ｉ＞信号が立ち下がらない限
り、当該メモリブロック１が選択バイトになるのか、非
選択バイトになるのかが確定しないため、／ＲＡＳ信号
の立ち下がりにより動作を開始するカラムデコーダ２と
プリアンプ４を制御することができず（当該メモリブロ
ック１が非選択バイトになる場合でも、カラムデコーダ
２とプリアンプ４を停止することができず、カラムデコ
ーダ２とプリアンプ４が無用に動作することになる）、
消費電力を低減することが困難であるなどの課題があっ
た。
上のように構成されているので、／ＲＡＳ信号の立ち下
がり後、信号レベルがＨレベルからＬレベルに変化する
／ＣＡＳ＜ｉ＞信号を受けたメモリブロック１が選択バ
イトになるが、／ＣＡＳ＜ｉ＞信号が立ち下がらない限
り、当該メモリブロック１が選択バイトになるのか、非
選択バイトになるのかが確定しないため、／ＲＡＳ信号
の立ち下がりにより動作を開始するカラムデコーダ２と
プリアンプ４を制御することができず（当該メモリブロ
ック１が非選択バイトになる場合でも、カラムデコーダ
２とプリアンプ４を停止することができず、カラムデコ
ーダ２とプリアンプ４が無用に動作することになる）、
消費電力を低減することが困難であるなどの課題があっ
た。
【００１７】この発明は上記のような課題を解決するた
めになされたもので、ワイドバス化されたＤＲＡＭに対
するバイトアクセス時の消費電力の低減を実現すること
ができるメモリ装置を得ることを目的とする。
めになされたもので、ワイドバス化されたＤＲＡＭに対
するバイトアクセス時の消費電力の低減を実現すること
ができるメモリ装置を得ることを目的とする。
【００１８】
【課題を解決するための手段】この発明に係るメモリ装
置は、ロウアドレスストローブ信号の信号レベルが変化
する際のバイトイネーブル信号の信号レベルに応じて複
数のメモリセルからアクセス対象のメモリセルを選択す
るようにしたものである。
置は、ロウアドレスストローブ信号の信号レベルが変化
する際のバイトイネーブル信号の信号レベルに応じて複
数のメモリセルからアクセス対象のメモリセルを選択す
るようにしたものである。
【００１９】この発明に係るメモリ装置は、ロウアドレ
スストローブ信号の信号レベルが立ち下がる時、任意の
メモリセルに係るバイトイネーブル信号の信号レベルが
Ｌレベルであれば、当該メモリセルをアクセス対象から
除外し、任意のメモリセルに係るバイトイネーブル信号
の信号レベルがＨレベルであれば、当該メモリセルをア
クセス対象に決定するようにしたものである。
スストローブ信号の信号レベルが立ち下がる時、任意の
メモリセルに係るバイトイネーブル信号の信号レベルが
Ｌレベルであれば、当該メモリセルをアクセス対象から
除外し、任意のメモリセルに係るバイトイネーブル信号
の信号レベルがＨレベルであれば、当該メモリセルをア
クセス対象に決定するようにしたものである。
【００２０】この発明に係るメモリ装置は、アクセス対
象から除外するメモリセルに接続されている読込手段と
書込手段の動作を停止させるようにしたものである。
象から除外するメモリセルに接続されている読込手段と
書込手段の動作を停止させるようにしたものである。
【００２１】この発明に係るメモリ装置は、ロウアドレ
スストローブ信号及びカラムアドレスストローブ信号の
信号レベルが変化する際のバイトイネーブル信号の信号
レベルに応じて複数のメモリセルからアクセス対象のメ
モリセルを選択するようにしたものである。
スストローブ信号及びカラムアドレスストローブ信号の
信号レベルが変化する際のバイトイネーブル信号の信号
レベルに応じて複数のメモリセルからアクセス対象のメ
モリセルを選択するようにしたものである。
【００２２】この発明に係るメモリ装置は、ロウアドレ
スストローブ信号及びカラムアドレスストローブ信号の
信号レベルが立ち下がる時、任意のメモリセルに係るバ
イトイネーブル信号の信号レベルがＨレベルである場合
に限り、当該メモリセルをアクセス対象に決定するよう
にしたものである。
スストローブ信号及びカラムアドレスストローブ信号の
信号レベルが立ち下がる時、任意のメモリセルに係るバ
イトイネーブル信号の信号レベルがＨレベルである場合
に限り、当該メモリセルをアクセス対象に決定するよう
にしたものである。
【００２３】この発明に係るメモリ装置は、アクセス対
象から除外するメモリセルに接続されている読込手段と
書込手段の動作を停止させるようにしたものである。
象から除外するメモリセルに接続されている読込手段と
書込手段の動作を停止させるようにしたものである。
【００２４】この発明に係るメモリ装置は、ロウアドレ
スストローブ信号の信号レベルが立ち下がる時、バイト
イネーブル信号の信号レベルがＨレベルでも、カラムア
ドレスストローブ信号の信号レベルが立ち下がる時、バ
イトイネーブル信号の信号レベルがＬレベルの場合に
は、読込手段及び書込手段を構成する一部の要素に限り
動作を停止させるようにしたものである。
スストローブ信号の信号レベルが立ち下がる時、バイト
イネーブル信号の信号レベルがＨレベルでも、カラムア
ドレスストローブ信号の信号レベルが立ち下がる時、バ
イトイネーブル信号の信号レベルがＬレベルの場合に
は、読込手段及び書込手段を構成する一部の要素に限り
動作を停止させるようにしたものである。
【００２５】この発明に係るメモリ装置は、アドレス信
号に応じたバイトイネーブル信号を生成するようにした
ものである。
号に応じたバイトイネーブル信号を生成するようにした
ものである。
【００２６】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるメ
モリ装置を示す構成図であり、図において、２１はＤＲ
ＡＭを構成するメモリセルを内蔵するバイト単位のメモ
リブロック、２２はカラムアドレスをデコードするカラ
ムデコーダ、２３はセンスアンプを内蔵するメモリセ
ル、２４はメモリセル２３から１バイトのデータを読み
込んで、そのデータの信号レベルを増幅する１バイト分
のプリアンプ（読込手段）、２５はプリアンプ２４から
出力されたデータを一時的に保持してから外部出力する
１バイト分の出力バッファ（読込手段）である。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるメ
モリ装置を示す構成図であり、図において、２１はＤＲ
ＡＭを構成するメモリセルを内蔵するバイト単位のメモ
リブロック、２２はカラムアドレスをデコードするカラ
ムデコーダ、２３はセンスアンプを内蔵するメモリセ
ル、２４はメモリセル２３から１バイトのデータを読み
込んで、そのデータの信号レベルを増幅する１バイト分
のプリアンプ（読込手段）、２５はプリアンプ２４から
出力されたデータを一時的に保持してから外部出力する
１バイト分の出力バッファ（読込手段）である。
【００２７】２６はメモリセル２３に格納するデータを
外部から入力して一時的に保持する１バイト分の入力バ
ッファ（書込手段）、２７は入力バッファ２６により入
力されたデータをメモリセル２３に書き込む１バイト分
のライトバッファ（書込手段）、２８は／ＲＡＳ信号
（ロウアドレスストローブ信号）の信号レベルが変化す
る際のＢＥ＜ｉ＞信号（バイトイネーブル信号）の信号
レベルに応じて出力バッファ２５等を制御する信号を出
力するバイトイネーブルバッファ（選択手段）、２９〜
３４は論理素子（選択手段）、３５は／ＲＡＳ信号と／
ＣＡＳ信号（カラムアドレスストローブ信号）に基づい
て各種信号を出力するクロック発生回路（選択手段）、
３６，３７，３８は論理素子（選択手段）、３９はカラ
ムアドレスを格納するカラムアドレスバッファ、４０は
ロウアドレスを格納するロウアドレスバッファ、４１は
ロウアドレスをデコードするロウデコーダである。
外部から入力して一時的に保持する１バイト分の入力バ
ッファ（書込手段）、２７は入力バッファ２６により入
力されたデータをメモリセル２３に書き込む１バイト分
のライトバッファ（書込手段）、２８は／ＲＡＳ信号
（ロウアドレスストローブ信号）の信号レベルが変化す
る際のＢＥ＜ｉ＞信号（バイトイネーブル信号）の信号
レベルに応じて出力バッファ２５等を制御する信号を出
力するバイトイネーブルバッファ（選択手段）、２９〜
３４は論理素子（選択手段）、３５は／ＲＡＳ信号と／
ＣＡＳ信号（カラムアドレスストローブ信号）に基づい
て各種信号を出力するクロック発生回路（選択手段）、
３６，３７，３８は論理素子（選択手段）、３９はカラ
ムアドレスを格納するカラムアドレスバッファ、４０は
ロウアドレスを格納するロウアドレスバッファ、４１は
ロウアドレスをデコードするロウデコーダである。
【００２８】図２はメモリブロック２１の内部を示す詳
細構成図であり、図において、２１ａは１ｂｉｔ分のメ
モリブロック、２２ａは１ｂｉｔ分のカラムデコーダ、
２３ａは１ｂｉｔ単位のデータのアクセスを受け付ける
メモリセル、２４ａは１ｂｉｔ分のプリアンプ、２５ａ
は１ｂｉｔ分の出力バッファ、２６ａは１ｂｉｔ分の入
力バッファ、２７ａは１ｂｉｔ分のライトバッファであ
る。
細構成図であり、図において、２１ａは１ｂｉｔ分のメ
モリブロック、２２ａは１ｂｉｔ分のカラムデコーダ、
２３ａは１ｂｉｔ単位のデータのアクセスを受け付ける
メモリセル、２４ａは１ｂｉｔ分のプリアンプ、２５ａ
は１ｂｉｔ分の出力バッファ、２６ａは１ｂｉｔ分の入
力バッファ、２７ａは１ｂｉｔ分のライトバッファであ
る。
【００２９】なお、図１のメモリ装置では、従来例にお
ける各バイト毎の／ＣＡＳ＜ｉ＞信号の代わりに、バイ
トイネーブル信号であるＢＥ＜０：１５＞信号が存在
し、ＤＲＡＭ全体を制御する／ＣＡＳ信号は独立して１
本だけ存在する。また、メモリブロック２１には、／Ｃ
ＡＳバッファの代わりに、ＢＥ＜ｉ＞信号を入力するバ
イトイネーブルバッファ２８が存在し、すべてのバイト
イネーブルバッファ２８が／ＲＡＳ信号により制御され
る。
ける各バイト毎の／ＣＡＳ＜ｉ＞信号の代わりに、バイ
トイネーブル信号であるＢＥ＜０：１５＞信号が存在
し、ＤＲＡＭ全体を制御する／ＣＡＳ信号は独立して１
本だけ存在する。また、メモリブロック２１には、／Ｃ
ＡＳバッファの代わりに、ＢＥ＜ｉ＞信号を入力するバ
イトイネーブルバッファ２８が存在し、すべてのバイト
イネーブルバッファ２８が／ＲＡＳ信号により制御され
る。
【００３０】バイトイネーブルバッファ２８の出力信号
であるＢＥＦ＜ｉ＞信号は、全バイト共通の制御信号で
あるＣＤＥＭ信号，ＰＡＥＭ信号，ＷＢＥＭ信号，ＯＤ
ＬＭ信号，ＯＥＭ信号及びＤＩＬＭ信号と共に、それぞ
れカラムデコーダ２２，プリアンプ２４，ライトバッフ
ァ２７，出力バッファ２５，入力バッファ２６を制御す
る。
であるＢＥＦ＜ｉ＞信号は、全バイト共通の制御信号で
あるＣＤＥＭ信号，ＰＡＥＭ信号，ＷＢＥＭ信号，ＯＤ
ＬＭ信号，ＯＥＭ信号及びＤＩＬＭ信号と共に、それぞ
れカラムデコーダ２２，プリアンプ２４，ライトバッフ
ァ２７，出力バッファ２５，入力バッファ２６を制御す
る。
【００３１】バイトイネーブルバッファ２８は、図３に
示すように、／ＲＡＳ信号の立ち下がりでＢＥ＜ｉ＞信
号の信号レベルがＬレベルになると（当該メモリブロッ
ク２１が非選択バイトの場合）、信号レベルがＬレベル
のＢＥＦ＜ｉ＞信号を出力し、／ＲＡＳ信号の立ち下が
りでＢＥ＜ｉ＞信号の信号レベルがＨレベルになると
（当該メモリブロック２１が選択バイトの場合）、信号
レベルがＨレベルのＢＥＦ＜ｉ＞信号を出力する回路で
ある。図４はバイトイネーブルバッファ２８の具体的な
回路例であり、４個の論理素子から構成されている。
示すように、／ＲＡＳ信号の立ち下がりでＢＥ＜ｉ＞信
号の信号レベルがＬレベルになると（当該メモリブロッ
ク２１が非選択バイトの場合）、信号レベルがＬレベル
のＢＥＦ＜ｉ＞信号を出力し、／ＲＡＳ信号の立ち下が
りでＢＥ＜ｉ＞信号の信号レベルがＨレベルになると
（当該メモリブロック２１が選択バイトの場合）、信号
レベルがＨレベルのＢＥＦ＜ｉ＞信号を出力する回路で
ある。図４はバイトイネーブルバッファ２８の具体的な
回路例であり、４個の論理素子から構成されている。
【００３２】次に動作について説明する。図５及び図６
を用いて動作を説明するが、ここでは、ＢＥ＜１＞信号
によって制御されるメモリブロック２１はロウアドレス
に対して非選択バイト、ＢＥ＜２＞信号によって制御さ
れるメモリブロック２１はロウアドレスに対して選択バ
イトであるとする。外部入力に対する全バイト共通の制
御信号の動作は従来と同じである。
を用いて動作を説明するが、ここでは、ＢＥ＜１＞信号
によって制御されるメモリブロック２１はロウアドレス
に対して非選択バイト、ＢＥ＜２＞信号によって制御さ
れるメモリブロック２１はロウアドレスに対して選択バ
イトであるとする。外部入力に対する全バイト共通の制
御信号の動作は従来と同じである。
【００３３】図５のデータ読込時の場合、非選択バイト
は、／ＲＡＳ信号が立ち下がる際、ＢＥ＜１＞信号の信
号レベルがＬレベルになるため、ＢＥＦ＜１＞信号の信
号レベルがＬレベルとなる。したがって、ＣＤＥ＜１＞
信号，ＰＡＥ＜１＞信号及びＯＥ＜１＞信号の信号レベ
ルがＬレベルとなり、ＯＤＬ＜１＞信号の信号レベルが
Ｈレベルとなるため、カラムデコーダ２２，プリアンプ
２４及び出力バッファ２５は動作せず、メモリセル２３
のデータが出力されることはない。
は、／ＲＡＳ信号が立ち下がる際、ＢＥ＜１＞信号の信
号レベルがＬレベルになるため、ＢＥＦ＜１＞信号の信
号レベルがＬレベルとなる。したがって、ＣＤＥ＜１＞
信号，ＰＡＥ＜１＞信号及びＯＥ＜１＞信号の信号レベ
ルがＬレベルとなり、ＯＤＬ＜１＞信号の信号レベルが
Ｈレベルとなるため、カラムデコーダ２２，プリアンプ
２４及び出力バッファ２５は動作せず、メモリセル２３
のデータが出力されることはない。
【００３４】一方、選択バイトは、／ＲＡＳ信号が立ち
下がる際、ＢＥ＜２＞信号の信号レベルがＨレベルにな
るため、ＢＥＦ＜２＞信号の信号レベルがＨレベルとな
る。したがって、全バイト共通の制御信号であるＣＤＥ
Ｍ信号，ＰＡＥＭ信号，ＯＤＬＭ信号及びＯＥＭ信号に
より、ＣＤＥ＜２＞信号，ＰＡＥ＜２＞信号，ＯＤＬ＜
２＞信号，ＯＥ＜２＞信号が“Ｈ”のパルス等になるた
め、カラムデコーダ２２，プリアンプ２４及び出力バッ
ファ２５が動作し、出力バッファ２５からメモリセル２
３のデータが外部に出力される。
下がる際、ＢＥ＜２＞信号の信号レベルがＨレベルにな
るため、ＢＥＦ＜２＞信号の信号レベルがＨレベルとな
る。したがって、全バイト共通の制御信号であるＣＤＥ
Ｍ信号，ＰＡＥＭ信号，ＯＤＬＭ信号及びＯＥＭ信号に
より、ＣＤＥ＜２＞信号，ＰＡＥ＜２＞信号，ＯＤＬ＜
２＞信号，ＯＥ＜２＞信号が“Ｈ”のパルス等になるた
め、カラムデコーダ２２，プリアンプ２４及び出力バッ
ファ２５が動作し、出力バッファ２５からメモリセル２
３のデータが外部に出力される。
【００３５】次に、図６のデータ書込時の場合、非選択
バイトは、／ＲＡＳ信号が立ち下がる際、ＢＥ＜１＞信
号の信号レベルがＬレベルになるため、ＢＥＦ＜１＞信
号の信号レベルがＬレベルとなる。したがって、ＣＤＥ
＜１＞信号，ＷＢＥ＜１＞信号の信号レベルがＬにな
り、ＤＩＬ＜１＞信号の信号レベルがＨレベルとなるた
め、カラムデコーダ２２，ライトバッファ２７及び入力
バッファ２６は動作せず、メモリセル２３に対してデー
タが書き込まれることはない。
バイトは、／ＲＡＳ信号が立ち下がる際、ＢＥ＜１＞信
号の信号レベルがＬレベルになるため、ＢＥＦ＜１＞信
号の信号レベルがＬレベルとなる。したがって、ＣＤＥ
＜１＞信号，ＷＢＥ＜１＞信号の信号レベルがＬにな
り、ＤＩＬ＜１＞信号の信号レベルがＨレベルとなるた
め、カラムデコーダ２２，ライトバッファ２７及び入力
バッファ２６は動作せず、メモリセル２３に対してデー
タが書き込まれることはない。
【００３６】一方、選択バイトは、／ＲＡＳ信号が立ち
下がる際、ＢＥ＜２＞信号の信号レベルがＨレベルにな
るため、ＢＥＦ＜２＞信号の信号レベルがＨレベルとな
る。したがって、全バイト共通の制御信号であるＣＤＥ
Ｍ信号，ＷＢＥＭ信号及びＤＩＬＭ信号により、ＣＤＥ
＜２＞信号，ＷＢＥ＜２＞信号，ＤＩＬ＜２＞信号が
“Ｈ”または“Ｌ”のパルスになるため、カラムデコー
ダ２２，ライトバッファ２７及び入力バッファ２６が動
作し、メモリセル２３に対して入力データが書き込まれ
る。
下がる際、ＢＥ＜２＞信号の信号レベルがＨレベルにな
るため、ＢＥＦ＜２＞信号の信号レベルがＨレベルとな
る。したがって、全バイト共通の制御信号であるＣＤＥ
Ｍ信号，ＷＢＥＭ信号及びＤＩＬＭ信号により、ＣＤＥ
＜２＞信号，ＷＢＥ＜２＞信号，ＤＩＬ＜２＞信号が
“Ｈ”または“Ｌ”のパルスになるため、カラムデコー
ダ２２，ライトバッファ２７及び入力バッファ２６が動
作し、メモリセル２３に対して入力データが書き込まれ
る。
【００３７】以上で明らかなように、この実施の形態１
によれば、／ＲＡＳ信号が立ち下がる際のＢＥ＜ｉ＞信
号の信号レベルに応じて複数のメモリセルからアクセス
対象のメモリセルを選択するように構成したので、当該
メモリブロック２１が非選択の場合には、／ＲＡＳ信号
が立ち下がることにより動作を開始する回路（データ読
込時はカラムデコーダ２２，プリアンプ２４及び出力バ
ッファ２５、データ書込時はカラムデコーダ２２，ライ
トバッファ２７及び入力バッファ２６）を停止すること
ができるようになり、その結果、バイトアクセス時の消
費電力を低減することができる効果を奏する。
によれば、／ＲＡＳ信号が立ち下がる際のＢＥ＜ｉ＞信
号の信号レベルに応じて複数のメモリセルからアクセス
対象のメモリセルを選択するように構成したので、当該
メモリブロック２１が非選択の場合には、／ＲＡＳ信号
が立ち下がることにより動作を開始する回路（データ読
込時はカラムデコーダ２２，プリアンプ２４及び出力バ
ッファ２５、データ書込時はカラムデコーダ２２，ライ
トバッファ２７及び入力バッファ２６）を停止すること
ができるようになり、その結果、バイトアクセス時の消
費電力を低減することができる効果を奏する。
【００３８】なお、ＢＥ＜ｉ＞信号は、／ＲＡＳ信号と
は独立しているので、図５及び図６に示すように、／Ｒ
ＡＳ信号が立ち下がる際、セットアップタイム（ｔＢＳ
Ｒ）とホールドタイム（ｔＢＨＲ）を有するＢＥ＜ｉ＞
信号を生成するデコーダ回路を設ければ、／ＲＡＳ信号
が立ち下がると、直ちに動作を開始する回路も確実に動
作を止めることができる。また、ＤＲＡＭのロウアドレ
スのセットアップタイム（ｔＡＳＲ）とホールドタイム
（ｔＲＡＨ）に対して、ｔＡＳＲ＝ｔＢＳＲ、ｔＲＡＨ
＝ｔＢＨＲとすれば、ロウアドレスと同様に扱うことが
できる。
は独立しているので、図５及び図６に示すように、／Ｒ
ＡＳ信号が立ち下がる際、セットアップタイム（ｔＢＳ
Ｒ）とホールドタイム（ｔＢＨＲ）を有するＢＥ＜ｉ＞
信号を生成するデコーダ回路を設ければ、／ＲＡＳ信号
が立ち下がると、直ちに動作を開始する回路も確実に動
作を止めることができる。また、ＤＲＡＭのロウアドレ
スのセットアップタイム（ｔＡＳＲ）とホールドタイム
（ｔＲＡＨ）に対して、ｔＡＳＲ＝ｔＢＳＲ、ｔＲＡＨ
＝ｔＢＨＲとすれば、ロウアドレスと同様に扱うことが
できる。
【００３９】実施の形態２．図７はこの発明の実施の形
態２によるメモリ装置を示す構成図、図８はメモリブロ
ック２１の内部を示す詳細構成図であり、図において、
図１及び図２と同一符号は同一または相当部分を示すの
で説明を省略する。５１は／ＲＡＳ信号及び／ＣＡＳ信
号の信号レベルが変化する際のＢＥ＜ｉ＞信号の信号レ
ベルに応じて出力バッファ２５等を制御する信号を出力
するバイトイネーブルバッファ（選択手段）である。
態２によるメモリ装置を示す構成図、図８はメモリブロ
ック２１の内部を示す詳細構成図であり、図において、
図１及び図２と同一符号は同一または相当部分を示すの
で説明を省略する。５１は／ＲＡＳ信号及び／ＣＡＳ信
号の信号レベルが変化する際のＢＥ＜ｉ＞信号の信号レ
ベルに応じて出力バッファ２５等を制御する信号を出力
するバイトイネーブルバッファ（選択手段）である。
【００４０】上記実施の形態１と異なる点は、バイトイ
ネーブルバッファ５１が／ＲＡＳ信号だけではなく／Ｃ
ＡＳ信号にも制御される点である。バイトイネーブルバ
ッファ５１における２本の出力信号のうちＢＥＦ＜ｉ＞
信号は、全バイト共通の制御信号であるＣＤＥＭ信号及
びＰＡＥＭ信号と共に、カラムデコーダ２２，プリアン
プ２４を制御する。もう１本のＢＥＤ＜ｉ＞信号は、全
バイト共通の制御信号であるＷＢＥＭ信号，ＯＤＬＭ信
号，ＯＥＭ信号及びＤＩＬＭ信号と共に、ライトバッフ
ァ２７，出力バッファ２５，入力バッファ２６を制御す
る。
ネーブルバッファ５１が／ＲＡＳ信号だけではなく／Ｃ
ＡＳ信号にも制御される点である。バイトイネーブルバ
ッファ５１における２本の出力信号のうちＢＥＦ＜ｉ＞
信号は、全バイト共通の制御信号であるＣＤＥＭ信号及
びＰＡＥＭ信号と共に、カラムデコーダ２２，プリアン
プ２４を制御する。もう１本のＢＥＤ＜ｉ＞信号は、全
バイト共通の制御信号であるＷＢＥＭ信号，ＯＤＬＭ信
号，ＯＥＭ信号及びＤＩＬＭ信号と共に、ライトバッフ
ァ２７，出力バッファ２５，入力バッファ２６を制御す
る。
【００４１】バイトイネーブルバッファ５１は、図９に
示すように、／ＲＡＳ信号の立ち下がりでＢＥ＜ｉ＞信
号の信号レベルがＬレベルになると（当該メモリブロッ
ク２１がロウアドレスに対して非選択バイトの場合）、
信号レベルがＬレベルのＢＥＦ＜ｉ＞信号と、信号レベ
ルがＬレベルのＢＥＤ＜ｉ＞信号とを出力する。／ＲＡ
Ｓ信号の立ち下がりでＢＥ＜ｉ＞信号の信号レベルがＨ
レベルになると（当該メモリブロック２１がロウアドレ
スに対して選択バイトの場合）、信号レベルがＨレベル
のＢＥＦ＜ｉ＞信号を出力するが、／ＣＡＳ信号の立ち
下がりでＢＥ＜ｉ＞信号の信号レベルがＬレベルになる
と（当該メモリブロック２１がカラムアドレスに対して
非選択バイトの場合）、信号レベルがＬレベルのＢＥＤ
＜ｉ＞信号を出力する。
示すように、／ＲＡＳ信号の立ち下がりでＢＥ＜ｉ＞信
号の信号レベルがＬレベルになると（当該メモリブロッ
ク２１がロウアドレスに対して非選択バイトの場合）、
信号レベルがＬレベルのＢＥＦ＜ｉ＞信号と、信号レベ
ルがＬレベルのＢＥＤ＜ｉ＞信号とを出力する。／ＲＡ
Ｓ信号の立ち下がりでＢＥ＜ｉ＞信号の信号レベルがＨ
レベルになると（当該メモリブロック２１がロウアドレ
スに対して選択バイトの場合）、信号レベルがＨレベル
のＢＥＦ＜ｉ＞信号を出力するが、／ＣＡＳ信号の立ち
下がりでＢＥ＜ｉ＞信号の信号レベルがＬレベルになる
と（当該メモリブロック２１がカラムアドレスに対して
非選択バイトの場合）、信号レベルがＬレベルのＢＥＤ
＜ｉ＞信号を出力する。
【００４２】また、バイトイネーブルバッファ５１は、
／ＲＡＳ信号の立ち下がりと、／ＣＡＳ信号の立ち下が
りとで、ＢＥ＜ｉ＞信号の信号レベルがＨレベルになる
と（当該メモリブロック２１がロウアドレス及びカラム
アドレスに対して選択バイトの場合）、信号レベルがＨ
レベルのＢＥＦ＜ｉ＞信号と、信号レベルがＨレベルの
ＢＥＤ＜ｉ＞信号とを出力する。図１０及び図１１はバ
イトイネーブルバッファ５１の具体的な回路例であり、
複数の論理素子から構成されている。
／ＲＡＳ信号の立ち下がりと、／ＣＡＳ信号の立ち下が
りとで、ＢＥ＜ｉ＞信号の信号レベルがＨレベルになる
と（当該メモリブロック２１がロウアドレス及びカラム
アドレスに対して選択バイトの場合）、信号レベルがＨ
レベルのＢＥＦ＜ｉ＞信号と、信号レベルがＨレベルの
ＢＥＤ＜ｉ＞信号とを出力する。図１０及び図１１はバ
イトイネーブルバッファ５１の具体的な回路例であり、
複数の論理素子から構成されている。
【００４３】次に動作について説明する。図１２及び図
１３を用いて動作を説明するが、ここでは、ＢＥ＜１＞
信号によって制御されるメモリブロック２１はロウアド
レスに対して非選択バイト、ＢＥ＜２＞信号によって制
御されるメモリブロック２１はロウアドレスに対して選
択バイトであるがカラムアドレスに対して非選択バイ
ト、ＢＥ＜３＞信号によって制御されるメモリブロック
２１はロウアドレス及びカラムアドレスに対して選択バ
イトとする。外部入力に対する全バイト共通の制御信号
の動作は従来と同じである。
１３を用いて動作を説明するが、ここでは、ＢＥ＜１＞
信号によって制御されるメモリブロック２１はロウアド
レスに対して非選択バイト、ＢＥ＜２＞信号によって制
御されるメモリブロック２１はロウアドレスに対して選
択バイトであるがカラムアドレスに対して非選択バイ
ト、ＢＥ＜３＞信号によって制御されるメモリブロック
２１はロウアドレス及びカラムアドレスに対して選択バ
イトとする。外部入力に対する全バイト共通の制御信号
の動作は従来と同じである。
【００４４】図１２のデータ読込時の場合、ロウアドレ
スに対して非選択バイトは、／ＲＡＳ信号が立ち下がる
際、ＢＥ＜１＞信号の信号レベルがＬレベルになるた
め、ＢＥＦ＜１＞信号及びＢＥＤ＜１＞信号の信号レベ
ルがＬレベルとなる。したがって、ＣＤＥ＜１＞信号，
ＰＡＥ＜１＞信号及びＯＥ＜１＞信号の信号レベルがＬ
レベルとなり、ＯＤＬ＜１＞信号の信号レベルがＨレベ
ルとなるため、カラムデコーダ２２，プリアンプ２４及
び出力バッファ２５は動作せず、メモリセル２３のデー
タが出力されることはない。
スに対して非選択バイトは、／ＲＡＳ信号が立ち下がる
際、ＢＥ＜１＞信号の信号レベルがＬレベルになるた
め、ＢＥＦ＜１＞信号及びＢＥＤ＜１＞信号の信号レベ
ルがＬレベルとなる。したがって、ＣＤＥ＜１＞信号，
ＰＡＥ＜１＞信号及びＯＥ＜１＞信号の信号レベルがＬ
レベルとなり、ＯＤＬ＜１＞信号の信号レベルがＨレベ
ルとなるため、カラムデコーダ２２，プリアンプ２４及
び出力バッファ２５は動作せず、メモリセル２３のデー
タが出力されることはない。
【００４５】また、ロウアドレスに対して選択バイトで
あって、カラムアドレスに対して非選択バイトは、／Ｒ
ＡＳ信号が立ち下がる際、ＢＥ＜２＞信号の信号レベル
がＨレベルになるため、ＢＥＦ＜２＞信号の信号レベル
がＨレベルとなるが、／ＣＡＳ信号が立ち下がる際、Ｂ
Ｅ＜２＞信号の信号レベルがＬレベルになるため、ＢＥ
Ｄ＜２＞信号の信号レベルがＬレベルとなる。したがっ
て、全バイト共通の制御信号であるＣＤＥＭ信号とＰＡ
ＥＭ信号により、ＣＤＥ＜２＞信号とＰＡＥ＜２＞信号
が“Ｈ”のパルスになるため、カラムデコーダ２２とプ
リアンプ２４が動作する。しかし、ＢＥＤ＜２＞信号の
信号レベルがＬレベルであるため、ＯＤＬ＜２＞信号の
信号レベルがＨレベルで、ＯＥ＜２＞信号の信号レベル
がＬレベルとなり、出力バッファ２５が動作しないた
め、プリアンプ２４のラッチが保持するデータが出力バ
ッファ２５のラッチに書き込まれず、出力バッファ２５
のラッチからデータが出力されることはない。
あって、カラムアドレスに対して非選択バイトは、／Ｒ
ＡＳ信号が立ち下がる際、ＢＥ＜２＞信号の信号レベル
がＨレベルになるため、ＢＥＦ＜２＞信号の信号レベル
がＨレベルとなるが、／ＣＡＳ信号が立ち下がる際、Ｂ
Ｅ＜２＞信号の信号レベルがＬレベルになるため、ＢＥ
Ｄ＜２＞信号の信号レベルがＬレベルとなる。したがっ
て、全バイト共通の制御信号であるＣＤＥＭ信号とＰＡ
ＥＭ信号により、ＣＤＥ＜２＞信号とＰＡＥ＜２＞信号
が“Ｈ”のパルスになるため、カラムデコーダ２２とプ
リアンプ２４が動作する。しかし、ＢＥＤ＜２＞信号の
信号レベルがＬレベルであるため、ＯＤＬ＜２＞信号の
信号レベルがＨレベルで、ＯＥ＜２＞信号の信号レベル
がＬレベルとなり、出力バッファ２５が動作しないた
め、プリアンプ２４のラッチが保持するデータが出力バ
ッファ２５のラッチに書き込まれず、出力バッファ２５
のラッチからデータが出力されることはない。
【００４６】さらに、ロウアドレス及びカラムアドレス
に対して選択バイトは、／ＲＡＳ信号及び／ＣＡＳ信号
が立ち下がる際、ＢＥ＜３＞信号の信号レベルがＨレベ
ルになるため、ＢＥＦ＜３＞信号及びＢＥＤ＜３＞信号
の信号レベルがＨレベルとなる。したがって、全バイト
共通の制御信号であるＣＤＥＭ信号，ＰＡＥＭ信号，Ｏ
ＤＬＭ信号及びＯＥＭ信号により、ＣＤＥ＜３＞信号，
ＰＡＥ＜３＞信号，ＯＤＬ＜３＞信号，ＯＥ＜３＞信号
が“Ｈ”または“Ｌ”のパルス等になるため、カラムデ
コーダ２２，プリアンプ２４及び出力バッファ２５が動
作し、出力バッファ２５からメモリセル２３のデータが
外部に出力される。
に対して選択バイトは、／ＲＡＳ信号及び／ＣＡＳ信号
が立ち下がる際、ＢＥ＜３＞信号の信号レベルがＨレベ
ルになるため、ＢＥＦ＜３＞信号及びＢＥＤ＜３＞信号
の信号レベルがＨレベルとなる。したがって、全バイト
共通の制御信号であるＣＤＥＭ信号，ＰＡＥＭ信号，Ｏ
ＤＬＭ信号及びＯＥＭ信号により、ＣＤＥ＜３＞信号，
ＰＡＥ＜３＞信号，ＯＤＬ＜３＞信号，ＯＥ＜３＞信号
が“Ｈ”または“Ｌ”のパルス等になるため、カラムデ
コーダ２２，プリアンプ２４及び出力バッファ２５が動
作し、出力バッファ２５からメモリセル２３のデータが
外部に出力される。
【００４７】次に、図１３のデータ書込時の場合、ロウ
アドレスに対して非選択バイトは、／ＲＡＳ信号が立ち
下がる際、ＢＥ＜１＞信号の信号レベルがＬレベルにな
るため、ＢＥＦ＜１＞信号及びＢＥＤ＜１＞信号の信号
レベルがＬレベルとなる。したがって、ＣＤＥ＜１＞信
号とＷＢＥ＜１＞信号の信号レベルがＬレベルとなり、
ＤＩＬ＜１＞信号の信号レベルがＨレベルとなるため、
カラムデコーダ２２，ライトバッファ２７及び入力バッ
ファ２６は動作せず、入力データの取り込みと、メモリ
セル２３に対するデータの書込が行われることはない。
アドレスに対して非選択バイトは、／ＲＡＳ信号が立ち
下がる際、ＢＥ＜１＞信号の信号レベルがＬレベルにな
るため、ＢＥＦ＜１＞信号及びＢＥＤ＜１＞信号の信号
レベルがＬレベルとなる。したがって、ＣＤＥ＜１＞信
号とＷＢＥ＜１＞信号の信号レベルがＬレベルとなり、
ＤＩＬ＜１＞信号の信号レベルがＨレベルとなるため、
カラムデコーダ２２，ライトバッファ２７及び入力バッ
ファ２６は動作せず、入力データの取り込みと、メモリ
セル２３に対するデータの書込が行われることはない。
【００４８】また、ロウアドレスに対して選択バイトで
あって、カラムアドレスに対して非選択バイトは、／Ｒ
ＡＳ信号が立ち下がる際、ＢＥ＜２＞信号の信号レベル
がＨレベルになるため、ＢＥＦ＜２＞信号の信号レベル
がＨレベルとなるが、／ＣＡＳ信号が立ち下がる際、Ｂ
Ｅ＜２＞信号の信号レベルがＬレベルになるため、ＢＥ
Ｄ＜２＞信号の信号レベルがＬレベルとなる。したがっ
て、全バイト共通の制御信号であるＣＤＥＭ信号によ
り、ＣＤＥ＜２＞信号が“Ｈ”のパルスになるため、カ
ラムデコーダ２２が動作する。しかし、ＢＥＤ＜２＞信
号の信号レベルがＬレベルであるため、ＷＢＥ＜２＞信
号の信号レベルがＬレベルであり、ＤＩＬ＜２＞信号の
信号レベルがＨレベルであるため、ライトバッファ２７
と入力バッファ２６が動作せず、入力データの取り込み
と、メモリセル２３に対するデータの書込が行われるこ
とはない。
あって、カラムアドレスに対して非選択バイトは、／Ｒ
ＡＳ信号が立ち下がる際、ＢＥ＜２＞信号の信号レベル
がＨレベルになるため、ＢＥＦ＜２＞信号の信号レベル
がＨレベルとなるが、／ＣＡＳ信号が立ち下がる際、Ｂ
Ｅ＜２＞信号の信号レベルがＬレベルになるため、ＢＥ
Ｄ＜２＞信号の信号レベルがＬレベルとなる。したがっ
て、全バイト共通の制御信号であるＣＤＥＭ信号によ
り、ＣＤＥ＜２＞信号が“Ｈ”のパルスになるため、カ
ラムデコーダ２２が動作する。しかし、ＢＥＤ＜２＞信
号の信号レベルがＬレベルであるため、ＷＢＥ＜２＞信
号の信号レベルがＬレベルであり、ＤＩＬ＜２＞信号の
信号レベルがＨレベルであるため、ライトバッファ２７
と入力バッファ２６が動作せず、入力データの取り込み
と、メモリセル２３に対するデータの書込が行われるこ
とはない。
【００４９】さらに、ロウアドレス及びカラムアドレス
に対して選択バイトは、／ＲＡＳ信号及び／ＣＡＳ信号
が立ち下がる際、ＢＥ＜３＞信号の信号レベルがＨレベ
ルになるため、ＢＥＦ＜３＞信号及びＢＥＤ＜３＞信号
の信号レベルがＨレベルとなる。したがって、全バイト
共通の制御信号であるＣＤＥＭ信号，ＷＢＥＭ信号及び
ＤＩＬＭ信号により、ＣＤＥ＜３＞信号，ＷＢＥ＜３＞
信号，ＤＩＬ＜３＞信号が“Ｈ”または“Ｌ”のパルス
になるため、カラムデコーダ２２，ライトバッファ２７
及び入力バッファ２６が動作し、メモリセル２３に対す
るデータの書込が行われる。
に対して選択バイトは、／ＲＡＳ信号及び／ＣＡＳ信号
が立ち下がる際、ＢＥ＜３＞信号の信号レベルがＨレベ
ルになるため、ＢＥＦ＜３＞信号及びＢＥＤ＜３＞信号
の信号レベルがＨレベルとなる。したがって、全バイト
共通の制御信号であるＣＤＥＭ信号，ＷＢＥＭ信号及び
ＤＩＬＭ信号により、ＣＤＥ＜３＞信号，ＷＢＥ＜３＞
信号，ＤＩＬ＜３＞信号が“Ｈ”または“Ｌ”のパルス
になるため、カラムデコーダ２２，ライトバッファ２７
及び入力バッファ２６が動作し、メモリセル２３に対す
るデータの書込が行われる。
【００５０】以上で明らかなように、この実施の形態２
によれば、／ＲＡＳ信号及び／ＣＡＳ信号が立ち下がる
際のＢＥ＜ｉ＞信号の信号レベルに応じて複数のメモリ
セルからアクセス対象のメモリセルを選択するように構
成したので、当該メモリブロック２１が非選択の場合に
は、／ＲＡＳ信号が立ち下がることにより動作を開始す
る回路（データ読込時はカラムデコーダ２２，プリアン
プ２４及び出力バッファ２５、データ書込時はカラムデ
コーダ２２，ライトバッファ２７及び入力バッファ２
６）を停止することができるようになり、その結果、バ
イトアクセス時の消費電力を低減することができる効果
を奏する。
によれば、／ＲＡＳ信号及び／ＣＡＳ信号が立ち下がる
際のＢＥ＜ｉ＞信号の信号レベルに応じて複数のメモリ
セルからアクセス対象のメモリセルを選択するように構
成したので、当該メモリブロック２１が非選択の場合に
は、／ＲＡＳ信号が立ち下がることにより動作を開始す
る回路（データ読込時はカラムデコーダ２２，プリアン
プ２４及び出力バッファ２５、データ書込時はカラムデ
コーダ２２，ライトバッファ２７及び入力バッファ２
６）を停止することができるようになり、その結果、バ
イトアクセス時の消費電力を低減することができる効果
を奏する。
【００５１】また、ロウアドレスに対して選択バイトで
あっても、カラムアドレスに対して非選択バイトになる
場合、データ読込時には出力バッファ２５のみが動作を
停止し、データ書込時にはライトバッファ２７と入力バ
ッファ２６のみが動作を停止する。これにより、／ＲＡ
Ｓ信号の立ち下がり後、／ＣＡＳ信号が立ち下がるま
で、カラムアドレスの変化に応じてカラムデコーダ２２
とプリアンプ２４は動作し、／ＣＡＳ信号が立ち上がる
と、再びカラムアドレスの変化に応じてカラムデコーダ
２２とプリアンプ２４は動作するので、／ＲＡＳ信号を
立ち上げることなく、異なるバイトに連続してアクセス
することができる効果を奏する。
あっても、カラムアドレスに対して非選択バイトになる
場合、データ読込時には出力バッファ２５のみが動作を
停止し、データ書込時にはライトバッファ２７と入力バ
ッファ２６のみが動作を停止する。これにより、／ＲＡ
Ｓ信号の立ち下がり後、／ＣＡＳ信号が立ち下がるま
で、カラムアドレスの変化に応じてカラムデコーダ２２
とプリアンプ２４は動作し、／ＣＡＳ信号が立ち上がる
と、再びカラムアドレスの変化に応じてカラムデコーダ
２２とプリアンプ２４は動作するので、／ＲＡＳ信号を
立ち上げることなく、異なるバイトに連続してアクセス
することができる効果を奏する。
【００５２】なお、ＢＥ＜ｉ＞信号は、／ＲＡＳ信号及
び／ＣＡＳ信号とは独立しているので、図１２及び図１
３に示すように、／ＲＡＳ信号及び／ＣＡＳ信号が立ち
下がる際、セットアップタイム（ｔＢＳＲ，ｔＢＳＣ）
とホールドタイム（ｔＢＨＲ，ｔＢＨＣ）を有するＢＥ
＜ｉ＞信号を生成するデコーダ回路を設ければ、／ＲＡ
Ｓ信号，／ＣＡＳ信号が立ち下がると、直ちに動作を開
始する回路も確実に動作を止めることができる。また、
ＤＲＡＭのロウアドレスのセットアップタイム（ｔＡＳ
Ｒ）とホールドタイム（ｔＲＡＨ）、及びカラムアドレ
スのセットアップタイム（ｔＡＳＣ）とホールドタイム
（ｔＣＡＨ）に対して、ｔＡＳＲ＝ｔＢＳＲ，ｔＲＡＨ
＝ｔＢＨＲ，ｔＡＳＣ＝ｔＢＳＣ，ｔＣＡＨ＝ｔＢＨＣ
とすれば、アドレスと同様に扱うことができる。
び／ＣＡＳ信号とは独立しているので、図１２及び図１
３に示すように、／ＲＡＳ信号及び／ＣＡＳ信号が立ち
下がる際、セットアップタイム（ｔＢＳＲ，ｔＢＳＣ）
とホールドタイム（ｔＢＨＲ，ｔＢＨＣ）を有するＢＥ
＜ｉ＞信号を生成するデコーダ回路を設ければ、／ＲＡ
Ｓ信号，／ＣＡＳ信号が立ち下がると、直ちに動作を開
始する回路も確実に動作を止めることができる。また、
ＤＲＡＭのロウアドレスのセットアップタイム（ｔＡＳ
Ｒ）とホールドタイム（ｔＲＡＨ）、及びカラムアドレ
スのセットアップタイム（ｔＡＳＣ）とホールドタイム
（ｔＣＡＨ）に対して、ｔＡＳＲ＝ｔＢＳＲ，ｔＲＡＨ
＝ｔＢＨＲ，ｔＡＳＣ＝ｔＢＳＣ，ｔＣＡＨ＝ｔＢＨＣ
とすれば、アドレスと同様に扱うことができる。
【００５３】実施の形態３．上記実施の形態１，２で
は、ＤＲＡＭのバス幅の切り替えについては特に言及し
ていないが、図１４に示すように、上記実施の形態２に
おけるメモリ装置（１２８ｂｉｔＤＲＡＭコア）のバス
幅を必要に応じて切り替えるため、アドレス信号に応じ
たＢＥ＜ｉ＞信号（バイトイネーブル信号）を生成する
デコーダ回路６０（デコード手段）を設けるようにして
もよい。
は、ＤＲＡＭのバス幅の切り替えについては特に言及し
ていないが、図１４に示すように、上記実施の形態２に
おけるメモリ装置（１２８ｂｉｔＤＲＡＭコア）のバス
幅を必要に応じて切り替えるため、アドレス信号に応じ
たＢＥ＜ｉ＞信号（バイトイネーブル信号）を生成する
デコーダ回路６０（デコード手段）を設けるようにして
もよい。
【００５４】図１４は上記実施の形態２におけるＤＲＡ
Ｍコア（／ＲＡＳ信号と／ＣＡＳ信号によるバイト選択
機能を有するＤＲＡＭ）と、アドレス信号に応じたＢＥ
＜ｉ＞信号を生成するデコーダ回路を表わしたものであ
る。従来のデコーダ回路（図２０を参照）と異なる点
は、／ＣＡＳ信号がデコーダ回路と無関係である代わり
に、／ＲＡＳ信号により制御される点である。なお、図
１４における６１は、ＤＶ信号の値に応じたプリデコー
ド信号を発生するプリデコード回路であり、プリデコー
ド回路６１の具体的な回路としては図１６のような回路
がある。図において、６２はラッチである。
Ｍコア（／ＲＡＳ信号と／ＣＡＳ信号によるバイト選択
機能を有するＤＲＡＭ）と、アドレス信号に応じたＢＥ
＜ｉ＞信号を生成するデコーダ回路を表わしたものであ
る。従来のデコーダ回路（図２０を参照）と異なる点
は、／ＣＡＳ信号がデコーダ回路と無関係である代わり
に、／ＲＡＳ信号により制御される点である。なお、図
１４における６１は、ＤＶ信号の値に応じたプリデコー
ド信号を発生するプリデコード回路であり、プリデコー
ド回路６１の具体的な回路としては図１６のような回路
がある。図において、６２はラッチである。
【００５５】次に動作について説明する。まず、図１４
のアドレスＡ＜０：１＞に対するプリデコード信号Ｙ＜
０：３＞の動作を説明する。ＡＢＳ信号の信号レベルが
Ｌレベルのとき、／ＲＡＳ信号の信号レベルがＨレベル
である場合、アドレスＡ＜０：１＞とは無関係にプリデ
コード信号Ｙ＜０：３＞の信号レベルはＨレベルであ
る。一方、／ＲＡＳ信号の信号レベルがＬレベルである
場合、プリデコード信号Ｙ＜０：３＞はアドレスＡ＜
０：１＞のプリデコード信号となる。ＡＢＳ信号の信号
レベルがＨレベルのとき、／ＲＡＳ信号とは無関係にプ
リデコード信号Ｙ＜０：３＞の信号レベルはＨレベルで
ある。
のアドレスＡ＜０：１＞に対するプリデコード信号Ｙ＜
０：３＞の動作を説明する。ＡＢＳ信号の信号レベルが
Ｌレベルのとき、／ＲＡＳ信号の信号レベルがＨレベル
である場合、アドレスＡ＜０：１＞とは無関係にプリデ
コード信号Ｙ＜０：３＞の信号レベルはＨレベルであ
る。一方、／ＲＡＳ信号の信号レベルがＬレベルである
場合、プリデコード信号Ｙ＜０：３＞はアドレスＡ＜
０：１＞のプリデコード信号となる。ＡＢＳ信号の信号
レベルがＨレベルのとき、／ＲＡＳ信号とは無関係にプ
リデコード信号Ｙ＜０：３＞の信号レベルはＨレベルで
ある。
【００５６】次に、プリデコード回路６１の動作を図１
５を用いて説明する。ＤＶ信号の信号レベルがＨレベル
の場合、全バイトを選択するＡＢＳ信号に拘わらず、／
ＲＡＳ信号の信号レベルがＨレベルになると、プリデコ
ード回路６１のラッチ６２がスルーとなり、／ＲＡＳ信
号の信号レベルがＬレベルになると、プリデコード回路
６１のラッチ６２はプリデコード信号Ｙを保持する。こ
のときアドレスＡは、ロウアドレスと同様に扱うことが
できる。
５を用いて説明する。ＤＶ信号の信号レベルがＨレベル
の場合、全バイトを選択するＡＢＳ信号に拘わらず、／
ＲＡＳ信号の信号レベルがＨレベルになると、プリデコ
ード回路６１のラッチ６２がスルーとなり、／ＲＡＳ信
号の信号レベルがＬレベルになると、プリデコード回路
６１のラッチ６２はプリデコード信号Ｙを保持する。こ
のときアドレスＡは、ロウアドレスと同様に扱うことが
できる。
【００５７】ＤＶ信号の信号レベルがＬレベルの場合、
ＡＢＳ信号の信号レベルがＬレベルのとき、／ＲＡＳ信
号の信号レベルがＨレベルになると、プリデコード信号
Ｙと／Ｙの信号レベルは共にＨレベルとなる。／ＲＡＳ
信号の信号レベルがＬレベルとなると、プリデコード回
路６１のラッチ６２はスルーとなり、アドレスＡのプリ
デコード信号Ａを発生する。このときアドレスＡは、カ
ラムアドレスと同様に扱うことができる。ＤＶ信号の信
号レベルがＬレベルで、ＡＢＳ信号の信号レベルがＨレ
ベルの場合、／ＲＡＳ信号に拘わらず、プリデコード信
号Ｙと／Ｙの信号レベルは共に、Ｈレベルのままであ
り、アドレスＡとは無関係である。
ＡＢＳ信号の信号レベルがＬレベルのとき、／ＲＡＳ信
号の信号レベルがＨレベルになると、プリデコード信号
Ｙと／Ｙの信号レベルは共にＨレベルとなる。／ＲＡＳ
信号の信号レベルがＬレベルとなると、プリデコード回
路６１のラッチ６２はスルーとなり、アドレスＡのプリ
デコード信号Ａを発生する。このときアドレスＡは、カ
ラムアドレスと同様に扱うことができる。ＤＶ信号の信
号レベルがＬレベルで、ＡＢＳ信号の信号レベルがＨレ
ベルの場合、／ＲＡＳ信号に拘わらず、プリデコード信
号Ｙと／Ｙの信号レベルは共に、Ｈレベルのままであ
り、アドレスＡとは無関係である。
【００５８】以上で明らかなように、この実施の形態３
によれば、アドレス信号に応じたＢＥ＜ｉ＞信号を生成
するデコーダ回路を設けるように構成したので、ＤＶ信
号の切り替えと、ＤＲＡＭにおけるデータの入出力ＤＱ
同士の接続により、ＤＲＡＭのバス幅を容易に切り替え
ることができる効果を奏する。ここで、図１７はＤＶ信
号とバス幅とアドレスの対応関係をまとめたものであ
る。
によれば、アドレス信号に応じたＢＥ＜ｉ＞信号を生成
するデコーダ回路を設けるように構成したので、ＤＶ信
号の切り替えと、ＤＲＡＭにおけるデータの入出力ＤＱ
同士の接続により、ＤＲＡＭのバス幅を容易に切り替え
ることができる効果を奏する。ここで、図１７はＤＶ信
号とバス幅とアドレスの対応関係をまとめたものであ
る。
【００５９】
【発明の効果】以上のように、この発明によれば、ロウ
アドレスストローブ信号の信号レベルが変化する際のバ
イトイネーブル信号の信号レベルに応じて複数のメモリ
セルからアクセス対象のメモリセルを選択するように構
成したので、ワイドバス化されたＤＲＡＭに対するバイ
トアクセス時の消費電力を低減することができる効果が
ある。
アドレスストローブ信号の信号レベルが変化する際のバ
イトイネーブル信号の信号レベルに応じて複数のメモリ
セルからアクセス対象のメモリセルを選択するように構
成したので、ワイドバス化されたＤＲＡＭに対するバイ
トアクセス時の消費電力を低減することができる効果が
ある。
【００６０】この発明によれば、ロウアドレスストロー
ブ信号の信号レベルが立ち下がる時、任意のメモリセル
に係るバイトイネーブル信号の信号レベルがＬレベルで
あれば、当該メモリセルをアクセス対象から除外し、任
意のメモリセルに係るバイトイネーブル信号の信号レベ
ルがＨレベルであれば、当該メモリセルをアクセス対象
に決定するように構成したので、アクセス対象から除外
されたメモリセルに接続されている読込手段と書込手段
の動作を停止することが可能になる効果がある。
ブ信号の信号レベルが立ち下がる時、任意のメモリセル
に係るバイトイネーブル信号の信号レベルがＬレベルで
あれば、当該メモリセルをアクセス対象から除外し、任
意のメモリセルに係るバイトイネーブル信号の信号レベ
ルがＨレベルであれば、当該メモリセルをアクセス対象
に決定するように構成したので、アクセス対象から除外
されたメモリセルに接続されている読込手段と書込手段
の動作を停止することが可能になる効果がある。
【００６１】この発明によれば、アクセス対象から除外
するメモリセルに接続されている読込手段と書込手段の
動作を停止させるように構成したので、読込手段と書込
手段の不要動作に伴う電力の消費を防止することができ
る効果がある。
するメモリセルに接続されている読込手段と書込手段の
動作を停止させるように構成したので、読込手段と書込
手段の不要動作に伴う電力の消費を防止することができ
る効果がある。
【００６２】この発明によれば、ロウアドレスストロー
ブ信号及びカラムアドレスストローブ信号の信号レベル
が変化する際のバイトイネーブル信号の信号レベルに応
じて複数のメモリセルからアクセス対象のメモリセルを
選択するように構成したので、ワイドバス化されたＤＲ
ＡＭに対するバイトアクセス時の消費電力を低減するこ
とができる効果がある。
ブ信号及びカラムアドレスストローブ信号の信号レベル
が変化する際のバイトイネーブル信号の信号レベルに応
じて複数のメモリセルからアクセス対象のメモリセルを
選択するように構成したので、ワイドバス化されたＤＲ
ＡＭに対するバイトアクセス時の消費電力を低減するこ
とができる効果がある。
【００６３】この発明によれば、ロウアドレスストロー
ブ信号及びカラムアドレスストローブ信号の信号レベル
が立ち下がる時、任意のメモリセルに係るバイトイネー
ブル信号の信号レベルがＨレベルである場合に限り、当
該メモリセルをアクセス対象に決定するように構成した
ので、アクセス対象から除外されたメモリセルに接続さ
れている読込手段と書込手段の動作を停止することが可
能になる効果がある。
ブ信号及びカラムアドレスストローブ信号の信号レベル
が立ち下がる時、任意のメモリセルに係るバイトイネー
ブル信号の信号レベルがＨレベルである場合に限り、当
該メモリセルをアクセス対象に決定するように構成した
ので、アクセス対象から除外されたメモリセルに接続さ
れている読込手段と書込手段の動作を停止することが可
能になる効果がある。
【００６４】この発明によれば、アクセス対象から除外
するメモリセルに接続されている読込手段と書込手段の
動作を停止させるように構成したので、読込手段と書込
手段の不要動作に伴う電力の消費を防止することができ
る効果がある。
するメモリセルに接続されている読込手段と書込手段の
動作を停止させるように構成したので、読込手段と書込
手段の不要動作に伴う電力の消費を防止することができ
る効果がある。
【００６５】この発明によれば、ロウアドレスストロー
ブ信号の信号レベルが立ち下がる時、バイトイネーブル
信号の信号レベルがＨレベルでも、カラムアドレススト
ローブ信号の信号レベルが立ち下がる時、バイトイネー
ブル信号の信号レベルがＬレベルの場合には、読込手段
及び書込手段を構成する一部の要素に限り動作を停止さ
せるように構成したので、読込手段と書込手段を構成す
る一部の要素の不要動作に伴う電力の消費を防止するこ
とができるとともに、ロウアドレスストローブ信号を立
ち上げることなく、異なるバイトに連続してアクセスす
ることができる効果がある。
ブ信号の信号レベルが立ち下がる時、バイトイネーブル
信号の信号レベルがＨレベルでも、カラムアドレススト
ローブ信号の信号レベルが立ち下がる時、バイトイネー
ブル信号の信号レベルがＬレベルの場合には、読込手段
及び書込手段を構成する一部の要素に限り動作を停止さ
せるように構成したので、読込手段と書込手段を構成す
る一部の要素の不要動作に伴う電力の消費を防止するこ
とができるとともに、ロウアドレスストローブ信号を立
ち上げることなく、異なるバイトに連続してアクセスす
ることができる効果がある。
【００６６】この発明によれば、アドレス信号に応じた
バイトイネーブル信号を生成するように構成したので、
バス幅を必要に応じて切り替えることができる効果があ
る。
バイトイネーブル信号を生成するように構成したので、
バス幅を必要に応じて切り替えることができる効果があ
る。
【図１】 この発明の実施の形態１によるメモリ装置を
示す構成図である。
示す構成図である。
【図２】 メモリブロック２１の内部を示す詳細構成図
である。
である。
【図３】 バイトイネーブルバッファ２８の動作を説明
するタイムチャートである。
するタイムチャートである。
【図４】 バイトイネーブルバッファ２８の具体的な回
路を示す回路図である。
路を示す回路図である。
【図５】 データ読込時の動作を説明するタイムチャー
トである。
トである。
【図６】 データ書込時の動作を説明するタイムチャー
トである。
トである。
【図７】 この発明の実施の形態２によるメモリ装置を
示す構成図である。
示す構成図である。
【図８】 メモリブロック２１の内部を示す詳細構成図
である。
である。
【図９】 バイトイネーブルバッファ５１の動作を説明
するタイムチャートである。
するタイムチャートである。
【図１０】 バイトイネーブルバッファ５１の具体的な
回路を示す回路図である。
回路を示す回路図である。
【図１１】 バイトイネーブルバッファ５１の具体的な
回路を示す回路図である。
回路を示す回路図である。
【図１２】 データ読込時の動作を説明するタイムチャ
ートである。
ートである。
【図１３】 データ書込時の動作を説明するタイムチャ
ートである。
ートである。
【図１４】 ＤＲＡＭコアとデコーダ回路を示す回路図
である。
である。
【図１５】 プリデコード回路６１の動作を説明するタ
イムチャートである。
イムチャートである。
【図１６】 プリデコード回路６１の具体的な回路を示
す回路図である。
す回路図である。
【図１７】 ＤＶ信号とバス幅とアドレスの対応関係を
まとめた対応図である。
まとめた対応図である。
【図１８】 従来のメモリ装置を示す構成図である。
【図１９】 メモリブロック１の内部を示す詳細構成図
である。
である。
【図２０】 デコーダ回路を示す回路図である。
【図２１】 各／ＣＡＳ＜ｉ＞信号に対応するデータ
と、バイトアクセス時におけるアドレスＡ＜０：３＞の
ＣＡ＜５：８＞への割り当てを示す対応図である。
と、バイトアクセス時におけるアドレスＡ＜０：３＞の
ＣＡ＜５：８＞への割り当てを示す対応図である。
【図２２】 データ読込時の動作を説明するタイムチャ
ートである。
ートである。
【図２３】 データ書込時の動作を説明するタイムチャ
ートである。
ートである。
【符号の説明】 ２３ メモリセル、２４ プリアンプ（読込手段）、２
５ 出力バッファ（読込手段）、２６ 入力バッファ
（書込手段）、２７ ライトバッファ（書込手段）、２
８，５１ バイトイネーブルバッファ（選択手段）、２
９〜３４，３６〜３８ 論理素子（選択手段）、３５
クロック発生回路（選択手段）、６０ デコーダ回路
（デコード手段）。
５ 出力バッファ（読込手段）、２６ 入力バッファ
（書込手段）、２７ ライトバッファ（書込手段）、２
８，５１ バイトイネーブルバッファ（選択手段）、２
９〜３４，３６〜３８ 論理素子（選択手段）、３５
クロック発生回路（選択手段）、６０ デコーダ回路
（デコード手段）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 尊鉢 晴子 東京都千代田区大手町二丁目６番２号 三 菱電機エンジニアリング株式会社内 Ｆターム(参考） 5B024 AA01 BA21 CA11 CA27
Claims (8)
- 【請求項１】 ＤＲＡＭを構成する複数のメモリセル
と、ロウアドレスストローブ信号の信号レベルが変化す
る際のバイトイネーブル信号の信号レベルに応じて上記
複数のメモリセルからアクセス対象のメモリセルを選択
する選択手段と、上記選択手段により選択されたアクセ
ス対象のメモリセルからバイト単位のデータを読み込む
読込手段と、上記選択手段により選択されたアクセス対
象のメモリセルに対してバイト単位のデータを書き込む
書込手段とを備えたメモリ装置。 - 【請求項２】 選択手段は、ロウアドレスストローブ信
号の信号レベルが立ち下がる時、任意のメモリセルに係
るバイトイネーブル信号の信号レベルがＬレベルであれ
ば、当該メモリセルをアクセス対象から除外し、任意の
メモリセルに係るバイトイネーブル信号の信号レベルが
Ｈレベルであれば、当該メモリセルをアクセス対象に決
定することを特徴とする請求項１記載のメモリ装置。 - 【請求項３】 選択手段は、アクセス対象から除外する
メモリセルに接続されている読込手段と書込手段の動作
を停止させることを特徴とする請求項２記載のメモリ装
置。 - 【請求項４】 ＤＲＡＭを構成する複数のメモリセル
と、ロウアドレスストローブ信号及びカラムアドレスス
トローブ信号の信号レベルが変化する際のバイトイネー
ブル信号の信号レベルに応じて上記複数のメモリセルか
らアクセス対象のメモリセルを選択する選択手段と、上
記選択手段により選択されたアクセス対象のメモリセル
からバイト単位のデータを読み込む読込手段と、上記選
択手段により選択されたアクセス対象のメモリセルに対
してバイト単位のデータを書き込む書込手段とを備えた
メモリ装置。 - 【請求項５】 選択手段は、ロウアドレスストローブ信
号及びカラムアドレスストローブ信号の信号レベルが立
ち下がる時、任意のメモリセルに係るバイトイネーブル
信号の信号レベルがＨレベルである場合に限り、当該メ
モリセルをアクセス対象に決定することを特徴とする請
求項４記載のメモリ装置。 - 【請求項６】 選択手段は、アクセス対象から除外する
メモリセルに接続されている読込手段と書込手段の動作
を停止させることを特徴とする請求項５記載のメモリ装
置。 - 【請求項７】 選択手段は、ロウアドレスストローブ信
号の信号レベルが立ち下がる時、バイトイネーブル信号
の信号レベルがＨレベルでも、カラムアドレスストロー
ブ信号の信号レベルが立ち下がる時、バイトイネーブル
信号の信号レベルがＬレベルの場合には、読込手段及び
書込手段を構成する一部の要素に限り動作を停止させる
ことを特徴とする請求項６記載のメモリ装置。 - 【請求項８】 アドレス信号に応じたバイトイネーブル
信号を生成するデコード手段を設けたことを特徴とする
請求項４記載のメモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11224051A JP2001052479A (ja) | 1999-08-06 | 1999-08-06 | メモリ装置 |
| US09/457,529 US6252807B1 (en) | 1999-08-06 | 1999-12-09 | Memory device with reduced power consumption when byte-unit accessed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11224051A JP2001052479A (ja) | 1999-08-06 | 1999-08-06 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001052479A true JP2001052479A (ja) | 2001-02-23 |
Family
ID=16807829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11224051A Pending JP2001052479A (ja) | 1999-08-06 | 1999-08-06 | メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6252807B1 (ja) |
| JP (1) | JP2001052479A (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7386656B2 (en) * | 2006-07-31 | 2008-06-10 | Metaram, Inc. | Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit |
| US8111566B1 (en) | 2007-11-16 | 2012-02-07 | Google, Inc. | Optimal channel design for memory devices for providing a high-speed memory interface |
| US9171585B2 (en) | 2005-06-24 | 2015-10-27 | Google Inc. | Configurable memory circuit system and method |
| US8796830B1 (en) | 2006-09-01 | 2014-08-05 | Google Inc. | Stackable low-profile lead frame package |
| US9542352B2 (en) | 2006-02-09 | 2017-01-10 | Google Inc. | System and method for reducing command scheduling constraints of memory circuits |
| US9507739B2 (en) | 2005-06-24 | 2016-11-29 | Google Inc. | Configurable memory circuit system and method |
| US8060774B2 (en) | 2005-06-24 | 2011-11-15 | Google Inc. | Memory systems and memory modules |
| US7392338B2 (en) * | 2006-07-31 | 2008-06-24 | Metaram, Inc. | Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits |
| US20080082763A1 (en) | 2006-10-02 | 2008-04-03 | Metaram, Inc. | Apparatus and method for power management of memory circuits by a system or component thereof |
| US8041881B2 (en) | 2006-07-31 | 2011-10-18 | Google Inc. | Memory device with emulated characteristics |
| US8335894B1 (en) | 2008-07-25 | 2012-12-18 | Google Inc. | Configurable memory system with interface circuit |
| US8081474B1 (en) | 2007-12-18 | 2011-12-20 | Google Inc. | Embossed heat spreader |
| US8130560B1 (en) | 2006-11-13 | 2012-03-06 | Google Inc. | Multi-rank partial width memory modules |
| US7472220B2 (en) * | 2006-07-31 | 2008-12-30 | Metaram, Inc. | Interface circuit system and method for performing power management operations utilizing power management signals |
| US8397013B1 (en) | 2006-10-05 | 2013-03-12 | Google Inc. | Hybrid memory module |
| US10013371B2 (en) | 2005-06-24 | 2018-07-03 | Google Llc | Configurable memory circuit system and method |
| US8438328B2 (en) | 2008-02-21 | 2013-05-07 | Google Inc. | Emulation of abstracted DIMMs using abstracted DRAMs |
| US8386722B1 (en) | 2008-06-23 | 2013-02-26 | Google Inc. | Stacked DIMM memory interface |
| US8089795B2 (en) | 2006-02-09 | 2012-01-03 | Google Inc. | Memory module with memory stack and interface with enhanced capabilities |
| US20080028136A1 (en) | 2006-07-31 | 2008-01-31 | Schakel Keith R | Method and apparatus for refresh management of memory modules |
| US8359187B2 (en) | 2005-06-24 | 2013-01-22 | Google Inc. | Simulating a different number of memory circuit devices |
| US8077535B2 (en) | 2006-07-31 | 2011-12-13 | Google Inc. | Memory refresh apparatus and method |
| US8055833B2 (en) | 2006-10-05 | 2011-11-08 | Google Inc. | System and method for increasing capacity, performance, and flexibility of flash storage |
| US8244971B2 (en) | 2006-07-31 | 2012-08-14 | Google Inc. | Memory circuit system and method |
| US8327104B2 (en) | 2006-07-31 | 2012-12-04 | Google Inc. | Adjusting the timing of signals associated with a memory system |
| WO2007028109A2 (en) | 2005-09-02 | 2007-03-08 | Metaram, Inc. | Methods and apparatus of stacking drams |
| US9632929B2 (en) | 2006-02-09 | 2017-04-25 | Google Inc. | Translating an address associated with a command communicated between a system and memory circuits |
| US7724589B2 (en) | 2006-07-31 | 2010-05-25 | Google Inc. | System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits |
| US8209479B2 (en) | 2007-07-18 | 2012-06-26 | Google Inc. | Memory circuit system and method |
| US8080874B1 (en) | 2007-09-14 | 2011-12-20 | Google Inc. | Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween |
| EP2441007A1 (en) | 2009-06-09 | 2012-04-18 | Google, Inc. | Programming of dimm termination resistance values |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5115411A (en) * | 1990-06-06 | 1992-05-19 | Ncr Corporation | Dual port memory system |
| JPH05290573A (ja) | 1992-04-13 | 1993-11-05 | Hitachi Ltd | 半導体記憶装置 |
| JPH10143428A (ja) * | 1996-11-07 | 1998-05-29 | Nec Niigata Ltd | 省電力用のメモリ制御システムおよびメモリ制御回路 |
| DE69724327T2 (de) * | 1996-05-17 | 2004-06-17 | Hyundai Electronics America Inc., San Jose | Leistungsreduzierung während eines Blockschreibens |
-
1999
- 1999-08-06 JP JP11224051A patent/JP2001052479A/ja active Pending
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