KR100232322B1

KR100232322B1 - 동기형 반도체 기억 장치

Info

Publication number: KR100232322B1
Application number: KR1019960055637A
Authority: KR
Inventors: 세이지 사와다
Original assignee: 다니구찌 이찌로오; 미쓰비시 덴키 가부시키가이샤; 기타오카 다카시
Priority date: 1995-12-25
Filing date: 1996-11-20
Publication date: 1999-12-01
Also published as: JPH09180455A; DE19647828A1; US5748560A; CN1134018C; TW289827B; CN1156886A; JP3843145B2; KR970051183A

Abstract

내부 판독/기록 종료 검출 회로(42)는 판독 동작 활성화 신호 READ 및 기록 동작 활성화 신호 WRITE가 모두 비활성 상태로 세팅되는 경우, 원샷 펄스 신호(one shot pulse signal)를 발생한다. 내부 동작 활성화 신호 발생 회로(40)는 자동 프리차지 커맨드에 따라 자동 프리차지 인에이블 신호 APCE를 플립플롭(40a)에 의해 유지하여 이 자동 프리차지 인에이블 신호 및 원샷 펄스 신호에 따라 프리차지 동작 트리거 신호를 발생한다. 내부 동작 활성화 신호 ACTIVE는 비활성 상태로 리세팅된다. 자동 프리차지 커맨드는 내부 기록/판독 동작이 완료되는 때에만 유효로 되어 내부 프리차지 동작이 수행된다. 자동 프리차지 커맨드에 의해 용이하게 제어되고 레이아웃 면적이 감소된 동기형 반도체 기억 장치(synchronous semiconductor memory device)가 제공된다.

Description

동기형 반도체 기억 장치

본 발명은 동기형 반도체 기억 장치(synchronous semiconductor memory device)에 관한 것으로, 특히 판독 커맨드(read command)(판독 동작 지시 신호) 또는 기록 커맨드(write command)(기록 동작 지시 신호)의 인가후 내부 동작이 자동적으로 종료되는 자동 프리차지 동작을 구현하는 자동 프리차지 제어 유닛의 아키텍처에 관한 것이다.

제19도는 종래의 동기형 반도체 기억 장치의 전체 구조를 개략적으로 도시한다. 제19도를 참조하면, 동기형 반도체 기억 장치는 매트릭스로 배치된 다수의 메모리 셀을 갖는 메모리 셀 어레이(1), 외부로부터 주기적으로 인가되는 클럭 신호 CLK와 동기적으로 외부로부터의 어드레스 신호 비트 A<10:0>를 입력하고 내부 어드레스 신호를 발생하는 어드레스 버퍼(2), 활성화시에 어드레스 버퍼(2)로부터의 내부 행 어드레스 신호 비트에 따라 메모리 셀 어레이(1)의 메모리 셀의 행을 선택하는 행 선택 관련 회로(4), 및 활성화시에 어드레스 버퍼(2)로부터의 내부 열 어드레스 신호를 디코드해서 메모리 셀 어레이(1)의 대응하는 열을 선택하는 열 선택 관련 회로(6)를 포함한다.

행 선택 관련 회로(4)는 어드레스 버퍼(2)로부터 인가되는 내부 행 어드레스 신호를 디코드해서 메모리 셀 어레이(1)의 대응하는 행을 선택 상태로 구동하는 디코드/구동 회로, 메모리 셀 어레이(1)의 선택된 행의 메모리 셀의 데이터 검출 및 증폭을 수행하는 센스 앰프(메모리 셀 어레이(1)에 포함되는 메모리 셀은 다이내믹형 메모리 셀이다), 및 각 열을 대기상태에서 사전결정된 전위로 프리차지하는 등화 회로를 포함한다.

열 선택 관련 회로(6)는 활성화시 인가된 내부 열 어드레스 신호를 디코드해서 메모리 셀 어레이(1)의 대응하는 열의 메모리 셀을 선택하는 열 디코더, 및 이열 디코더의 출력 신호에 따라 메모리 셀 어레이(1)의 대응하는 열을 내부 데이터선에 접속하는 IO 게이트 등을 포함한다.

동기형 반도체 기억 장치는 클럭 신호 CLK와 동기적으로 데이터 입력/출력 단자(8)에 인가된 데이터 DQ를 입력하여 내부 기록 데이터를 생성하는 입력 버퍼 회(10), 활성화시에 이 입력 버퍼 회로(10)로부터 인가된 데이터를 사전결정된 시퀀스로 메모리 셀 어레이(1)의 선택된 메모리 셀로 기록하는 기록 회로(12), 활성화시에 메모리 셀 어레이(1)의 선택된 메모리 셀의 데이터를 순차적으로 사전결정된 시퀀스로 클럭 신호 CLK와 동기적으로 판독하는 판독 회로(14), 및 이 판독 회로(14)로부터 인가된 내부 판독 데이터를 버퍼 처리해서 외부 출력 데이터를 생성하여 데이터 입력/출력 단자(8)로 인가하는 입출력 버퍼 회로(16)를 포함한다.

동기형 반도체 기억 장치에서는 클럭 신호 CLK와 동기하여 데이터의 기록이 수행되므로, 기록 회로(12)는 이러한 데이터를 저장하는 레지스터 및 이 레지스터로부터의 데이터를 선택된 메모리 셀에 기록하는 기록 드라이버를 포함한다. 마찬가지로, 판독 회로(14)도 판독된 데이터를 증폭하는 프리엠프 및 이 프리엠프에 의해 증폭된 데이터를 저장하여 사전결정된 시퀀스로 판독하는 레지스터를 포함한다. 이 기록 회로(12) 및 판독 회로(14)에 있어서의 데이터의 기록 및 판독 시퀀스는 그 동작 방식에 따라 각각의 가변적이다.

동기형 반도체 기억 장치는 클럭 신호 CLK와 동기하여 외부로부터 인가되는 제어 신호, 즉 칩 셀렉트 신호 ZCS, 행 어드레스 스트로브 신호 ZRAS, 열 어드레스 스트로브 신호 ZCAS, 기록 인에이블 신호 ZWE, 및 어드레스 신호 비트 A<10>를 수신하고, 내부 제어 신호를 생성하는 입력 버퍼 회로(18), 이 입력 버퍼 회로(18)로부터 인가되는 내부 제어 신호를 디코드해서 내부 동작을 지정하는 신호를 생성하는 커맨드 디코더(20), 커맨드 디코더(20)로부터의 메모리 셀 선택 동작 개시 지시 신호 ACT(내부 활성화 지시 신호), 프리차지 동작 지시 신호 PC, 및 자동 프리차지 지시 신호 APC를 수신하고, 행 선택에 관련하는 회로의 활성/비활성을 제어하는 행 관련 제어 회로(22), 커맨드 디코더(20)로부터의 판독 지시 신호 R 및 데이터 기록 지시 신호 W에 응답하여 활성화되고 열 선택 관련 회로(6)의 활성화와 같은열 선택에 관련하는 부분 회로의 동작을 제어하는 열 관련 제어 회로(24), 커맨드 디코더(20)로부터의 데이터 기록 지시 신호 W에 응답하여 활성화되고, 기록 회로(12)를 활성 상태로 하도록 기록 동작 활성화 신호 WRITE를 활성 상태로 하는 기록 제어 회로(26), 커맨드 디코더(20)으로부터의 데이터 판독 지시 신호 R에 응답하여 판독 회로(14)로 판독 동작 활성화 신호 READ를 인가하고 출력 버퍼(16)로 데이터 출력 인에이블 신호 OEM를 제공하는 판독 제어 회로(28)를 포함한다.

기록 제어 회로(26) 및 판독 제어 회로(28)는 각각 활성화시 내부 활성화 신호 WRITE, READ 및 OEM을 사전결정된 시간 주기(나중에 설명하는 버스트 길이(burst length)) 동안 활성 상태로 한다.

제19도에서, 행 관련 제어 회로(22)는 내부 동작 활성화 신호 ACTIVE를 출력하도록 도시되어 있다. 이 내부 동작 활성화 신호 ACTIVE는 행 선택 관련 회로(4) 및 열 선택 관련 회로(6)를 활성 상태로 한다. 이 내부 동작 활성화 신호 ACTIVE의 활성화에 응답하여, 동기형 반도체 기억 장치에서는 메모리 셀 어레이(1)에서 행 선택 동작(워드선 선택 동작)이 개시된다. 이 내부 동작 활성화 신호 ACTIVE의 활성 주기 동안, 동기형 반도체 기억 장치는 내부가 활성 상태, 즉, 메모리 셀 어레이(1)가 선택 상태로 된다. 이 신호 ACTIVE의 비활성화는 프리차지 지시 신호 PC 또는 APC의 활성화에 의해 수행된다.

동기형 반도체 기억 장치에서는, 외부 제어 신호 및 어드레스 신호는 클럭 신호 CLK와 동기하여 입력된다. 이 클럭 신호 CLK가 상승하는 때에 외부 제어 신호 및 특정 어드레스 신호 비트 A<10>의 상태에 따라 내부 동작이 지정된다. 따라서, 외부 제어 신호 및 어드레스 신호의 스큐에 대해서 마진을 고려할 필요가 없어(클럭 신호가 상승하는 때에 각 외부 제어 신호 및 어드레스 신호 상태가 판정되기 때문이다), 고속으로 내부 동작이 개시될 수 있다. 또한, 데이터의 입력/출력은 클럭 신호 CLK와 동기적으로 수행되므로, 고속으로 데이터가 입력/출력될 수 있다.

제20도는 입력 버퍼 회로(18) 및 커맨드 디코더(20)의 구성의 일예를 도시하는 도면이다. 제20도는 자동 프리차지 동작 지시 신호 APC를 발생하는 부분만을 도시한다. 자동 프리차지 동작에서는, 내부에서 자동적으로 사전결정된 시간 주기 기간 경과 후 신호 ACTIVE의 비활성화, 즉 프리차지가 수행된다. 제20도를 참조하면, 출력 버퍼 회로(18)는 외부 칩 셀렉트 신호 ZCS를 수신하는 인버터(18a), 인버터(18a)의 출력 신호와 클럭 신호 CLK를 수신하는 NAND 회로(18b), NAND 회로(18b)의 출력 신호의 하강에 응답하여 사전결정된 시간 주기 동안 원샷 펄스를 발생하는 펄스 발생 회로(18c)를 포함한다.

인버터(18a), NAND 회로(18b) 및 펄스 발생 회로(18c)의 세트가 외부 제어 신호 ZCAS, ZRAS, ZWE 및 어드레스 신호 비트 A<10> 각각에 대응해서 제공된다. 클럭 신호 CLK가 상승하는 때에, 외부 칩 셀렉트 신호 ZCS가 L 레벨(논리적인 로우)로 제공되는 경우, NAND 회로(18b)의 출력 신호는 L, 레벨로 되고, 펄스 발생 회로(18c)로부터 H 레벨(논리적인 하이)의 원샷 펄스 신호 CS0가 출력된다.

커맨드 디코더(20)는 입력 버퍼 회로(18)로부터의 내부 제어 신호 CS0, CAS0 및 ZA<10>를 수신하는 AND 회로로 구성되는 자동 프리차지 커맨드 디코드 회로(20a)를 포함한다. 내부 제어 신호 CAS0는 외부 열 어드레스 스트로브 신호 ZCAS가 클럭 신호 CLK가 상승하는 때에 L 레벨로 설정된 때 사전결정된 시간 주기 동안 H 레벨로 된다. 내부 어드레스 신호 비트 ZA<10>는 클럭 신호 CLK가 상승하는 때에 어드레스 신호 비트 A<10>가 H 레벨로 설정되는 경우, H 레벨로 된다. 자동 프리차지 커맨드 디코더 회로(20a)는 인가된 내부 제어 신호가 모두 H 레벨인 때, 자동 프리차지 동작 지시 신호 APC를 활성 상태의 H 레벨로 한다. 클럭 신호가 상승하는 때에 외부 제어 신호의 상태 조합에 의해, 내부 동작이 지정되므로, 외부 제어 신호 및 어드레스 신호 비트 A<10>의 상태 조합은 커맨드로서 참조된다.

제21도는 제19도에 도시된 행 관련 제어 회로(22)에 포함되는 내부 동작 활성화 신호 ACTIVE를 발생하는 부분의 구성을 도시하는 도면이다. 이 내부 동작 활성화 신호 ACTIVE의 활성화 동안 동기형 반도체 기억 장치에서 메모리 셀 어레이는 선택 상태로 된다.

제21도를 참조하면, 행 관련 제어 회로(22)는 자동 프리차지 동작 지시 신호 APC를 클럭 신호 CLK와 동기하여 사전결정된 시간 주기 동안 쉬프트하는 쉬프터 회로(22a), 외부로부터 인가되는 프리차지 커맨드에 응답하여 활성 상태로 되는 프리차지 동작 지시 신호 PC와 쉬프터 회로(22a)로부터 출력되는 자동 프리차지트리거 신호 PC2를 수신하는 OR 회로(22b), 외부로부터 인가되는 액티브 커맨드 ACT에 응답하여 사전결정된 시간 주기 동안 H 레벨의 활성 상태로 되는 내부 활성화 동작 개시 지시 신호(내부 동작 활성화 지시 신호) ACT에 응답하여 세트되고 OR 회로(22b)의 출력 신호에 응답하여 리세트되는 플립플롭(22c)을 포함한다. 이 플립플롭(22c)의 출력 O로부터 내부 동작 활성화 신호 ACTIVE가 출력된다.

프리차지 커맨드 PC는 동기형 반도체 기억 장치 내부의 메모리 셀 어레이의 활성(선택) 상태를 종료시키도록 인가된다. 자동 프리차지 커맨드는 데이터 판독을 표시하는 판독 커맨드 또는 데이터 기록을 표시하는 기록 커맨드와 동시에 인가되어, 이 판독 커맨드 또는 기록 커맨드가 인가된 후, 사전결정된 클럭 사이클이 경과한 후에 동기형 반도체 기억 장치의 내부 상태를 프리차지 상태(비활성 상태)로 한다.

즉, 제21도에 도시된 바와 같이, 내부 동작 활성화 지시 신호 ACT의 활성화에 응답하여 활성 상태로 되는 내부 활성화 신호 ACTIVE는 자동 프리차지 커맨드가 인가되는 때, 쉬프터 회로(22a)의 지연 시간(쉬프트 클럭 사이클의 수) 경과 후 자동 프리차지 트리거 신호 PC2가 H 레벨로 되어 리세트된다. 내부에서 자동적으로 메모리 어레이가 비선택 상태(비활성 상태)로 된다.

제22(a)도는 제19도에 도시된 기록 제어 회로(26)의 기록 동작 활성화 신호 발생부의 구성을 도시하는 도면이다. 제22(a)도를 참조하면, 기록 제어 회로(26)는 기록 커맨드에 응답하여 사전결정된 시간 주기 동안 H 레벨의 활성 상태로 되는 내부 기록 동작 지시 신호 W를 클럭 신호 CLK의 사전결정된 사이클 수 동안 지연하는 버스트 길이 카운터(26a), 내부 기록 동작 지시 신호 W의 활성화에 응답하여 세트되고 버스트 길이 카운터(26a)로부터의 출력 신호의 활성화에 응답하여 리세트되는 플립플롭(26b)을 포함한다. 이 플립플롭(26b)의 출력 O로부터 기록 동작 활성화 신호 WRITE가 출력된다.

버스트 길이 카운터(26a)는 1회의 기록 커맨드의 인가시에 연속해서 기록될 수 있는 데이터 수(버스트 길이)에 대응하는 클럭 사이클 수를 카운트한다. 이 카운트 값이 미리 설정된 버스트 길이와 같게 되면, 버스트 길이 카운터(26a)는 카운트 업 신호를 출력한다. 따라서, 이 내부 기록 제어 신호 WRITE는 기록 동작 지시 신호 W가 활성 상태로 되므로 버스트 길이에 대응하는 클럭 사이클 시간 주기 동안 H 레벨의 활성 상태로 된다.

제22(b)도는 제19도에 도시된 판독 제어 회로(28)의 활성화 신호 READ 및 OEM을 발생하는 부분의 구성을 도시하는 도면이다. 제22(b)도를 참조하면, 판독 제어 회로(28)는 판독 동작 지시 신호 R의 활성화에 응답하여 기동되고 판독 동작에 대해 미리 설정된 버스트 길이에 대응하는 클럭 사이클의 수를 카운트하는 버스트 길이 카운터(28a), 판독 동작 지시 신호 R의 활성화에 응답하여 세트되고 버스트 길이 카운터(28a)로부터의 카운트 업 신호에 응답하여 리세트되는 플립플롭(28b), 및 플립플롭(28b)의 출력 O로부터의 출력 신호를 클럭 신호 CLK와 동기하여 사전결정된 시간 주기 동안 쉬프트하는 클럭 쉬프트 회로(28c)를 포함한다.

판독 동작 지시 신호 R은 판독 커맨드가 인가된 때에 사전결정된 시간 주기 동안 H 레벨의 활성 상태로 된다. 플립플롭(28b)의 출력 O로부터 판독 동작 활성화 신호 READ가 출력된다. 클럭 쉬프트 회로(28c)는 통상 CAS 레이턴시(latency)라 부르는 주기 동안 이 판독 동작 활성화 신호 READ를 클럭 쉬프트 동작에 의해 지연해서 데이터 출력 인에이블 신호 OEM을 출력한다. 따라서, 제19도에 도시된 판독 회로(14) 및 출력 버퍼 회로(16)는 상이한 활성화 주기를 갖는다. CAS 레이턴시가 제공되어 있는 것은 판독 커맨드가 인가되었을 때에 메모리 셀 어레이(1)에 있어서의 선택 메모리 셀의 데이터를 판독하고, 출력 버퍼 회로(16)에 인가 될 때까지 시간이 필요하기 때문이다.

다음으로, 제20도, 제21도, 제22(a)도 및 제22(b)도에 도시된 내부 동작 제어 신호 발생 회로의 구성에 대해서 제23도에 도시한 타이밍도를 참조하여 설명한다.

클럭 사이클 #0에서, 동기형 반도체 기억 장치는 프리차지 상태에 있고, 내부 신호는 모두 L 레벨의 비활성 상태에 있다(프리차지 상태에 있다).

클럭 사이클 #1에서, 클럭 신호 CLK가 상승하는 때에, 외부 제어 신호 ZCS, ZRAS, ZCAS 및 ZWE는 사전결정된 상태로 설정되고, 액티브 커맨드가 인가된다. 이 액티브 커맨드에 응답하여, 내부 활성화 지시 신호 ACT는 커맨드 디코더에 포함되는 액티브 커맨드 디코드 회로(도시되지 않음)로부터 출력된다. 이 내부 동작 활성화 지시 신호 ACT의 활성화에 응답하여, 제21도에 도시된 플립플롭(22c)이 세트되고, 내부 동작 활성화 신호 ACTIVE는 H 레벨의 활성 상태로 된다. 이 내부 동작 활성화 신호 ACTIVE의 활성화에 응답하여, 제19도에 도시된 행 선택 관련 회로(4)가 활성 상태로 되고, 어드레스 버퍼(2)로부터 인가된 어드레스 신호에 따라 메모리 셀 어레이(1)의 대응하는 메모리 셀이 선택된다.

클럭 사이클 #5에서, 판독 커맨드와 자동 프리차지 커맨드가 인가된다. 이 자동 프리차지 커맨드의 설정법에 대해서는 나중에 설명한다. 이 판독 커맨드에 응답하여, 커맨드 디코더(20)로부터의 내부 판독 동작 지시 신호 R이 H 레벨의 활성 상태로 되어, 제22(b)도에 도시된 플립플롭(28b)이 세트되고, 판독 동작 활성화 신호 READ가 활성 상태로 된다. 이 판독 동작 활성화 신호 READ의 활성화에 응답하여, 판독 회로(14)가 활성화되어 이 판독 커맨드에 따라 열 관련 제어 회로(24)(제19도)가 열 선택 관련 회로(6)를 활성 상태로 하고, 메모리 셀 어레이(1)에서 열을 선택한다. 이 열 선택 관련 회로(6)에 의해 선택된 메모리 셀 데이터는 판독 회로(14)에 의해 판독된다. 버스트 길이 카운터(28a)는 이 판독 동작 지시 신호 R의 활성화에 응답하여 기동되어 사전결정된 버스트 길이의 클럭 사이클의 수를 카운트 한다.

한편, 자동 프리차지 커맨드에 따라, 자동 프리차지 동작 지시 신호 APC가 활성 상태로 되고, 쉬프터 회로(22a)는 이 자동 프리차지 동작 지시 신호 APC를 클럭 신호 CLK와 동기하여 쉬프트한다. 이 쉬프터 회로(22a)의 쉬프트 클럭 수가 버스트 길이 카운터(28a)의 버스트 길이의 클럭 사이클 수와 동일하고, 모두 4클럭 사이클인 것으로 가정한다. 이 경우, 클럭 사이클 #9에서 쉬프터 회로(22a)로부터의 자동 프리차지 동작 트리거 신호 PC2는 H 레벨로 되고, OR 회로(22b)의 출력 신호는 H 레벨로 된다. 이에 따라, 플립플롭(22c)이 리세트되어 내부 동작 활성화 신호 ACTIVE는 L 레벨의 비활성 상태로 된다.

이 버스트 길이는 4이다. 클럭 사이클 #6으로부터 순차적으로 데이터가 판독되어 출력 버퍼 회로(16)로 인가된다. 출력 버퍼 회로(16)는 데이터 출력 인에이블 신호 OEM에 응답하여 활성 상태로 되고, 이 판독 회로(14)로부터 인가된 데이터를 순차적으로 출력한다. CAS 레이턴시가 3이면, 즉 제22(b)도에 도시된 클럭쉬프트 회로(28c)의 쉬프트 클럭 사이클 수가 3이면, 클럭 사이클 #7에서 데이터 출력 인에이블 신호 OEM은 H 레벨로 되고, 클럭 사이클 #8로부터 순차적으로 데이터가 출력된다. 클럭 사이클 #9에서 판독 동작 활성화 신호 READ가 비선택 상태로 되어도, 단지 판독 회로(14)가 비활성화될 뿐이고, 이전에 판독된 데이터는 순차적으로 출력 버퍼 회로(16)를 통해 출력된다. 이 출력 버퍼 회로(14)는 클럭 신호 CLK와 동기하여 4개의 데이터를 출력한다. 따라서, 1개의 판독 커맨드에 의해 연속해서 4개의 데이터는 클럭 신호 CLK와 동기하여 판독될 수 있다. 또한, 프리차지 동작도 내부에서 자동적으로 수행된다.

페이지 모드 동작을 수행하는 것을 고려한다. 즉, 1행의 메모리 셀의 버스트 길이 이상의 데이터가 연속적으로 판독된다. 이 경우, 클럭 사이클 #9에서 판독 커맨드가 인가되어 판독 동작 지시 신호 R이 활성 상태로 된다. 그러나, 자동프리차지 동작 트리거 신호 PC2의 활성화에 따라, 내부 활성화 신호 ACTIVE는 비활성 상태로 되고, 메모리 셀 어레이(1)는 프리차지 상태로 복귀된다. 따라서, 이 클럭 사이클 #9에서, 판독 커맨드가 인가되고 다시 데이터 판독 동작을 수행하도록 판독 회로(14) 및 출력 버퍼 회로(16)가 활성 상태로 되어도, 열 선택 관련 회로(6)는 비활성 상태이다(내부 동작 활성화 신호 ACTIVE의 비활성화시에 열 선택 관련 회로(6)의 동작은 수행되지 않는다). 따라서, 데이터의 적절한 판독이 수행될 수 없다.

또한, 클럭 사이클 #13 및 클럭 사이클 #17에서 기록 커맨드를 인가하여 내부 기록 동작 지시 신호 W가 사전결정된 시간 주기 동안 H 레벨의 활성화에 응답하여, 기록 동작 활성화 신호 WRITE가 H 레벨의 활성 상태로 되어도, 메모리 어레이(1)는 이미 내부 활성화 신호 ACTIVE의 비활성 상태에 따라 프리차지 상태에 있어, 데이터 기록이 수행되지 않는다. 자동 프리차지 커맨드가 이용되는 경우, 판독 동작 또는 기록 동작이 수행된 후에 자동적으로 메모리 셀 어레이 비활성화(프리차지)가 수행된다. 따라서, 프리차지 커맨드를 인가하기 위한 클럭 사이클을 필요로 하지 않고(이 커맨드는 판독 커맨드 또는 기록 커맨드와 동시에 인가된다), 그 클럭 사이클을 다른 커맨드의 입력을 위해 이용할 수 있다.

자동 프리차지 커맨드가 이용되는 경우, 내부에서 자동적으로 메모리 셀 어레이의 프리차지 동작이 수행되므로, 제23도에 도시된 클럭 사이클 #9에서 판독 커맨드가 인가되어도, 데이터 판독은 수행되지 않는다(활성화 신호 READ 및 OEM은 활성 상태로 된다). 마찬가지로, 클럭 사이클 #13 및 #17에서 기록 커맨드가 인가되어 기록 회로(12)는 기록 활성화 신호 WRITE에 응답하여 활성 상태로 되어도, 열 선택 관련 회로(6)는 비활성 상태여서, 메모리 셀의 데이터 기록은 수행되지 않는다.

제24(a)도 및 제24(b)도는 각각 데이터 판독 및 기록 동안 외부 신호의 상태를 도시하는 도면이다. 심볼 “Ext”는 외부 신호임을 표시하기 위해 사용된다.

제24(a)도를 참조하면, 클럭 사이클 #0에서 액티브 커맨드가 인가된다. 이 액티브 커맨드는 외부 칩 셀렉트 신호 ExtZCS 및 외부 행 어드레스 스트로브 신호 ExtZRAS를 모두 L 레벨로 설정하고, 외부 열 어드레스 스트로브 신호 ExtZCAS 및 외부 기록 인에이블 신호 ExtZWE를 모두 H 레벨로 설정한다. 이 액티브 커맨드가 인가되는 때의 외부 어드레스 신호 비트 ExtA <0-9> 및 외부 어드레스 신호 비트 ExtA <10>는 행 어드레스 신호 X로서 입력된다. 이 액티브 커맨드에 따라, 내부 동작 활성화 신호 ACTIVE는 H 레벨의 활성 상태로 된다.

클럭 사이클 #3에서, 판독 커맨드 및 자동 프리차지 커맨드가 인가된다. 이 판독 커맨드는 외부 제어 신호 ExtZCS 및 ExtZCAS를 L 레벨로 설정하고, 외부 제어 신호 ExtZRAS 및 ExtZWE를 H 레벨로 설정한다. 또한, 외부 어드레스 신호 비트 ExtA <10>를 H 레벨로 설정한다. 이 때에는, 어드레스 신호 비트 ExtA <0-9>가 열 어드레스 신호 Y로서 입력된다. 즉, 이 동기형 반도체 기억장치에서 행 어드레스 신호는 11 비트 폭이고, 열 어드레스 신호는 10 비트 폭이다. 열 어드레스 신호와 행 어드레스 신호의 비트 수가 상이하므로, 판독 커맨드 또는 기록 커맨드 인가시에 자유 상태(free state)로 되는 어드레스 신호 비트 ExtA<10>가 자동 프리차지 커맨드로서 이용된다.

이 판독 커맨드에 따라, CAS 레이턴시 경과 후(제24(a)도에서 CAS 레이턴시는 3이다), 클럭 사이클 #6으로부터 순차적으로 데이터는 클럭 신호 CLK와 동기하여 출력된다. 한편, 자동 프리차지 커맨드에 따라, 내부에서 4클럭 사이클을 카운트한 후(버스트 길이와 동일한 클럭 사이클의 수), 클럭 사이클 #7에서 내부 동작 활성화 신호 ACTIVE는 L 레벨의 비활성 상태로 된다.

클럭 사이클 #7에서, 다시 판독 커맨드가 인가되어도(자동 프리차지 커맨드는 인가되지 않으므로, 어드레스 신호 비트 ExtA<10>는 이 클럭 사이클에서 L 레벨로 설정된다), 내부 동작 활성화 신호 ACTIVE는 비활성 상태로 되어 있으므로, 클럭 사이클 #7에서 인가된 이 판독 커맨드에 대응하는 데이터는 판독되지 않는다. 즉, 최초의 판독 커맨드에 의해 판독된 데이터 Q0∼Q3만이 출력된다.

상술한 바와 같이, 자동 프리차지 커맨드를 인가한 경우, 후속하여 판독 커맨드를 인가해서 데이터는 판독될 수 없다. 따라서, 페이지 모드 동작의 경우, 이 자동 프리차지 커맨드는 페이지의 최후에 인가되는 판독 커맨드와 동시에 인가될 필요가 있다. 이 때문에, 페이지 모드 동작시에 외부 어드레스 신호 비트 ExtA<10>는 페이지 모드 동작 동안 L 레벨로 설정되고, 페이지 최후 커맨드에 대해 어드레스 신호 비트 ExtA<10>를 H 레벨로 설정해서 자동 프리차지 커맨드를 인가할 필요가 있다. 그 때문에, 외부 제어 장치는 동기형 반도체 기억 장치에 대한 액세스 동작시, 항상 페이지 모드 동작의 중간인지 종료인지를 식별할 필요가 있으므로, 외부 제어 장치의 액세스 제어의 부하가 크게 되는 문제가 생긴다. 노이즈와 같은 원인에 의해 자동 프리차지 커맨드가 인가된 경우, 이후 연속해서 데이터가 판독될 수 없게 되는 문제가 생긴다. 다음으로 데이터 기록 동작이 설명된다.

제24(b)도를 참조하면, 클럭 사이클 #0에서 액티브 커맨드가 인가되어 내부 동작 활성화 신호 ACTIVE는 H 레벨의 활성 상태로 되어 메모리 셀 선택 동작이 수행된다. 클럭 사이클 #3에서, 기록 커맨드와 자동 프리차지 커맨드가 인가된다. 기록 커맨드는 외부 제어 신호 ExtZCS, ExtZCAS, ExtZWE를 L 레벨로 설정하고, 외부 행 어드레스 스트로브 신호 ExtZRAS를 H 레벨로 설정하여 인가된다. 이때, 어드레스 신호 비트 ExtA<10>는 H 레벨로 설정된다. 이 기록 커맨드가 인가되는 클럭 사이클 #3으로부터 데이터 D0∼D3는 순차적으로 기록된다. 자동 프리차지 커맨드에 따라, 내부 동작 활성화 신호 ACTIVE는 4클럭 사이클 경과후의 클럭 사이클 #7에서, L 레벨의 비활성 상태로 된다. 내부 데이터 기록은 1클럭 사이클 지연되어 실행된다. 따라서, 클럭 사이클 #7에서 다시 기록 커맨드가 인가되어도(자동 프리차지 커맨드는 인가되지 않는다), 이미 메모리 셀 어레이가 프리차지 상태로 복귀되고, 열 선택 관련 회로(6)도 비활성 상태로 되어 있으므로, 이 클럭 사이클 #7에 인가된 기록 커맨드에 의해 기록되어야 하는 기록 데이터는 메모리 셀 어레이로 기록되지 않는다. 따라서, 데이터 기록 동작 동안 자동 프리차지 커맨드는 페이지 모드 동작에서 페이지 최후의 커맨드와 동시에 인가될 필요가 있다.

따라서, 종래의 동기형 반도체 기억 장치에 있어서의 자동 프리차지 동작에서는, 페이지 동작인지 아닌지의 여부를 판정하고, 각 커맨드에 대해서 그 페이지가 최종인지를 판정할 필요가 생겨서, 외부 제어 장치의 부하가 크게 되는 문제가 생긴다.

제25도는 종래의 동기형 반도체 기억 장치의 다른 구성을 도시하는 도면이다. 제25도에 도시된 동기형 반도체 기억 장치에서는, 서로 독립적으로 활성 상태로 구동되는 뱅크 #A 및 뱅크 #B가 제공된다. 뱅크 #A 및 뱅크 #B의 각각은 제19도에 도시된 행 선택 관련 회로(4), 열 선택 관련 회로(6), 기록 회로(12), 및 판독 회로(14)를 포함한다. 통상적으로, 입력 버퍼 회로(10) 및 출력 버퍼 회로(16)는 뱅크 #A 및 뱅크 #B에 대해 공통으로 제공된다.

이러한 뱅크 #A 및 뱅크 #B를 서로 독립적으로 구동하기 위해서는, 뱅크 어드레스 버퍼(30)로부터 인가되는 뱅크 어드레스 신호 BA 및 ZBA에 응답하여 선택적으로 활성화되고, 커맨드 디코더(20)로부터 인가되는 내부 동작 지시 신호에 따라 대응하는 뱅크 #A 및 뱅크 #B에 대해 필요한 제어 동작을 실행하는 제어 회로(32a 및 32b)가 제공된다. 뱅크 어드레스 버퍼(30)는 외부로부터 인가되는 뱅크 어드레스 신호 ExtBA를 클럭 신호 CLK와 동기적으로 입력하고, 내부 뱅크 어드레스 신호 BA 및 ZBA를 생성한다. 커맨드 디코더(20)는 제19도에 도시된 구성과 동일하다. 제어 회로(32a 및 32b)도, 각각 동일한 구성을 갖고, 제19도에 도시된 각 제어 회로를 구비한다. 제25도에 도시한 바와 같이, 서로 독립적으로 제어 회로(32a 및 32b)에 의해 구동됨에 따라, 뱅크 #A 및 뱅크 #B가 교번적으로 액세스될 수 있다. 즉, 다른 뱅크에 대한 액세스 동작시에 한 뱅크를 활성 상태로 하고, 다른 뱅크로의 액세스 완료시에 연속해서 한 뱅크로 액세스함에 따라, 연속적으로 동기형 반도체 기억 장치는 액세스 될 수 있다.

제26도는 제25도에 도시된 제어 회로(32a 및 32b)에 포함되는 자동 프리차지 동작 지시 신호 활성부의 구성을 개략적으로 도시하는 도면이다. 제26도에서, 뱅크 어드레스 신호 BA를 인버터(33)에 의해 반전시킴에 따라 상호형 뱅크 어드레스 신호 ZBA가 생성된다. 제어 회로(32a)는 이 상보형 뱅크 어드레스 신호 ZBA와 커맨드 디코더(20)로부터 인가되는 자동 프리차지 동작 지시 신호 APC를 수신하는 AND 회로(32aa), AND 회로(32aa)의 출력 신호를 클럭 신호 CLK와 동기하여 쉬프트하는 쉬프터 회로(32ab)를 포함한다. 이 쉬프터 회로(32ab)로부터 뱅크 #A에 대해 자동 프리차지 동작 트리거 신호 PC2(A)가 출력된다. 이 쉬프터 회로(32ab)로부터의 프리차지 동작 트리거 신호 PC2(A)는 행 관련 제어 회로(32ac)에 인가된다. 이 행 관련 제어 회로(32ac)로부터 뱅크 #A에 대해 내부 동작을 활성화 상태로 하는 내부 동작 활성화 신호 ACTIVE(A)가 출력된다.

제어 회로(32b)는 자동 프리차지 동작 지시 신호 APC와 뱅크 어드레스 신호 BA를 수신하는 AND 회로(32ba), AND 회로(32ba)의 출력 신호를 수신하여 클럭 신호 CLK와 동기하여 쉬프트하는 쉬프터 회로(32bb)를 포함한다. 쉬프터 회로(32bb)로부터 뱅크 #B에 대한 자동 프리차지 동작 트리거 신호 PC2(B)가 출력된다. 이 자동 프리차지 동작 트리거 신호 PC2(B)는 뱅크 #B의 행 선택 동작에 관련하는 부분의 동작을 제어하는 행 관련 제어 회로(32bc)로 인가된다. 행 관련 제어 회로(32bc)로부터 뱅크 #B에 있어서의 메모리 셀 선택 동작을 개시시키는 내부 동작 활성화 신호 ACTIVE(B)가 출력된다. 제25도 및 제26도에 도시된 동기형 반도체 기억 장치의 동작을 제27도에 도시된 타이밍도를 참조하여 설명한다.

클럭 사이클 #0에서, 액티브 커맨드가 인가되고 뱅크 어드레스 신호 BA는 0으로 설정되어 뱅크 #A가 지정된다. 이 액티브 커맨드와 뱅크 어드레스 신호 BA에 응답하여, 제어 회로(32a)에 포함되는 행 관련 제어 회로(32ac)가 활성 상태로 되어 뱅크 #A에 대해 메모리 셀 선택 동작을 개시시키는 내부 동작 활성화 신호 ACTIVE(A)는 활성 상태로 된다.

클럭 사이클 #2에서 액티브 커맨드가 인가되고 뱅크 어드레스 신호 BA가 H 레벨로 설정되고 뱅크 #B가 지정된다. 이 액티브 커맨드와 뱅크 어드레스 신호 BA에 응답하여, 내부 동작 활성화 지시 신호 ACT(B)는 활성 상태로 되어, 뱅크 #B에 대한 행 관련 제어 회로(32bc)는 활성 상태로 되고, 뱅크 #B의 메모리 셀 선택 동작을 개시하는 내부 활성 신호 ACTIVE(B)는 활성 상태로 된다. 따라서 이 클럭 사이클 #2로부터 뱅크 #A 및 뱅크 #B가 모두 활성 상태로 된다. 이 내부 동작 활성화 신호 ACTIVE(A) 및 ACTIVE(B)의 활성화에 응답하여, 뱅크 #A 및 뱅크 #B 각각에서 메모시 셀 선택 동작이 수행된다.

클럭 사이클 #5에서, 자동 프리차지 커맨드와 판독 커맨드 또는 기록 커맨드가 인가된다. 이하, 판독 커맨드 및 기록 커맨드를 종합하여 액세스(또는 판독/기록) 커맨드로서 언급한다. 이 때, 뱅크 어드레스 신호 BA는 L 레벨로 설정되어, 뱅크 #A가 지정된다. 이에 따라, 뱅크 #A에서 액세스(판독 또는 기록) 동작 활성화 신호는 활성 상태로 된다. 현재, 쉬프터 회로(32ab)는 2 클럭 사이클 동안 인가된 신호를 쉬프트하는 것으로 가정한다. 이 경우, 쉬프터 회로(32ab)는 클럭 사이클 #5로부터 인가된 자동 프리차지 동작 지시 신호 APC에 응답하여, 2 클럭 사이클 후의 클럭 사이클 #7에서 자동 프리차지 동작 트리거 신호 PC2(A)를 H 레벨의 활성 상태로 한다. 이 자동 프리차지 동작 트리거 신호 PC2(A)의 활성화에 응답하여, 행 관련 제어 회로(32ac)는 내부 동작 활성화 신호 ACTIVE(A)를 비활성 상태의 L 레벨로 한다. 이 때, 여전히 뱅크 #B는 활성 상태를 유지한다. 클럭 사이클 #10에서, 다시 자동 프리차지 커맨드 및 판독/기록 커맨드(액세스 커맨드)가 인가된다. 이 때, 뱅크 어드레스 신호 BA는 H 레벨로 설정되고 뱅크 #B가 지정된다. 이 판독/기록 커맨드(액세스 커맨드)에 응답하여, 뱅크 #B에서 선택 메모리 셀에 대한 데이터의 액세스 동작이 수행된다. 쉬프터 회로(32bb)는 자동 프리차지 커맨드에 응답하여 활성 상태로 되어 자동 프리차지 동작 지시 신호 APC를 쉬프트하고, 2 클럭 사이클 다음의 클럭 사이클 #12에서 자동 프리차지 동작 트리거 신호 PC2(B)를 H 레벨의 활성 상태로 한다. 이 자동 프리차지 동작 트리거 신호 PC2(B)의 활성화에 응답하여, 뱅크 #B에 대한 내부 활성화 신호 ACTIVE(B)는 비활성 상태로 된다.

제27도에 도시된 데이터 액세스 동작은 버스트 길이가 2이다. 뱅크 #A 및 뱅크 #B에 대해 번갈아 활성화함으로써, 다른 뱅크로의 액세스 완료 후 한 뱅크에 대해 액티브 커맨드가 인가되는 동작 시퀀스에 비해 고속으로 데이터 액세스가 수행될 수 있다.

이러한 뱅크 아키텍처에 따라, 각 뱅크 #A 및 뱅크 #B를 각각 서로 독립적으로 구동하기 위해 제어 회로(32a 및 32b)에서 자동 프리차지 동작을 실현하기 위해 쉬프터 회로(32b 및 32bb)가 각각 개별적으로 제공되고 있다. 쉬프터 회로(32ab 및 32bb)는 동일한 구성을 구비하고, 클럭 사이클 CLK와 동기하여 인가된 신호를 쉬프트한다. 따라서, 회로의 점유 면적은 비교적 크고(구성요소의 수가 많고), 제어 회로(32a 및 32b)의 레이아웃 면적이 증가되는 문제가 생긴다.

본 발명의 목적은 자동 프리차지 커맨드가 임의의 시점에서 인가되어도, 정확하게 요구되는 데이터를 적절히 액세스할 수 있는 동기형 반도체 기억 장치를 제공하는 것이다.

본 발명의 다른 목적은 점유 면적이 감소되는 자동 프리차지 동작 제어부를 갖는 뱅크 아키텍처의 동기형 반도체 기억 장치를 제공하는 것이다.

본 발명의 또다른 목적은 레이아웃 면적이 감소되고 임의의 시점에서 자동 프리차지 커맨드가 인가되어도 요구되는 데이터에 대해 모두 액세스하는 뱅크 아키텍처의 동기형 반도체 기억 장치를 제공하는 것이다.

제1도는 본 발명의 실시예 1에 따라 동기형 반도체 기억 장치의 주요 부분의 구성을 도시하는 도면.

제2도는 제1도에 도시된 동기형 반도체 기억 장치의 동작을 도시하는 타이밍도.

제3도는 제1도에 도시된 동기형 반도체 기억 장치의 데이터 판독의 동작을 도시하는 타이밍도.

제4-7도는 제1도에 도시된 동기형 반도체 기억 장치의 동작을 도시하는 타이밍도.

제8(a)도는 제1도에 도시된 버스트 길이 카운터의 구성의 일예를 도시하고, 제8(b)도는 그 동작 파형을 도시하는 도면.

제9(a)도는 제1도에 도시된 원샷 펄스 발생 회로의 구성의 일예를 도시하고, 제9(b)도는 그 동작 파형을 도시하는 도면.

제10도는 본 발명의 실시예 2에 따라 동기형 반도체 기억 장치의 제어부의 구성을 개략적으로 도시하는 도면.

제11도는 제10도에 도시된 뱅크 판별 회로의 구성을 개략적으로 도시하는 도면.

제12도는 제10도에 도시된 제어 회로에 포함되는 내부 동작 활성화 신호 발생부의 구성을 도시하는 도면.

제13도는 제12도에 도시된 내부 동작 활성화 신호 발생부의 동작을 도시하는 타이밍도.

제14도는 본 발명의 실시예 3에 따라 동기형 반도체 기억 장치의 제어부의 구성을 도시한 것으로, 제14(a)도는 뱅크 #A에 대해 구성을 도시하며, 제14(b)도는 뱅크 #B에 대해 구성을 도시하는 도면.

제15도는 본 발명의 실시예 4에 따라 동기형 반도체 기억 장치의 제어부의 구성을 도시하는 도면.

제16도는 제15도에 도시된 제어부의 동작을 도시하는 타이밍도.

제17도는 본 발명의 실시예 5에 따라 동기형 반도체 기억 장치의 제어부의 구성을 도시하는 도면.

제18도는 제17도에 도시된 제어부의 동작을 도시하는 타이밍도.

제19도는 종래의 동기형 반도체 기억 장치의 전체 구성을 개략적으로 도시하는 도면.

제20도는 제19도에 도시된 입력 버퍼 회로 및 커맨드 디코더의 구성을 도시하는 도면.

제21도는 제19도에 도시된 행 관련 제어 회로의 구성을 도시하는 도면.

제22(a)도 및 제22(b)도는 제19도에 도시된 기록 제어 회로 및 판독 제어 회로의 구성을 각각 개략적으로 도시하는 도면.

제23도는 종래의 동기형 반도체 기억 장치의 동작을 도시하는 타이밍도.

제24(a)도 및 제24(b)도는 종래의 동기형 반도체 기억 장치의 액세스시의 외부 신호의 상태를 도시하는 타이밍도.

제25도는 종래의 동기형 반도체 기억 장치의 다른 구성을 도시하는 도면.

제26도는 제25도에 도시된 제어 회로의 구성을 개략적으로 도시하는 도면.

제27도는 제26도에 도시된 제어 회로의 동작을 도시하는 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

18 : 입력 버퍼 회로 20 : 커맨드 디코더

26 : 기록 제어 회로 28 : 판독 제어 회로

26a, 28a : 버스트 길이 카운터 26b, 28b : 플립플롭

40 : 행 관련 제어 회로 40a : 플립플롭

40b : AND 회로 40c : OR 회로

40d : 플립플롭 42 : 내부 기록/판독 완료 검출 회로

52 : 뱅크 판별 회로 54a, 54b : 제어 회로

56a, 56b : 플립플롭 58a, 58b : 플립플롭

60a, 60b : 판독 제어 회로 60aa, 60ba : 판독 버스트 길이 카운터

62aa, 62ba : 기록 버스트 길이 카운터

62ab, 62bb : 플립플롭 64b : NOR 회로

57a, 57b : OR 회로 58a, 58b, 59a, 59b : 플립플롭

72a, 72b : OR 회로 80a : 판독 버스트 길이 카운터

80b : 기록 버스트 길이 카운터 82a : 판독 발생기

82b : 기록 발생기 86 : OR 회로

88 : 원샷 펄스 발생기 84a, 84b : 선택 회로

본 발명의 한 측면에 따른 동기형 반도체 기억 장치는 외부로부터 인가되는 메모리 셀 선택 동작 개시 지시 신호에 응답하여 내부 동작 활성화 신호를 활성 상태로 하는 내부 활성화 신호 발생 회로, 외부로부터 인가되는 액세스 지시 신호에 응답하여 내부 액세스 동작 활성화 신호를 활성 상태로 하는 액세스 동작 활성화 신호 발생 회로, 액세스 지시 신호와 동시에 인가되는 프리차지 지시 신호에 응답하여 내부 프리차지 활성화 신호를 활성 상태로 하는 프리차지 활성화 신호 발생 회로, 액세스 동작 활성화 신호의 비활성화와 활성 상태로 된 내부 프리차지 활성화 신호에 응답하여 내부 동작 활성화 신호를 비활성 상태로 하는 내부 동작 비활성화 회로를 포함한다.

본 발명의 다른 측면에 따른 동기형 반도체 기억 장치는 각각이 다수의 메모리 셀을 갖고 각각이 서로 독립적으로 활성 상태로 구동되는 다수의 뱅크, 외부로부터 인가되는 메모리 셀 선택 동작 지시 신호와 다수의 뱅크중 한 뱅크를 특정하는 제 1 뱅크 어드레스 신호에 응답하여 이 제 1 뱅크 어드레스 신호에 의해 특정된 뱅크에 대해 내부 동작 지시 신호를 활성화하는 내부 동작 지시 회로, 외부로부터 인가되는 액세스 지시 신호와 제 2 뱅크 어드레스 신호에 응답하여 이 제 2 뱅크 어드레스 신호에 의해 특정된 뱅크에 대해 내부 액세스 동작 활성화 신호를 활성화 하는 내부 액세스 활성화 회로, 이 액세스 지시 신호와 동시에 인가되는 프리차지 지시 신호에 응답하여 제 2 뱅크 어드레스 신호에 의해 특정된 뱅크에 대해 내부 프리차지 지시 신호를 활성 상태로 하는 프리차지 지시 회로, 다수의 뱅크 각각에 대응하여 제공되고 내부 동작 지시 회로로부터의 내부 동작 지시 신호에 응답하여 대응하는 뱅크를 활성 상태로 하는 내부 동작 활성화 신호를 활성화하는 다수의 내부 동작 활성화 회로, 다수의 뱅크에 대응하여 제공되는 각각이 프리차지 지시 회로로부터의 대응하는 프리차지 지시 신호, 대응하는 내부 액세스 활성화 신호, 내부 액세스 활성화 회로로부터의 다른 뱅크에 대한 내부 액세스 활성화 신호를 수신하여 다른 뱅크에 대한 내부 액세스 활성화 신호의 활성화와 대응하는 내부 액세스 동작 활성화 신호의 비활성화중의 어느 하나 및 프리차지 지시 신호의 활성화에 응답하여 대응하는 뱅크에 대해 내부 동작 활성화 신호를 비활성화하는 프리차지 회로를 포함한다.

내부 기록 동작 및 판독 동작이 모두 비활성 상태에 있고 프리차지 지시 신호가 활성 상태인 때에 내부 동작 활성화 신호를 비활성 상태로 함으로써, 모든 요구되는 데이터의 기록 또는 판독이 완료할 때까지 인가되는 자동 프리차지 커맨드에 따라 이 프리차지 동작이 정지된다. 이에 따라, 자동 프리차지 커맨드의 인가 타이밍은 임의의 타이밍으로 설정될 수 있어, 외부 제어 회로의 부하가 경감된다.

다수의 뱅크에 대해 프리차지 지시 회로를 공통으로 제공함으로써, 자동 프리차지 지시 신호를 사전결정된 시간 주기 동안 지연시키도록 카운트 회로가 다수의 뱅크에서 공유화될 수 있어, 제어부의 레이아웃 면적을 감소시킬 수 있다. 또한, 다수의 뱅크 각각에서 프리차지 지시 회로로부터의 프리차지 지시 신호와 내부 액세스 동작 활성화 신호 및 내부 액세스 활성화 회로로부터의 다른 뱅크에 대한 내부 액세스 활성화 신호를 수신하고, 다른 뱅크에 대한 내부 액세스 활성화 신호의 활성화와 내부 액세스 동작 활성화 신호의 비활성화와 프리차지 지시 신호의 활성화중 어느 하나에 따라 대응하는 뱅크의 활성 제어 신호를 비활성화함으로써, 각 뱅크에 대해 자동 프리차지 커맨드가 임의의 시퀀스에서 인가되어도, 요구되는 데이터의 기록 또는 판독이 적절하게 실행될 수 있다.

본 발명의 상기 및 그 밖의 목적과 새로운 특징은 첨부되는 도면과 함께 다음의 상세한 설명으로부터 더 명백해질 것이다.

[실시예 1]

제1도를 참조하면, 본 발명의 실시예 1에 따른 동기형 반도체 기억 장치는 종래와 유사하게 클럭 신호 CLK와 동기하여 외부 제어 신호 ZCS, ZRAS, ZCAS 및 ZWE 그리고 어드레스 신호 비트 A<10>를 입력하여 내부 제어 신호를 발생하는 입력 버퍼 회로(18), 이 입력 버퍼 회로(18)로부터 인가된 내부 제어 신호를 디코드해서 지정된 내부 동작을 활성화하기 위한 지시 신호(트리거 신호)를 발생하는 커맨드 디코더(20)를 포함한다. 이러한 입력 버퍼 회로(18) 및 커맨드 디코더(20)의 구성은 종래의 동기형 반도체 기억 장치의 구성과 유사하다.

동기형 반도체 기억 장치는 커맨드 디코더(20)로부터 인가되는 판독 동작 지시 신호 R의 활성화에 응답하여 사전결정된 시간 주기 동안 활성 상태로 되는 판독 동작 활성화 신호 READ를 출력하는 판독 제어 회로(28), 커맨드 디코더(20)로 부터의 기록 동작 지시 신호 W의 활성화에 응답하여 사전결정된 시간 주기 동안 활성 상태로 되는 기록 동작 활성화 신호 WRITE를 출력하는 기록 제어 회로(26)를 더 포함한다. 이 판독 동작 활성화 신호 READ는 판독 회로(제19도 참조)로 인가되고, 기록 동작 활성화 신호 WRITE는 기록 회로(제19도 참조)로 인가된다. 이 판독 제어 회로(28)는 판독 동작 활성화 신호 READ를 사전결정된 시간 주기 동안 (CAS 레이턴시) 지연해서 데이터 출력 인에이블 신호 OEM을 생성하는 부분을 더 포함하나, 제1도에는 도시되어 있지 않다.

기록 제어 회로(26)는 기록 동작 지시 신호 W의 활성화시에 기동되고 클럭 신호 CLK를 사전결정된 시간 주기 동안(버스트 길이) 카운트하는 버스트 길이 카운터(26a), 기록 동작 지시 신호 W의 활성화시에 세트되고 버스트 길이 카운터(26a)의 카운터 업 신호에 응답하여 리세트되는 플립플롭(26b)을 포함한다. 이 플립플롭(26b)으로부터 기록 동작 활성화 신호 WRITE가 출력된다. 버스트 길이 카운터(26a)는 기록 동작 지시 신호 W의 활성화에 응답하여 그 카운터 값이 초기값으로 리세트되어 카운트 동작이 기동된다.

판독 동작 제어 회로(28)는 판독 동작 지시 신호 R의 활성화에 응답하여 기동되고 클럭 신호 CLK를 사전결정된 시간 주기 동안(버스트 길이에 대응하는 클럭 사이클 수) 카운트하는 버스트 길이 카운터(28a), 판독 동작 지시 신호 R의 활성화에 응답하여 세트되고 버스트 길이 카운터(28a)의 카운트 업 신호에 응답하여 리세트되는 플립플롭(28b)을 포함한다. 이 플립플롭(28b)으로부터 판독 동작 활성화 신호 READ가 출력된다. 버스트 길이 카운터(28a)는 버스트 길이 카운터(26a)와 유사하게, 판독 동작 지시 신호 R의 활성화에 응답하여 그 초기값으로 카운트값이 리세트되어 카운트 동작이 기동된다.

동기형 반도체 기억 장치는 판독 동작 활성화 신호 READ와 기록 동작 활성화 신호 WRITE의 비활성화에 응답하여, 이 동기형 반도체 기억 장치의 내부 액세스 동작 동작 완료를 검출하는 내부 동작 완료 검출 회로(42)를 더 포함한다. 이 내부 동작 완료 검출 회로(42)는 판독 동작 활성화 신호 READ와 기록 동작 활성화 신호 WRITE를 수신하는 OR 회로(42a), OR 회로(42a)의 출력 신호가 하강하는 것에 응답하여 사전결정된 시간 주기 동안 H 레벨로 펄스 신호를 발생하는 원샷 펄스 발생기(42b)를 포함한다.

동기형 반도체 기억 장치는 커맨드 디코더(20)로부터의 내부 동작 활성화 지시 신호 ACT의 활성화에 응답하여 내부 동작 활성화 신호 ACTIVE를 활성 상태로 하는 행 관련 제어 회로(40)를 더 포함한다. 내부 동작 활성화 신호 ACTIVE는 프리차지 동작 지시 신호 PC의 활성화 또는 자동 프리차지 동작 지시 신호 APC의 활성화 및 내부 동작 완료 검출 회로(42)로부터의 내부 동작은 완료 검출 신호의 활성화중 어느 하나에 응답하여 리세트되어 비활성 상태로 된다.

행 관련 제어 회로(40)는 커맨드 디코더(20)로부터의 자동 프리차지 동작 지시 신호 APC에 응답하여 세트되어 자동 프리차지 동작 인에이블 신호 APCE를 출력하는 플립플롭(40a), 내부 동작 완료 검출 회로(42)로부터의 자동 프리차지 동작 인에이블 신호 APCE 및 검출 신호를 수신하는 AND 회로(40b), AND 회로(40b)의 출력 신호 PC2와 프리차지 동작 지시 신호 PC를 수신하는 OR 회로(40c), 커맨드 디코더(20)로부터의 내부 동작 활성화 지시 신호 ACT의 활성화에 응답하여 세트되고 OR 회로(40c)의 출력 신호의 활성화에 응답하여 리세트되는 플립플롭(40d)을 포함한다.

이 플립플롭(40d)으로부터 내부 동작 활성화 신호 ACTIVE가 출력된다. 내부 동작 활성화 신호 ACTIVE의 활성화 주기 동안 동기형 반도체 기억 장치는 선택 상태에 있고, 메모리 셀 어레이는 선택 상태로 구동된다. 즉, 이 내부 동작 활성화 신호 ACTIVE의 활성화에 응답하여, 메모리 셀 어레이에서 메모리 셀의 행의 선택 동작이 수행되고, 도시되지 않은 센스 앰프에 의해 선택된 행상의 메모리 셀 데이터의 검출, 증폭 및 래치가 수행된다. 판독 커맨드 또는 기록 커맨드의 액세스 커맨드가 인가되면, 열 선택 관련 회로가 활성 상태로 되어 이 선택된 행상의 메모리 셀로부터 메모리 셀이 선택되어 데이터의 기록 또는 판독이 실행된다.

이 내부 동작 활성화 신호 ACTIVE는 인버터(40e)를 통해, 플립플롭(40a)의 리세트 입력 RST로 인가된다. 따라서, 플립플롭(40a)은 이 내부 동작 활성화 신호 ACTIVE의 비활성화에 응답하여 리세트된다. 제1도에 도시된 제어부의 동작을 제2도에 도시된 버스트 길이가 4인 경우의 타이밍도를 참조하여 설명한다.

클럭 사이클 #0에서, 액티브 커맨드가 인가되어 메모리 셀 선택 동작 개시 지시 신호로서의 내부 동작 활성화 지시 신호 ACT가 활성 상태로 된다. 내부 동작 활성화 신호 ACT의 활성 상태에 응답하여, 행 관련 제어 회로(40)의 플립플롭(40d)가 세트되어 내부 동작 활성화 신호 ACTIVE는 활성 상태로 된다.

클럭 사이클 #4에서, 판독 커맨드는 자동 프리차지 커맨드(자동 PC)와 함께 인가된다. 이 판독 커맨드에 응답하여, 커맨드 디코더(20)로부터의 판독 동작 지시 신호 R이 활성 상태로 되고, 자동 프리차지 동작 지시 신호 APC도 활성 상태로 된다. 판독 동작 지시 신호 R의 활성화에 응답하여, 판독 제어 회로(28)에서 버스트 길이 카운터(28a)는 초기값으로 리세트되어 카운트 동작을 개시한다. 또한 플립플롭(28b)가 세트되어 판독 동작 활성화 신호 READ가 H 레벨의 활성 상태로 된다. 또한, 행 관련 제어 회로(40)에서, 플립플롭(40a)은 활성 상태의 자동 프리차지 동작 지시 신호 APC에 응답하여 세트되고, 자동 프리차지 동작 인에이블 신호 APCE가 H 레벨의 활성 상태로 된다. 판독 동작 활성화 신호 READ는 H 레벨이고, OR 회로(42a)의 출력 신호 R/W는 H 레벨이다. 따라서, 원샷 펄스 발생 회로(42b)의 출력 신호는 L레벨이고, AND회로(40b)는 디스에이블 상태로 된다. AND회로(40b)의 출력 신호(자동 프리차지 동작 트리거 신호) PC2는 L레벨이다.

판독 동작 활성화 신호 READ의 활성화에 응답하여 내부에서 데이터의 판독이 수행된다. 클럭 사이클 #8에서, 다시 판독 커맨드가 인가된다. 이에 응답하여, 다시 판독 동작 지시 신호 R이 활성 상태로 되어 버스트 길이 카운터(28a)가 초기값으로 리세트되고, 버스트 길이 카운터(28a)로부터의 카운트 업 신호의 출력이 정지된다. 이에 따라, 플립플롭(28b)은 세트 상태를 유지하고, 판독 동작 활성화 신호 READ는 H 레벨의 활성 상태를 유지한다.

클럭 사이클 #12에서, 기록 커맨드가 인가된다. 이 기록 커맨드에 응답하여, 기록 동작 지시 신호 W는 H 레벨의 활성 상태로 된다. 판독 제어 회로(28)에서, 버스트 길이 카운터(28a)의 카운트 동작이 완료되고(버스트 길이가 4), 플립플롭(28b)이 이 버스트 길이 카운터(28a)로부터의 카운트 업 신호에 응답하여 리세트되고, 판독 동작 활성화 신호 READ는 L레벨의 비활성 상태로 된다. 이 때, 기록 제어 회로(26)에서는, 활성 상태로 된 기록 지시 신호 W에 응답하여, 플립플롭(26b)이 세트되고 기록 동작 활성화 신호 WRITE는 H 레벨의 활성 상태로 된다. 또한, 버스트 길이 카운터(26a)가 세트되어 카운트 동작이 개시된다. 클럭 사이클 #12에서 판독 동작 활성화 신호 READ는 L 레벨로 내려가고, 기록 동작 활성화 신호 WRITE는 H 레벨의 활성 상태로 되므로, OR 회로(42a)의 출력 신호 R/W는 H 레벨을 유지한다. 이에 따라, 원샷 펄스 발생 회로(42b)의 출력 신호는 L 레벨이고, AND 회로(40b)는 디스에이블 상태를 유지하고, 내부 동작 활성화 신호 ACTIVE의 비활성화는 정지된다.

클럭 사이클 #16에서, 다시 기록 커맨드가 인가되어 기록 동작 지시 신호 W가 활성 상태로 된다. 내부 기록 동작 활성화 신호 WRITE는 H 레벨의 활성 상태를 유지한다. 버스트 길이 카운터(26a)는 이 새롭게 인가된 기록 커맨드에 응답하여 초기값으로 리세트되어 다시 카운터 동작을 개시한다.

클럭 사이클 #20에서, 기록 커맨드가 인가된다. 이 클럭 사이클 #20동안 버스트 길이 카운터(26a)가 카운트 동작을 완료하여 카운트 업 신호를 출력하고, 플립플롭(26b)을 리세트한다(버스트 길이는 4이다). 이에 따라, 기록 동작 활성화 신호 WRITE는 L 레벨의 비활성 상태로 된다. 판독 커맨드에 응답하여, 판독 동작 지시 신호 R이 활성 상태로 되고, 다시 판독 동작 활성화 신호 READ는 H 레벨의 활성 상태로 된다.

버스트 길이 카운터(28a)는 카운트 동작이 완료하면(4 클럭 사이클), 클럭 사이클 #24에서 버스트 길이 카운터(28a)로부터의 카운트 업 지시 신호에 응답하여 플립플롭(28b)이 리세트되어, 판독 동작 활성화 신호 READ는 L 레벨의 비활성 상태로 된다. 이 클럭 사이클 #24에서 판독 동작 활성화 신호 READ의 비활성화에 응답하여, OR 회로(42a)의 출력 신호 R/W는 L 레벨로 내려가고 원샷 펄스 발생기(42b)는 원샷 펄스 신호를 발생한다. 이 원샷 펄스 발생기(42b)가 출력하는 펄스 신호에 응답하여 AND 회로(40b)가 인에이블된다. 자동 프리차지 동작 인에이블 신호 APCE에 응답하여, AND 회로(40b)로부터의 자동 프리차지 동작 트리거 신호 PC2는 H 레벨의 활성 상태로 된다. 이 자동 프리차지 동작 트리거 신호 PC2의 활성화에 응답하여, OR 회로(40c)의 출력 신호는 H레벨로 되어, 플립플롭(40d)이 리세트된다. 내부 동작 활성화 신호 ACTIVE는 I, 레벨의 비활성 상태로 된다.

상술한 바와 같이, 내부 동작 완료 검출 회로(42)에 의해 내부 액세스 동작이 완료했는지의 여부를 판정하고, 내부 액세스 동작의 실행시에는 자동 프리차지 동작이 정지되므로, 판독 커맨드 또는 기록 커맨드인 액세스 커맨드의 간격이 버스트 길이 이하이면, 1개의 커맨드와 함께 자동 프리차지 커맨드를 단지 인가함으로써 프리차지 동작이 액세스 완료시에 자동적으로 수행된다.

제3도는 본 발명의 실시예 1에 따른 외부 신호 및 내부 동작 활성화 신호 ACTIVE의 상태를 도시하는 타이밍도이다. 제3도에서는 버스트 길이가 4이고, CAS 레이턴시가 3인 경우의 데이터 판독 동작을 도시한다.

클럭 사이클 #0에서, 액티브 커맨드가 인가된다. 이 액티브 커맨드는 클럭 신호 CLK이 상승하는 때에, 외부 제어 신호 ExtZCAS 및 ExtZRAS를 L 레벨로 설정하고 외부 제어 신호 ExtZCAS 및 ExtWE를 H 레벨로 설정함으로써 인가된다. 이 액티브 커맨드에 따라, 외부 어드레스 신호 비트 ExtA<0-10>가 행 어드레스 신호 X로서 입력되어 내부 메모리 셀 선택 동작이 기동된다.

클럭 사이클 #2에서, 판독 커맨드와 자동 프리차지 커맨드가 인가된다. 판독 커맨드의 인가시에, 외부 제어 신호 ExtZCS 및 ExtZCAS는 L 레벨로 설정되고, 외부 제어 신호 ExtZRAS 및 ExtWE는 L 레벨로 설정된다. 이 판독 커맨드에 따라, 외부 어드레스 신호 비트 ExtA<0-9>는 열 어드레스 신호 Y로서 입력되어 내부 열 선택 동작이 수행되어 데이터 판독 동작이 실행된다. 자동 프리차지 커맨드는 이 판독 커맨드와 동시에 외부 어드레스 신호 비트 ExtA<10>를 H 레벨로 설정함으로써 인가된다. 버스트 길이가 4이고, CAS 레이턴시가 3이므로, 내부에서 선택되어 판독된 메모리 셀 데이터는 클럭 사이클 #6으로부터 순차적으로 외부 데이터 Q0∼Q3로서 클럭 신호 CLK와 동기하여 판독된다.

판독 커맨드가 인가되는 클럭 사이클 #3으로부터 4클럭 사이클 경과 후, 즉 클럭 사이클 #7에서 다시 판독 커맨드 및 작동 프리차지 커맨드가 인가된다. 내부에서, 다시 버스트 길이 카운트 동작이 개시되고, 내부 동작 활성화 신호 ACTIVE는 H 레벨을 유지한다. 따라서 이 클럭 사이클 #7에서 인가된 판독 커맨드에 따라, 클럭 사이클(11)로부터 데이터 Q0∼Q3는 순차적으로 클럭 신호 CLK와 동기하여 판독된다.

클럭 사이클 #14에서, 판독 커맨드 및 자동 프리차지 커맨드가 인가된다. 클럭 사이클 #14와 클럭 사이클 #11사이의 클럭 사이클 수는 3이고, 이는 버스트 길이보다 짧다. 따라서, 이 클럭 사이클 #14에서 인가된 판독 커맨드에 응답하여, 클럭 사이클 #11에서 인가된 판독 커맨드에 따라 판독되어야 하는 데이터 Q3는 판독되지 않고, 새로운 4개의 데이터 Q0∼Q3는 클럭 신호 CLK와 동기하여 판독된다.

클럭 사이클 #18에서, 판독 커맨드 및 자동 프리차지 커맨드가 다시 인가된다. 데이터 Q0∼Q3는 클럭 사이클 #21로부터 순차적으로 판독된다.

클럭 사이클 #23에서, 다시 판독 커맨드 및 자동 프리차지 커맨드가 인가된다. 이 클럭 사이클 #23과 클럭 사이클 #18사이의 클럭 사이클 수는 5이고, 이는 버스트 길이보다 길다. 따라서, 이 클럭 사이클 #18에서 인가된 자동 프리차지 커맨드에 따라 프리차지 동작이 수행되고, 이 클럭 사이클 #18로부터 버스트 길이를 경과한 클럭 사이클 #22에서 내부 동작 활성화 신호 ACTIVE는 비활성 상태로 된다. 따라서, 이 클럭 사이클 #23에서 인가된 판독 커맨드에 대해 데이터가 판독되지 않는다.(제8도에서 사선으로 표시됨).

판독 커맨드를 버스트 길이 간격(갭이 없는)에서 인가함으로써, 데이터가 연속적으로 판독될 수 있다. 또한, 판독 커맨드를 버스트 길이보다 짧은 간격에서 인가하여 이전의 판독 커맨드에 의한 데이터를 대신하여 새로운 판독 커맨드(인터럽트)에 따라 데이터가 판독될 수 있다. 따라서, 판독 커맨드를 버스트 길이 이하 간격에서 인가함으로써, 연속적으로 데이터가 판독될 수 있다. 이 때, 자동 프리차지 커맨드가 판독 커맨드와 함께 인가되어도, 요구되는 데이터 판독이 적절하게 수행된다. 따라서, 모든 판독 커맨드 인가시에 외부 어드레스 신호 비트 ExtA<10>는 H 레벨로 유지되어 외부 제어 장치의 자동 프리차지 커맨드를 인가하도록 제어 부하가 경감된다.

제4도는 본 발명의 실시예 1에 따른 외부 제어 신호의 다른 시퀀스를 도시 하는 도면이다. 제4도를 참조하면, 클럭 사이클 #0에서 액티브 커맨드가 인가되고, 클럭 사이클 #3에서 판독 커맨드가 인가된다. 이 판독 커맨드에 따라, CAS 레이턴시 경과 후의 클럭 사이클 #6으로부터 데이터 Q0∼Q3가 순차적으로 클럭 신호 CLK와 동기하여 판독된다. 클럭 사이클 #7에서, 판독 커맨드는 자동 프리차지 커맨드(자동 PC)와 함께 인가된다. 이 판독 커맨드에 따라, 클럭 사이클 #10으로부터 새로운 4개의 데이터 Q0∼Q3가 순차적으로 클럭 신호 CLK와 동기하여 판독된다. 다음의, 클럭 사이클 #11, #14 및 #18에서 판독 커맨드가 인가된다. 이러한 각각의 판독 커맨드 인가시에는, 어드레스 신호 비트 Ext<10>는 L 레벨로 설정되고, 자동 프리차지 커맨드는 인가되지 않는다. 이러한 판독 커맨드에 따라 순차적으로 데이터가 판독된다.

클럭 사이클 #18에서 판독 커맨드가 인가된 후, 버스트 길이와 동일한 4클럭 사이클 동안 액세스 커맨드는 인가되지 않는다. 따라서, 클럭 사이클 #7에서 인가된 자동 프리차지 커맨드에 따라 내부에서 자동 프리차지 동작이 수행된다. 내부 동작 활성화 신호 ACTIVE는 클럭 사이클 #22에서 비활성 상태로 된다. 따라서, 클럭 사이클 #23에서 판독 커맨드가 인가되어도 이 판독 커맨드에 의해 판독되는 데이터는 적절한 데이터는 아니다.

액티브 커맨드가 인가됨으로 인해 버스트 길이 이하의 간격에서 판독 커맨드가 인가되는 페이지 모드 동작에서, 자동 프리차지 커맨드는 임의의 판독 커맨드와 함께 인가됨으로써, 정확하게 페이지 동작 완료시에 내부에서 프리차지 동작을 수행 할 수 있다. 이 경우, 페이지 모드 동작에서 임의의(페이지 동작 주기 동안) 판독 커맨드와 함께 자동 프리차지 커맨드만이 인가된다. 페이지 동작의 최종 커맨드를 식별할 필요는 없다. 따라서, 외부 제어 장치의 부하가 경감된다.

제5도를 참조하면, 데이터 기록 동작시에 외부 신호의 상태를 도시하는 타이밍도이고, 클럭 사이클 #0에서 액티브 커맨드가 인가된다. 그리고나서, 클럭 사이클 #3에서 기록 커맨드는 자동 프리차지 커맨드(자동 PC)와 함께 인가된다. 기록 커맨드는 외부 제어 신호 ExtZCS, ExtZWE, ExtCAS를 L 레벨로 설정하고 ExtZRAS를 H 레벨로 설정하여 인가된다. 자동 프리차지 커맨드는 데이터 판독시와 유사하게, 외부 어드레스 신호 비트 ExtA<10>를 H 레벨로 설정함으로써 데이터 기록시에 인가된다. 이 기록 커맨드에 따라 클럭 사이클 #3으로부터 인가되는 데이터 D0∼D3가 순차적으로 기록된다(내부 기록 동작은 1클럭 사이클 지연되어 실행된다; 기록 동작 활성화 신호 WRITE를 말함).

버스트 길이가 4인 클럭 사이클이 경과한 클럭 사이클 #7에서 다시 기록 커맨드 및 자동 프리차지 커맨드가 인가된다. 이에 따라, 클럭 사이클 #7로부터 다시 연속해서 새로운 기록 데이터 D0∼D3가 순차적으로 기록된다. 클럭 사이클 #11에서, 기록 커맨드와 자동 프리차지 커맨드가 함께 인가되어 데이터 기록을 실행한다. 버스트 길이와 동일한 클럭 사이클이 경과하기 전에 기록 커맨드와 자동 프리차지 커맨드는 클럭 사이클 #14에서 재차 인가된다. 이전의 클럭 사이클 #11에서 인가되는 기록 커맨드에 의해 기록 데이터 D3를 대신하여, 새로운 기록 커맨드에 따라 데이터 D0∼D3가 순차적으로 기록된다.

클럭 사이클 #18에서 다시 기록 커맨드 및 자동 프리차지 커맨드가 인가되어 데이터 기록이 수행된다. 클럭 사이클 #18에서 기록 커맨드가 인가되므로 버스트 길이 주기가 경과해도, 새로운 기록 커맨드가 인가되지 않으므로, 이미 인가되어 있는 자동 프리차지 커맨드(임의의 블록 사이클에서 인가된 자동 프리차지 커맨드)에 따라, 프리차지 동작 트리거 신호는 활성 상태로 되고, 내부 동작 활성화 신호 ACTIVE는 비활성 상태로 된다. 이 상태에서는 새로운 클럭 사이클 #23에서 새로운 기록 커맨드 및 자동 프리차지 커맨드가 인가되어도, 동기형 반도체 기억 장치는 이미 프리차지 상태에 있고, 메모리 셀로의 데이터 기록은 수행되지 않는다. 따라서, 클럭 사이클 #23 내지 #26 동안 인가된 데이터는 무효 데이터로 된다.

데이터 기록 모드에서, 버스트 길이 이하의 간격에서 기록 커맨드를 인가함으로써, 페이지 모드 동작에서 데이터 기록이 수행될 수 있다. 이 경우, 자동 프리차지 커맨드가 모든 기록 커맨드와 함께 인가되어도, 적절히 요구되는 데이터의 기록이 완료된 후에 내부에서 자동적으로 프리차지 동작이 실행된다.

데이터 기록 동작시에, 기록 커맨드와 동시에 자동 프리차지 커맨드를 지정하는 어드레스 신호 비트 ExtA<10>가 H 레벨로 고정될 수 있어, 자동 프리차지 커맨드의 제어가 용이하게 된다.

제6도의 타이밍도를 참조하면, 본 발명의 실시예 1에 따른 데이터의 기록시에 외부 제어 신호의 다른 시퀀스를 도시하는 타이밍도가 도시되는데, 클럭 사이클 #1에서 액티브 커맨드가 인가된다. 클럭 사이클 #3에서, 기록 커맨드가 인가되어 데이터 기록 동작이 수행된다. 버스트 길이 경과 후의 클럭 사이클 #7에서 기록 커맨드와 자동 프리차지 커맨드가 인가되어 데이터 기록 동작이 재차 수행된다. 이전의 제5도와 유사하게, 기록 커맨드는 클럭 #11, #14, 및 #18의 각각에 인가된다. 이러한 기록 커맨드 인가시에 자동 프리차지 커맨드는 인가되지 않는다. 클럭 사이클 #18에서 기록 커맨드가 인가되고 나서 버스트 길이(4 클럭 사이클)가 경과되면, 새로운 기록 커맨드는 인가되지 않으므로, 이전의 클럭 사이클 #7에서 인가된 자동 프리차지 커맨드에 따라 프리차지 동작이 실행되고 내부 동작 활성화 신호 ACTIVE는 L 레벨의 비활성 상태로 된다. 따라서, 클럭 사이클 #23에서 인가된 기록 커맨드가 무효로 되고, 클럭 사이클 #23 내지 #26에서 인가되는 데이터 D0∼D3의 기록 동작이 수행되지 않는다.

제6도에 도시된 바와 같이, 액티브 커맨드가 인가된 후, 버스트 길이 이상의 간격에서 기록 커맨드를 인가함으로써, 페이지 모드 동작에서 데이터 기록이 수행될 수 있다. 이 페이지 모드 동작시에, 임의의 기록 커맨드와 동시에 자동 프리차지 커맨드를 단지 인가함으로써, 요구되는 모든 데이터의 기록 완료 후 프리차지가 수행될 수 있다. 따라서, 페이지 모드 동작에 있어서의 최후의 기록 커맨드를 판별 할 필요가 없다. 따라서, 자동 프리차지 커맨드의 제어가 용이하게 된다.

제7도는 데이터 기록 동작과 판독 동작을 함께 수행한 경우 외부 신호 및 내부 동작 활성화 신호의 상태를 도시하는 타이밍도로서, 클럭 사이클 #0에서 액티브 커맨드가 인가되어 내부 동작 활성화 신호 ACTIVE는 활성 상태로 된다.

클럭 사이클 #3에서, 판독 커맨드와 자동 프리차지 커맨드가 인가된다. 이 판독 커맨드에 따라, CAS 레이턴시 경과 후의 클럭 사이클 #6으로부터 데이터 Q0∼Q3가 순차적으로 판독된다. 버스트 길이가 경과한 클럭 사이클 #7에서, 판독 커맨드가 인가되어 클럭 사이클 #10에서 새로운 데이터 Q0가 판독된다. 클럭 사이클 #11에서 기록 커맨드가 인가되면, 외부로부터의 기록 데이터 D0∼D3가 순차적으로 기록된다. 이 클럭 사이클 #11에서는 데이터의 판독이 수행되지 않는다. 이러한 경우, 판독 데이터와 기록 데이터의 충돌을 방지하기 위해서는 마스크 신호(이 마스크 신호는 도시되지 않음)는 활성 상태로 되어 이 판독 데이터가 출력되는 것이 정지된다. 클럭 사이클 #11로부터 버스트 길이의 클럭 사이클 수가 경과한 클럭 사이클 #15에서, 다시 판독 커맨드가 인가되고 클럭 사이클 #18로부터 데이터 Q0∼Q3가 순차적으로 클럭 신호 CLK와 동기하여 판독된다.

클럭 사이클 #15로부터 버스트 길이가 경과한 클럭 사이클 #19에서, 다시 판독 커맨드가 인가되고 클럭 사이클 #22로부터 데이터 Q0∼Q3가 판독된다. 클럭 사이클 #19으로부터 버스트 길이의 경과에 대응하는 클럭 사이클 #23까지의 주기 동안 액세스 커맨드는 인가되지 않으므로, 이전의 클럭 사이클 #3에서 인가된 자동 프리차지 커맨드에 따라 프리차지 동작이 트리거되어, 내부 동작 활성화 신호 ACTIVE는 활성 상태로 되고 메모리 셀 어레이는 비선택 상태로 된다. 이 상태에서, 클럭 사이클 #24에서 인가된 판독 커맨드는 동기형 반도체 기억 장치의 내부가 비활성 상태의 프리차지 상태에 있으므로, 이 판독 커맨드에 따라 데이터 판독은 수행되지 않는다.

데이터 기록 동작 및 데이터 판독 동작이 혼재된 방식으로 수행되는 경우에서도, 버스트 길이 간격 이하의 간격에서 판독 커맨드 또는 기록 커맨드를 인가하는 경우, 자동 프리차지 커맨드를 임의의 액세스 커맨드와 함께 인가함으로써 요구되는 데이터의 액세스 완료 후에 동기형 반도체 기억 장치는 자동적으로 내부 프리차지 상태로 될 수 있다.

제7도에 도시된 동작 시퀀스에서, 판독 커맨드 또는 기록 커맨드 인가시에 외부 어드레스 신호 비트 ExtA<10>는 H 레벨로 고정되고, 자동 프리차지 커맨드는 일정하게 인가될 수 있다.

제8(a)도를 참조하면, 제1도에 도시된 버스트 길이 카운터(28a 및 26a)의 구성을 도시한 것으로서, 버스트 길이 카운터는 입력 신호 IN(지시 신호 R 또는 W)을 클럭 신호 CLK와 동기하여 입력하고 래치하는 래치단 LCH, 그 래치단 LCH의 출력 신호 OUTO를 클럭 신호 CLK 및 ZCLK와 동기하여 순차적으로 전송하는 종속 접속된 쉬프트단 SFT1, SFT2, SFT3,...를 포함한다. 쉬프트단 SFT1∼SFT3은 동일한 구성을 갖는다. 제8(a)도에는 1개의 쉬프트단 SFT1의 구성만이 도시되어 있다.

래치단 LCH는 입력 신호 IN와 클럭 신호 CLK를 수신하는 NAND 회로(50a), 인버터(49)를 통해 인가되는 입력 신호와 클럭 신호 CLK를 수신하는 NAND 회로(50b), NAND 회로(50a)의 출력 신호를 한 입력에서 수신하는 NAND 회로(50c), NAND 회로(50b)의 출력 신호와 인버터(49)의 출력 신호와 NAND 회로(50c)의 출력 신호를 수신하는 NAND 회로(50d)를 포함한다. NAND 회로(50d)의 출력 신호는 NAND 회로(50c)의 다른 입력에 인가된다.

쉬프트단 SFT1은 클럭 신호 CLK와 상보적인 클럭 신호 ZCLK와 NAND 회로(50c)의 출력 신호를 수신하는 NAND 회로(50e), 클럭 신호 ZCLK와 NAND 회로(50d)의 출력 신호를 수신하는 NAND 회로(50f), NAMD 회로(50e)의 출력 신호를 한 입력에서 수신하는 NAND 회로(50g), NAND 회로(50f)의 출력 신호와 NAND 회로(50g)의 출력 신호와 인버터(49)의 출력 신호를 수신하는 NAND 회로(50h)를 포함한다. NAND 회로(50h)의 출력 신호는 NAND 회로(50g)의 다른 입력에 인가된다.

이 쉬프트단 SFT1은 클럭 신호 CLK와 NAND 회로(50g)의 출력 신호를 수신하는 NAND 회로(50i), 클럭 신호 CLK와 NAND 회로(50h)의 출력 신호를 수신하는 NAND 회로(50j), NAND 회로(50i)의 출력 신호를 한 입력에서 수신하는 NAND 회로(50k), NAND 회로(50j)의 출력 신호와 NAND 회로(50k)의 출력 신호와 인버터(49)의 출력 신호를 수신하는 NAND 회로(50l)를 더 포함한다. NAND 회로(50l)의 출력 신호는 NAND 회로(50k)의 다른 입력에 인가된다.

이 쉬프트단 SFT1, SFT2,... 의 출력 신호 OUT1, OUT2,... 는 버스트 길이 선택 신호 BS1, BS2,... 에 응답하여 인에이블 상태로 되는 3상 버퍼(51a, 51b, ..)로 인가된다. 버스트 길이 선택 신호 BS1, BS2,... 중 하나는 도시되지 않은 버스트 길이 설정 회로로부터의 신호에 응답하여 활성 상태로 되어, 대응하는 3상 버퍼가 인에이블 상태(동작 상태)로 된다. 이 활성 상태로 된 3상 버퍼의 출력 신호가 카운트 업 신호로서 플립플롭(26b 또는 28b)의 리세트 입력 RST로 인가된다. 이 8A도에 도시된 회로의 동작을 제8(b)도를 참조하여 설명한다.

클럭 사이클 #0에서, 입력 신호 IN은 H 레벨의 활성 상태로 된다. 클럭 신호 CLK가 H 레벨이고, 래치단 LCH가 이 입력 신호 IN을 입력하여 통과시키고, 이는 NAND 회로(50c 및 50d)에 의해 래치된다. 이에 따라, 래치단 LCH의 출력 신호 OUTO는 H 레벨로 올라간다. 클럭 신호 CLK가 L 레벨로 내려가고 클럭 신호 ZCLK가 H 레벨로 오르면, 래치단 LCH는 NAND 회로(50a 및 50b)의 출력 신호 H 레벨로 고정되어 래치 상태로 된다. 쉬프트단 SFT1 단에서, NAND 회로(50e 및 50f)는 이 래치단 LCH로부터 인가된 신호를 수신하여, NAND 회로(50g 및 50h)는 이 인가된 신호를 래치한다. 이에 따라, 내부 출력 신호 OUTD0는 H 레벨로 올라간다. 이 상태에서 NAND 회로(50i 및 50j)의 출력 신호는 H 레벨로 설정되어 있다(클럭 신호 CLK는 L 레벨이다).

클럭 사이클 #1에서, 클럭 신호 CLK가 H 레벨로 오르면, 클럭 신호 ZCLK는 L 레벨로 내려가고, NAND 회로(50e 및 50f)의 출력 신호는 H 레벨로 고정되어, 쉬프트단 SFT1은 래치 상태로 된다. NAND 회로(50i 및 50j)가 인에이블되어 이 출력 신호 OUT0를 수신하고 래치하여 출력한다. 이에 따라, 쉬프트단 SFT1의 출력 신호 OUT1는 H 레벨로 된다.

클럭 사이클 #2에서, 클럭 신호 CLK가 다시 H 레벨로 오르면, 쉬프트단 SFT2로부터의 출력 신호 OUT2는 H 레벨로 된다. 출력 신호 OUT1는 버스트 길이 1에 대응하고, 출력 신호 OUT2는 버스트 길이 2에 대응한다.

입력 신호 IN의 인가시에는, 인버터(49)의 출력 신호는 H 레벨로부터 L 레벨로 내려간다. 쉬프트단 SFT1, SFT2, SFT3,... 에서는 L 레벨에서 클럭 신호 ZCLK에 응답하여 NAND 회로(50e 및 50f)의 입력단은 H 레벨의 신호를 출력한다. 인버터(49)의 출력 신호가 L 레벨로 내려가면, NAND 회로(50h)의 출력 신호 H 레벨로 되고, 출력 신호 OUTD0는 L 레벨로 리세트된다(NAND 회로(50e)의 출력 신호는 H 레벨). 이 상태에서, NAND 회로(50k)의 출력 신호 OUT1가 H 레벨인 동안 인버터(49)의 출력 신호가 L 레벨로 되면, NAND 회로(50l)의 출력 신호가 H 레벨로 되어, NAND 회로(50k)의 출력 신호는 L 레벨로 리세트된다(NAND 회로(50g)의 출력 신호는 L 레벨이므로 NAND 회로(50i)의 출력 신호가 H 레벨이다). 이에 따라, 입력 신호 IN이 H 레벨의 활성 상태로 된 때, 쉬프트단 SFT1,... 이 모두 리세트될 수 있다.

버스트 길이 카운트 동작시에 새로운 액세스 커맨드가 인가된 경우, 다시 카운트 동작이 초기값으로부터 개시될 수 있다.

제9(a)도는 제1도에 도시된 원샷 펄스 발생기(42b)의 구성을 도시하는 도면이다. 제9(a)도에서, 원샷 펄스 발생기(42b)는 OR 회로(42a)로부터 출력되는 신호 R/W를 반전시키고 사전결정된 주기 동안 지연하는 반전 지연 회로(42ba), 신호 R/W와 이 반전 지연 회로(42ba)의 출력 신호 Ø를 수신하는 NOR 회로(42bb)를 포함한다. NOR 회로(42bb)의 출력 신호 ØPC는 제1도에 도시된 AND 회로(40b)로 인가된다. 다음으로 이 원샷 펄스 발생기(42b)의 동작은 제9B도에 도시된 동작 파형도를 참조하여 설명한다.

신호 R/W가 L 레벨인 때, 반전 지연 회로(42ba)의 출력 신호 Ø는 H 레벨이고, NOR 회로(42bb)의 출력 신호 ØPC는 L 레벨이다. 신호 R/W가 L 레벨로부터 H 레벨로 오르면, NOR 회로(42bb)의 출력 신호 ØPC는 반전 지연 회로(42ba)의 출력 신호 레벨에 관계없이 L 레벨로 고정된다. 신호 R/W가 H 레벨로부터 L 레벨로 내려가면, 이 때 반전 지연 회로(42ba)의 출력 신호 Ø는 L 레벨로되어 NOR 회로(42bb)의 출력 신호 ØPC는 H 레벨로 올라간다. 이 반전 지연 회로(42ba)가 갖는 지연 시간이 경과하면, 반전 지연 회로(42ba)의 출력 신호 Ø는 H 레벨로 올라가게 되어, NOR 회로(42bb)의 출력 신호 ØPC는 L 레벨로 내려간다. 이에 따라, 반전 지연 회로(42ba)가 갖는 지연 시간의 펄스 폭을 갖는 원샷 펄스 신호는 내부 기록/판독(액세스) 동작 완료시에 발생될 수 있다.

본 발명의 실시예 1은 자동 프리차지 커맨드가 인가된 경우, 내부 액세스 동작이 완료된 시점에서 자동 프리차지 커맨드는 유효로 되어 내부 프리차지 동작을 개시하는 바와 같은 구성을 제공한다. 따라서, 페이지 동작 모드에서, 페이지 모드의 최종 커맨드인지 여부의 식별을 수행할 필요가 없다. 따라서, 자동 프리차지 커맨드에 대해 제어가 용이하게 된다.

[실시예 2]

제10도는 본 발명의 실시예 2에 따른 동기형 반도체 기억 장치의 주요 부분을 도시하는 도면이다. 제10도에 도시된 구성에서, 동기형 반도체 기억 장치는 2개의 뱅크 #A 및 뱅크 #B를 포함한다. 동기형 반도체 기억 장치는 이전의 실시예 1과 동일한 구성을 갖는 커맨드 디코더(20), 커맨드 디코더(20)로부터의 자동 프리차지 동작 지시 신호 APC를 사전결정된 주기 동안 클럭 신호 CLK와 동기하여 쉬프트하는 쉬프터 회로(50), 커맨드 디코더(20)로부터의 내부 동작 지시 신호 APC, ACT, R, W 및 PC를 수신하고, 뱅크 어드레스 신호 BA에 따라 뱅크 #A 및 #B중 하나에 대해 내부 동작 지시 신호를 전달하는 뱅크 판별 회로(52), 뱅크 판별 회로(52)로부터 인가되는 내부 제어 동작 지시 신호에 응답하여 뱅크 #A에 대해 제어 동작을 수행하는 제어 회로(54a), 뱅크 판별 회로(52)로부터의 내부 동작 지시 신호에 따라 뱅크 #B에 대해 제어 동작을 실행하는 제어 회로(54b)를 포함한다.

제어 회로(54a 및 54b)에는 쉬프터 회로(50)로부터의 쉬프트 신호 APCS가 인가된다. 이 쉬프터 회로(50)는, 예를 들면 버스트 길이에 의해 규정되는 클럭 사이클 수에 대응하는 시간 주기 동안 자동 프리차지 동작 지시 신호 APC를 쉬프트 한다. 따라서, 이 쉬프터 회로(50)로부터 출력되는 쉬프트 신호 APCS는 자동 프리차지 동작 지시 신호 APC보다도 버스트 길이에 대응하는 클럭 사이클 주기 만큼 지연된 신호로 된다. 이 쉬프터 회로(50)로부터의 쉬프트 신호 APCS를 제어 회로(54a 및 54b)로 인가함으로써, 자동 프리차지 동작을 수행하는 쉬프터 회로(50)는 뱅크 #A 및 뱅크 #B에 의해 공통으로 공유되어, 제어부의 점유 면적이 저감될 수 있다. 쉬프터 회로(50)의 쉬프트 클럭 수는 버스트 길이와 같지 않아도 된다.

제11도를 참조하면, 뱅크 판별 회로(52)는 뱅크 어드레스 신호 BA를 반전시키는 인버터(55)를 포함한다. 뱅크 어드레스 신호 BA가 L 레벨인 때에 뱅크 #A가 지정된다. 뱅크 어드레스 신호 BA가 H 레벨인 때에 뱅크 #B가 지정된다.

커맨드 디코더(제10도 참조)로부터 인가되는 내부 동작 지시 신호 각각에 대해, 이 뱅크 어드레스 신호 BA의 논리 값에 따라 뱅크 #A 및 뱅크 #B 중 하나로 내부 동작 지시 신호를 전달하는 게이트가 제공된다. 자동 프리차지 동작 지시 신호 APC에 대해서는, 인버터(55)의 출력 신호와 자동 프리차지 동작 지시 신호 APC를 수신하는 AND 회로(56a)와, 자동 프리차지 동작 지시 신호 APC와 뱅크 어드레스 신호 BA를 수신하는 AND 회로(56b)가 제공된다. AND 회로(56a)로부터 뱅크 #A에 대한 자동 프리차지 동작 지시 신호 APC(A)가 출력되고, AND 회로(56b)로부터 뱅크 #B에 대한 자동 프리차지 동작 지시 신호 APC(B)가 출력된다.

내부 동작 활성화 지시 신호 ACT에 대해서는, 내부 동작 활성화 지시 신호 ACT와 인버터(55)의 출력 신호 ZBA를 수신하는 AND 회로(57a), 내부 동작 활성화 지시 신호 ACT와 뱅크 어드레스 신호 BA를 수신하는 AND 회로(57b)가 제공된다. AND 회로(57a)로부터는 뱅크 #A에 대한 메모리 셀 선택 동작 개시를 지시하는 내부 동작 활성화 지시 신호 ACT(A)가 출력된다. AND 회로(57b)로부터 뱅크 #B에 대한 내부 동작 활성화 지시 신호 ACT(B)가 출력된다.

프리차지 동작 지시 신호 PC에 대해서는, 이 프리차지 동작 지시 신호 PC와 뱅크 어드레스 신호 ZBA를 수신하는 AND 회로(58a), 프리차지 동작 지시 신호 PC와 뱅크 어드레스 신호 BA를 수신하는 AND 회로(58b)가 제공된다. AND 회로(58a)로부터 뱅크 #A에 대한 프리차지 동작 지시 신호 PC(A)가 출력되고, AND 회로(58b)로부터 뱅크 #B에 대한 프리차지 동작 지시 신호 PC(B)가 출력된다. 이 프리차지 동작 지시 신호 PC를 활성화하는 프리차지 커맨드는 외부 제어 신호를 클럭 신호 CLK가 상승하는 때에 사전결정된 상태로 설정함으로써 지정된다. 이 프리차지 커맨드와 자동 프리차지 커맨드는 상이한 커맨드이다.

판독 동작 지시 신호 R에 대해서는, 뱅크 어드레스 신호 ZBA와 판독 동작 지시 신호 R를 수신하는 AND 회로(59a), 판독 동작 지시 신호 R과 뱅크 어드레스 신호 BA를 수신하는 AND 회로(59b)가 제공된다. AND 회로(59a)로부터 뱅크 #A에 대한 판독 동작 지시 신호 R(A)가 출력되고, AND 회로(59b)로부터 뱅크 #B에 대한 판독 동작 지시 신호 R(B)가 출력된다.

기록 동작 지시 신호 W에 대해서는, 뱅크 어드레스 신호 ZBA와 기록 동작 지시 신호 R를 수신하는 AND 회로(60a), 기록 동작 지시 신호 W와 뱅크 어드레스 신호 BA를 수신하는 AND 회로(60b)가 제공된다. AND 회로(60a)로부터 뱅크 #A에 대한 기록 동작 지시 신호 W(A)가 출력되고, AND 회로(60b)로부터 뱅크 #B에 대한 기록 동작 지시 신호 W(B)가 출력된다.

AND 회로(56a∼60a 및 56b∼60b)의 각각은 대응하는 뱅크 어드레스 신호가 H 레벨로 된 때에 인에이블되어 내부 동작 지시 신호를 대응하는 뱅크로 전달한다. 따라서, 이 뱅크 어드레스 신호가 지정한 뱅크만이 지정된 내부 동작을 실행한다. 이 뱅크 판별 회로(52)의 구성에 따라, 다른 뱅크가 활성 상태로 된 때에, 한 뱅크는 활성 상태 또는 프리차지 상태로 구동될 수 있다.

제12도는 제10도에 도시된 제어 회로(54a 및 54b)의 내부 동작 활성화 신호 ACTIVE(A) 및 ACTIVE(B)를 발생하는 부분의 구성을 도시하는 도면이다.

제12도를 참조하면, 뱅크 #A에 대한 제어 회로(54a)는 자동 프리차지 동작 지시 신호 APC(A)의 활성화시에 세트되어 자동 프리차지 인에이블 신호 APCE(A)를 활성 상태로 하고 내부 동작 활성화 신호 ACTIVE(A)의 비활성화시에 리세트되는 플립플롭(56a), 내부 동작 활성화 지시 신호 ACT(A)의 활성화시에 세트되어 내부 동작 활성화 신호 ACTIVE(A)를 활성 상태로 하는 플립플롭(58a)을 포함한다. 플립플롭(58a)은 제10도에 도시된 자동 프리차지 쉬프트 신호 APCS 및 자동 프리차지 인에이블 신호 APCE(A)가 함께 활성 상태인 때에 또는 프리차지 동작 지시 신호 PC(A)의 활성화시에 리세트된다.

플립플롭(56a)은 자동 프리차지 동작 지시 신호 APC(A)를 수신하는 인버터(56aa), 인버터(56aa)의 출력 신호를 한 입력에서 수신하고 자동 프리차지 인에이블 신호 APCE(A)를 출력하는 NAND 회로(56ab), NAND 회로(56ab)가 출력하는 자동 프리차지 인에이블 신호 APCE(A)와 내부 동작 활성화 신호 ACTIVE(A)를 수신하는 NAND 회로(56ac)를 포함한다. NAND 회로(56ac)의 출력 신호는 NAND 회로(56ac)의 다른 입력으로 인가된다.

플립플롭(58a)은 자동 프리차지 커맨드 쉬프트 신호 APCS와 자동 프리차지 인에이블 신호 APCE(A)를 수신하는 AND 회로(58aa), AND 회로(58aa)로부터 출력되는 자동 프리차지 동작 트리거 신호 PC2(A)를 수신하는 인버터(58ab), 프리차지 동작 지시 신호 PC(A)를 수신하는 인버터(58ac), 인버터(58ab 및 58ac)의 각각의 출력 신호를 수신하는 NAND 회로(58ad), 내부 동작 활성화 지시 신호 ACT(A)를 수신하는 인버터(58af), 인버터(58af)의 출력 신호와 NAND 회로(58ab)의 출력 신호를 수신하고 내부 동작 활성화 신호 ACTIVE(A)를 출력하는 NAND 회로(58ae)를 포함한다. NAND 회로(58ae)의 출력 신호는 NAND 회로(58ad)의 나머지 입력으로 인가된다.

뱅크 #B에 대한 제어 회로(54b)는 자동 프리차지 동작 지시 신호 APC(B)의 활성화시에 세트되어 자동 프리차지 인에이블 신호 APCE(B)를 활성 상태로 하고, 내부 동작 활성화 신호 ACTIVE(B)의 비활성화시에 리세트되는 플립플롭(56b), 내부 동작 활성화 지시 신호 ACT(B)의 활성화시에 세트되어 내부 동작 활성화 지시 신호 ACTIVE(B)를 활성 상태로 하는 플립플롭(58b)을 포함한다. 플립플롭(58b)은 쉬프트 신호 APCS 및 자동 프리차지 인에이블 신호 APCE(B)가 모두 활성 상태인 때 또는 프리차지 동작 지시 신호 PC(B)가 활성 상태인 때 리세트되어 내부 동작 활성화 신호 ACTIVE(B)를 비활성 상태로 한다.

플립플롭(56b)은 자동 프리차지 동작 지시 신호 APC(B)를 수신하는 인버터(56ba), 인버터(56ba)의 출력 신호를 한 입력에서 수신하고 자동 프리차지 인에이블 신호 APCE(B)를 출력하는 NAND 회로(56bb), NAND 회로(56bb)의 출력 신호와 내부 동작 활성화 신호 ACTIVE(B)를 수신하는 NAND 회로(56bc)를 포함한다. NAND 회로(56bc)의 출력 신호는 NAND 회로(56bb)의 다른 입력으로 인가된다.

플립플롭(58b)은 자동 프리차지 쉬프트 신호 APCS와 자동 프리차지 인에이블 신호 APCE(B)를 수신하는 AND 회로(58ba), AND 회로(58ba)의 출력 신호를 수신하는 인버터(58bb), 프리차지 동작 지시 신호 PC(B)를 수신하는 인버터(58bc), 인버터(58bb 및 58bc)의 각각의 출력 신호를 수신하는 NAND 회로(58bd), 내부 동작 활성화 지시 신호 ACT(B)를 수신하는 인버터(58bf), NAND 회로(58bd)의 출력 신호와 인버터(58bf)의 출력 신호 수신하고 내부 동작 활성화 신호 ACTIVE(B)를 출력하는 NAND 회로(58be)를 포함한다. NAND 회로(58be)의 출력 신호는 NAND 회로(58bd)의 나머지 입력으로 인가된다. 제12도에 도시된 제어 회로의 동작을 그 타이밍도인 제13도를 참조하여 설명한다. 제13도에서는 버스트 길이 및 쉬프터 회로(50)의 쉬프트 클럭 수가 모두 2인 경우의 동작을 도시한다.

클럭 사이클 #0에서, 뱅크 A에 대한 액티브 커맨드가 인가된다. 이 액티브 커맨드와 뱅크 어드레스 BA(L 레벨)에 응답하여, 뱅크 #A에 대한 내부 동작 활성화 지시 신호 ACT(A)가 사전결정된 시간 주기 동안 활성 상태로 된다. 플립플롭(58a)이 세트되고, 내부 동작 활성화 신호 ACTIVE(A)가 H 레벨의 활성 상태로 된다. 이에 따라, 뱅크 #A에서, 메모리 셀 선택 동작이 개시된다.

클럭 사이클 #2에서, 뱅크 B에 대한 액티브 커맨드가 인가된다(뱅크 어드레스 BA는 H 레벨이다). 이에 응답하여, 뱅크 #B에 대한 내부 동작 개시 지시 신호 ACT(B)가 활성 상태로 된다. 플립플롭(58b)이 세트되고, 뱅크 #B에 대한 내부 동작 활성화 신호 ACTIVE(B)는 활성 상태로 된다.

클럭 사이클 #5에서, 판독 커맨드 또는 기록 커맨드(판독/기록 커맨드)와 자동 프리차지 커맨드가 뱅크 #A에 대해 인가된다. 이 자동 프리차지 커맨드에 응답하여, 뱅크 #A에 대한 자동 프리차지 동작 지시 신호 APC(A)가 활성 상태로 된다. 플립플롭(56a)이 세트되고, 자동 프리차지 인에이블 신호 APCE(A)는 H 레벨의 활성 상태로 된다. 또한, 이 자동 프리차지 동작 지시 신호 APC는 제10도에 도시된 쉬프터 회로(50)로 인가된다. 이 쉬프터 회로(50)는 인가된 자동 프리차지 지시 신호 APC를 사전결정된 클럭 사이클 수 동안 쉬프트한다(본 실시예에서는 버스트 길이가 2이다). 이 클럭 사이클 #5에서 인가된 판독 커맨드 또는 기록 커맨드의 액세스 커맨드에 따라, 뱅크 #A에 대한 액세스가 수행되어 데이터의 기록 또는 판독이 수행된다. 버스트 길이가 2인 클럭 사이클 #7에서, 제10도에 도시된 쉬프터 회로(50)로부터의 쉬프트 신호 APCS는 H 레벨의 활성 상태로 되고, AND 회로(58aa)로부터 출력되는 자동 프리차지 인에이블 신호 PC2(A)를 H 레벨의 활성 상태로 되며, NAND 회로(58ad)의 출력 신호가 H 레벨로 되어, NAND 회로(58ae)로부터 출력되는 내부 동작 활성화 신호 ACTIVE(A)는 L 레벨의 비활성 상태로 된다. 이 뱅크 #A에 대한 내부 동작 활성화 신호 ACTIVE(A)의 비활성화에 응답하여, 플립플롭(56a)이 리세트되고, 자동 프리차지 동작 인에이블 신호 APCE(A)는 L 레벨의 비활성 상태로 된다. 이에 따라, 자동 프리차지 동작 인에이블 신호 PC2(A)는 L 레벨의 비활성 상태로 된다. 이에 따라, 뱅크 #A의 메모리 셀 어레이는 비활성 상태의 프리차지 상태로 된다.

클럭 사이클 #10에서, 뱅크 #B에 대한 액세스 커맨드(판독 커맨드/기록 커맨드) 및 자동 프리차지 커맨드가 인가된다. 이 자동 프리차지 동작 지시 신호 APC 및 H 레벨의 뱅크 어드레스 신호 BA에 따라, 뱅크 #B에 대한 자동 프리차지 동작 지시 신호 APC(B)는 H 레벨의 활성 상태로 되고, 플립플롭(56b)이 세트되어 자동 프리차지 인에이블 신호 APCE(B)는 H 레벨의 활성 상태로 된다. 또한 이 자동 프리차지 동작 지시 신호 APC는 제10도에 도시된 쉬프터 회로(50)로 인가된다. 이 클럭 사이클 #10에서 인가되는 액세스 커맨드에 따라 뱅크 #B에 대한 액세스 동작이 수행되어 데이터를 기록하거나 또는 판독한다.

제10도에 도시된 쉬프터 회로(50)의 쉬프트 동작이 완료되면, 쉬프트 신호 APCS는 H 레벨의 활성 상태로 된다. 이에 따라, AND 회로(58ba)로부터 출력되는 자동 프리차지 인에이블 신호 PC2(B)는 H 레벨의 활성 상태로 된다. 플립플롭(58b)이 리세트되고, 내부 동작 활성화 신호 ACTIVE(B)는 L 레벨의 비활성 상태로 된다. 이 뱅크 #B에 대한 내부 동작 활성화 신호 ACTIVE(B)의 비활성화에 응답하여, 플립플롭(56b)이 리세트되고 자동 프리차지 인에이블 신호 APCE(B)는 L 레벨의 비활성 상태로 된다. 이에 따라, 프리차지 동작 인에이블 신호 PC2(B)는 L 레벨의 비활성 상태로 된다. 이에 따라, 뱅크 #B의 메모리 셀 어레이는 프리차지 상태로 된다.

자동 프리차지 동작을 수행하기 위해 쉬프터 회로를 뱅크 #A 및 뱅크 #B에 공통으로 제공하고, 뱅크 각각에 대해 개별적으로 자동 프리차지 커맨드에 응답하여 이 자동 프리차지 동작을 활성화하는 신호를 발생하는 부분을 제공함으로써, 자동 프리차지 동작의 실행을 위해 쉬프터 회로의 출력에 따라 지정된 뱅크에 대해 자동 프리차지 동작이 실행될 수 있다.

[실시예 3]

제14도는 본 발명의 실시예 3에 따른 동기형 반도체 기억 장치의 주요 부분의 구성을 도시하는 도면으로서, 제14(a)도에서는 뱅크 #A에 대한 내부 동작 제어부의 구성을 도시하고, 제14(b)도에서는 뱅크 #B에 대한 내부 동작 제어부의 구성을 도시한다.

제14(a)도를 참조하면, 제어 회로(54a)는 내부 동작 활성화 신호 ACTIVE(A)를 생성하는 플립플롭(56a 및 58a)외에, 뱅크 #A에 대한 판독 지시 신호 R(A)에 따라 판독 동작 활성화 신호 READ(A)를 출력하는 판독 동작 제어 회로(60a), 기록 동작 지시 신호 W(A)에 따라 기록 동작 활성화 신호 WRITE(A)를 출력하는 기록 제어 회로(62a)를 포함한다.

판독 제어 회로(60a)는 판독 동작 지시 신호 R(A)의 활성화시에 초기값으로 리세트되고 기동되어 사전결정된 카운트 값을 카운트하는 판독 버스트 길이 카운터(60aa), 판독 동작 지시 신호 R(A)의 활성화시에 세트되고 판독 버스트 길이 카운터(60aa)의 카운트 업 신호에 응답하여 리세트되는 플립플롭(60ab)을 포함한다. 이 플립플롭(60ab)으로부터 판독 동작 활성화 신호 READ(A)가 출력된다. 판독 버스트 길이 카운터(60aa)는 클럭 신호 CLK에 따라 미리 설정된 버스트 길이의 클럭 사이클을 카운트한다.

기록 제어 회로(62a)는 기록 동작 지시 신호 W(A)의 활성화시에 초기값으로 리세트되고 기동되어 기록 동작시의 버스트 길이를 카운트하는 기록 버스트 길이 카운터(62aa), 기록 동작 지시 신호 W(A)의 활성화시에 세트되고 기록 버스트 길이 카운터(62aa)의 카운트 업 신호에 응답하여 리세트되는 플립플롭(62ab)을 포함한다. 이 플립플롭(62ab)으로부터 기록 동작 활성화 신호 WRITE(A)가 출력된다. 판독 버스트 길이 카운터(60aa) 및 기록 버스트 길이 카운터(62aa)는 이전의 실시예 1에서 제8(a)도를 참조하여 설명한 구성과 유사한 구성을 갖는다.

제어 회로(54a)는 판독 동작 활성화 신호 READ(A)와 기록 동작 활성화 신호 WRITE(A)를 수신하는 NOR 회로(64a)를 더 포함한다. 이 NOR 회로(64a)의 출력 신호는 플립플롭(58)에 포함되는 AND 회로(58aa)로 인가된다. 즉, 이 구성에서는 자동 프리차지 커맨드 쉬프트 신호 APCS를 대신하여, 기록 동작 활성화 신호 및 판독 동작 활성화 신호의 비활성화시에 H 레벨로 되는 신호가 이용된다. 플립플롭(56a 및 58a)의 구성은 쉬프트 신호 APCS가 이용되지 않는 점을 제외하면, 이전의 실시예 2의 구성과 유사하다.

제14(b)도를 참조하면, 제어 회로(54b)는 내부 동작 활성화 신호 ACTIVE(B)를 발생하는 플립플롭(56a 및 58a)외에, 뱅크 #B에 대한 판독 동작 지시 신호 R(B)에 따라 판독 동작 활성화 신호 READ(B)를 출력하는 판독 동작 제어 회로(60b), 뱅크 #B에 대한 기록 동작 지시 신호 W(B)에 따라 뱅크 #B에 대한 데이터 기록 동작을 활성화하는 기록 동작 활성화 신호 WRITE(B)를 생성하는 기록 동작 제어 회로(62b)를 포함한다.

판독 동작 제어 회로(60b)는 뱅크 #A의 판독 동작 제어 회로(60a)와 유사한 구성을 갖고, 판독 버스트 길이 카운터(60ba) 및 플립플롭(60bb)을 포함한다. 유사하게, 기록 동작 제어 회로(62b)도 뱅크 #A에 대한 기록 동작 제어 회로(62a)와 유사한 구성을 갖고, 기록 버스트 길이 카운터(62ba) 및 플립플롭(62bb)을 포함한다. 제어 회로(54b)는 판독 동작 활성화 신호 READ(B)와 기록 동작 활성화 신호 WRITE(B)를 수신하는 NOR 회로(64b)를 더 포함한다. 이 NOR 회로(64b)의 출력 신호는 플립플롭(58b)에 포함되는 AND 회로(58ba)로 인가된다.

제14(a)도 및 제14(b)도에 도시된 구성에 따르면, 인가된 자동 프리차지 커맨드를 사전결정된 주기 동안 쉬프트하는 쉬프트 회로는 제공되어 있지 않다. 각 뱅크에서, 판독 동작 및 기록 동작이 완료된 때, 이미 인가된 자동 프리차지 커맨드에 따라 자동 프리차지 인에이블 APCE(A) 또는 APCE(B)를 활성 상태로 함으로써 플립플롭(58a)(또는 58b)는 리세트될 수 있다. 제14(a)도 및 제14(b)도에 도시된 구성은 실질적으로 뱅크 #A 및 뱅크 #B 각각에 대해 제공된 실시예 1에서의 구성과 같다. 따라서, 뱅크 #A에 대해 자동 프리차지 커맨드가 인가되는 경우에는, 데이터 기록 동작 및 판독 동작이 완료되어 판독 동작 활성화 신호 READ(A) 및 기록 동작 활성화 신호 WRITE(A)가 비활성 상태로 되고 NOR 회로(64a)의 출력 신호가 H 레벨로 되면, 이미 활성 상태로 된(자동 프리차지 커맨드는 기록 커맨드 또는 판독 커맨드와 동시에 인가되는) 자동 프리차지 인에이블 신호 APCE(A)가 유효로 된다. AND 회로(58aa)가 출력하는 자동 프리차지 동작 트리거 신호 PC2(A)가 활성 상태로 된다. 내부 동작 활성화 신호 ACTIVE(A)는 비활성 상태로 된다. 동일한 동작이 뱅크 #B에도 적용된다.

제14(a)도 및 제14(b)도에 도시된 구성에서, 자동 프리차지 커맨드를 사전결정된 시간 주기의 경과 후에 유효로 하는 (자동 프리차지 동작 지시 신호를 사전결정된 시간 주기 동안 지연하는) 쉬프터 회로는 유구되지 않는다. 데이터 기록 및 데이터 판독 동작에 요구되는 버스트 길이 카운터는 자동 프리차지 동작 개시 타이밍을 설정하도록 이용된다. 따라서, 자동 프리차지 커맨드를 지연시키기 위한 전용 쉬프터 회로가 불필요하게 되어, 제어 회로부의 레이아웃 면적이 감소될 수 있다.

[실시예 4]

제15도는 본 발명의 실시예 4에 따른 동기형 반도체 기억 장치의 내부 동작 활성화 신호 발생부의 구성을 개략적으로 도시하는 도면이다. 제15도를 참조하면, 뱅크 #A 및 뱅크 #B에 공통으로 제공되고 자동 프리차지 커맨드를 지연시키도록 쉬프터 회로(50a)는 자동 프리차지 동작 지시 신호 APC의 활성화에 응답하여 초기값으로 리세트되어 카운트 동작을 개시한다. 이 쉬프터 회로(50a)의 구성은 이전의 제8(a)도에 도시된 구성이 이용될 수 있다. 제15도에 도시된 구성에서, 쉬프터 회로(50a)에 의해 인가되는 지연 시간(쉬프트 클럭 사이클 수)은 데이터 기록 및 판독을 위해 미리 결정된 버스트 길이와 독립적으로 설정된다.

뱅크 #A에 대한 내부 동작 활성화 신호 ACTIVE(A)를 발생하는 제어 회로(54a)는 뱅크 #A에 대한 자동 프리차지 동작 지시 신호 ATC(A)에 응답하여 세트되어 자동 프리차지 인에이블 신호 APCE(A)를 출력하는 플립플롭(56a), 뱅크 #A에 대한 내부 동작 활성화 개시 지시 신호 ACT(A)의 활성화에 응답하여 세트되어 내부 동작 활성화 신호 ACTIVE(A)를 활성 상태로 하는 플립플롭(58a)을 포함한다. 플립플롭(56a)은 내부 동작 활성화 신호 ACTIVE(A)의 비활성화에 응답하여 리세트된다. 이러한 플립플롭(56a 및 58a)의 구성은 이전의 실시예 2 및 실시예 3에 도시된 구성과 유사하다.

제어 회로(54a)는 뱅크 #B에 대한 판독 동작 지시 신호 R(B), 뱅크 #B에 대한 기록 동작 지시 신호 W(B), 쉬프터 회로(50a)로부터의 자동 프리차지 쉬프트 신호 APCS를 수신하는 OR 회로(70a)를 더 포함한다. 이 OR 회로(70a)의 출력신호는 플립플롭(58a)에 포함되는 AND 회로(58aa)로 인가된다. 즉, 제어 회로(54a)에서는, 쉬프터 회로(50a)로부터의 쉬프트 신호 APCS 또는 뱅크 #B에 대한 판독 동작 지시 신호 R(B) 및 기록 동작 지시 신호 W(B)중 어느 하나의 활성화시에, 자동 프리차지 인에이블 신호 APCE(A)가 유효로 되어 자동 프리차지 동작 트리거 신호 PC2(A)가 활성 상태로 된다.

제어 회로(54b)는 뱅크 #B에 대한 자동 프리차지 동작 지시 신호 APCE(B)의 활성화에 응답하여 세트되어 자동 프리차지 인에이블 신호 APC(B)를 활성 상태로 하는 플립플롭(56b), 뱅크 #B에 대한 내부 동작 활성화 지시 신호 ACT(B)의 활성화에 응답하여 세트되어 내부 동작 활성화 신호 ACTIVE(B)를 활성 상태로 하는 플립플롭(58b)을 포함한다. 이러한 플립플롭(56b 및 58b)의 구성은 이전의 실시예 2 및 실시예 3에 도시된 제어 회로(54b)의 구성과 유사하다.

제어 회로(54b)는 뱅크 #A에 대한 판독 동작 지시 신호 R(A), 뱅크 #A에 대한 기록 동작 지시 신호 W(A), 자동 프리차지 동작 쉬프트 신호 APCS를 수신하는 OR 회로(70b)를 더 포함한다. 이 OR 회로(70b)의 출력 신호는 플립플롭(58b)에 포함되는 AND 회로(58ba)로 인가된다. 이 제어 회로(54b)에서, 뱅크 #A에 대한 판독 동작 지시 신호 R(A), 기록 동작 지시 신호 W(A), 쉬프트 신호 APCS 중 어느 하나가 활성 상태로 되면, 자동 프리차지 인에이블 신호 APCE(B)는 유효로 되고, 프리차지 동작 트리거 신호 PC2(B)는 활성 상태로 된다. 이 제15도에 도시된 제어 회로의 동작을 그 타이밍도인 제16도를 참조하여 설명한다.

제16도에서는, 버스트 길이가 4이고 쉬프터 회로(50a)도 4 클럭 사이클 동안 인가된 자동 프리차지 동작 지시 신호 APC를 쉬프트하는 일예가 도시된다.

클럭 사이클 #0에서, 뱅크 A에 대한 액티브 커맨드가 인가되고, 내부 동작 개시 지시 신호 ACT(A)는 활성 상태의 H 레벨로 된다. 이 내부 동작 개시 지시 신호 ACT(A)의 활성화에 응답하여, 플립플롭(54a)이 세트되어 내부 동작 활성화 신호 ACTIVE(A)는 H 레벨의 활성 상태로 된다. 이에 따라, 뱅크 #A에서 메모리 셀 선택 동작이 수행된다.

클럭 사이클 #2에서, 뱅크 #B에 대한 액티브 커맨드가 인가된다. 내부 동작 개시 지시 신호 ACT(B)는 활성 상태의 H 레벨로 된다. 플립플롭(58b)이 세트되어 내부 동작 활성화 신호 ACTIVE(B)는 H 레벨의 활성 상태로 된다.

클럭 사이클 #5에서, 자동 프리차지 커맨드와 함께 판독 커맨드 또는 기록 커맨드(판독/기록 커맨드)가 뱅크 #A에 대해 인가된다. 이에 따라, 자동 프리차지 동작 지시 신호 APC는 H 레벨의 활성 상태로 되고, 쉬프터 회로(50a)는 초기값으로 리세트되고 기동되어 쉬프트 동작을 개시한다. 이 때, 플립플롭(56a)이 세트되어 자동 프리차지 인에이블 신호 APCE(A)는 H 레벨로 세트된다. 액세스 커맨드(제16도에서, 양자를 합하여 신호 RW(A)로 도시함)에 따라, 데이터 판독 지시 신호 R(A) 또는 데이터 기록 지시 신호 W(A)는 활성 상태의 H 레벨로 된다. 이 액세스 커맨드에 따라 뱅크 #A에서 액세스 동작이 수행된다.

버스트 길이 경과 전의 클럭 사이클 #7에서 뱅크 #B에 대한 자동 프리차지 커맨드와 함께 액세스 커맨드가 인가된다. 이 클럭 사이클 #7에서 자동 프리차지 동작 지시 신호 APC의 활성화에 따라, 쉬프터 회로(50a)는 초기값으로 리세트되고 쉬프트 동작을 개시한다. 플립플롭(56a)으로부터의 자동 프리차지 인에이블 신호 APCE(A)는 활성 상태의 H 레벨에 있다. 따라서, 이 클럭 사이클 #7에서 뱅크 #B에 대한 액세스 커맨드에 따라 OR 회로(70a)의 출력 신호는 H 레벨로 되고, 플립플롭(58a)에 포함되는 AND 회로(58aa)로부터의 자동 프리차지 트리거 신호 PC2(A)는 H 레벨의 활성 상태로 되며, 내부 동작 활성화 신호 ACTIVE(A)는 L 레벨의 비활성 상태로 된다. 이 내부 동작 활성화 신호 ACTIVE(A)의 비활성화에 따라, 플립플롭(56a)이 리세트되고 자동 프리차지 동작 인에이블 신호 APCE(A)가 L 레벨로 리세트된다. 이에 따라, 뱅크 #A는 프리차지 상태로 복귀한다.

뱅크 #B에서는, 이 클럭 사이클 #7에 인가된 액세스 커맨드에 따라 데이터 액세스 동작이 수행된다. 버스트 길이가 경과하면, 쉬프터 회로(50a)로부터의 자동 프리차지 쉬프트 신호 APCS가 클럭 사이클 #11에서 H 레벨로 올라가고, OR 회로(70b)의 출력 신호는 H 레벨로 된다. 플립플롭(56b)은 클럭 사이클 #7의 자동 프리차지 커맨드에 따라 세트되어 있으며, 자동 프리차지 인에이블 신호 APCE(B)는 H 레벨에 있다. 따라서, 이 클럭 사이클 #11에서 AND 회로(58ba)로부터의 자동 프리차지 동작 트리거 신호 PC2(B)는 H 레벨의 활성 상태로 되고, 내부 동작 활성화 신호 ACTIVE(B)는 비활성 상태의 L 레벨로 된다. 이 내부 동작 활성화 신호 ACTIVE(A)의 비활성화에 응답하여, 플립플롭(56b)은 리세트되고, 자동 프리차지 인에이블 신호 APCE(B)는 비활성 상태의 L 레벨로 리세트된다.

뱅크 #A로의 액세스 동안 이 버스트 길이 경과 전에 뱅크 #B가 액세스를 되는 경우, 뱅크 #A는 이 뱅크 #B에 대해 액세스 커맨드에 따라 프리차지될 수 있다. 이에 따라, 요구되는 데이터는 뱅크 #A 및 뱅크 #B로부터 적절하게 판독될 수 있다. 뱅크 #B로의 액세스를 수행하는 것은 뱅크 #A가 프리차지 상태에 있든지, 또는 뱅크 #A로의 액세스가 완료됐을 때만의 시점이다. 따라서, 상술한 바와 같이 뱅크 #B에 대한 액세스 커맨드에 따라 뱅크 #A를 프리차지 상태로 복귀시켜도 요구되는 데이터는 모두 판독될 수 있다.

뱅크 #A 및 뱅크 #B에 대한 액세스가 버스트 길이 간격에서 수행되는 경우에는, 이전의 실시예 2에서 설명한 것과 유사한 동작이 실현된다. 또한, 버스트 길이보다 긴 간격에서 액세스 커맨드가 인가되는 경우에는, 각각의 뱅크 #A 및 뱅크 #B에서 쉬프트 신호 APCS에 따라 내부 동작 활성화 신호 ACTIVE(A) 또는 ACTIVE(B)의 비활성화가 수행된다.

상술한 바와 같이, 한 뱅크의 내부 동작 활성화 신호 발생부의 제어를 다른 뱅크에 대한 액세스 커맨드의 활성/비활성에 따라 수행함에 따라, 액세스 인터럽트(버스트 길이보다 짧은 간격에서 액세스 커맨드가 인가되는)에서도, 요구되는 데이터가 적절하게 판독될 수 있다. 뱅크 #A에서, 인터럽트 동작이 연속해서 수행되는 경우에도, 자동 프리차지 커맨드를 연속해서 인가함으로써 쉬프터 회로(50a)는 자동 프리차지 커맨드를 인가할 때마다 리세트되므로, 내부 동작은 활성 상태로 유지되어서 요구되는 데이터를 액세스할 수 있다.

이상과 같이, 쉬프터 회로가 다수의 뱅크에 의해 공유되는 본 발명의 실시예 4에 따라, 다른 뱅크의 액세스 커맨드를 이용하여 뱅크의 내부 동작의 활성/비활성 상태를 제어하는 구성을 부가함으로써, 버스트 길이보다 짧은 간격에서 다른 뱅크가 액세스되는 경우에도, 각 뱅크는 요구되는 타이밍에서 프리차지될 수 있다.

[실시예 5]

제17도는 본 발명의 실시예 5에 따른 동기형 반도체 기억 장치의 제어 회로의 구성을 개략적으로 도시하는 도면이다. 제17도를 참조하면, 동기형 반도체 기억 장치는 판독 동작 지시 신호 R의 활성화에 응답하여 초기값으로 리세트되고 카운트 동작을 개시하는 판독 버스트 길이 카운터(80a), 판독 동작 지시 신호 R의 활성화시 세트되어 판독 동작 활성화 신호 READ를 활성 상태로 하고 판독 버스트 길이 카운터(80a)의 카운트 업 신호에 응답하여 리세트되어 판독 동작 활성화 신호 READ를 비활성 상태로 하는 판독 발생기(82a), 기록 동작 지시 신호 W의 활성화시 초기값으로 리세트되고 카운트 동작을 개시하는 기록 버스트 길이 카운터(80b), 기록 동작 지시 신호 W의 활성화시에 세트되어 기록 동작 활성화 신호 WRITE를 활성 상태로 하고 기록 버스트 길이 카운터(80b)의 카운트 업 신호에 응답하여 리세트되어 기록 동작 활성화 신호 WRITE를 비활성 상태로 하는 기록 발생기(82b), 판독 발생기(82a)로부터의 판독 동작 활성화 신호 READ와 기록 발생기(82b)로부터의 기록 동작 활성화 신호 WRITE를 수신하는 OR 회로(86), OR 회로(86)의 출력 신호 R/W의 하강에 응답하여 H 레벨의 원샷 펄스 신호를 발생하는 원샷 펄스 발생기(88)를 포함한다.

판독 버스트 길이 카운터(80a), 판독 발생기(82a), 기록 버스트 길이 카운터(80b) 및 기록 발생기(82b)는 이전의 실시예 1에서 설명한 것과 유사한 구성을 갖는다. 이 판독 버스트 길이 카운터(80a), 판독 발생기(82a), 기록 버스트 길이 카운터(80b) 및 기록 발생기(82b)는 뱅크 #A 및 뱅크 #B에 공통으로 제공된다.

동기형 반도체 기억 장치는 판독 발생기(82a)로부터의 판독 동작 활성화 신호 READ와 뱅크 어드레스 신호 BA를 수신하고 뱅크 #A 및 뱅크 #B에 대한 판독 동작 활성화 신호 READ(A) 및 READ(B)를 출력하는 판독 선택 회로(84a), 기록 동작 활성화 신호 WRITE와 뱅크 어드레스 신호 BA에 따라 뱅크 #A 및 뱅크 #B에 대한 기록 동작 활성화 신호 WRITE(A) 및 WRITE(B)를 출력하는 기록 선택 회로(84b)를 더 포함한다. 뱅크 어드레스 신호 BA에 의해 지정된 뱅크에 대해서만 기록/판독 동작 활성화 신호는 활성 상태로 된다.

동기형 반도체 기억 장치는 뱅크 #A에 대한 내부 동작 활성화 개시 지시 신호 ACT(A)에 응답하여 활성 상태로 되고 내부 동작 활성화 신호 ACTIVE(A)를 출력하는 제어 회로(54a), 뱅크 #B에 대한 내부 동작 활성화 개시 지시 신호 ACT(B)에 응답하여 활성 상태로 되고 내부 동작 활성화 신호 ACTIVE(B)를 출력하는 제어 회로(54b)를 더 포함한다.

제어 회로(54a)는 자동 프리차지 동작 지시 신호 APC(A)의 활성화시 세트되고 내부 동작 활성화 신호 ACTIVE(A)의 비활성화시 리세트되는 플립플롭(56a), 원샷 펄스 발생기(88)로부터의 펄스 신호 APCSP, 뱅크 #B에 대한 판독 동작 지시 신호 R(B), 뱅크 #B에 대한 기록 동작 지시 신호 W(B)를 수신하는 OR 회로(72a), 플립플롭(56a)이 출력하는 자동 프리차지 인에이블 신호 APCE(A)와 OR 회로(72a)의 출력 신호를 수신하는 AND 회로(58aa), 프리차지 동작 지시 신호 PC(A), AND 회로(58aa)로부터 자동 프리차지 동작 트리거 신호 PC2(A)를 수신하는 OR 회로(57a), 내부 동작 활성화 개시 지시 신호 ACT(A)의 활성화시 세트되고 OR 회로(57a)의 출력 신호 활성화시(H 레벨) 리세트되는 플립플롭(59a)을 포함한다. 플립플롭(59a)으로부터 내부 동작 활성화 신호 ACTIVE(A)가 출력된다.

제어 회로(54b)는 자동 프리차지 동작 지시 신호 APC(B)의 활성화시 세트되고, 내부 동작 활성화 신호 ACTIVE(B)의 비활성화에 응답하여 리세트되는 플립플롭(56b), 펄스 신호 APCSP와 뱅크 #A에 대한 판독 동작 지시 신호 R(A) 및 뱅크 #A에 대한 기록 동작 지시 신호 W(A)를 수신하는 OR 회로(72b), OR 회로(72b)의 출력 신호와 플립플롭(56b)로부터의 자동 프리차지 인에이블 신호 APCE(B)를 수신하는 AND 회로(58ba), 프리차지 동작 지시 신호 PC(B)와 AND 회로(58ba)의 출력 신호를 수신하는 OR 회로(57b), 내부 동작 활성화 개시 지시 신호 ACT(B)의 활성화시에 세트되고 OR 회로(57b)의 출력 신호의 활성화시(H 레벨) 리세트되는 플립플롭(59b)을 포함한다. 플립플롭(59b)으로부터 내부 동작 활성화 신호 ACTIVE(B)가 출력된다.

제17도에 도시된 구성에 따라, 이전의 실시예 4의 자동 프리차지 동작 지시 신호 APC를 쉬프트하는 쉬프트 회로를 대신하여 판독 버스트 길이 카운터 및 기록 버스트 길이 카운터가 이용된다. 자동 프리차지 쉬프트 신호 APCS와 같은 신호는 원샷 펄스 발생기(88)로부터 출력된다. 실시예 5에 따른 동기형 반도체 기억 장치의 제어 회로의 동작을 제18도에 도시된 타이밍도를 참조하여 설명한다. 제18도에서는, 버스트 길이가 4인 경우의 동작이 도시된다.

클럭 사이클 #1에서, 뱅크 #A에 대한 액티브 커맨드가 인가된다. 이에 응답하여, 플립플롭(59a)이 세트되어 내부 동작 활성화 신호 ACTIVE(A)는 H 레벨의 활성 상태로 된다.

클럭 사이클 #3에서, 뱅크 #B에 대한 액티브 커맨드가 인가된다. 플립플롭(59b)이 세트되어 내부 동작 활성화 신호 ACTVIE(B)는 H 레벨의 활성 상태로 된다.

클럭 사이클 #5에서, 뱅크 #A에 대한 판독 커맨드 및 자동 프리차지 커맨드(자동 PC)가 인가된다. 이 판독 커맨드에 응답하여, 판독 동작 지시 신호 R는 H 레벨의 활성 상태로 된다. 판독 버스트 길이 카운터(80a)는 카운트 동작을 개시한다. 유사하게, 판독 발생기(82a)가 세트되고 판독 동작 활성화 신호 READ는 H 레벨의 활성 상태로 된다. 뱅크 #A에 대한 자동 프리차지 커맨드에 따라 자동 프리차지 동작 지시 신호 APC(A)는 사전결정된 시간 주기 동안 H 레벨로 된다.

플립플롭(56a)이 세트되고, 자동 프리차지 인에이블 신호 APCE(A)는 활성 상태의 H 레벨로 된다. 이 판독 커맨드에 따라, 뱅크 #A에서 메모리 셀의 데이터 판독이 수행된다.

버스트 길이 4 클럭 사이클이 경과하는 클럭 사이클 #9에서, 다시 뱅크 #A에 대한 판독 커맨드가 인가된다. 이 판독 커맨드에 따라, 판독 동작 신호 R이 다시 활성 상태가 된다. 판독 버스트 길이 카운터(80a)는 리세트되어 카운트 동작을 재개시한다. 또한, 판독 발생기(82a)가 세트되고, 연속적으로 판독 동작 활성화 신호 READ를 H 레벨의 활성 상태로 한다. 이에 따라, 다시 뱅크 #A에서 데이터 판독이 수행된다.

클럭 사이클 #12에서, 뱅크 #B에 대한 기록 커맨드 및 자동 프리차지 커맨드가 인가된다. 이 기록 커맨드에 따라, 기록 동작 지시 신호 W는 활성 상태로 된다. 이에 따라, 기록 버스트 길이 카운터(80b)가 기동되어 카운트 동작을 개시한다. 또한, 기록 발생기(82b)가 세트되어 내부 기록 동작 활성화 신호 WRITE는 H 레벨의 활성 상태로 된다. 이 클럭 사이클 #12에서 뱅크 #B에 대한 기록 커맨드에 따라, 뱅크 #B에 대한 기록 동작 지시 신호 W(B)는 H 레벨의 활성 상태로 되고, OR 회로(72a)는 출력 신호가 H 레벨로 된다. 이 클럭 사이클 #12에서, 플립플롭(56a)으로부터의 자동 프리차지 인에이블 신호 APCE(A)은 H 레벨이다. 따라서, AND 회로(58aa)으로부터 자동 프리차지 동작 트리거 신호 PC2(A)는 활성 상태로 된다. 이에 따라, OR 회로(57a)를 통해 플립플롭(59a)이 리세트되고, 내부 동작 활성화 신호 ACTIVE(A)는 비활성 상태로 된다. 이 내부 동작 활성화 신호 ACTIVE(A)의 비활성화에 응답하여, 뱅크 #A는 프리차지 상태로 된다. 또한, 플립플롭(56a)이 리세트되고 인에이블 신호 APCE(A)는 L 레벨의 비활성 상태로 된다.

이 클럭 사이클 #12에서는, 뱅크 #B에 대한 자동 프리차지 동작 지시 신호 APC(B)가 발생되어, 플립플롭(56b)이 세트된다. 자동 프리차지 인에이블 신호 APCE(B)는 H 레벨의 활성 상태로 된다.

따라서, 이 클럭 사이클 #12에서 판독 동작 활성화 신호 READ는 H 레벨에 있어도, 뱅크 #A의 버스트 길이의 데이터 판독전에 뱅크 #B에 대한 액세스 동작이 수행되므로, 뱅크 #A는 프리차지 상태로 되어 요구되는 데이터가 적절하게 판독될 수 있다. 자동 프리차지 커맨드가 클럭 사이클 #5에서 사전에 인가되는 경우, 이전의 실시예 1과 유사한 버스트 길이 주기 이내에서 다음 판독 커맨드 또는 기록 커맨드를 인가함으로써, 버스트 길이 카운터는 리세트되어 판독 동작 활성화 신호 READ는 활성 상태로 유지된다. 따라서, 페이지 모드 동작에서 동일한 뱅크가 연속적으로 액세스될 수 있다.

클럭 사이클 #13에서, 판독 버스트 길이 카운터(80a)로부터 카운트 업 신호가 출력되고, 판독 발생기(82a)로부터의 판독 동작 활성화 신호 READ는 비활성 상태로 된다. 클럭 사이클 #12에서 기록 동작 활성화 신호 WRITE가 활성 상태로 되고 클럭 사이클 #13에서 판독 동작 활성화 신호 READ가 비활성 상태로 되어도, 데이터 기록 동작(메모리 셀로의 기록 동작)이 우선하도록 판독 데이터에 대해 사이클 #13에서 마스크 신호에 의해 마스크가 제공된다. 따라서, 내부 데이터 충돌이 생기지 않는다.

클럭 사이클 #12에서 기록 커맨드가 인가된 후, 버스트 길이의 데이터 기록이 수행된 후, 클럭 사이클 #16에서 다시 뱅크 #B에 대해 기록 커맨드가 인가된다. 이 기록 커맨드에 따라, 다시 기록 버스트 길이 카운터(80b)는 리세트되어 카운트 동작을 개시하고, 뱅크 #B에 대한 데이터 기록이 실행된다(선택 회로(84b)에 의해, 기록 동작 활성화 신호 WRITE(B)는 활성 상태로 된다). 이 데이터 기록시에 자동 프리차지 커맨드가 이용되어도, 버스트 길이 간격내에서 액세스 커맨드를 인가함으로써 버스트 RFL이 카운터가 리세트되므로 내부 프리차지 동작이 정지될 것이다. 따라서, 동일한 뱅크에 대한 페이지 동작 모드에 따라 연속적으로 액세스가 실행될 수 있다.

기록 버스트 길이 카운터(80b)는 버스트 길이의 클럭 사이클을 카운트하면, 클럭 사이클 #20에서 카운트 업 신호를 출력한다. 기록 발생기(82b)가 리세트되고, 기록 동작 활성화 신호 WRITE는 비활성 상태로 된다. 이 기록 동작 활성화 신호 WRITE의 비활성화에 응답하여, OR 회로(86)으로부터의 신호 R/W는 L 레벨로 되고, 원샷 펄스 발생기(88)로부터의 펄스 신호 APCSP는 H 레벨로 된다. 이 활성 상태로 된 펄스 신호 APCSP에 따라, OR 회로(72b)의 출력 신호는 H 레벨로 되고, 자동 프리차지 인에이블 신호 APCE(B)는 H 레벨의 활성 상태로 된다. 따라서, AND 회로(58ba) 및 OR 회로(57b)를 통해 플립플롭(59b)이 리세트되고, 내부 동작 활성화 신호 ACTIVE(B)는 리세트된다. 따라서, 자동 프리차지 커맨드를 인가하여 페이지 모드 동작을 수행해도, 페이지 모드의 데이터 기록/판독 완료후 확실하게 내부 메모리 셀 어레이 뱅크는 프리차지 상태로 복귀될 수 있다.

실시예 5에 따르면, 버스트 길이 카운터를 이용하여 자동 프리차지 커맨드는 지연된다. 이 버스트 길이 카운터(80a, 80b)는 뱅크 #A 및 #B에 공통으로 제공된다. 따라서, 사전결정된 시간 주기 동안 자동 프리차지 커맨드를 지연시키는 쉬프트 회로를 제공할 필요가 없다. 또한, 각 뱅크에 공통으로 제공할 수 있으므로, 제어 회로의 레이아웃 면적이 크게 감소될 수 있다. 또한, 판독 동작 활성화 신호 READ 및 WRITE가 모두 비활성 상태로 되는 경우, 자동 프리차지 신호에 대응하는 펄스 신호 APCSP가 출력되어 자동 프리차지 인에이블 신호 APCE는 유효상태(AND 회로(58aa 및 58ba)가 인에이블 상태이다)로 된다. 따라서, 자동 프리차지 커맨드가 먼저 인가되어도, 페이지 모드 동작 완료시에 내부에서 메모리 셀 어레이(뱅크)는 프리차지 상태로 될 수 있다.

또한 다른 뱅크에 대한 액세스 동작 지시 신호(R(A), R(B), W(A), W(B))에 따라 자동 프리차지 인에이블 신호를 유효 상태로 하므로, 각 뱅크는 요구되는 경우 프리차지 상태로 복귀시킬 수 있다.

또한, 상기 실시예에서는 2개의 뱅크가 이용되고 있으나, 이 뱅크의 수는 3개 이상 복수개이더라도 동일한 효과를 얻을 수 있다. 뱅크가 3개 이상 제공되어 있는 경우에는, 제어 회로에서 자동 프리차지 인에이블 신호가 유효로 되도록 OR 회로에 대해 다른 뱅크 모두에 대한 판독 동작 지시 신호 및 기록 동작 지시 신호가 인가 되도록 구성이 구현된다. 다른 구성은 이전의 실시예 4 또는 실시예 5의 구성이 그대로 적용될 수 있다.

또한, 버스트 길이의 수는 4로 한정되지 않고 임의의 수이다.

비록 본 발명이 상세하게 기술되고 도시되었다 하더라도, 본 발명의 예시일 뿐 제한적이지는 않으며, 본 발명의 정신 및 범위는 첨부되는 청구 범위에 의해서만 제한된다.

이상과 같이, 본 발명에 따르면 레이아웃 면적이 감소되고 자동 프리차지 커맨드에 대한 제어가 용이하게 되는 동기형 반도체 기억 장치를 실현할 수 있다.

Claims

외부로부터 주기적으로 인가되는 클럭 신호와 동기하여 동작하는 동기형 반도체 메모리 장치에 있어서, 외부로부터 인가되는 메모리 셀 선택 동작 개시 지시 신호에 응답하여 내부 동작 활성화 신호를 활성 상태로 하는 내부 활성화 신호 발생 수단(40; 40d), 외부로부터 인가되는 액세스 지시 신호에 응답하여 내부 액세스 동작 활성화 신호를 활성 상태로 하는 액세스 동작 활성화 신호 발생 수단(26, 28), 상기 액세스 지시 신호와 동시에 인가되는 프리차지 지시 신호에 응답하여 내부 프리차지 활성화 신호를 활성 상태로 하는 프리차지 활성화 신호 발생 수단(40a), 상기 액세스 동작 활성화 신호의 비활성화와 상기 활성 상태의 내부 프리차지 활성화 신호에 응답하여 상기 내부 동작 활성화 신호를 비활성 상태로 하는 내부 동작 비활성화 수단(40b, 40c, 42)을 포함하는 동기형 반도체 기억 장치.
제1항에 있어서, 상기 액세스 지시 신호는 데이터 기록을 지시하는 데이터 기록 지시 신호, 데이터 판독을 지시하는 데이터 판독 지시 신호를 포함하고, 상기 내부 액세스 동작 활성화 신호는 상기 데이터 기록 지시 신호의 활성화시에 활성화되어 내부 데이터 기록 동작을 활성화하는 내부 데이터 기록 동작 활성화 신호, 상기 데이터 판독 지시 신호의 활성화시에 활성화되어 내부 데이터의 판독 동작을 활성화하는 내부 데이터 판독 동작 활성화 신호를 포함하며, 상기 액세스 동작 활성화 신호 발생 수단(26, 28)은 상기 데이터 판독 지시 신호의 활성화에 응답하여 초기값으로 리세트되고 기동되어 상기 클럭 신호를 제 1 사전결정된 값 카운트하는 제 1 카운트 수단(28a), 상기 데이터 판독 지시 신호의 활성화에 응답하여 상기 데이터 판독 동작 활성화 신호를 활성화하고 상기 제 1 카운트 수단으로부터의 카운트 업 신호에 응답하여 상기 데이터 판독 동작 활성화 신호를 비활성 상태로 하는 판독 동작 활성화 수단(28b), 상기 데이터 기록 지시 신호의 활성화에 응답하여 초기값으로 리세트되고 기동되어 상기 클럭 신호를 제 2 사전결정된 값 카운트하는 제 2 카운트 수단(26a), 상기 데이터 기록 지시 신호의 활성화에 응답하여 상기 데이터 기록 동작 활성화 신호를 활성화하고 상기 제 2 카운트 수단으로부터의 카운트 업 신호에 응답하여 상기 데이터 기록 동작 활성화 신호를 비활성 상태로 하는 판독 동작 활성화 수단(26b), 상기 데이터 판독 동작 활성화 신호와 상기 데이터 기록 동작 활성화 신호를 수신하고, 상기 데이터 판독 동작 활성화 신호 및 상기 데이터 기록 동작 활성화 신호 모두가 비활성 상태인 때에 비활성 상태로 되는 신호를 생성하는 논리 게이트(42), 상기 논리 게이트의 출력 신호의 비활성화에 응답하여 상기 내부 활성화 신호 발생 수단(40d)을 비활성 상태로 하고 상기 내부 동작 활성화 신호를 비활성 상태로 하는 비활성화 수단(40b, 40c)을 포함하는 동기형 반도체 기억 장치.
제2항에 있어서, 상기 제 1 카운트 수단(28a)은 상기 데이터 판독 동작 지시 신호의 인가에 응답하여 연속해서 상기 클럭 신호와 동기하여 판독될 수 있는 데이터의 수에 대응하는 상기 클럭 신호의 사이클 수를 카운트하는 판독 버스트 길이 카운터(28a)를 포함하고, 상기 제 2 카운트 수단(26a)은 상기 데이터 기록 지시 선호의 인가에 응답하여 연속해서 상기 클럭 신호와 동기하여 기록될 수 있는 데이터의 수에 대응하는 상기 클럭 신호의 사이클 수를 카운트하는 판독 버스트 길이 카운터를 포함하는 동기형 반도체 기억 장치.
외부로부터 주기적으로 반복해서 인가되는 클럭 신호와 동기하여 동작하는 동기형 반도체 기억 장치에 있어서, 각각이 다수의 메모리 셀을 갖고 각각이 서로 독립적으로 활성 상태로 구동되는 다수의 뱅크, 외부로부터 인가되는 메모리 셀 선택 동작 개시 지시 신호와 상기 다수의 뱅크중 한 뱅크를 특정하는 제 1 뱅크 어드레스 신호에 응답하여 상기 제 1 뱅크 어드레스 신호에 의해 특정된 뱅크에 대한 내부 동작 지시 신호를 활성화하는 내부 동작 지시 수단(52), 외부로부터 인가되는 액세스 지시 신호와 제 2 뱅크 어드레스 신호에 응답하여 상기 제 2 뱅크 어드레스 신호에 의해 특정된 뱅크에 대한 내부 액세스 동작을 활성화하는 내부 액세스 동작 활성화 신호를 활성화하는 내부 액세스 활성화 수단(80a, 80b∼84a, 84b), 상기 액세스 지시 신호와 동시에 인가되는 프리차지 지시 신호에 응답하여 상기 제 2 뱅크 어드레스 신호에 의해 특정된 뱅크에 대한 내부 프리차지 지시 신호를 활성 상태로 하는 프리차지 지시 수단(56a, 56b), 상기 다수의 뱅크 각각에 대응하여 제공되고 상기 내부 동작 지시 수단으로부터의 내부 동작 지시 신호에 응답하여 대응하는 뱅크를 상기 활성 상태로 하기 위한 내부 동작 활성화 신호를 활성 상태로 하는 다수의 내부 동작 활성화 수단(54a, 54b), 상기 다수의 뱅크 각각에 대응하여 제공되고, 각각이 상기 프리차지 지시 수단으로부터의 대응하는 프리차지 지시 신호, 대응하는 내부 동작 활성화 신호, 상기 내부 액세스 활성화 수단으로부터의 다른 뱅크에 대한 내부 액세스 동작 활성화 신호를 수신하고, 상기 다른 뱅크에 대한 상기 내부 액세스 동작 활성화 신호의 활성화 및 각각의 상기 내부 액세스 동작 활성화 신호의 비활성화중의 어느 하나와 상기 프리차지 지시 신호의 활성화에 응답하여 대응하는 뱅크에 대한 상기 내부 동작 활성화 신호를 비활성화 하는 프리차지 수단(70a, 70b; 58aa, 58ba)를 포함하는 동기형 반도체 기억 장치.
제4항에 있어서, 상기 액세스 지시 신호는 데이터 기록을 지시하는 데이터 기록 지시 신호, 상기 데이터 판독을 지시하는 데이터 판독 지시 신호를 포함하고, 상기 내부 액세스 동작 활성화 신호는 상기 데이터 기록 지시 신호의 활성화시에 활성화되는 데이터 기록 동작 트리거 신호, 상기 데이터 기록 동작 트리거 신호의 활성화시에 사전결정된 시간 주기 동안 활성 상태로 되는 내부 데이터 기록 동작 활성화 신호, 상기 데이터 판독 지시 신호의 활성화시에 활성화되는 내부 데이터 판독 동작 트리거 신호, 상기 내부 데이터 판독 동작 트리거 신호의 활성화시에 활성 상태로 되는 내부 데이터 판독 동작 활성화 신호를 포함하고, 상기 내부 액세스 활성화 수단(80a, 80b, 82a, 82b, 84a, 84b)은, 상기 판독 동작 트리거 신호의 활성화에 응답하여 초기값으로 리세트되고 기동되어 상기 클럭 신호를 제 1 사전결정된 값 카운트하는 제 1 카운트 수단, 상기 판독 동작 트리거 신호의 활성화에 응답하여 상기 내부 데이터 판독 동작 활성화 신호를 활성화하고 상기 제 1 카운트 수단으로부터의 카운트 업 신호에 응답하여 상기 내부 데이터 판독 동작 활성화 신호를 비활성 상태로 하는 판독 동작 활성화 수단(82a), 상기 데이터 기록 동작 트리거 신호의 활성화에 응답하여 초기값으로 리세트되고 기동되어 상기 클럭 신호를 제 2 사전결정된 값 카운트하는제 2 카운트 수단(80b), 상기 데이터 기록 동작 트리거 신호의 활성화에 응답하여 상기 내부 데이터 기록 동작 활성화 신호를 활성화하고 상기 제 2 카운트 수단으로부터의 카운트 업 신호에 응답하여 상기 내부 데이터 기록 동작 활성화 신호를 비활성 상태로 하는 기록 동작 활성화 수단(82b), 상기 내부 데이터 판독 동작 활성화 신호와 상기 내부 데이터 기록 동작 활성화 신호를 수신하고, 상기 내부 데이터 판독 동작 활성화 신호 및 상기 내부 데이터 기록 동작 활성화 신호 모두가 비활성 상태인 때에 비활성 상태로 되는 신호를 생성하는 논리 게이트(86), 상기 논리 게이트의 출력 신호의 비활성화에 응답하여 상기 프리차지 수단으로 상기 내부 동작 활성화 신호의 비활성화를 표시하는 신호를 인가하는 수단(88)을 포함하는 동기형 반도체 기억 장치.
제5항에 있어서, 상기 제 1 카운트 수단은 상기 외부 데이터 판독 지시 신호의 인가에 응답하여 연속해서 상기 클럭 신호와 동기하여 판독될 수 있는 데이터의 수에 대응하는 상기 클럭 신호의 사이클 수를 카운트하는 판독 버스트 길이 카운터(80a)를 포함하고, 상기 제 2 카운트 수단은 상기 외부 데이터 기록 지시 신호의 인가에 응답하여 연속해서 상기 클럭 신호와 동기하여 기록될 수 있는 데이터의 수에 대응하는 상기 클럭 신호의 사이클 수를 카운트하는 기록 버스트 길이 카운터(80b)를 포함하는 동기형 반도체 기억 장치.
제4항에 있어서, 상기 내부 액세스 활성화 수단(80a, 80b∼84a, 84b)은, 상기 다수의 뱅크에 공통으로 제공되고 상기 외부 액세스 지시 신호에 응답하여 사전결정된 시간 주기 동안 활성 상태로 되는 주(main) 내부 액세스 활성화 신호를 활성화하는 수단(82a, 82b), 상기 다수의 뱅크 각각에 대응하여 제공되고 상기 제 2 뱅크 어드레스 신호와 상기 주 내부 액세스 활성화 신호에 따라 대응하는 뱅크에 대한 상기 내부 액세스 동작 활성화 신호를 활성 상태로 하는 수단(84a, 84b), 상기 주 내부 액세스 활성화 신호의 비활성화를 검출하고 이 비활성화 검출 신호를 상기 다수의 뱅크 각각의 상기 프리차지 수단으로 인가하는 수단(86, 88)을 포함하는 동기형 반도체 기억 장치.
제7항에 있어서, 상기 주 내부 액세스 활성화 신호 수단(82a, 82b)은 상기 외부 액세스 지시 신호의 활성화시 활성화되고 연속해서 액세스될 수 있는 데이터의 수를 표시하는 버스트 길이에 대응하는 상기 클럭 신호의 사이클 수를 카운트하는 버스트 길이 카운터(80a, 80b)를 포함하는 동기형 반도체 기억 장치.
제4항에 있어서, 상기 프리차지 지시 신호를 수신하도록 접속되고 수신된 프리차지 지시 신호에 응답하여 상기 클럭 신호를 카운트하고 카운트가 사전결정된 수에 도달하는 경우 각각의 상기 내부 액세스 동작 활성화 신호의 비활성화를 표시하는 검출 신호로서 카운트 업 신호를 생성하는 쉬프터 수단(50a)을 더 포함하며, 상기 쉬프터 수단은 상기 프리차지 지시 신호의 각각의 인가시에 초기 상태로 리세트되어 카운트 동작을 재개하고 카운트 업 신호는 각각의 상기 프리차지 수단으로 인가되는 동기형 반도체 기억 장치.
제1항에 있어서, 서로 독립적으로 선택된 상태로 구동되고 다수의 메모리 셀을 포함하는 다수의 뱅크, 상기 클럭 신호와 동기하여 인가되는 뱅크 어드레스에 응답하여 뱅크를 특정하는 뱅크 지시 신호를 발생하는 뱅크 지시 수단(2)을 더 포함하며, 상기 내부 활성화 신호 발생 수단, 상기 액세스 동작 활성화 신호 발생 수단, 프리차지 활성화 신호 발생 수단 및 내부 동작 비활성화 수단의 세트는 상기 다수의 뱅크의 각각에 대해 제공되고, 상기 뱅크 지시 신호에 특정된 뱅크에 대해 제공되는 세트가 동작하는 동기형 반도체 기억 장치.
제10항에 있어서, 상기 다수의 뱅크에 공통으로 제공되어 상기 프리차지 지시 신호의 인가에 응답하여 상기 클럭 신호를 카운트하여 카운트가 사전결정된 수에 도달하는 경우 각각의 뱅크에 대해 제공된 상기 프리차지 수단에 인가하도록 각각의 뱅크내에 내부 액세스 동작 활성화 신호의 비활성화를 표시하는 검출 신호를 생성하는 쉬프터 수단(50)을 더 포함하는 동기형 반도체 기억 장치.