KR100326085B1 - 반도체 메모리 장치의 자동 프리차지 제어신호 발생회로및 자동 프리차지 제어방법 - Google Patents

반도체 메모리 장치의 자동 프리차지 제어신호 발생회로및 자동 프리차지 제어방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 자동 프리차지 제어신호 발생회로 및 그 제어방법에 관한 것으로서, 특히 본 발명의 회로는 프리차지동작에 응답하여 리세트되고 컬럼 뱅크 어드레스신호의 액티브 구간에서 자동 프리차지 명령신호를 래치하여 출력 인에이블신호를 발생하는 출력 인에이블수단과, 컬럼 뱅크 어드레스신호의 액티브 구간을 1클럭 지연하여 1클럭 지연신호를 발생시키고, 버스트 길이가 1인 경우에는 이전 컬럼 뱅크 어드레스 신호와 현재 컬럼 뱅크 어드레스신호 사이의 넌 액티브 구간을 충분히 포함하는 액티브 구간을 가지는 1클럭 지연신호를 발생하는 지연수단과, 연속되는 자동 프리차지 버스트 라이트 명령에 응답하여 마지막 데이터의 입력시점으로부터 2클럭 지연된 다음에 자동 프리차지를 수행하기 위하여, 상기 출력인에이블신호에 응답하여 상기 걸럼 뱅크 어드레스신호와 상기 1클럭 지연신호를 조합하여 자동 프리차지 제어신호를 발생하는 조합수단을 포함한다. 따라서, 본 발명에서는 버스트 라이트에서 마지막 데이터 입력으로부터 자동 프리차지까지의 시간이 2클럭인 경우에 버스트 길이가 1일 때, 연속되는 버스트 라이트 동작 중간에 1클럭 지연신호와 컬럼 뱅크 어드레스신호의 어긋남으로 인하여 불필요한 자동 프리차지 제어신호의 발생을 방지할 수 있다.

Description

반도체 메모리 장치의 자동 프리차지 제어신호 발생회로 및 자동 프리차지 제어방법{Auto Precharge Control Signal Generating Circuits of Semiconductor Memory Device and Auto Precharge Control Method}
본 발명은 반도체 메모리 장치의 자동 프리차지 제어신호 발생회로 및 자동 프리차지 제어방법에 관한 것으로서, 특히 자동 프리차지 버스트 라이트에서 마지막 데이터 입력으로부터 자동 프리차지까지의 시간이 2클럭인 경우에 버스트 길이가 1일 때, 연속되는 버스트 라이트 동작 중간에 1클럭 지연신호와 컬럼 뱅크 어드레스신호의 어긋남으로 인하여 불필요한 자동 프리차지 제어신호의 발생을 방지할 수 있는 회로 및 방법에 관한 것이다.
동기식 디램(SDRAM : Synchronous Dynamic Random Access Memory)에서는 자동 프리차지 버스트 라이트 동작을 수행한다.
자동 프리차지 버스트 라이트 동작은 라이트 명령 입력시 주어진 버스트 길이만큼 데이터를 라이트한 후에 마지막 데이터의 입력으로부터 주어진 시간(tRDL)이 지난 다음에 자동으로 프리차지를 수행한다. 미국특허 5,748,560호에는 자동 프리차지 동작을 가진 SDRAM에 대해 개시하고 있다.
통상적으로 이와 같은 자동 프리차지 동작은 버스트 길이에 대응하는 액티브 구간을 가지는 컬럼 뱅크 어드레스신호를 tRDL에 응답하여 소정 클럭 지연시키고, 이 지연된 신호와 컬럼 뱅크 어드레스신호를 조합하여 자동 프리차지 제어신호를 발생한다.
tRDL이 2클럭인 경우에는 버스트 종료시점(EOB : End Of Burst)으로부터 1클럭이 지난 시점에서 자동 프리자치 제어신호를 발생하여야 한다. 따라서, 통상적으로 버스트 종료시점을 나타내는 컬럼 뱅크 어드레스신호를 1클럭 지연시켜서 자동 프리차지 제어신호를 발생하는 데 사용한다.
자동 프리차지 동작은 초기 컬럼 명령 이후에 다음 컬럼 명령이 언제 인가되느냐에 따라 자동 프리차지 여부가 결정된다.
예컨대, 인터럽트 형태로 명령이 인가되면, 컬럼 뱅크 어드레스신호가 디스에이블되지 않음으로써 초기에 인가된 자동 프리차지 정보는 소실되어 프리차지동작이 발생하지 않는다.
또한, 갭리스(gapless) 형태로 명령이 인가된 경우에는 상기 인터럽트 경우와 동일하게 컬럼 뱅크 어드레스신호가 디스에이블되지 않음으로써 초기에 인가된 자동 프리차지 정보는 소실되어 프리차지동작이 발생하지 않는다.
1클럭 갭의 형태로 명령이 인가된 경우 tRDL이 2클럭인 조건에서는 마지막 데이터가 아직 셀에 라이트되지 않았으므로, 프리차지 시점은 뒤에 인가되는 명령과 동일한 시점이 되는 데, 상술한 형태와 동일하게 프리차지를 수행하게 되면 안된다.
컬럼 뱅크 어드레스신호와 1클럭 지연신호의 갭이 1클럭이고, 1클럭 갭으로 버스트 라이트 명령이 인가되는 경우에는 1클럭 지연신호의 후단이 다음의 컬럼 뱅크 어드레스신호의 선단 이후에 위치하도록 지연시켜서 마진을 확보하고 있다. 그러나, 버스트 길이가 1인 경우에는 명령 인가시에 컬럼 뱅크 어드레스신호가 액티브되고, 다음 클럭에서 곧바로 넌액티브된다. 그러므로, 컬럼 뱅크 어드레스신호의 후단과 1클럭 지연신호의 선단이 오버랩되지 않는 현상이 발생되게 될 경우에는 원하지 않는 프리차지 제어신호가 발생되게 된다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 1클럭 간격으로 버스트 라이트 명령이 인가되는 경우에서, 마지막 데이터 입력으로부터 자동 프리차지까지의 시간이 2클럭인 조건에서 버스트 길이가 1일 때, 1클럭 지연신호의 액티브 구간이 컬럼 뱅크 어드레스신호들 사이의 갭을 충분히 포함할 수 있을 정도로 구성함으로써, 연속되는 버스트 라이트 동작 중간에 1클럭 지연신호와 컬럼 뱅크 어드레스신호의 어긋남으로 인하여 불필요한 자동 프리차지 제어신호의 발생을 방지할 수 있는 반도체 메모리 장치의 자동 프리차지 제어신호 발생회로 및 자동 프리차지 제어방법을 제공하는 데 있다.
도 1은 본 발명에 의한 반도체 메모리 장치의 자동 프리차지 제어신호 발생회로의 바람직한 일 실시예의 회로도.
도 2는 도 1의 각부 타이밍도.
<도면의 주요부분에 대한 부호의 설명>
100 : 출력 인에이블수단 110 : 스위칭수단
120 : 반전래치수단 130 : 리세트수단
140 : 프리차지 리세트신호 발생수단 200 : 지연수단
210 : 입력래치수단 220 : 클럭동기 래치수단
230 : 오토펄스발생수단 232 : 지연기
234 : 스위칭수단 236 : 낸드 게이트
300 : 조합수단
상기한 본 발명의 목적을 달성하기 위하여 본 발명의 회로는 프리차지동작에 응답하여 리세트되고 컬럼 뱅크 어드레스신호의 액티브 구간에서 자동 프리차지 명령신호를 래치하여 출력 인에이블신호를 발생하는 출력 인에이블수단과, 컬럼 뱅크 어드레스신호의 액티브 구간을 1클럭 지연하여 1클럭 지연신호를 발생시키고, 버스트 길이가 1인 경우에는 이전 컬럼 뱅크 어드레스 신호와 현재 컬럼 뱅크 어드레스신호 사이의 넌 액티브 구간을 충분히 포함하는 액티브 구간을 가지는 1클럭 지연신호를 발생하는 지연수단과, 연속되는 자동 프리차지 버스트 라이트 명령에 응답하여 마지막 데이터의 입력시점으로부터 2클럭 지연된 다음에 자동 프리차지를 수행하기 위하여, 상기 출력인에이블신호에 응답하여 상기 걸럼 뱅크 어드레스신호와 상기 1클럭 지연신호를 조합하여 자동 프리차지 제어신호를 발생하는 조합수단을 구비하는 것을 특징으로 한다.
상기 지연수단은 상기 컬럼 뱅크 어드레스신호에 의해 세트되고 상기 출력 인에이블신호에 의해 리세트되는 입력래치수단과, 상기 입력래치수단의 출력신호를 클럭신호의 하강엣지에서 입력하고, 클럭신호의 상승엣지에서 출력하는 클럭동기 래치수단과, 현재 자동 프리차지 버스트 라이트 명령에 응답하는 컬럼 뱅크 어드레스신호의 선단 이후에 이전 자동 프리차지 버스트 라이트 명령에 응답하는 1클럭 지연신호의 후단이 위치하도록 상기 클럭동기 래치수단의 출력신호를 지연시키고, 버스트 길이가 1인 경우에는 1클럭 지연신호의 선단이 컬럼 뱅크 어드레스신호의 후단 이전에 위치하도록 클럭동기 래치수단의 출력신호의 액티브 구간을 확장시켜서 상기 1클럭 지연신호를 발생하는 오토펄스 발생수단을 구비하는 것을 특징으로 한다.
또한, 상기 오토펄스 발생수단은 상기 클럭동기 래치수단의 출력신호를 소정 시간 지연시키는 지연기와, 버스트 길이 1에 응답하여 상기 클럭동기 래치수단의 출력신호를 스위칭하는 인 스위칭수단과, 상기 지연기의 출력신호와 상기 스위칭수단의 출력신호를 낸드조합하여 1클럭 지연신호를 발생하는 낸드 게이트를 포함하는 것이 바람직하다.
또한, 출력 인에이블수단은 상기 프리차지동작에 응답하여 상기 컬럼 어드레스신호의 액티브 구간의 클럭신호의 하강엣지에서 자동 프리차지 명령신호를 스위칭하기 위한 스위칭수단과, 상기 스위칭 수단의 출력신호를 래치하여 출력 인에이블신호를 발생하는 반전래치수단과, 상기 프리차지동작에 응답하여 상기 반전래치수단을 리세트시키기 위한 리세트수단을 포함한다. 조합수단은 상기 1클럭 지연신호와 상기 컬럼 뱅크 어드레스신호를 부정 논리합하기 위한 노아 게이트와, 상기 노아 게이트의 출력신호와 상기 출력 인에이블신호를 부정 논리곱하기 위한 낸드 게이트를 포함한다.
본 발명의 방법은 반도체 메모리 장치의 자동 프리차지 버스트 라이트시 자동 프리차지 제어방법에 있어서, 자동 프리차지 버스트 라이트 명령시 버스트 길이에 대응하는 액티브 구간을 가지는 컬럼 뱅크 어드레스신호를 클럭신호 상승엣지에 응답하여 발생하는 단계와, 클럭신호의 하강 에지에서 상기 컬럼 뱅크 어드레스신호를 입력래치하는 단계와, 상기 컬럼 뱅크 어드레스신호의 입력래치 이후에, 상기 클럭신호의 하강에지에서 자동 프리차지 명령신호를 래치하여 출력 인에이블신호를 발생하는 단계와, 다음 클럭신호의 상승에지에서 상기 입력 래치된 컬럼 뱅크 어드레스신호를 출력래치하는 단계와, 상기 출력래치된 컬럼 뱅크 어드레스신호를 지연시켜서 1클럭 지연신호를 발생시키거나, 버스트 길이가 1인 경우에는 이전 컬럼 뱅크 어드레스 신호와 현재 컬럼 뱅크 어드레스신호 사이의 넌 액티브 구간을 충분히 포함하는 액티브 구간을 가지는 1클럭 지연신호를 발생하는 단계와, 다음 연속되는 자동 프리차지 버스트 라이트 명령이 있으면 상기 단계들을 순차적으로 반복하고, 없는 경우에는 상기 1클럭 지연신호의 종단에서 액티브되고, 상기 출력 인에이블신호에 의해 넌액티브되는 자동 프리차지 제어신호를 발생하는 단계를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여, 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명에 의한 반도체 메모리 장치의 자동 프리차지 제어신호 발생회로의 바람직한 일 실시예를 나타낸다. 도 1에서, 본 발명의 회로는 출력 인에이블수단(100), 지연수단(200), 조합수단(300)을 포함한다.
출력 인에이블수단(100)은 프리차지동작에 응답하여 리세트되고 컬럼 뱅크 어드레스신호의 액티브 구간에서 자동 프리차지 명령신호를 래치하여 출력 인에이블신호를 발생한다. 출력 인에이블수단(100)은 인버터(INV3, 1NV5, 1NV6), 노아 게이트(NOR1), 전송 게이트(TG1)을 포함하는 스위칭수단(110)과, 인버터(INV8, INV9)를 포함하는 반전래치수단(120)과, 인버터(INV4, INV7)와, 피모스 트랜지스터(M4)를 포함하는 리세트수단(130)과 인버터(INV1, INV2), 모스트랜지스터(M1~M3)를 포함하는 프리차지 리세트신호 발생수단(140)을 포함한다.
스위칭수단(110)은 프리차지 리세트신호(PR)의 하이상태와 컬럼 뱅크 어드레스신호(CA_Bank)의 하이구간에서 클럭신호(PCLK)의 하강엣지에 응답하여 전송게이트(TG1)를 개방하여 인버터(INV3)를 통해서 자동 프리차지 명령신호(CA10)를 입력한다. 자동 프리차지 명령시에는 CA10은 하이상태를 유지한다. 입력된 신호는 반전래치수단(120)에 의해 래치되어 출력 인에이블신호(EN)로 제공된다. 리세트수단(130)은 프리차지 리세트신호(PR)의 로우상태에 응답하여 반전래치수단(130)의 입력단을 하이상태로 리세트함으로써 출력 인에이블신호(EN)을 로우상태로 디스에이블시킨다. 프리차지 리세트신호 발생수단(140)은 액티브 명령에 응답하여 프리차지 리세트신호를 하이상태의 디스에이블상태로 만들고, 프리차지신호(Pre) 또는 자동 프리차지 제어신호(PAPB)에 응답하여 로우상태의 인에이블상태로 만든다.
따라서, 출력 인에이블수단(100)은 명령 인가시 컬럼 뱅크 어드레스신호가 지연수단에 입력되어 래치된 다음에 출력을 인에이블상태로 만들기 위하여 CA10의 신호를 래치한다. 자동 프리차지 제어신호가 출력된 후에 다음 동작을 위하여 프리세트 리세트신호 발생수단(140) 및 리세트수단(130)에 의해 출력 인에이블 상태가 디스에이블된다.
지연수단(200)은 컬럼 뱅크 어드레스신호의 액티브 구간을 1클럭 지연하여 1클럭 지연신호를 발생시키고, 버스트 길이가 1인 경우에는 이전 컬럼 뱅크 어드레스 신호와 현재 컬럼 뱅크 어드레스신호 사이의 넌 액티브 구간을 충분히 포함하는 액티브 구간을 가지는 1클럭 지연신호를 발생한다.
지연수단(200)은 입력래치수단(210), 클럭동기 래치수단(220), 오토펄스발생수단(230)을 포함한다.
입력래치수단(210)은 두 개의 낸드 게이트(NAND1, NAND2)로 구성된 RS 플립플롭이다. RS 플립플롭의 세트 입력으로는 CA_Bank가 입력되고, 리세트 입력으로는 출력 인에이블신호(EN)가 입력된다. 그러므로, RS 플립플롭의 정출력(Q)에서는 CA_Bank 가 반전되어 출력된다.
클럭동기 래치수단(220)은 인버터(INV10~INV15), 전송게이트(TG2, TG3)로 구성되어 클럭신호의 하강에지에서 TG2를 턴온시켜서 RS 플립플롭의 정출력신호를 입력래치(INV12, INV13)에 래치한다. 이어서, 클럭신호의 상승에지에서 TG3를 턴온시켜서 입력래치에 래치된 신호를 출력래치(INV14, INV15)에 래치한다. 그러므로, 노드(N2)에서 출력되는 신호는 입력신호와 비교하여 약 1클럭 지연되게 된다.
오토펄스 발생수단(230)은 현재 자동 프리차지 버스트 라이트 명령에 응답하는 컬럼 뱅크 어드레스신호의 선단 이후에, 이전 자동 프리차지 버스트 라이트 명령에 응답하는 1클럭 지연신호의 후단이 위치하도록, 상기 클럭동기 래치수단(220)의 출력신호를 지연시킨다. 또한, 오토펄스 발생수단(230)은 버스트 길이가 1인 경우에는 1클럭 지연신호의 선단이 컬럼 뱅크 어드레스신호의 후단 이전에 위치하도록, 상기 상기 클럭동기 래치수단(220)의 출력신호의 액티브 구간을 확장시켜서 상기 1클럭 지연신호를 발생한다. 오토펄스 발생수단(230)은 지연기(232), 스위칭수단(234), 낸드 게이트(236 OR NAND3))를 포함한다.
지연기(232)는 하강엣지가 지연되는 인버터(INV16), 상승에지가 지연되는 인버터(INV17), 모스 캐패시터(C1, C2)로 구성되어 입력신호를 소정시간 지연시킨다.
스위칭수단(234)은 인버터(1NV18), 전송게이트(TG4), 모스 트랜지스터(M5)를 포함하고, 버스트 길이 1 신호(BL1)의 인에이블상태에서 전송 게이트(TG4)를 턴온시켜서 지연없이 입력신호를 낸드 게이트(NAND3)의 일측 입력단자에 제공한다. 버스트 길이가 1이 아닌 모드에서는 전송 게이트(TG3)를 턴오프시키고 모스 트랜지스터를 턴온시켜서 일측 입력단자를 하이상태로 유지한다.
그러므로, 낸드 게이트(NAND3)에서는 버스트 모드 1이 아닌 모드에서는 단순히 지연된 신호를 그대로 출력하지만, 버스트 모드 1인 경우에는 입력신호의 선단으로부터 지연된 신호의 후단까지 액티브 구간을 가지는 1클럭 지연신호를 출력하게 된다.
조합수단(300)은 1클럭 지연신호와 상기 컬럼 뱅크 어드레스신호를 부정 논리합하기 위한 노아 게이트(NOR2)와, 노아 게이트(NOR)의 출력신호와 상기 출력 인에이블신호를 부정 논리곱하기 위한 낸드 게이트(NAND4)를 포함한다.
즉, 조합수단(300)에서는 1클럭 지연신호와 컬럼 뱅크 어드레스신호를 부정 논리합하여 1클럭 지연신호의 후단이 나타나기 직전에 다음의 컬럼 뱅크 어드레스신호의 선단이 나타나게 되므로 자동 프리차지 제어신호의 발생이 억제된다. 마지막 명령인가에 응답하여 발생된 1클럭 지연신호의 후단에서는 다음 명령의 인가가 없으므로 뒤따르는 컬럼 뱅크 어드레스의 신호가 없고, 이에 1클럭 지연신호의 하강에지에서 노아 게이트(NOR2)의 출력이 상승하게 된다.
이 과정에서 버스트 길이가 1인 경우에 상술한 오토펄스 발생수단(230)에 의해 1클럭 갭을 가지는 두 컬럼 뱅크 어드레스신호들의 1클럭 갭을 충분히 포함하는 액티브 구간을 가지는 1클럭 지연신호가 노아 게이트(NOR2)에 입력되므로 원하지 않은 자동 프리차지 제어신호의 발생이 차단되게 된다.
즉, 본 발명에서는 1클럭 갭을 두고 버스트 길이 1인 자동 프리차지 버스트 라이트 명령이 인가되는 경우에 1클럭 지연신호의 선단 마진을 오토펄스 발생수단에서 충분히 보상함으로써 중간에서 자동 프리차지 제어신호가 발생되는 것을 방지할 수 있다.
낸드 게이트(NAND4)에서는 출력 인에이블신호(EN)에 의해 노아 게이트(NOR2)의 출력신호를 게이트한다. 즉, 자동 프리차지 모드에서는 하이상태를 유지하여 노아 게이트(NOR2)의 출력신호가 출력되지만, 리세트 모드에서는 로우상태를 유지하여 낸드 게이트(NAND4)의 출력이 하이상태의 넌 액티브 상태를 유지하게 된다.
도 2는 도 1의 각 부 파형도를 나타낸다.
즉, 제 1 클럭의 상승에지에서 버스트 길이 1인 자동 프리차지 버스트 라이트 명령이 인가되면, 버스트 길이가 1이고, tRDL = 2CLK인 경우에는 데이터 입력으로부터 버스트 종료시점인 EOB까지의 길이가 1클럭 길이로 결정되고 이에 1클럭의 액티브 구간을 가지는 컬럼 뱅크 어드레스신호가 발생된다. 이때, 컬럼 뱅크 어드레스신호는 클럭 상승에지로부터 약간 지연되어 나타나게 된다.
출력 인에이블신호가 넌 액티브 상태에 있으므로 입력래치수단(210)의 정출력은 컬럼 뱅크 어드레스신호의 상승에지에서 로우상태로 전환된다. 제 1 클럭의 하강에지에서 전송 게이트(TG2)가 턴온되므로 노드(N1)에는 입력래치수단(210)의 로우상태가 반전되어 하이상태로 래치되게 된다.
또한, 출력 인에이블수단(100)에서는 제 1 클럭의 하강에지에서 전송 게이트(TG1)가 턴온되므로 CA10의 하이상태가 입력되어 반전래치수단(120)에 래치되므로 출력 인에이블신호(EN)이 로우상태에서 하이상태로 전환되어 출력 인에이블 상태로 된다.
제 2 클럭의 상승에지에서 전송 게이트(TG2)는 턴오프되고 전송 게이트(TG3)는 턴온되므로 노드(N1)의 하이상태가 출력되어 노드(N2)에 로우상태로 래치된다.
그러므로, 컬럼 뱅크 어드레스신호의 선단이 노드(N2)에 전달될 때에는 대략 1클럭 지연되게 된다.
그러나, 노드(N2)에 래치된 신호는 엄격히 말하면 컬럼 뱅크 어드레스신호의선단으로부터 1클럭 지연된 것이 아니라 클럭 에지에 동기되어 생성되는 것이므로, 정확하게 180도 지연된 신호가 아니다. 그러므로, 노드(N2)의 신호와 컬럼 뱅크 어드레스신호를 조합하여 자동 프리차지 제어신호를 발생하게 되면 원하지 않는 자동 프리차지 제어신호가 발생된다. 왜냐하면, tRDL = 2CLK인 경우에는 노드(N2)의 신호의 후단에서 자동 프리차지 동작이 수행되어야 한다. 그러나, 연속해서 1클럭 갭을 두고 버스트 라이트 명령이 인가되면 이 명령에 의해 앞단의 자동 프리차지 동작은 취소된다. 즉, 자동 프리차지 제어신호의 발생이 차단되어야 한다. 그러나, 노드(N2)의 신호의 후단과 다음 컬럼 뱅크 어드레스신호의 선단이 오버랩되지 않으므로 원하지 않은 자동 프리차지 제어신호가 발생되게 되는 것이다. 따라서, 이와 같은 문제를 방지하기 위해서 지연기(230)를 통해서 노드(N2)의 신호를 지연시켜서 정확하게 180도 지연되어 출력되도록 하고 있다.
즉, 노드(N3)의 신호의 후단이 다음 컬럼 뱅크 어드레스신호의 선단과 오버랩되도록 지연기(230)의 지연특성을 설계하게 된다.
그러나, 지연기(230)의 지연특성을 설계함에 있어서, 공정조건 및 열적 마진을 충분히 고려하여 지연특성을 마진을 충분히 주게 되면 이제는 노드(N3)의 신호가 너무 많이 지연되게 된다. 그러면, 컬럼 뱅크 어드레스신호의 후단과 노드(N3) 신호의 선단이 오버랩되지 않은 현상이 발생되게 된다. 이 역시 원치 않은 자동 프리차지 제어신호를 발생하게 되므로 오동작의 원인이 된다.
따라서, 회로 설계시 이 두가지 조건을 모두 만족하도록 하기 위해서 지연기(232)의 지연특성을 매우 정확하게 설계하지 않으면 안되므로 매우 엄격한설계가 요구되는 문제가 있다.
본 발명에서는 버스트 길이 1인 경우에는 노드(N2)의 신호와 노드(N3)의 신호를 조합하여 1클럭 이상의 액티브 구간을 가지는 노드(N4)의 신호를 발생함으로써 신호의 선단 및 후단에서 컬럼 뱅크 어드레스신호의 후단과 다음 컬럼 뱅크 어드레스신호의 선단과 충분히 오버랩되도록 한다. 따라서, 지연기(232)의 설계를 용이하게 할 수 있다.
다음 연속되는 자동 프리차지 버스트 라이트 명령이 있으면 상기 단계들을 순차적으로 반복한다.
마지막 명령이 인가되고 EOB로부터 1클럭이 지난 다음에 노드(N4)의 상태가 로우 상태로 전환되면 노드(N5)의 상태가 하이상태로 되고, 이에 자동 프리차지 제어신호(PAPB)가 로우상태로 출력되게 된다.
자동 프리차지 제어신호(PAPB)의 로우상태는 프리차지 리세트신호 발생수단(140)을 통해서 프리차지 리세트신호를 액티브 상태로 한다. 따라서, 리세트수단(130)이 활성화되어 출력 인에이블신호가 로우상태의 넌 액티브 상태로 전환된다. 이에 자동 프리차지 제어신호(PAPB)는 로우상태에서 하이상태로 전환되어 tPR의 액티브 구간이 결정되게 된다.
이상, 설명한 바와 같이 본 발명에서는 tRDL=2CLK이고 버스트 길이가 1인 모드에서 1클럭 갭으로 자동 프리차지 버스트 라이트 명령이 연속적으로 인가되는 동기식 디램에 있어서, EOB 정보를 가진 컬럼 뱅크 어드레스신호와 이 신호를 1클럭지연시킨 신호를 조합하여 자동 프리차지 제어신호를 발생할 때, 원하지 않은 자동 프리차지 제어신호의 발생을 방지할 수 있고, 지연회로의 설계를 용이하게 한다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (9)

  1. 프리차지동작에 응답하여 리세트되고 컬럼 뱅크 어드레스신호의 액티브 구간에서 자동 프리차지 명령신호를 래치하여 출력 인에이블신호를 발생하는 출력 인에이블수단;
    상기 컬럼 뱅크 어드레스신호의 액티브 구간을 1클럭 지연하여 1클럭 지연신호를 발생시키고, 버스트 길이가 1인 경우에는 이전 컬럼 뱅크 어드레스 신호와 현재 컬럼 뱅크 어드레스신호 사이의 넌 액티브 구간을 충분히 포함하는 액티브 구간을 가지는 1클럭 지연신호를 발생하는 지연수단; 및
    연속되는 자동 프리차지 버스트 라이트 명령에 응답하여 마지막 데이터의 입력시점으로부터 2클럭 지연된 다음에 자동 프리차지를 수행하기 위하여, 상기 출력인에이블신호에 응답하여 상기 걸럼 뱅크 어드레스신호와 상기 1클럭 지연신호를 조합하여 자동 프리차지 제어신호를 발생하는 조합수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 자동 프리차지 제어신호 발생회로.
  2. 제 1 항에 있어서, 상기 지연수단은
    상기 컬럼 뱅크 어드레스신호에 의해 세트되고 상기 출력 인에이블신호에 의해 리세트되는 입력래치수단;
    상기 입력래치수단의 출력신호를 클럭신호의 하강에지에서 입력하고, 클럭신호의 상승에지에서 출력하는 클럭동기 래치수단; 및
    현재 자동 프리차지 버스트 라이트 명령에 응답하는 컬럼 뱅크 어드레스신호의 선단 이후에 이전 자동 프리차지 버스트 라이트 명령에 응답하는 1클럭 지연신호의 후단이 위치하도록 상기 클럭동기 래치수단의 출력신호를 지연시키고, 버스트 길이가 1인 경우에는 1클럭 지연신호의 선단이 컬럼 뱅크 어드레스신호의 후단 이전에 위치하도록 상기 클럭동기 래치수단의 출력신호의 액티브 구간을 확장시켜서 상기 1클럭 지연신호를 발생하는 오토펄스 발생수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 자동 프리차지 제어신호 발생회로.
  3. 제 2 항에 있어서, 상기 오토펄스 발생수단은
    상기 클럭동기 래치수단의 출력신호를 소정 시간 지연시키는 지연기;
    버스트 길이 1에 응답하여 상기 클럭동기 래치수단의 출력신호를 스위칭하는 스위칭수단;
    상기 지연기의 출력신호와 상기 스위칭수단의 출력신호를 낸드조합하여 1클럭 지연신호를 발생하는 낸드 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 자동 프리차지 제어신호 발생회로.
  4. 제 1 항에 있어서, 상기 출력 인에이블수단은
    상기 프리차지동작에 응답하여 상기 컬럼 어드레스신호의 액티브 구간의 클럭신호의 하강에지에서 자동 프리차지 명령신호를 스위칭하기 위한 스위칭수단;
    상기 스위칭 수단의 출력신호를 래치하여 출력 인에이블신호를 발생하는 반전래치수단; 및
    상기 프리차지동작에 응답하여 상기 반전래치수단을 리세트시키기 위한 리세트수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 자동 프리차지 제어신호 발생회로.
  5. 제 1 항에 있어서, 상기 조합수단은
    상기 1클럭 지연신호와 상기 컬럼 뱅크 어드레스신호를 부정 논리합하기 위한 노아 게이트; 및
    상기 노아 게이트의 출력신호와 상기 출력 인에이블신호를 부정 논리곱하기위한 낸드 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치의 자동 프리차지 제어신호 발생회로.
  6. 반도체 메모리 장치의 자동 프리차지 버스트 라이트시 자동 프리차지 제어방법에 있어서,
    자동 프리차지 버스트 라이트 명령시 버스트 길이에 대응하는 액티브 구간을 가지는 컬럼 뱅크 어드레스신호를 클럭신호 상승엣지에 응답하여 발생하는 단계;
    클럭신호의 하강 에지에서 상기 컬럼 뱅크 어드레스신호를 입력래치하는 단계;
    상기 컬럼 뱅크 어드레스신호의 입력래치 이후에, 상기 클럭신호의 하강에지에서 자동 프리차지 명령신호를 래치하여 출력 인에이블신호를 발생하는 단계;
    다음 클럭신호의 상승에지에서 상기 입력 래치된 컬럼 뱅크 어드레스신호를 출력래치하는 단계;
    상기 출력래치된 컬럼 뱅크 어드레스신호를 지연시켜서 1클럭 지연신호를 발생시키거나, 버스트 길이가 1인 경우에는 이전 컬럼 뱅크 어드레스 신호와 현재 컬럼 뱅크 어드레스신호 사이의 넌 액티브 구간을 충분히 포함하는 액티브 구간을 가지는 1클럭 지연신호를 발생하는 단계; 및
    다음 연속되는 자동 프리차지 버스트 라이트 명령이 있으면 상기 단계들을 순차적으로 반복하고, 없는 경우에는 상기 1클럭 지연신호의 종단에서 액티브되고, 상기 출력 인에이블신호에 의해 넌액티브되는 자동 프리차지 제어신호를 발생하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 자동 프리차지 제어방법.
  7. 제 6 항에 있어서, 상기 1클럭 지연신호의 지연시간은
    현재 자동 프리차지 버스트 라이트 명령에 응답하는 컬럼 뱅크 어드레스신호의 선단 이후에 이전 자동 프리차지 버스트 라이트 명령에 응답하는 1클럭 지연신호의 후단이 위치하도록 상기 출력래치된 컬럼 뱅크 어드레스신호를 지연시키는 것을 특징으로 하는 반도체 메모리 장치의 자동 프리차지 제어방법.
  8. 제 6 항에 있어서, 상기 버스트 길이가 1인 경우에는
    상기 출력래치된 컬럼 뱅크 어드레스신호와, 상기 출력래치된 컬럼 어드레스신호를 지연시킨 신호를 부정 논리곱하여 1클럭 지연신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치의 자동 프리차지 제어방법.
  9. 제 6 항에 있어서, 상기 출력 인에이블신호는 자동 프리차지 제어신호에 응답하여 리세트되는 것을 특징으로 하는 반도체 메모리 장치의 자동 프리차지 제어방법.
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