JP3843145B2 - 同期型半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は同期型半導体記憶装置に関し、特に、リードコマンド（読出動作指示信号）またはライトコマンド（書込動作指示信号）印加後自動的に内部動作を終了させるオートプリチャージ動作を実現するオートプリチャージ制御部の構成に関する。
【０００２】
【従来の技術】
図１９は、従来の同期型半導体記憶装置の全体の構成を概略的に示す図である。図１９において、同期型半導体記憶装置は、行列状に配列される複数のメモリセルを有するメモリセルアレイ１と、外部から周期的に繰返し与えられるクロック信号ＣＬＫに同期して外部からのアドレス信号ビットＡ〈１０：０〉を取込み、内部アドレス信号を生成するアドレスバッファ２と、活性化時にアドレスバッファ２からの内部ロウアドレス信号ビットに従って、メモリセルアレイ１のメモリセルの行を選択する行選択系回路４と、活性化時にアドレスバッファ２からの内部列アドレス信号をデコードしてメモリセルアレイ１の対応の列を選択する列選択系回路６を含む。行選択系回路４は、アドレスバッファ２から与えられる内部ロウアドレス信号をデコードして、メモリセルアレイ１の対応の行を選択状態へ駆動するデコード／ドライブ回路、メモリセルアレイ１の選択された行のメモリセルのデータの検知および増幅を行なうセンスアンプ（メモリセルアレイ１に含まれるメモリセルはダイナミック型メモリセルである）、および各列をスタンバイ時所定電位にプリチャージするイコライズ回路等を含む。列選択系回路６は、活性化時、与えられた内部列アドレス信号をデコードしてメモリセルアレイ１の対応の列のメモリセルを選択する列デコーダ、およびこの列デコーダの出力信号に従ってメモリセルアレイ１の対応の列を内部データ線に接続するＩＯゲート等を含む。
【０００３】
同期型半導体記憶装置は、さらに、クロック信号ＣＬＫに同期してデータ入出力端子８に与えられたデータＤＱを取込み内部書込データを生成する入力バッファ回路１０と、活性化時にこの入力バッファ回路１０から与えられたデータを所定のシーケンスでメモリセルアレイ１の選択されたメモリセルへ書込む書込回路１２と、活性化時にメモリセルアレイ１の選択されたメモリセルのデータを順次所定のシーケンスでクロック信号ＣＬＫに同期して読出す読出回路１４と、活性化時、この読出回路１４から与えられた内部読出データをバッファ処理して外部出力データを生成してデータ入出力端子８へ与える出力バッファ回路１６を含む。書込回路１２は、同期型半導体記憶装置においてはクロック信号ＣＬＫに同期してデータの書込が行なわれるため、これらのデータを格納するためのレジスタおよびこのレジスタからのデータを選択メモリセルアレイに書込むための書込ドライバなどを含む。読出回路１４も、同様に、読出されたデータを増幅するためのプリアンプおよび、このプリアンプにより増幅されたデータを格納しかつ所定の順序で読出すためのレジスタを含む。この書込回路１２および読出回路１４におけるデータの書込および読出シーケンスは、その動作態様に応じて種々定められている。
【０００４】
同期型半導体記憶装置は、さらに、クロック信号ＣＬＫに同期して外部から与えられる制御信号、すなわちチップセレクト信号ＺＣＳ、ロウアドレスストローブ信号ＺＲＡＳ、コラムアドレスストローブ信号ＺＣＡＳ、ライトイネーブル信号ＺＷＥ、およびアドレス信号ビットＡ〈１０〉を受け、内部制御信号を生成する入力バッファ回路１８と、この入力バッファ回路１８から与えられる内部制御信号をデコードし、内部動作を指定する信号を生成するコマンドデコーダ２０と、コマンドデコーダ２０からのメモリセル選択動作開始指示信号（内部活性化指示信号）ＡＣＴ、プリチャージ動作指示信号ＰＣ、およびオートプリチャージ指示信号ＡＰＣを受けて、行選択に関連する部分の回路の活性／非活性を制御する行系制御回路２２と、コマンドデコーダ２０からの読出指示信号Ｒおよびデータ書込指示信号Ｗに応答して活性化され、列選択系回路６の活性化などの列選択に関連する部分の回路の動作を制御する列系制御回路２４と、コマンドデコーダ２０からのデータ書込指示信号Ｗに応答して活性化され、書込回路１２を活性状態とするための書込動作活性化信号ＷＲＩＴＥを活性状態とする書込制御回路２６と、コマンドデコーダ２０からのデータ読出指示信号Ｒに応答して読出回路１４へ読出動作活性化信号ＲＥＡＤを与えかつ出力バッファ回路１６へデータ出力イネーブル信号ＯＥＭを与える読出制御回路２８を含む。書込制御回路２６および読出制御回路２８は、それぞれ活性化時、内部活性化信号ＷＲＩＴＥ、ＲＥＡＤおよびＯＥＭを所定の期間（後に説明するバースト長）活性状態とする。
【０００５】
図１９において、行系制御回路２２は、内部動作活性化信号ＡＣＴＩＶＥを出力するように示される。この内部動作活性化信号ＡＣＴＩＶＥは、行選択系回路４および列選択系回路６を活性状態とする。この内部動作活性化信号ＡＣＴＩＶＥの活性化に応答して、同期型半導体記憶装置においては、メモリセルアレイ１における行の選択動作（ワード線選択動作）が開始される。この内部動作活性化信号ＡＣＴＩＶＥの活性状態の間、同期型半導体記憶装置は内部が活性状態、すなわちメモリセルアレイ１が選択状態とされる。この信号ＡＣＴＩＶＥの非活性化は、プリチャージ指示信号ＰＣまたはＡＰＣの活性化により行なわれる。
【０００６】
同期型半導体記憶装置においては、外部制御信号およびアドレス信号は、クロック信号ＣＬＫに同期して取込まれる。このクロック信号ＣＬＫの立上がり時における外部制御信号および特定のアドレス信号ビットＡ〈１０〉の状態に応じて内部動作が指定される。したがって、外部制御信号およびアドレス信号のスキューに対するマージンを考慮する必要がなく（クロック信号の立上がり時において各外部制御信号およびアドレス信号の状態が判定されるため）、高速で内部動作を開始することができる。また、データの入出力は、クロック信号ＣＬＫに同期して行なわれるため、高速でデータの入出力を行なうことができる。
【０００７】
【発明が解決しようとする課題】
図２０は、入力バッファ回路１８およびコマンドデコーダ２０の構成の一例を示す図である。図２０においては、オートプリチャージ動作指示信号ＡＰＣを発生するための部分の構成のみを示す。オートプリチャージ動作においては、内部で自動的に所定期間経過後信号ＡＣＴＩＶＥの非活性化、すなわちプリチャージが行なわれる。図２０において、入力バッファ回路１８は、外部チップセレクト信号ＺＣＳを受けるインバータ１８ａと、インバータ１８ａの出力信号とクロック信号ＣＬＫを受けるＮＡＮＤ回路１８ｂと、ＮＡＮＤ回路１８ｂの出力信号の立下がりに応答して所定期間のワンショットのパルスを発生するパルス発生回路１８ｃを含む。インバータ１８ａ、ＮＡＮＤ回路１８ｂおよびパルス発生回路１８ｃの組が、外部制御信号ＺＣＡＳ、ＺＲＡＳ、ＺＷＥおよびアドレス信号ビットＡ〈１０〉それぞれに対応して設けられる。クロック信号ＣＬＫの立上がり時において、外部チップセレクト信号ＺＣＳがＬレベルに設定されている場合、ＮＡＮＤ回路１８ｂの出力信号がＬレベルとなりパルス発生回路１８ｃからワンショットのＨレベルのパルス信号ＣＳ０が出力される。
【０００８】
コマンドデコーダ２０は、入力バッファ回路１８からの内部制御信号ＣＳ０、ＣＡＳ０およびＺＡ〈１０〉を受けるＡＮＤ回路で構成されるオートプリチャージコマンドデコード回路２０ａを含む。内部制御信号ＣＡＳ０は、外部コラムアドレスストローブ信号ＺＣＡＳがクロック信号ＣＬＫの立上がり時においてＬレベルに設定されたときに所定期間Ｈレベルとされる。内部アドレス信号ビットＺＡ〈１０〉は、クロック信号ＣＬＫの立上がり時において、アドレス信号ビットＡ〈１０〉がＨレベルに設定されると、Ｈレベルとされる。オートプリチャージコマンドデコード回路２０ａは、与えられた内部制御信号がすべてＨレベルのときに、オートプリチャージ動作指示信号ＡＰＣを活性状態のＨレベルとする。外部制御信号のクロック信号の立上がり時における状態の組合せにより、内部動作が指定されるために、外部制御信号およびアドレス信号ビットＡ〈１０〉の状態の組合せは、コマンドと称す。
【０００９】
図２１は、図１９に示す行系制御回路２２に含まれる内部動作活性化信号ＡＣＴＩＶＥを発生する部分の構成を示す図である。この内部動作活性化信号ＡＣＴＩＶＥの活性化期間中、同期型半導体記憶装置におけるメモリセルアレイは選択状態とされる。
【００１０】
図３２において、行系制御回路２２は、オートプリチャージ動作指示信号ＡＰＣをクロック信号ＣＬＫに同期して所定期間シフトするシフタ回路２２ａと、外部から与えられるプリチャージコマンドに応答して活性状態とされるプリチャージ動作指示信号ＰＣとシフタ回路２２ａから出力されるオートプリチャージトリガ信号ＰＣ２を受けるＯＲ回路２２ｂと、外部から与えられるアクティブコマンドに応答して所定期間Ｈレベルの活性状態とされる内部活性化動作開始指示信号（内部動作活性化指示信号）ＡＣＴに応答してセットされかつＯＲ回路２２ｂの出力信号に応答してリセットされるフリップフロップ２２ｃを含む。このフリップフロップ２２ｃの出力Ｏから内部動作活性化信号ＡＣＴＩＶＥが出力される。プリチャージコマンドＰＣは、同期型半導体記憶装置の内部のメモリセルアレイの活性（選択）状態を終了させるために与えられる。オートプリチャージコマンドは、データ読出を示すリードコマンドまたはデータ書込を示すライトコマンドと同時に与えられ、このリードコマンドまたはライトコマンドが与えられた後、所定のクロックサイクルが経過した後に同期型半導体記憶装置の内部状態をプリチャージ状態（非活性状態）とする。すなわち、図２１に示すように、内部動作活性化指示信号ＡＣＴの活性化に応答して活性状態とされる内部活性化信号ＡＣＴＩＶＥは、オートプリチャージコマンドが与えられたとき、シフタ回路２２ａが有する遅延時間（シフトクロックサイクル数）経過後オートプリチャージトリガ信号ＰＣ２がＨレベルとされるため、リセットされる。内部でしたがって自動的にメモリアレイが非選択状態（非活性状態）とされる。
【００１１】
図２２（Ａ）は、図１９に示す書込制御回路２６の書込動作活性化信号発生部の構成を示す図である。図２２において、書込制御回路２６は、ライトコマンドに応答して所定期間Ｈレベルの活性状態とされる内部書込動作指示信号Ｗをクロック信号ＣＬＫの所定サイクル数遅延するバースト長カウンタ２６ａと、内部書込動作指示信号Ｗの活性化に応答してセットされかつバースト長カウンタ２６ａからの出力信号の活性化に応答してリセットされるフリップフロップ２６ｂを含む。このフリップフロップ２６ｂの出力Ｏから書込動作活性化信号ＷＲＩＴＥが出力される。バースト長カウンタ２６ａは、１回のライトコマンドの印加時において連続して書込むことのできるデータの数（バースト長）に対応するクロックサイクル数をカウントする。このカウント値が予め設定されたバースト長に等しくなると、バースト長カウンタ２６ａが、カウントアップ信号を出力する。したがって、この内部書込制御信号ＷＲＩＴＥは、書込動作指示信号Ｗが活性状態とされてからバースト長に対応するクロックサイクル期間Ｈレベルの活性状態とされる。
【００１２】
図２２（Ｂ）は、図１９に示す読出制御回路２８の活性化信号ＲＥＡＤおよびＯＥＭを発生する部分の構成を示す図である。図２２（Ｂ）において、読出制御回路２８は、読出動作指示信号Ｒの活性化に応答して起動され、読出動作に対して予め定められたバースト長に対応するクロックサイクル数をカウントするバースト長カウンタ２８ａと、読出動作指示信号Ｒの活性化に応答してセットされかつバースト長カウント２８ａからのカウントアップ信号に応答してリセットされるフリップフロップ２８ｂと、フリップフロップ２８ｂの出力Ｏからの出力信号をクロック信号ＣＬＫに同期して所定期間シフトするクロックシフト回路２８ｃを含む。読出動作指示信号Ｒは、リードコマンドが与えられたときに所定期間Ｈレベルの活性状態とされる。フリップフロップ２８ｂの出力Ｏから、読出動作活性化信号ＲＥＡＤが出力される。クロックシフト回路２８ｃは、通常ＣＡＳレイテンシーと呼ばれる期間この読出動作活性化信号ＲＥＡＤをクロックシフト動作により遅延してデータ出力イネーブル信号ＯＥＭを出力する。したがって、図１９に示す読出回路１４および出力バッファ回路１６は、それぞれ活性化期間が異なる。ＣＡＳレイテンシーが設けられているのは、リードコマンドが与えられたときにメモリセルアレイ１における選択メモリセルのデータを読出して、出力バッファ回路１６へ与えるまでに時間が必要とされるためである。
【００１３】
次に、この図２０ないし図２２（Ａ），（Ｂ）に示す内部動作制御信号発生部の構成について図２３に示すタイミングチャート図を参照して説明する。
【００１４】
クロックサイクル♯０において、同期型半導体記憶装置は、プリチャージ状態にあり、内部の信号はすべてＬレベルの非活性状態にある（プリチャージ状態にある）。
【００１５】
クロックサイクル♯１において、クロック信号ＣＬＫの立上がり時において、外部制御信号ＺＣＳ、ＺＲＡＳ、ＺＣＡＳおよびＺＷＥが所定の状態に設定され、アクティブコマンドが与えられる。このアクティブコマンドに従って、内部活性化指示信号ＡＣＴがコマンドデコーダに含まれるアクティブコマンドデコード回路（図示せず）から出力される。この内部動作活性化指示信号ＡＣＴの活性化に応答して、図２１に示すフリップフロップ２２ｃがセットされ、内部動作活性化信号ＡＣＴＩＶＥがＨレベルの活性状態とされる。この内部動作活性化信号ＡＣＴＩＶＥの活性化に応答して、図１９に示す行選択系回路４が活性状態とされ、アドレスバッファ２から与えられたアドレス信号に従ってメモリセルアレイ１の対応のメモリセルを選択する。
【００１６】
クロックサイクル♯５において、リードコマンドとオートプリチャージコマンドが与えられる。このオートプリチャージコマンドの設定法については後に説明する。このリードコマンドに応答して、コマンドデコーダ２０からの内部読出動作指示信号ＲがＨレベルの活性状態とされ、図２２（Ｂ）に示すフリップフロップ２８ｂがセットされ、読出動作活性化信号ＲＥＡＤが活性状態とされる。この読出動作活性化信号ＲＥＡＤの活性化に応答して読出回路１４が活性化され、このリードコマンドに従って、また図示しない回路により、列系制御回路２４（図１９）が列選択系回路６を活性状態とし、メモリセルアレイ１における列を選択する。この列選択系回路６により選択されたメモリセルのデータが読出回路１４により読出される。バースト長カウンタ２８ａは、この読出動作指示信号Ｒの活性化に応答して起動され、所定のバースト長のクロックサイクルをカウントする。
【００１７】
一方、オートプリチャージコマンドに従って、オートプリチャージ動作指示信号ＡＰＣが活性状態とされ、シフタ回路２２ａが、このオートプリチャージ動作指示信号ＡＰＣをクロック信号ＣＬＫに同期してシフトする。このシフタ回路２２ａのシフトクロック数がバースト長カウンタ２８ａのバースト長のクロックサイクル数と同じであり、ともに４クロックサイクルであるとする。この場合、クロックサイクル♯９において、シフタ回路２２ａからのオートプリチャージ動作トリガ信号ＰＣ２がＨレベルとされ、ＯＲ回路２２ｂの出力信号がＨレベルとされる。これによりフリップフロップ２２ｃがリセットされ、内部動作活性化信号ＡＣＴＩＶＥがＬレベルの非活性状態とされる。
【００１８】
バースト長は４であり、クロックサイクル♯６から順次データが読出されて出力バッファ回路へ与えられる。出力バッファ回路１６は、データ出力イネーブル信号ＯＥＭに応答して活性状態とされ、この読出回路１４から与えられたデータを順次出力する。今、ＣＡＳレイテンシーが３であるとすると、すなわち図２２（Ｂ）に示すクロックシフト回路２８ｃのシフトクロックサイクル数が３であるとすると、クロックサイクル♯７において、データ出力イネーブル信号ＯＥＭがＨレベルされ、クロックサイクル♯８から順次データが出力される。クロックサイクル♯９において、読出動作活性化信号ＲＥＡＤが非活性状態とされても、読出回路１４が非活性化されるだけであり、その前に読出されたデータは順次出力バッファ回路１６を介して出力される。この出力バッファ回路１４は、クロック信号ＣＬＫに同期して４つのデータを出力する。したがって１つのリードコマンドにより、連続して４つのデータをクロック信号ＣＬＫに同期して読出すことができる。また、プリチャージ動作も内部で自動的に行なわれる。
【００１９】
今、ページモード動作を行なうことを考える。すなわち、１行のメモリセルのデータをバースト長以上繰返し読出すことを行なう。この場合、クロックサイクル♯９においてリードコマンドが与えられ、読出動作指示信号Ｒが活性状態とされる。しかしながら、このサイクル♯９ではオートプリチャージ動作トリガ信号ＰＣ２の活性化に従って、内部活性化信号ＡＣＴＩＶＥが非活性状態とされ、メモリセルアレイ１が、プリチャージ状態に復帰している。したがって、このクロックサイクル♯９において、リードコマンドが与えられて、再びデータ読出動作を行なうために読出回路１４および出力バッファ回路１６が活性状態とされても列選択系回路６は、非活性状態である（内部動作活性化信号ＡＣＴＩＶＥの非活性化時に列選択系回路６の動作は行なわれない）。したがって、データの正常な読出を行なうことができない。
【００２０】
また、クロックサイクル♯１３およびクロックサイクル♯１７においてライトコマンドを与え、内部書込動作指示信号Ｗが所定期間Ｈレベルの活性状態とされ、応じて書込動作活性化信号ＷＲＩＴＥがＨレベルの活性状態とされても、メモリアレイ１は、すでに内部活性化信号ＡＣＴＩＶＥの非活性化に従ってプリチャージ状態にあり、データの書込が行なわれない。オートプリチャージコマンドを利用する場合、読出動作または書込動作が行なわれた後に、自動的にメモリセルアレイの非活性化（プリチャージ）が行なわれる。したがって、プリチャージコマンドを入力するためのクロックサイクルが必要とされず（このコマンドはリードコマンドまたはライトコマンドと同時に与えられる）、そのクロックサイクルを別のコマンド入力のために利用することができる。
【００２１】
しかしながら、このオートプリチャージコマンドを利用した場合、内部で自動的にアレイのプリチャージ動作が行なわれるため、図２３のクロックサイクル♯９においてリードコマンドを与えても、データの読出が行なわれない（活性化信号ＲＥＡＤおよびＯＥＭは活性状態とされる）。また、同様にクロックサイクル♯１３および♯１７において、ライトコマンドを与えても、書込回路１２が書込活性化信号ＷＲＩＴＥに応答して活性状態とされたとしても、列選択系回路６は、非活性状態にあり、メモリセルへのデータの書込は行なわれない。
【００２２】
図２４（Ａ）および（Ｂ）は、それぞれデータ読出時およびデータ書込時における外部信号の状態を示す図である。図２４（Ａ）および（Ｂ）においては、外部信号であることを示すために、符号「Ｅｘｔ」を用いる。
【００２３】
図２４（Ａ）において、クロックサイクル♯０においてアクティブコマンドが与えられる。このアクティブコマンドは、外部チップセレクト信号ＥｘｔＺＣＳおよび外部ロウアドレスストローブ信号ＥｘｔＺＲＡＳをともにＬレベルに設定し、外部コラムアドレスストローブ信号ＥｘｔＺＣＡＳおよび外部ライトイネーブル信号ＥｘｔＺＷＥをともにＨレベルに設定する。このアクティブコマンドが与えられたときの外部アドレス信号ビットＥｘｔＡ〈０−９〉および外部アドレス信号ビットＥｘｔＡ〈１０〉がロウアドレス信号Ｘとして取込まれる。このアクティブコマンドに従って内部動作活性化信号ＡＣＴＩＶＥがＨレベルの活性状態とされる。
【００２４】
クロックサイクル♯３において、リードコマンドおよびオートプリチャージコマンドが与えられる。このリードコマンドは、外部制御信号ＥｘｔＺＣＳおよびＥｘｔＺＣＡＳをＬレベルに設定し、外部制御信号ＥｘｔＺＲＡＳおよびＥｘｔＺＷＥをＨレベルに設定する。このときまた外部アドレス信号ビットＥｘｔＡ〈１０〉をＨレベルに設定する。このときには、アドレス信号ビットＥｘｔＡ〈０−９〉がコラムアドレス信号Ｙとして取込まれる。すなわち、この同期型半導体記憶装置においては、ロウアドレス信号は１１ビットであり、コラムアドレス信号は１０ビットである。コラムアドレス信号とロウアドレス信号のビット数が異なるため、リードコマンドまたはライトコマンド印加時に空き状態となるアドレス信号ビットＥｘｔＡ〈１０〉をオートプリチャージコマンドとして利用する。
【００２５】
このリードコマンドに従って、ＣＡＳレイテンシー経過後（図２４（Ａ）においては、ＣＡＳレイテンシーが３）、クロックサイクル♯６から順次データがクロック信号ＣＬＫに同期して出力される。一方、オートプリチャージコマンドに従って、内部で４クロックサイクルカウントされた後（バースト長と同じクロックサイクル数）、クロックサイクル７において、内部動作活性化信号ＡＣＴＩＶＥがＬレベルの非活性状態とされる。
【００２６】
このクロックサイクル♯７において、再びリードコマンドが与えられたとしても（オートプリチャージコマンドは与えられていないため、アドレス信号ビットＥｘｔＡ〈１０〉はＬレベルに設定される）、内部動作活性化信号ＡＣＴＩＶＥは非活性状態とされているため、このクロックサイクル♯７において与えられたリードコマンドに対応するデータは読出されない。すなわち最初のリードコマンドにより読出されたデータＱ０〜Ｑ３のみが読出される。
【００２７】
上述のように、オートプリチャージコマンドを印加した場合、その後続いてリードコマンドを与えてデータを読出すことはできない。したがって、ページモード動作を行なう場合、このオートプリチャージコマンドは、ページの最後に与えられるリードコマンドと同時に与える必要がある。このため、ページモード動作時においては、外部アドレス信号ビットＥｘｔＡ〈１０〉はページモード動作の間はＬレベルに設定し、ページの最後のコマンドに対し、アドレス信号ビットＥｘｔＡ〈１０〉をＨレベルに設定してオートプリチャージコマンドを与える必要がある。そのため、外部の制御装置は、同期型半導体記憶装置に対するアクセス動作の時、常にページモード動作の中間であるか終了であるかを識別する必要があり、外部制御装置のアクセス制御の負荷が大きくなるという問題が生じる。また何らかのノイズなどの原因により、オートプリチャージコマンドが与えられた場合、以降連続してデータを読出すことができなくなるという問題が生じる。次にデータ書込動作について説明する。
【００２８】
図２４（Ｂ）において、クロックサイクル♯０において、アクティブコマンドが与えられ、内部動作活性化信号ＡＣＴＩＶＥがＨレベルの活性状態とされ、メモリセル選択動作が行なわれる。クロックサイクル♯３において、ライトコマンドとオートプリチャージコマンドが与えられる。ライトコマンドは、外部制御信号ＥｘｔＺＣＳおよびＥｘｔＺＣＡＳおよびＥｘｔＺＷＥをＬレベルに設定し、外部ロウアドレスストローブ信号ＥｘｔＺＲＡＳをＨレベルに設定することにより与えられる。アドレス信号ビットＥｘｔＡ〈１０〉はこのときＨレベルに設定される。このライトコマンドが与えられたクロックサイクル♯３から連続的にデータＤ０〜Ｄ３が順次書込まれる。内部動作活性化信号ＡＣＴＩＶＥは、オートプリチャージコマンドに従って、４クロックサイクル経過後のクロックサイクル♯７において、Ｌレベルの非活性状態とされる。内部でのデータ書込は、１クロックサイクル遅れて実行される。したがって、クロックサイクル♯７におて再びライトコマンドが与えられても（オートプリチャージコマンドは与えられていない）、内部ではすでにメモリセルアレイがプリチャージ状態に復帰しており、また列選択系回路６も非活性状態とされているため、このクロックサイクル♯７において与えられたライトコマンドにより書込まれるべき書込データはメモリセルアレイへは書込まれない。したがって、データ書込動作時においても、オートプリチャージコマンドは、ページモード動作時においては、ページの最後のコマンドと同時に与える必要がある。
【００２９】
したがって、従来の同期型半導体記憶装置におけるオートプリチャージ動作においては、ページ動作であるか否かの判定を行ない、かつそのページの途中であるか最終であるかを各コマンドについて判定する必要が生じ、外部制御装置の負荷が大きくなるという問題が生じる。
【００３０】
図２５は、従来の同期型半導体記憶装置の他の構成を示す図である。図２５に示す同期型半導体記憶装置においては、互いに独立に活性状態へ駆動されるバンク♯Ａおよびバンク♯Ｂが設けられる。このバンク♯Ａおよびバンク♯Ｂの各々は、先の図１９に示す行選択系回路４、列選択系回路６、書込回路１２、および読出回路１４を有する。通常、入力バッファ回路１０および出力バッファ回路１６は、バンク♯Ａおよびバンク♯Ｂに対して共通に設けられる。
【００３１】
これらのバンク♯Ａおよびバンク♯Ｂを互いに独立に駆動するために、バンクアドレスバッファ３０から与えられるバンクアドレス信号ＢＡおよびＺＢＡに応答して選択的に活性化され、コマンドデコーダ２０から与えられる内部動作指示信号に従って、対応のバンク♯Ａおよびバンク♯Ｂに対し必要な制御動作を実行する制御回路３２ａおよび３２ｂが設けられる。バンクアドレスバッファ３０は、外部から与えられるバンクアドレス信号ＥｘｔＢＡをクロック信号ＣＬＫに同期して取込み、内部バンクアドレス信号ＢＡおよびＺＢＡを生成する。コマンドデコーダ２０は、先の図１９に示す構成と同じである。また制御回路３２ａおよび３２ｂも、それぞれ同一の構成を有し、先の図１９に示す各制御回路を備える。この図２５に示すように、互いに独立に制御回路３２ａおよび３２ｂにより駆動されるバンク♯Ａおよびバンク♯Ｂを設けることにより、バンク♯Ａおよびバンク♯Ｂに対し交互にアクセスすることができる。すなわち、一方のバンクに対するアクセス動作時において他方のバンクを活性状態とし、一方のバンクへのアクセス完了時に連続して他方のバンクへアクセスすることにより、連続的にこの同期型半導体記憶装置へアクセスする事が出来る。
【００３２】
図２６は、図２５に示す制御回路３２ａおよび３２ｂに含まれるオートプリチャージ動作指示信号活性部の構成を概略的に示す図である。図２６において、バンクアドレス信号ＢＡをインバータ３３により反転することにより補のバンクアドレス信号ＺＢＡが生成される。制御回路３２ａは、この補のバンクアドレス信号ＺＢＡとコマンドデコーダ２０から与えられるオートプリチャージ動作指示信号ＡＰＣとを受けるＡＮＤ回路３２ａａと、ＡＮＤ回路３２ａａの出力信号をクロック信号ＣＬＫに同期してシフトするシフタ回路３２ａｂを含む。このシフタ回路３２ａｂから、バンク♯Ａに対するオートプリチャージ動作トリガ信号ＰＣ２（Ａ）が出力される。このシフタ回路３２ａｂからのプリチャージ動作トリガ信号ＰＣ２（Ａ）は、制御回路３２ａに含まれる内部動作活性化信号を発生する行系制御回路３２ａｃへ与えられる。この行系制御回路３２ａｃからバンク♯Ａに対する内部動作を活性状態とする内部動作活性化信号ＡＣＴＩＶＥ（Ａ）が出力される。
【００３３】
制御回路３２ｂは、オートプリチャージ動作指示信号ＡＰＣとバンクアドレス信号ＢＡを受けるＡＮＤ回路３２ｂａと、ＡＮＤ回路３２ａの出力信号を受けてクロック信号ＣＬＫに同期してシフトするシフタ回路３２ｂｂを含む。シフタ回路３２ｂｂから、バンク♯Ｂに対するオートプリチャージ動作トリガ信号ＰＣ２（Ｂ）が出力される。このオートプリチャージ動作トリガ信号ＰＣ２（Ｂ）は、バンク♯Ｂの行選択動作に関連する部分の動作を制御する行系制御回路３２ｂｃへ与えられる。行系制御回路３２ｂｃから、バンク♯Ｂにおけるメモリセル選択動作を開始させる内部動作活性化信号ＡＣＴＩＶＥ（Ｂ）が出力される。次に、この図２５および図２６に示す同期型半導体記憶装置の動作を図２７に示すタイミングチャート図を参照して説明する。
【００３４】
クロックサイクル♯０において、アクティブコマンドが与えられ、またバンクアドレス信号ＢＡが０に設定されてバンク♯Ａが指定される。このアクティブコマンドとバンクアドレス信号ＢＡとに従って、制御回路３２ａに含まれる行系制御回路３２ａｃが活性状態とされ、バンク♯Ａに対するメモリセル選択動作を開始させる内部動作活性化信号ＡＣＴＩＶＥ（Ａ）が活性状態とされる。
【００３５】
クロックサイクル♯２においてアクティブコマンドが与えられ、またバンクアドレス信号ＢＡがＨに設定されてバンク♯Ｂが指定される。このアクティブコマンドとバンクアドレス信号ＢＡとに従って、内部動作活性化指示信号ＡＣＴ（Ｂ）が活性状態とされ、バンク♯Ｂに対する行系制御回路３２ｂｃが活性状態とされ、バンク♯Ｂのメモリセル選択動作を開始する内部活性化信号ＡＡＣＴＩＶＥ（Ｂ）が活性状態とされる。したがってこのクロックサイクル♯２からは、バンク♯Ａおよびバンク♯Ｂがともに活性状態とされる。この内部動作活性化信号ＡＣＴＩＶＥ（Ａ）およびＡＣＴＩＶＥ（Ｂ）の活性化に従って、バンク♯Ａおよびバンク♯Ｂそれぞれにおいて、メモリセルの選択動作が行なわれる。
クロックサイクル♯５において、オートプリチャージコマンドとリードコマンドまたはライトコマンドが与えられる。以下、リードコマンドおよびライトコマンドをまとめてアクセスコマンドと称す。このとき、またバンクアドレス信号ＢＡはＬレベルに設定されおり、バンク♯Ａが指定される。これにより、バンク♯Ａにおいて、データのアクセス（リードまたはライト）動作活性化信号が活性状態とされる。今、シフタ回路３２ａｂは、２クロックサイクル信号与えられた信号をシフトすると仮定する。この場合、シフタ回路３２ａｂは、クロックサイクル♯５において与えられたオートプリチャージ動作指示信号ＡＰＣに従って、２クロックサイクル後のクロックサイクル♯７において、オートプリチャージ動作トリガ信号ＰＣ２（Ａ）をＨレベルの活性状態とする。このオートプリチャージ動作活性化信号ＰＣ２（Ａ）の活性化に従って、行系制御回路３２ａｃは、内部動作活性化信号ＡＣＴＩＶＥ（Ａ）を非活性状態のＬレベルとする。このとき、まだバンク♯Ｂは活性状態にある。クロックサイクル♯１０において、再びオートプリチャージコマンドおよびリード／ライトコマンド（アクセスコマンド）が与えられる。このとき、バンクアドレス信号ＢＡはＨレベルに設定され、バンク♯Ｂが指定される。このリード／ライトコマンド（アクセスコマンド）に従って、バンク♯Ｂにおいて、選択メモリセルに対するデータのアクセス動作が行なわれる。シフタ回路３２ｂｂは、オートプリチャージコマンドに従って活性状態とされ、オートプリチャージ動作指示信号ＡＰＣをシフトし、２クロックサイクル後のクロックサイクル♯１２において、オートプリチャージ動作トリガ信号ＰＣ２（Ｂ）をＨレベルの活性状態とする。このオートプリチャージ動作トリガ信号ＰＣ２（Ｂ）の活性化に応答して、バンク♯Ｂに対する内部活性化信号ＡＣＴＩＶＥ（Ｂ）が非活性状態とされる。
【００３６】
この図２７に示すデータアクセス動作は、バースト長２である。バンク♯Ａおよびバンク♯Ｂに対し交互にアクティブすることにより、一方のバンクへのアクセス完了後他方のバンクに対するアクティブコマンドを印加して活性状態とする動作シーケンスに比べて高速でデータのアクセスを行なうことができる。
【００３７】
しかしながら、このバンク構成の場合、各バンク♯Ａおよびバンク♯Ｂをそれぞれ互いに独立に駆動するために制御回路３２ａおよび３２ｂにおいてオートプリチャージ動作を実現するためのシフタ回路３２ａｂおよび３２ｂｂがそれぞれ別々に設けられている。シフタ回路３２ａｂおよび３２ｂｂは、同じ構成を備え、クロック信号ＣＬＫに同期して与えられた信号をシフトする。したがって比較的その回路占有面積は大きく（構成要素数が大きい）、制御回路３２ａおよび３２ｂのレイアウト面積が大きくなるという問題が生じる。
【００３８】
それゆえにこの発明の目的は、オートプリチャージコマンドを任意の時点で与えても、正確に必要とされるデータのアクセスを行なうことのできる同期型半導体記憶装置を提供することである。
【００３９】
この発明の他の目的は、オートプリチャージ動作制御部の占有面積が低減されたバンク構成の同期型半導体記憶装置を提供することである。
【００４０】
この発明のさらに他の目的は、レイアウト面積が低減されかつ任意の時点でオートプリチャージコマンドを印加しても必要とされるデータをすべてアクセスすることのできるバンク構成の同期型半導体記憶装置を提供することである。
【００４１】
【課題を解決するための手段】
この発明の第１の観点に係る同期型半導体記憶装置は、外部から与えられるメモリセル選択動作開始指示信号に応答して、内部動作活性化信号を活性状態とする内部活性化信号発生手段と、外部から与えられるアクセス指示信号に応答して、内部アクセス動作活性化信号を活性状態とするアクセス動作活性化信号発生手段と、アクセス指示信号と同時に与えられるプリチャージ指示信号に応答して、内部プリチャージ活性化信号を活性状態とするプリチャージ活性化信号発生手段と、アクセス動作活性化信号の非活性化と活性状態とされた内部プリチャージ活性化信号とに応答して、内部動作活性化信号を非活性状態とする内部動作非活性化手段とを備える。
【００４２】
この発明の第１の観点に係る同期型半導体記憶装置は、さらに、アクセス指示信号がデータ書込動作を指示するデータ書込指示信号と、データ読出を指示するデータ読出指示信号とを含み、かつ内部アクセス動作活性化信号は、内部データ書込動作活性化信号と内部データ読出動作活性化信号とを含み、アクセス動作活性化信号発生手段が、データ読出指示信号の活性化に応答して初期値にリセットされかつ起動されてクロック信号を第１の所定値カウントする第１のカウント手段と、データ読出指示信号の活性化に応答してデータ読出動作活性化信号を活性化しかつ第１のカウント手段からのカウントアップ信号に応答して読出動作活性化信号を非活性状態とする読出動作活性化手段と、データ書込指示信号の活性化に応答して初期値にリセットされかつ起動されてクロック信号を第２の所定値カウントする第２のカウント手段と、データ書込指示信号の活性化に応答してデータ書込動作活性化信号を活性化しかつ第２のカウント手段からのカウントアップ信号に応答してこの書込動作活性化信号を非活性状態とする書込動作活性化手段と、読出動作活性化信号と書込動作活性化信号とを受け、これらの活性化信号がともに非活性状態のときに非活性状態とされる信号を生成する論理ゲートと、この論理ゲートの出力信号の非活性化に応答して内部動作活性化信号の非活性化を指示する信号を発生して内部動作非活性化手段へ与える手段とを含む。
【００４４】
この発明の第２の観点に係る同期型半導体記憶装置は、各々が複数のメモリセルを有しかつ各々が互いに独立に活性状態へ駆動される複数のバンクと、外部から与えられるメモリセル選択動作指示信号と複数のバンクのうちのバンクを特定する第１のバンクアドレス信号とに応答して、この第１のバンクアドレス信号により特定されたバンクに対する内部動作指示信号を活性化する内部動作指示手段と、外部から与えられるアクセス指示信号と第２のバンクアドレス信号とに応答してこの第２のバンクアドレス信号により特定されたバンクに対する内部アクセス動作活性化信号を活性化する内部アクセス活性化手段と、このアクセス指示信号と同時に与えられるプリチャージ指示信号に応答して第２のバンクアドレス信号により特定されたバンクに対する内部プリチャージ指示信号を活性状態とするプリチャージ指示手段と、複数のバンク各々に対応して設けられて内部動作指示手段からの内部動作指示信号に応答して、対応のバンクを活性状態とする内部動作活性化信号を活性化する複数の内部動作活性化手段と、複数のバンク各々に対応して設けられ、各々がプリチャージ指示手段からの対応のプリチャージ指示信号と内部アクセス活性化手段からの対応のおよび他のバンクに対する内部アクセス活性化信号とを受け、他のバンクに対する内部アクセス活性化信号の活性化および対応の内部アクセス動作活性化信号の非活性化の一方とプリチャージ指示信号の活性化とに応答して対応のバンクに対する内部動作活性化信号を非活性化するプリチャージ手段とを備える。
【００４８】
内部の書込動作および読出動作がともに非活性状態にありかつプリチャージ指示信号が活性状態のときに内部動作活性化信号を非活性状態とすることにより、オートプリチャージコマンドが与えらていても、すべての必要とされるデータの書込または読出が完了するまでこのプリチャージ動作が停止される。これにより、オートプリチャージコマンドの印加タイミングは任意のタイミングに設定することができ、外部制御装置の負荷が軽減される。
【００４９】
また複数のバンクに対し、プリチャージ指示手段を共通に設けておくことにより、オートプリチャージ指示信号を所定期間遅延するためのカウント回路を複数のバンクに共有化することができ、制御部のレイアウト面積を低減することができる。また、複数のバンク各々において、プリチャージ指示手段からのプリチャージ指示信号と内部アクセス動作活性化信号と内部アクセス活性化手段からの他のバンクに対する内部アクセス活性化信号とを受け、他のバンクに対する内部アクセス活性化信号の活性化および内部アクセス動作活性化信号の非活性化の一方とプリチャージ指示信号の活性化とに従って対応のバンクの活性制御信号を非活性化することにより、各バンクに対しても、オートプリチャージコマンドを任意のシーケンスで印加しても、正確に必要とされるデータの書込または読出を実行することができる。
【００５０】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従う同期型半導体記憶装置の要部の構成を示す図である。図１において、同期型半導体記憶装置は、従来と同様、クロック信号ＣＬＫに同期して、外部制御信号ＺＣＳ、ＺＲＡＳ、ＺＣＡＳ、およびＺＷＥおよびアドレス信号ビットＡ〈１０〉を取込み内部制御信号を生成する入力バッファ回路１８と、この入力バッファ回路１８から与えられた内部制御信号をデコードし、指定された内部動作を活性化するための指示信号（トリガ信号）を発生するコマンドデコーダ２０を含む。これらの入力バッファ回路１８およびコマンドデコーダ２０の構成は、従来の同期型半導体記憶装置のそれと同じである。
【００５１】
この同期型半導体記憶装置は、さらに、コマンドデコーダ２０から与えられる読出動作指示信号Ｒの活性化に応答して所定期間活性状態とされる読出動作活性化信号ＲＥＡＤを出力する読出制御回路２８と、コマンドデコーダ２０からの書込動作指示信号Ｗの活性化に応答して所定期間活性状態とされる書込動作活性化信号ＷＲＩＴＥを出力する書込制御回路２６を含む。この読出動作活性化信号ＲＥＡＤは、読出回路（図１９参照）へ与えられ、書込動作活性化信号ＷＲＩＴＥは、書込回路（図１９参照）へ与えられる。この読出制御回路２８は、さらに、読出動作活性化信号ＲＥＡＤを所定期間（ＣＡＳレイテンシー）遅延してデータ出力イネーブル信号ＯＥＭを生成する部分を含むが、図１においては示していない。
【００５２】
書込制御回路２６は、書込動作指示信号Ｗの活性化時に起動されてクロック信号ＣＬＫを所定期間（バースト長）カウントするバースト長カウンタ２６ａと、書込動作指示信号Ｗの活性化時にセットされかつバースト長カウンタ２６ａのカウントアップ信号に応答してリセットされるフリップフロップ２６ｂを含む。このフリップフロップ２６ｂから、書込動作活性化信号ＷＲＩＴＥが出力される。バースト長カウンタ２６ａは、書込動作指示信号Ｗの活性化に応答してそのカウント値が初期値にリセットされかつ起動されてカウント動作を開始する。
【００５３】
読出動作制御回路２８は、読出動作指示信号Ｒの活性化に応答して起動されてクロック信号ＣＬＫを所定期間（バースト長に対応するクロックサイクル数）カウントするバースト長カウンタ２８ａと、読出動作指示信号Ｒの活性化に応答してセットされかつバースト長カウンタ２８ａのカウントアップ信号に応答してリセットされるフリップフロップ２８ｂを含む。このフリップフロップ２８ｂから読出動作活性化信号ＲＥＡＤが出力される。バースト長カウンタ２８ａは、バースト長カウンタ２６ａと同様、読出動作指示信号Ｒの活性化に応答してその初期値にカウント値がリセットされかつカウント動作が起動される。
【００５４】
同期型半導体記憶装置は、さらに、読出動作活性化信号ＲＥＡＤと書込動作活性化信号ＷＲＩＴＥの両者の非活性化に応答して、この同期型半導体記憶装置の内部アクセス動作完了を検出する内部動作完了検出回路４２を含む。この内部動作完了検出回路４２は、読出動作活性化信号ＲＥＡＤと書込動作活性化信号ＷＲＩＴＥを受けるＯＲ回路４２ａと、ＯＲ回路４２ａの出力信号の立下がりに応答して所定期間Ｈレベルとされるパルス信号を発生するワンショットパルス発生器４２ｂを含む。
【００５５】
同期型半導体記憶装置は、さらに、コマンドデコーダ２０からの内部動作活性化指示信号ＡＣＴの活性化に応答して内部動作活性化信号ＡＣＴＩＶＥを活性状態とする行系制御回路４０を含む。内部動作活性化信号ＡＣＴＩＶＥは、プリチャージ動作指示信号ＰＣの活性化またはオートプリチャージ動作指示信号ＡＰＣが活性化および内部動作完了検出回路４２からの内部動作完了検出信号の活性化のいずれかにに応答してリセットされて非活性状態とされる。この行系制御回路４０は、コマンドデコーダ２０からのオートプリチャージ動作指示信号ＡＰＣに応答してセットされてオートプリチャージ動作イネーブル信号ＡＰＣＥを出力するフリップフロップ４０ａと、オートプリチャージ動作イネーブル信号ＡＰＣＥと内部動作完了検出回路４２からの検出信号とを受けるＡＮＤ回路４０ｂと、ＡＮＤ回路４０ｂの出力信号ＰＣ２とプリチャージ動作指示信号ＰＣとを受けるＯＲ回路４０ｃと、コマンドデコーダ２０からの内部動作活性化指示信号ＡＣＴの活性化に応答してセットされ、ＯＲ回路４０ｃの出力信号の活性化に応答してリセットされるフリップフロップ４０ｄを含む。このフリップフロップ４０ｄから内部動作活性化信号ＡＣＴＩＶＥが出力される。この内部動作活性化信号ＡＣＴＩＶＥの活性化期間中、同期型半導体記憶装置は選択状態にあり、メモリセルアレイは選択状態に駆動されている。すなわち、この内部動作活性化信号ＡＣＴＩＶＥの活性化に応答して、メモリセルアレイにおけるメモリセルの行の選択動作が行なわれ、また図示しないセンスアンプによる選択行上のメモリセルのデータの検知、増幅およびラッチが行なわれる。リードコマンドまたはライトコマンドのアクセスコマンドが与えられると、列選択系回路が活性状態とされて、この選択行上のメモリセルからさらにメモリセルを選択して、データの書込または読出が実行される。
【００５６】
この内部動作活性化信号ＡＣＴＩＶＥは、インバータ４０ｅを介して、フリップフロップ４０ａのリセット入力ＲＳＴへ与えられる。したがって、フリップフロップ４０ａは、この内部動作活性化信号ＡＣＴＩＶＥの非活性化に応答してリセットされる。次にこの図１に示す制御部の動作を図２に示すバースト長が４の場合のタイミングチャート図を参照して説明する。
【００５７】
クロックサイクル♯０において、アクティブコマンドが与えられ、メモリセル選択動作開始指示信号としての内部動作活性化指示信号ＡＣＴが活性状態とされる。この内部動作活性化信号ＡＣＴの活性化に応答して、行系制御回路４０のフリップフロップ４０ｄがセットされ、内部動作活性化信号ＡＣＴＩＶＥが活性状態とされる。
【００５８】
クロックサイクル♯４において、リードコマンドがオートプリチャージコマンド（オートＰＣ）とともに与えられる。このリードコマンドに応答して、コマンドデコーダ２０からの読出動作指示信号Ｒが活性状態とされ、またオートプリチャージ動作指示信号ＡＰＣも活性状態とされる。読出動作指示信号Ｒの活性化に応答して、読出制御回路２８において、バースト長カウンタ２８ａが初期値にリセットされかつカウント動作を開始する。また、フリップフロップ２８ｂがセットされ、読出動作活性化信号ＲＥＡＤがＨレベルの活性状態とされる。また、行系制御回路４０において、フリップフロップ４０ａが活性状態のオートプリチャージ動作指示信号ＡＰＣに応答してセットされ、オートプリチャージ動作イネーブル信号ＡＰＣＥがＨレベルの活性状態とされる。読出動作活性化信号ＲＥＡＤがＨレベルであり、ＯＲ回路４２ａの出力信号Ｒ／ＷがＨレベルである。したがってワンショットパルス発生回路４２ｂの出力信号はＬレベルであり、ＡＮＤ回路４０ｂはディスエーブル状態とされ、その出力信号（オートプリチャージ動作トリガ信号）ＰＣ２はＬレベルである。
【００５９】
この読出動作活性化信号ＲＥＡＤの活性化に応答して内部でデータの読出しが行なわれる。クロックサイクル♯８において、再びリードコマンドが与えられる。このクロックサイクル♯８に与えられたリードコマンドにより、再び読出動作指示信号Ｒが活性状態とされ、バースト長カウンタ２８ａが初期値にリセットされ、バースト長カウンタ２８ａからのカウントアップ信号の出力が停止される。これにより、フリップフロップ２８ｂはセット状態を維持し、読出動作活性化信号ＲＥＡＤはＨレベルの活性状態を維持する。
【００６０】
クロックサイクル♯１２において、ライトコマンドが与えられる。このライトコマンドに応答して、書込動作指示信号Ｗが活性状態のＨレベルとされる。読出制御回路２８においては、バースト長カウンタ２８ａのカウント動作が完了し（バースト長が４）、フリップフロップ２８ｂがこのバースト長カウンタ２８ａからのカウントアップ信号に応答してリセットされ、読出動作活性化信号ＲＥＡＤがＬレベルの非活性状態とされる。このとき、書込制御回路２６においては、活性状態とされた書込指示信号Ｗに応答して、フリップフロップ２６ｂがセットされて書込動作活性化信号ＷＲＩＴＥがＨレベルの活性状態とされる。また、バースト長カウンタ２６ａがセットされてカウント動作を開始する。したがって、このクロックサイクル♯１２において、読出動作活性化信号ＲＥＡＤがＬレベルに立下がり、一方書込動作活性化信号ＷＲＩＴＥがＨレベルの活性状態とされるため、ＯＲ回路４２ａの出力信号Ｒ／ＷはＨレベルを維持する。これにより、ワンショットパルス発生回路４２ｂの出力信号はＬレベルであり、ＡＮＤ回路４０ｂはディスエーブル状態を維持し、内部動作活性化信号ＡＣＴＩＶＥの非活性化は禁止される。
【００６１】
クロックサイクル♯１６において、再びライトコマンドが与えられ、書込動作指示信号Ｗが活性状態とされ、内部書込動作活性化信号ＷＲＩＴＥはＨレベルの活性状態を維持する。バースト長カウンタ２６ａは、この新たに与えられたライトコマンドに応答して初期値にリセットされ再びカウンタ動作を開始する。
【００６２】
クロックサイクル♯２０において、リードコマンドが与えられる。このクロックサイクル♯２０において、バースト長カウンタ２６ａがカウント動作を完了してカウントアップ信号を出力し、フリップフロップ２６ｂをリセットする（バースト長４）。これにより、書込動作活性化信号ＷＲＩＴＥがＬレベルの非活性状態とされる。一方、リードコマンドに応答して、読出動作指示信号Ｒが活性状態とされ、応じて再び読出動作活性化信号ＲＥＡＤがＨレベルの活性状態とされる。
【００６３】
バースト長カウンタ２８ａのカウント動作が完了すると（４クロックサイクル）、クロックサイクル♯２４において、バースト長カウンタ２８ａからのカウントアップ指示信号に応答してフリップフロップ２８ｂがリセットされ、読出動作活性化信号ＲＥＡＤがＬレベルの非活性状態とされる。このクロックサイクル♯２４における読出動作活性化信号ＲＥＡＤの非活性化に応答して、ＯＲ回路４２ａの出力信号Ｒ／ＷがＬレベルに立下がり、ワンショットパルス発生器４２ｂがワンショットのパルス信号を発生する。このワンショットパルス発生器４２ｂの出力するパルス信号に応答してＡＮＤ回路４０ｂがイネーブルされ、オートプリチャージ動作イネーブル信号ＡＰＣＥに従って、ＡＮＤ回路４０ｂの出力するオートプリチャージ動作トリガ信号ＰＣ２がＨレベルの活性状態とされる。このオートプリチャージ動作トリガ信号ＰＣ２の活性化に応答して、ＯＲ回路４０ｃの出力信号がＨレベルとされ、フリップフロップ４０ｄがリセットされ、内部動作活性化信号ＡＣＴＩＶＥがＬレベルの非活性状態とされる。
【００６４】
上述のように、内部動作完了検出回路４２により、内部アクセス動作が完了したか否かを判別し、内部アクセス動作の実行時においてはオートプリチャージ動作を停止しているため、リードコマンドまたはライトコマンドであるアクセスコマンドの間隔がバースト長以内であれば、１つのコマンドとともにオートプリチャージコマンドを印加するだけで、内部でプリチャージ動作がアクセス完了時に自動的に行なわれる。
【００６５】
図３は、この発明の実施の形態１における外部信号および内部動作活性化信号ＡＣＴＩＶＥの状態を示すタイミングチャート図である。図３においては、バースト長が４、かつＣＡＳレイテンシーが３の場合のデータ読出動作が示される。
【００６６】
クロックサイクル♯０において、アクティブコマンドが与えられる。このアクティブコマンドは、クロック信号ＣＬＫの立上がり時において、外部制御信号ＥｘｔＺＣＡＳおよびＥｘｔＺＲＡＳをＬレベルに設定し、外部制御信号ＥｘｔＺＣＡＳおよびＥｘｔＷＥをＨレベルに設定することにより与えられる。このアクティブコマンドに従って、外部アドレス信号ビットＥｘｔＡ〈０−１０〉がロウアドレス信号Ｘとして取込まれて内部でメモリセル選択動作が実行される。
【００６７】
クロックサイクル♯２において、リードコマンドとオートプリチャージコマンドが与えられる。リードコマンドの印加においては、外部制御信号ＥｘｔＺＣＳおよびＥｘｔＺＣＡＳをＬレベルに設定し、外部制御信号ＥｘｔＺＲＡＳおよびＥｘｔＷＥをともにＨレベルに設定する。このリードコマンドに従って、外部アドレス信号ビットＥｘｔＡ〈０−９〉がコラムアドレス信号Ｙとして取込まれて、内部で列選択動作が行なわれ、かつデータ読出動作が実行される。オートプリチャージコマンドは、このリードコマンドと同時に、外部アドレス信号ビットＥｘｔＡ〈１０〉をＨレベルに設定することにより与えられる。バースト長が４であり、かつＣＡＳレイテンシーが３であるため、内部で選択されて読出されたメモリセルデータが、クロックサイクル♯６から順次外部データＱ０〜Ｑ３としてクロック信号ＣＬＫに同期して読出される。
【００６８】
バースト長が４であり、このクロックサイクル♯３において与えられたリードコマンドから４クロックサイクル経過後のクロックサイクル♯７において再びリードコマンドおよびオートプリチャージコマンドを印加する。内部で、再びバースト長カウント動作が開始され、内部動作活性化信号ＡＣＴＩＶＥは、Ｈレベルを維持する。したがってこのクロックサイクル♯７において与えられたリードコマンドに従って、クロックサイクル１１から、データＱ１〜Ｑ３が順次クロック信号ＣＬＫに同期して読出される。
【００６９】
クロックサイクル♯１４において、リードコマンドおよびオートプリチャージコマンドが与えられる。クロックサイクル♯１４とクロックサイクル♯１１の間のクロックサイクル数は３であり、バースト長よりも短い。したがって、このクロックサイクル♯１４において与えられたリードコマンドに従って、クロックサイクル♯１１において与えられたリードコマンドに従って読出されるべきデータＱ３は、読出されず、新たに４つのデータＱ０〜Ｑ３がクロック信号ＣＬＫに同期して読出される。
【００７０】
クロックサイクル♯１８において、再びリードコマンドおよびオートプリチャージコマンドが印加され、クロックサイクル♯２１から順次データＱ０〜Ｑ３が出力される。
【００７１】
クロックサイクル♯２３において、リードコマンドおよびオートプリチャージコマンドが与えられる。このクロックサイクル♯２３とクロックサイクル♯１８の間のクロックサイクル数は、５であり、バースト長よりも長い。したがって内部では、クロックサイクル♯１８において与えられたオートプリチャージコマンドに従ってプリチャージ動作が行なわれる、このクロックサイクル♯１８からバースト長経過したクロックサイクル♯２２において、内部動作活性化信号ＡＣＴＩＶＥが非活性状態とされる。したがって、このクロックサイクル♯２３において与えられたリードコマンドによるデータは読出されない（図３において斜線で示す）。
【００７２】
上述のように、リードコマンドをバースト長間隔（ギャップレス）で与えることにより、データを連続して読出すことができ、また同様リードコマンドをバースト長より短い間隔で与えることにより先のリードコマンドによるデータに変えて新たなリードコマンドに従ってデータの読出しが行なわれる（インタラプト）。したがって、リードコマンドをバースト長以下の間隔で与えることにより、連続的にデータを読出すことができる。このとき、オートプリチャージコマンドがリードコマンドと同時に与えられていても、正確に必要とされるデータの読出しが行なわれる。したがって、すべてのリードコマンド印加時に、外部アドレス信号ビットＥｘｔＡ〈１０〉をＨレベルに保持することができ、外部制御装置のオートプリチャージコマンドの印加のための制御の負荷が軽減される。
【００７３】
図４は、この発明の実施の形態１における外部制御信号の他のシーケンスを示す図である。図４において、クロックサイクル♯０においてアクティブコマンドが与えられ、クロックサイクル♯３においてリードコマンドが与えられる。このリードコマンドに従ってレイテンシー経過後のクロックサイクル♯６からデータＱ０〜Ｑ３が順次クロック信号ＣＬＫに同期して読出される。クロックサイクル♯７において、リードコマンドはオートプリチャージコマンド（オートＰＣ）とともに与えられる。このリードコマンドに従って、クロックサイクル♯１０から新たな４つのデータＱ０〜Ｑ３が順次クロック信号ＣＬＫに同期して読出される。以降、クロックサイクル♯１１、♯１４および♯１８においてリードコマンドを与える。これらのリードコマンド印加時においては、アドレス信号ビットＥｘｔ〈１０〉はＬレベルに設定され、オートプリチャージコマンドは与えられない。これらのリードコマンドに従って、順次データが読出される。
【００７４】
クロックサイクル♯１８においてリードコマンドが与えられてから、バースト長に等しい４クロックサイクル間アクセスコマンドは与えられない。したがって、クロックサイクル♯７において与えられたオートプリチャージコマンドに従って内部でオートプリチャージ動作が行なわれ、内部動作活性化信号ＡＣＴＩＶＥが、クロックサイクル♯２２において非活性状態とされる。したがって、クロックサイクル♯２３においてリードコマンドが与えられても、このリードコマンドにより読出されるデータは、正確な読出データではない。
【００７５】
上述のように、アクティブコマンドが与えられてからバースト長以下の間隔でリードコマンドを与えるページ動作において、オートプリチャージコマンドは任意のリードコマンドとともに与えることにより、正確に、ページ動作完了時において内部でプリチャージ動作を行なうことができる。この場合、ページモード動作において、任意の（ページ動作期間中の）リードコマンドとともにオートプリチャージコマンドを与えるだけでよく、ページ動作の最終のコマンドを識別する必要がなく、外部制御装置の負荷が軽減される。
【００７６】
図５は、データ書込動作時における外部信号の状態を示すタイミングチャート図である。図５において、クロックサイクル♯０においてアクティブコマンドが与えられる。続いて、クロックサイクル♯３において、ライトコマンドがオートプリチャージコマンド（オートＰＣ）とともに与えられる。ライトコマンドは外部制御信号ＥｘｔＺＣＳおよびＥｘｔＺＷＥおよびＥｘｔＺＣＡＳをＬレベルに設定し、ＥｘｔＺＲＡＳをＨレベルに設定することにより与えられる。オートプリチャージコマンドは、データ書込時においても、データ読出時と同様、外部アドレス信号ビットＥｘｔＡ〈１０〉をＨレベルに設定することにより与えられる。このライトコマンドに従って、クロックサイクル♯３から与えられるデータＤ０〜Ｄ３が順次書込まれる（内部の書込動作は、１クロックサイクル遅れて実行される；書込動作活性化信号ＷＲＩＴＥ参照）。バースト長である４クロックサイクルが経過したクロックサイクル♯７において、再びライトコマンドおよびオートプリチャージコマンドが与えられる。これにより、クロックサイクル♯７から再び連続して次の書込データＤ０〜Ｄ３が順次書込まれる。クロックサイクル♯１１においてライトコマンドがオートプリチャージコマンドとともに与えられてデータの書込みが行なわれる。バースト長のクロックサイクルが経過する前に、クロックサイクル♯１４において再びライトコマンドとオートプリチャージコマンドとが与えられる。このとき、内部では、先のクロックサイクル♯１１において与えられるライトコマンドによる書込データＤ３に変えて、新たなライトコマンドに従ってデータＤ０〜Ｄ３が順次書込まれる。
【００７７】
クロックサイクル♯１８において再びライトコマンドおよびオートプリチャージコマンドが与えられ、データの書込みが行なわれる。クロックサイクル♯１８においてライトコマンドが与えられてからバースト長が経過しても、次のライトコマンドが与えられないため、既に与えれているオートプリチャージコマンド（いずれのクロックサイクルで与えられたものであってもよい）に従って、プリチャージ動作トリガ信号が活性状態とされ、内部動作活性化信号ＡＣＴＩＶＥが非活性状態とされる。この状態においては、次のクロックサイクル♯２３において新たにライトコマンドおよびオートプリチャージコマンドが与えられたとしても、この同期型半導体記憶装置は既にプリチャージ状態にあり、データのメモリセルへの書込みは行なわれず、クロックサイクル♯２３ないし♯２６に与えられたデータは無効データとなる。
【００７８】
このデータ書込時においても、バースト長以下の間隔でライトコマンドを与えることにより、ページモード動作によりデータの書込みを行なうことができる。このとき、オートプリチャージコマンドをすべてのライトコマンドとともに与えていても、正確に必要とされるデータの書込みを終了した後に内部で自動的にプリチャージ動作が実行される。
【００７９】
したがってこのデータ書込時においても、ライトコマンドと同時にオートプリチャージコマンドを指定するアドレス信号ビットＥｘｔＡ〈１０〉をＨレベルに固定することができ、オートプリチャージコマンドの制御が容易となる。
【００８０】
図６は、この発明の実施の形態１におけるデータ書込時の外部制御信号の他のシーケンスを示すタイミングチャート図である。図６において、クロックサイクル♯１において、アクティブコマンドが与えられる。クロックサイクル♯３においてライトコマンドが与えられ、データの書込動作が行なわれる。バースト長経過後のクロックサイクル♯７において、ライトコマンドとオートプリチャージコマンドとが与えられ、再びデータの書込みが行なわれる。以降、先の図５の場合と同様、ライトコマンドが、クロックサイクル♯１１、♯１４、および♯１８において与えられる。これらのライトコマンド印加時においては、オートプリチャージコマンドは与えられていない。クロックサイクル♯１８においてライトコマンドが与えられて次いでバースト長（４クロックサイクル）が経過すると、次のライトコマンドはまだ与えられていないため、内部で先のクロックサイクル♯７において与えられたオートプリチャージコマンドに従ってプリチャージ動作が行なわれ、内部動作活性化信号ＡＣＴＩＶＥがＬレベルの非活性状態とされる。したがって、クロックサイクル♯２３においてライトコマンドが与えられても、このライトコマンドは無効とされ、クロックサイクル♯２３ないし♯２６において与えられるデータＤ０〜Ｄ３のメモリセルへの書込み行なわれない。
【００８１】
したがって、この図６に示すように、アクティブコマンドが与えられてから、バースト間隔以上の間隔でライトコマンドを与えることによりページモード動作でデータの書込みを行なうことができる。このページモード動作時において、任意のライトコマンドに対しオートプリチャージコマンドを同時に与えるだけで、必要とされるデータの書込みを正確に行なった後プリチャージを行なうことができる。したがって、ページモードにおける最後のライトコマンドを識別する必要がなく、オートプリチャージコマンドに対する制御が容易となる。
【００８２】
図７は、データ書込動作とデータ読出動作をともに行なう場合の外部信号および内部動作活性化信号の状態を示すタイミングチャート図である。図７において、クロックサイクル♯０において、アクティブコマンドが与えられ、内部動作活性化信号ＡＣＴＩＶＥが活性状態とされる。
【００８３】
クロックサイクル♯３において、リードコマンドとオートプリチャージコマンドが与えられ、このリードコマンドに従って、ＣＡＳレイテンシー経過後のクロックサイクル♯６からデータＱ０〜Ｑ３が順次読出される。バースト長が経過したクロックサイクル♯７においてリードコマンドが与えられ、応じてクロックサイクル♯１０から新たなデータＱ０が読出される。クロックサイクル♯１１においてライトコマンドが与えられると、このライトコマンドに従って外部からの書込データＤ０〜Ｄ３が順次書込まれる。このクロックサイクル♯１１においては、データの読出しは行なわれない。通常、このような場合、読出データと書込データの衝突を防止するために、マスク信号が活性状態とされて、この読出データが出力されるのが禁止される（このマスク信号は示していない）。クロックサイクル♯１１からバースト長のクロックサイクル数が経過したクロックサイクル♯１５において再びリードコマンドが与えられ、クロックサイクル♯１８からデータＱ０〜Ｑ３が順次クロック信号ＣＬＫに同期して読出される。クロックサイクル♯１５からバースト長経過したクロックサイクル♯１９において、再びリードコマンドが与えられ、クロックサイクル♯２２からデータＱ０〜Ｑ３が読出される。クロックサイクル♯１９からバースト長が経過するクロックサイクル♯２３までの間にアクセスコマンドは与えられないため、先のクロックサイクル♯３において与えられたオートプリチャージコマンドに従ってプリチャージ動作がトリガされ、内部動作活性化信号ＡＣＴＩＶＥが非活性状態とされ、メモリセルアレイが非選択状態とされる。この状態において、クロックサイクル♯２４においてリードコマンドが与えられても、同期型半導体記憶装置において内部は非活性状態のプリチャージ状態にあるため、このリードコマンドに従ったデータの読出しは行なわれない。
【００８４】
上述のように、データ書込動作およびデータ読出動作が混在して行なわれる場合においても、バースト長間隔以下の間隔でリードコマンドまたはライトコマンドを与える場合、オートプリチャージコマンドを任意のアクセスコマンドとともに印加することにより、必要なデータのアクセスを行なった後に同期型半導体記憶装置を自動的に内部プリチャージ状態にすることができる。
【００８５】
なおこの図７に示す動作シーケンスにおいて、リードコマンドまたはライトコマンド印加時において外部アドレス信号ビットＥｘｔＡ〈１０〉はＨレベルに固定され、オートプリチャージコマンドが常時印加されてもよい。
【００８６】
図８（Ａ）は、図１に示すバースト長カウンタ２８ａおよび２６ａの構成の一例を示し、図８（Ｂ）はその動作波形を示すタイミングチャート図である。図８（Ａ）において、バースト長カウンタは、入力信号ＩＮ（指示信号ＲまたはＷ）をクロック信号ＣＬＫに同期して取込みラッチするラッチ段ＬＣＨと、このラッチ段ＬＣＨの出力信号ＯＵＴ０をクロック信号ＣＬＫおよびＺＣＬＫに同期して順次転送する縦続接続されるシフト段ＳＦＴ１、ＳＦＴ２、ＳＦＴ３…を含む。シフト段ＳＦＴ１〜ＳＦＴ３は同じ構成を有し、図８（Ａ）においては１つのシフト段ＳＦＴ１の構成のみを示す。
ラッチ段ＬＣＨは、入力信号ＩＮとクロック信号ＣＬＫを受けるＮＡＮＤ回路５０ａと、インバータ４９を介して与えられる入力信号とクロック信号ＣＬＫを受けるＮＡＮＤ回路５０ｂと、ＮＡＮＤ回路５０ａの出力信号を一方入力に受けるＮＡＮＤ回路５０ｃと、ＮＡＮＤ回路５０ｂの出力信号とインバータ４９の出力信号とＮＡＮＤ回路５０ｃの出力信号とを受けるＮＡＮＤ回路５０ｄを含む。ＮＡＮＤ回路５０ｄの出力信号はまたＮＡＮＤ回路５０ｃの他方入力へ与えられる。
【００８７】
シフト段ＳＦＴ１は、クロック信号ＣＬＫと相補なクロック信号ＺＣＬＫとＮＡＮＤ回路５０ｃの出力信号とを受けるＮＡＮＤ回路５０ｅと、クロック信号ＺＣＬＫとＮＡＮＤ回路５０ｄの出力信号を受けるＮＡＮＤ回路５０ｆと、ＮＡＮＤ回路５０ｅの出力信号を一方入力に受けるＮＡＮＤ回路５０ｇと、ＮＡＮＤ回路５０ｆの出力信号とＮＡＮＤ回路５０ｇの出力信号とインバータ４９の出力信号とを受けるＮＡＮＤ回路５０ｈを含む。ＮＡＮＤ回路５０ｈの出力信号はまたＮＡＮＤ回路５０ｇの他方入力へ与えられる。
【００８８】
このシフト段ＳＦＴ１は、さらに、クロック信号ＣＬＫとＮＡＮＤ回路５０ｇの出力信号とを受けるＮＡＮＤ回路５０ｉと、クロック信号ＣＬＫとＮＡＮＤ回路５０ｈの出力信号とを受けるＮＡＮＤ回路５０ｊと、ＮＡＮＤ回路５０ｉの出力信号を一方入力に受けるＮＡＮＤ回路５０ｋと、ＮＡＮＤ回路５０ｊの出力信号とＮＡＮＤ回路５０ｋの出力信号とインバータ４９の出力信号とを受けるＮＡＮＤ回路５０ｌを含む。ＮＡＮＤ回路５０ｌの出力信号はまたＮＡＮＤ回路５０ｋの他方入力へ与えられる。
【００８９】
このシフト段ＳＦＴ１、ＳＦＴ２、…の出力信号ＯＵＴ１、ＯＵＴ２、…は、バースト長選択信号ＢＳ１、ＢＳ２、…に応答してイネーブル状態とされる３状態バッファ５１ａ、５１ｂ、…へ与えられる。バースト長選択信号ＢＳ１、ＢＳ２、…は、図示しないバースト長設定回路からの信号に従って１つが活性状態とされ、対応の３状態バッファがイネーブル状態（作動状態）とされる。この活性状態とされた３状態バッファの出力信号がカウントアップ信号としてフリップフロップ２６ｂまたは２８ｂのリセット入力ＲＳＴへ与えられる。次にこの図８（Ａ）に示す動作を図８（Ｂ）を参照して説明する。
【００９０】
クロックサイクル♯０において、入力信号ＩＮがＨレベルの活性状態とされる。クロック信号ＣＬＫがＨレベルであり、ラッチ段ＬＣＨがこの入力信号ＩＮを取込み通過させて、ＮＡＮＤ回路５０ｃおよび５０ｄによりラッチする。これにより、ラッチ段ＬＣＨの出力信号ＯＵＴ０がＨレベルに立上がる。クロック信号ＣＬＫがＬレベルに立下がり、クロック信号ＺＣＬＫがＨレベルに立上がると、ラッチ段ＬＣＨは、ＮＡＮＤ回路５０ａおよび５０ｂの出力信号がＨレベルに固定され、ラッチ状態とされる。シフト段ＳＦＴ１においては、ＮＡＮＤ回路５０ｅおよび５０ｆがこのラッチ段ＬＣＨから与えられた信号を取込み、ＮＡＮＤ回路５０ｇおよび５０ｈがこの与えられた信号をラッチする。これにより、内部出力信号ＯＵＴＤ０がＨレベルに立上がる。この状態においてＮＡＮＤ回路５０ｉおよび５０ｊの出力信号がＨレベルに固定されている（クロック信号ＣＬＫはＬレベル）。
【００９１】
クロックサイクル♯１においては、クロック信号ＣＬＫがＨレベルに立上がると、クロック信号ＺＣＬＫがＬレベルに立下がり、ＮＡＮＤ回路５０ｅおよび５０ｆの出力信号がＨレベルに固定され、シフト段ＳＦＴ１はラッチ状態とされる。一方、ＮＡＮＤ回路５０ｉおよび５０ｊがイネーブルされ、この出力信号ＯＵＴＤ０を取込みラッチしかつ出力する。これにより、シフト段ＳＦＴ１の出力信号ＯＵＴ１がＨレベルとされる。
【００９２】
次にクロックサイクル♯２において、クロック信号ＣＬＫが再びＨレベルに立上がると、シフト段ＳＦＴ２からの出力信号ＯＵＴ２がＨレベルとされる。出力信号ＯＵＴ１がバースト長１に相当し、出力信号ＯＵＴ２がバースト長２に相当する。
【００９３】
入力信号ＩＮの印加時においては、インバータ４９の出力信号がＨレベルからＬレベルに立下がる。シフト段ＳＦＴ１、ＳＦＴ２、ＳＦＴ３、…においては、クロック信号ＺＣＬＫに応答して入力段のＮＡＮＤ回路５０ｅおよび５０ｆがＨレベルの信号を出力している。この状態においては、したがって、インバータ４９の出力信号がＬレベルに立下がると、ＮＡＮＤ回路５０ｈの出力信号がＨレベルとされ、出力信号ＯＵＴＤ０がＬレベルにリセットされる（ＮＡＮＤ回路５０ｅの出力信号はＨレベル）。この状態において、ＮＡＮＤ回路５０ｋの出力信号ＯＵＴ１がＨレベルのときにインバータ４９の出力信号がＬレベルとされると、ＮＡＮＤ回路５０ｌの出力信号がＨレベルとされ、応じてＮＡＮＤ回路５０ｋの出力信号がＬレベルにリセットされる（ＮＡＮＤ回路５０ｇの出力信号がＬレベルであるたためＮＡＮＤ回路５０ｉの出力信号はＨレベルである）。これにより入力信号ＩＮがＨレベルの活性状態とされたとき、シフト段ＳＦＴ１、…をすべてリセットすることができる。
【００９４】
これにより、バースト長カウント動作時において新たにアクセスコマンドが与えられた場合、再びカウント動作を初期値から開始することができる。
【００９５】
図９（Ａ）は、図１に示すワンショットパルス発生器４２ｂの構成の一例を示す図である。図９（Ａ）において、ワンショットパルス発生器４２ｂは、ＯＲ回路４２ａから出力される信号Ｒ／Ｗを反転しかつ所定時間遅延する反転遅延回路４２ｂａと、信号Ｒ／Ｗとこの反転遅延回路４２ｂａの出力信号φを受けるＮＯＲ回路４２ｂｂを含む。ＮＯＲ回路４２ｂｂの出力信号φＰＣが図１に示すＡＮＤ回路４０ｂへ与えられる。次にこのワンショットパルス発生器４２ｂの動作を図９（Ｂ）に示す動作波形図を参照して説明する。
【００９６】
信号Ｒ／ＷがＬレベルのとき、反転遅延回路４２ｂａの出力信号φはＨレベルであり、ＮＯＲ回路４２ｂｂの出力信号φＰＣはＬレベルである。信号Ｒ／ＷがＬレベルからＨレベルに立上がると、ＮＯＲ回路４２ｂｂの出力信号φＰＣは反転遅延回路４２ｂａの出力信号レベルにかかわらず、Ｌレベルに固定される。信号Ｒ／ＷがＨレベルからＬレベルに立下がると、このとき反転遅延回路４２ｂの出力信号φはまだＬレベルであり、応じてＮＯＲ回路４２ｂｂの出力信号φＰＣがＨレベルに立上がる。この反転遅延回路４２ｂａが有する遅延時間が経過すると、反転遅延回路４２ｂａの出力信号φがＨレベルに立上がり、応じてＮＯＲ回路４２ｂｂの出力信号φＰＣがＬレベルに立下がる。これにより、反転遅延回路４２ｂａが有する遅延時間のパルス幅を有するワンショットのパルス信号を内部の書込／読出（アクセス）動作完了時に発生することができる。
【００９７】
以上のように、この発明の実施の形態１に従えば、オートプリチャージコマンドが与えられた場合においては、内部でのアクセス動作が完了した時点においてオートプリチャージコマンドが有効とされて内部のプリチャージ動作を開始するように構成しているため、ページ動作モード中において、ページモードの最終のコマンドであるか否かの識別を行なう必要がなく、オートプリチャージコマンドに対する制御が容易となる。
【００９８】
［実施の形態２］
図１０は、この発明の実施の形態２に従う同期型半導体記憶装置の要部の構成を示す図である。図１０に示す構成においては、この同期型半導体記憶装置は、２つのバンク♯Ａおよびバンク♯Ｂを含む。同期型半導体記憶装置は、先の実施の形態１と同様の構成を有するコマンドデコーダ２０と、コマンドデコーダ２０からのオートプリチャージ動作指示信号ＡＰＣを所定期間クロック信号ＣＬＫに同期してシフトするシフタ回路５０と、コマンドデコーダ２０からの内部動作指示信号ＡＰＣ、ＡＣＴ、Ｒ、ＷおよびＰＣを受け、バンクアドレス信号ＢＡに従ってバンク♯Ａおよびバンク♯Ｂの一方に対する内部動作指示信号を伝達するバンク判別回路５２と、バンク判別回路５２から与えられる内部制御動作指示信号に応答して、バンク♯Ａに対する制御動作を行なう制御回路５４ａと、バンク判別回路５２からの内部動作指示信号に従ってバンク♯Ｂに対する制御動作を実行する制御回路５４ｂを含む。これらの制御回路５４ａおよび５４ｂには、シフタ回路５０からのシフト信号ＡＰＣＳが与えられる。このシフタ回路５０は、たとえばバースト長で規定されるクロックサイクル数、このオートプリチャージ動作指示信号ＡＰＣをシフトする。したがって、このシフタ回路５０から出力されるシフト信号ＡＰＣＳは、オートプリチャージ動作指示信号ＡＰＣよりもバースト長に相当するクロックサイクル期間遅延された信号となる。このシフタ回路５０からのシフト信号ＡＰＣＳを制御回路５４ａおよび５４ｂへ与えることにおり、オートプリチャージ動作を行なうためのシフタ回路５０が、バンク♯Ａおよびバンク♯Ｂで共有され、制御部の占有面積が低減される。ここで、シフタ回路５０のシフトクロック数は、バースト長と等しくなくてもよい。
【００９９】
図１１は、図１０に示すバンク判別回路５２の構成の一例を示す図である。図１１において、バンク判別回路５２は、バンクアドレス信号ＢＡを反転するインバータ５５を含む。バンクアドレス信号ＢＡがＬレベルのときにバンク♯Ａが指定され、バンクアドレス信号ＢＡがＨレベルのときにバンク♯Ｂが指定されると仮定する。
【０１００】
コマンドデコーダ（図１０参照）から与えられる内部動作指示信号それぞれに対し、このバンクアドレス信号ＢＡの論理値に従ってバンク♯Ａおよびバンク♯Ｂの一方へ内部動作指示信号が伝達するゲートが設けられる。オートプリチャージ動作指示信号ＡＰＣに対しては、インバータ５５の出力信号とオートプリチャージ動作指示信号ＡＰＣを受けるＡＮＤ回路５６ａと、オートプリチャージ動作指示信号ＡＰＣとバンクアドレス信号ＢＡを受けるＡＮＤ回路５６ｂが設けられる。ＡＮＤ回路５６ａからは、バンク♯Ａに対するオートプリチャージ動作指示信号ＡＰＣ（Ａ）が出力され、ＡＮＤ回路５６ｂからバンク♯Ｂに対するオートプリチャージ動作指示信号ＡＰＣ（Ｂ）が出力される。
【０１０１】
内部動作活性化指示信号ＡＣＴに対しては、内部動作活性化指示信号ＡＣＴとインバータ５５の出力信号ＺＢＡを受けるＡＮＤ回路５７ａと、内部動作活性化指示信号ＡＣＴとバンクアドレス信号ＢＡを受けるＡＮＤ回路５７ｂが設けられる。ＡＮＤ回路５７ａからは、バンク♯Ａに対するメモリセル選択動作開始を指示する内部動作活性化指示信号ＡＣＴ（Ａ）が出力され、ＡＮＤ回路５７ｂから、バンク♯Ｂに対する内部動作活性化指示信号ＡＣＴ（Ｂ）が出力される。
【０１０２】
プリチャージ動作指示信号ＰＣに対しては、このプリチャージ動作指示信号ＰＣとバンクアドレス信号ＺＢＡを受けるＡＮＤ回路５８ａと、プリチャージ動作指示信号ＰＣとバンクアドレス信号ＢＡを受けるＡＮＤ回路５８ｂが設けられる。ＡＮＤ回路５８ａからバンク♯Ａに対するプリチャージ動作指示信号ＰＣ（Ａ）が出力され、ＡＮＤ回路５８ｂからバンク♯Ｂに対するプリチャージ動作指示信号ＰＣ（Ｂ）が出力される。このプリチャージ動作指示信号ＰＣを活性化するプリチャージコマンドは、外部の制御信号をクロック信号ＣＬＫの立上がり時において所定の状態に決定することにより指定され、オートプリチャージコマンドとは異なるコマンドである。
【０１０３】
読出動作指示信号Ｒに対しては、バンクアドレス信号ＺＢＡと読出動作指示信号Ｒを受けるＡＮＤ回路５９ａと、読出動作指示信号Ｒとバンクアドレス信号ＢＡを受けるＡＮＤ回路５９ｂが設けられる。ＡＮＤ回路５９ａからバンク♯Ａに対する読出動作指示信号Ｒ（Ａ）が出力され、ＡＮＤ回路５９ｂからバンク♯Ｂに対する読出動作指示信号Ｒ（Ｂ）が出力される。
【０１０４】
書込動作指示信号Ｗに対しては、バンクアドレス信号ＺＢＡと書込動作指示信号Ｒを受けるＡＮＤ回路６０ａと、書込動作指示信号Ｗとバンクアドレス信号ＢＡを受けるＡＮＤ回路６０ｂが設けられる。ＡＮＤ回路６０ａからバンク♯Ａに対する書込動作指示信号Ｗ（Ａ）が出力され、ＡＮＤ回路６０ｂからバンク♯Ｂに対する書込動作指示信号Ｗ（Ｂ）が出力される。
【０１０５】
ＡＮＤ回路５６ａ〜６０ａおよび５６ｂ〜６０ｂの各々は、対応のバンクアドレス信号がＨレベルとされたときにイネーブルされて与えられた内部動作指示信号を対応のバンクへ伝達する。したがって、このバンクアドレス信号が指定したバンクのみが指定された内部動作を実行する。またこのバンク判別回路５２の構成により、一方のバンクが活性状態とされているときに、他方のバンクを活性状態またはプリチャージ状態へ駆動することができる。
【０１０６】
図１２は、図１０に示す制御回路５４ａおよび５４ｂの内部動作活性化信号ＡＣＴＩＶＥ（Ａ）およびＡＣＴＩＶＥ（Ｂ）を発生する部分の構成を示す図である。
【０１０７】
図１２において、バンク♯Ａに対する制御回路５４ａは、オートプリチャージ動作指示信号ＡＰＣ（Ａ）の活性化時にセットされてオートプリチャージイネーブル信号ＡＰＣＥ（Ａ）を活性状態としかつ内部動作活性化信号ＡＣＴＩＶＥ（Ａ）の非活性化時にリセットされるフリップフロップ５６ａと、内部動作活性化指示信号ＡＣＴ（Ａ）の活性化時にセットされて内部動作活性化信号ＡＣＴＩＶＥ（Ａ）を活性状態とするフリップフロップ５８ａを含む。このフリップフロップ５８ａは、図１０に示すオートプリチャージシフト信号ＡＰＣＳおよびオートプリチャージイネーブル信号ＡＰＣＥ（Ａ）がともに活性状態のときまたはプリチャージ動作指示信号ＰＣ（Ａ）の活性化時にリセットされる。
【０１０８】
フリップフロップ５６ａは、オートプリチャージ動作指示信号ＡＰＣ（Ａ）を受けるインバータ５６ａａと、インバータ５６ａａの出力信号を一方入力に受けかつオートプリチャージイネーブル信号ＡＰＣＥ（Ａ）を出力するＮＡＮＤ回路５６ａｂと、ＮＡＮＤ回路５６ａｂの出力するオートプリチャージイネーブル信号ＡＰＣＥ（Ａ）と内部動作活性化信号ＡＣＴＩＶＥ（Ａ）を受けるＮＡＮＤ回路５６ａｃを含む。ＮＡＮＤ回路５６ａｃの出力信号はＮＡＮＤ回路５６ａｂの他方入力へ与えられる。
【０１０９】
フリップフロップ５８ａは、オートプリチャージコマンドシフト信号ＡＰＣＳとオートプリチャージイネーブル信号ＡＰＣＥ（Ａ）を受けるＡＮＤ回路５８ａａと、ＡＮＤ回路５８ａａから出力されるオートプリチャージ動作トリガ信号ＰＣ２（Ａ）を受けるインバータ５８ａｂと、プリチャージ動作指示信号ＰＣ（Ａ）を受けるインバータ５８ａｃと、インバータ５８ａｂおよび５８ａｃのそれぞれの出力信号を受けるＮＡＮＤ回路５８ａｄと、内部動作活性化指示信号ＡＣＴ（Ａ）を受けるインバータ５８ａｆと、インバータ５８ａｆの出力信号とＮＡＮＤ回路５８ａｂの出力信号を受けて内部動作活性化信号ＡＣＴＩＶＥ（Ａ）を出力するＮＡＮＤ回路５８ａｅを含む。ＮＡＮＤ回路５８ａｅの出力信号はまたＮＡＮＤ回路５８ａｄの残りの入力へ与えられる。
【０１１０】
バンク♯Ｂに対する制御回路５４ｂは、オートプリチャージ動作指示信号ＡＰＣ（Ｂ）の活性化時にセットされてオートプリチャージイネーブル信号ＡＰＣＥ（Ｂ）を活性状態とし、かつ内部動作活性化信号ＡＣＴＩＶＥ（Ｂ）の非活性化時にリセットされるフリップフロップ５６ｂと、内部動作活性化指示信号ＡＣＴ（Ｂ）の活性化時にセットされて内部動作活性化信号ＡＣＴＩＶＥ（Ｂ）を活性状態とするフリップフロップ５８ｂを含む。このフリップフロップ５８ｂは、シフト信号ＡＰＣＳおよびオートプリチャージイネーブル信号ＡＰＣＥ（Ｂ）がともに活性状態にあるときまたはプリチャージ動作指示信号ＰＣ（Ｂ）が活性状態のときにリセットされて、内部動作活性化信号ＡＣＴＩＶＥ（Ｂ）を非活性状態とする。
【０１１１】
フリップフロップ５６ｂは、オートプリチャージ動作指示信号ＡＰＣ（Ｂ）を受けるインバータ５６ｂａと、インバータ５６ｂａの出力信号を一方入力に受けてオートプリチャージイネーブル信号ＡＰＣＥ（Ｂ）を出力するＮＡＮＤ回路５６ｂｂと、ＮＡＮＤ回路５６ｂｂの出力信号と内部動作活性化信号ＡＣＴＩＶＥ（Ｂ）を受けるＮＡＮＤ回路５６ｂｃを含む。ＮＡＮＤ回路５６ｂｃの出力信号はＮＡＮＤ回路５６ｂｂの他方入力へ与えられる。
【０１１２】
フリップフロップ５８ｂは、オートプリチャージシフト信号ＡＰＣＳとオートプリチャージイネーブル信号ＡＰＣＥ（Ｂ）を受けるＡＮＤ回路５８ｂａと、ＡＮＤ回路５８ｂａの出力信号を受けるインバータ５８ｂｂと、プリチャージ動作指示信号ＰＣ（Ｂ）を受けるインバータ５８ｂｃと、インバータ５８ｂｂおよび５８ｂｃのそれぞれの出力信号を受けるＮＡＮＤ回路５８ｂｄと、内部動作活性化指示信号ＡＣＴ（Ｂ）を受けるインバータ５８ｂｆと、ＮＡＮＤ回路５８ｂｄの出力信号とインバータ５８ｂｆの出力信号とを受けて内部動作活性化信号ＡＣＴＩＶＥ（Ｂ）を出力するＮＡＮＤ回路５８ｂｅを含む。ＮＡＮＤ回路５８ｂｅの出力信号はまた、ＮＡＮＤ回路５８ｂｄの残りの入力へ与えられる。次に、この図１２に示す制御回路の動作をそのタイミングチャート図である図１３を参照して説明する。図１３においてはバースト長およびシフタ回路５０のシフトクロック数がともに２の場合の動作が示される。
【０１１３】
クロックサイクル♯０において、バンクＡに対するアクティブコマンドが与えられる。このアクティブコマンドとバンクアドレス信号ＢＡ（Ｌレベル）に応答して、バンク♯Ａに対する内部動作活性化指示信号ＡＣＴ（Ａ）が所定時間活性状態とされ、フリップフロップ５８ａがセットされ、内部動作活性化信号ＡＣＴＩＶＥ（Ａ）がＨレベルの活性状態とされる。これにより、バンク♯Ａにおいて、メモリセル選択動作が開始される。
【０１１４】
クロックサイクル♯２において、バンク♯Ｂに対するアクティブコマンドが与えられる（バンクアドレスＢＡがＨレベル）。これに応答して、バンク♯Ｂに対する内部動作開始指示信号ＡＣＴ（Ｂ）が活性状態とされ、フリップフロップ５８ｂがセットされてバンク♯Ｂに対する内部動作活性化信号ＡＣＴＩＶＥ（Ｂ）が活性状態とされる。
【０１１５】
クロックサイクル♯５において、リードコマンドまたはライトコマンド（リード／ライトコマンド）とオートプリチャージコマンドがバンク♯Ａに対して与えられる。このオートプリチャージコマンドに応答して、バンク♯Ａに対するオートプリチャージ動作指示信号ＡＰＣ（Ａ）が活性状態とされ、フリップフロップ５６ａがセットされ、オートプリチャージイネーブル信号ＡＰＣＥ（Ａ）がＨレベルの活性状態とされる。またこのオートプリチャージ動作指示信号ＡＰＣは図１０に示すシフタ回路５０へ与えられる。このシフタ回路５０は、与えられたオートプリチャージ指示信号ＡＰＣを所定のクロックサイクル数（本実施の形態においてはバースト長２）シフトする。このクロックサイクル♯５において与えられたリードコマンドまたはライトコマンドのアクセスコマンドに従って、バンク♯Ａに対するアクセスが行なわれ、データの書込みまたは読出しが行なわれる。
【０１１６】
バースト長が２であり、クロックサイクル♯７において、図１０に示すシフタ回路からのシフト信号ＡＰＣＳがＨレベルの活性状態とされ、ＡＮＤ回路５８ａａから出力されるオートプリチャージイネーブル信号ＰＣ２（Ａ）がＨレベルの活性状態とされ、ＮＡＮＤ回路５８ａｄの出力信号がＨレベルとされ、応じてＮＡＮＤ回路５８ａｅから出力される内部動作活性化信号ＡＣＴＩＶＥ（Ａ）がＬレベルの非活性状態とされる。このバンク♯Ａに対する内部動作活性化信号ＡＣＴＩＶＥ（Ａ）の非活性化に応答して、フリップフロップ５６ａがリセットされ、オートプリチャージ動作イネーブル信号ＡＰＣＥ（Ａ）がＬレベルの非活性状態とされ、応じてオートプリチャージ動作イネーブル信号ＰＣ２（Ａ）がＬレベルの非活性状態とされる。これにより、バンク♯Ａのメモリセルアレイは非活性状態のプリチャージ状態とされる。
【０１１７】
クロックサイクル♯１０において、バンク♯Ｂに対するアクセスコマンド（リード／ライトコマンド）およびオートプリチャージコマンドが与えられる。このオートプリチャージ動作指示信号ＡＰＣおよびＨレベルのバンクアドレス信号ＢＡに従って、バンク♯Ｂに対するオートプリチャージ動作指示信号ＡＰＣ（Ｂ）がＨレベルの活性状態とされ、フリップフロップ５６ｂがセットされてオートプリチャージイネーブル信号ＡＰＣＥ（Ｂ）がＨレベルの活性状態とされる。またこのオートプリチャージ動作指示信号ＡＰＣは、図１０に示すシフタ回路５０へ与えられる。このクロックサイクル♯１０において与えられるアクセスコマンドに従ってバンク♯Ｂに対するアクセス動作が行なわれ、データの書込みまたは読出しが行なわれる。
【０１１８】
図１０に示すシフタ回路のシフト動作が完了すると、クロックサイクル♯１２において、シフト信号ＡＰＣＳがＨレベルの活性状態とされ、応じてＡＮＤ回路５８ｂａから出力されるオートプリチャージイネーブル信号ＰＣ２（Ｂ）がＨレベルの活性状態とされ、フリップフロップ５８ｂがリセットされ、内部動作活性化信号ＡＣＴＩＶＥ（Ｂ）がＬレベルの非活性状態とされる。このバンク♯Ｂに対する内部動作活性化信号ＡＣＴＩＶＥ（Ｂ）の非活性化に応答して、フリップフロップ５０ｂがリセットされ、オートプリチャージイネーブル信号ＡＰＣＥ（Ｂ）がＬレベルの非活性状態とされ、応じてプリチャージ動作イネーブル信号ＰＣ２（Ｂ）がＬレベルの非活性状態とされる。これによりバンク♯Ｂのメモリセルアレイがプリチャージ状態とされる。
【０１１９】
上述のように、オートプリチャージ動作を行なうためのシフタ回路をバンク♯Ａおよびバンク♯Ｂに共通に設け、かつバンクそれぞれに対し、オートプリチャージコマンドに応答してこのオートプリチャージ動作を活性化する信号を発生する部分を設けておくことにより、オートプリチャージ動作実行のためのシフタ回路出力に従って指定されたバンクに対してオートプリチャージ動作を実行することができる。
【０１２０】
［実施の形態３］
図１４は、この発明の実施の形態３に従う同期型半導体記憶装置の要部の構成を示す図である。図１４（Ａ）においては、バンク♯Ａに対する内部動作制御部の構成を示し、図１４（Ｂ）には、バンク♯Ｂに対する内部動作制御部の構成を示す。
【０１２１】
図１４（Ａ）において、制御回路５４ａは、内部動作活性化信号ＡＣＴＩＶＥ（Ａ）を生成するためのフリップフロップ５６ａおよび５８ａに加えて、さらにバンク♯Ａに対する読出指示信号Ｒ（Ａ）に従って読出動作活性化信号ＲＥＡＤ（Ａ）を出力する読出動作制御回路６０ａと、書込動作指示信号Ｗ（Ａ）に従って書込動作活性化信号ＷＲＩＴＥ（Ａ）を出力する書込制御回路６２ａを含む。読出制御回路６０ａは、読出動作指示信号Ｒ（Ａ）の活性化時に初期値にリセットされかつ起動されて所定のカウント値をカウントするリードバースト長カウンタ６０ａａと、読出動作指示信号Ｒ（Ａ）の活性化時セットされかつリードバースト長カウンタ６０ａａのカウントアップ信号に応答してリセットされるフリップフロップ６０ａｂを含む。このフリップフロップ６０ａｂから、読出動作活性化信号ＲＥＡＤ（Ａ）が出力される。リードバースト長カウンタ６０ａａは、クロック信号ＣＬＫに従って予め設定されたバースト長のクロックサイクルをカウントする。
【０１２２】
書込制御回路６２ａは、書込動作指示信号Ｗ（Ａ）の活性化時に初期値にリセットされかつ起動されて書込動作時のバースト長をカウントするライトバースト長カウンタ６２ａａと、書込動作指示信号Ｗ（Ａ）の活性化時にセットされかつライトバースト長カウンタ６２ａａのカウントアップ信号に応答してリセットされるフリップフロップ６２ａｂを含む。このフリップフロップ６２ａｂから書込動作活性化信号ＷＲＩＴＥ（Ａ）が出力される。リードバースト長カウンタ６０ａａおよびライトバースト長カウンタ６２ａａは、先の実施の形態１において図８（Ａ）を参照して説明した構成と同様の構成を備える。
【０１２３】
制御回路５４ａは、さらに、読出動作活性化信号ＲＥＡＤ（Ａ）と書込動作活性化信号ＷＲＩＴＥ（Ａ）を受けるＮＯＲ回路６４ａを含む。このＮＯＲ回路６４ａの出力信号が、フリップフロップ５８に含まれるＡＮＤ回路５８ａａへ与えられる。すなわちこの構成においては、オートプリチャージコマンドシフト信号ＡＰＣＳに代えて、書込動作活性化信号および読出動作活性化信号の非活性化時にＨレベルとされる信号が用いられる。フリップフロップ５６ａおよび５８ａの構成は、先の実施の形態２のそれと同じである（シフト信号ＡＰＣＳが用いられない点を除いて）。
【０１２４】
図１４（Ｂ）において、制御回路５４ｂは、内部動作活性化信号ＡＣＴＩＶＥ（Ｂ）を発生するフリップフロップ５６ａおよび５８ａに加えて、バンク♯Ｂに対する読出動作指示信号Ｒ（Ｂ）に従って読出動作活性化信号ＲＥＡＤ（Ｂ）を出力する読出動作制御回路６０ｂと、バンク♯Ｂに対する書込動作指示信号Ｗ（Ｂ）に従ってバンク♯Ｂに対するデータ書込動作を活性化する書込動作活性化信号ＷＲＩＴＥ（Ｂ）を生成する書込動作制御回路６２ｂを含む。読出動作制御回路６０ｂは、バンク♯Ａの読出動作制御回路６０ａと同様の構成を備え、リードバースト長カウンタ６０ｂａおよびフリップフロップ６０ｂｂを含む。同様、書込動作制御回路６２ｂも、バンク♯Ａに対する書込動作制御回路６２ａと同じ構成を備え、ライトバースト長カウンタ６２ｂａおよびフリップフロップ６２ｂｂを含む。制御回路５４ｂはさらに、読出動作活性化信号ＲＥＡＤ（Ｂ）と書込動作活性化信号ＷＲＩＴＥ（Ｂ）を受けるＮＯＲ回路６４ｂを含む。このＮＯＲ回路６４ｂの出力信号が、フリップフロップ５８ｂに含まれるＡＮＤ回路５８ｂａへ与えられる。
【０１２５】
この図１４（Ａ）および図１４（Ｂ）に示す構成においては、オートプリチャージコマンドが与えられたときに、このオートプリチャージコマンドを所定期間シフトするためのシフト回路は設けられていない。各バンクにおいて、読出動作および書込動作が完了したとき、それまでに与えられていたオートプリチャージコマンドに従ってオートプリチャージイネーブル信号ＡＰＣＥ（Ａ）またはＡＰＣＥ（Ｂ）が活性状態とされていれば、フリップフロップ５８ａ（または５８ｂ）がリセットされる。この図１４（Ａ）および（Ｂ）に示す構成は、実質的に、実施の形態１における構成を、バンク♯Ａおよびバンク♯Ｂそれぞれに対して設けた構成と等価である。したがって、たとえばバンク♯Ａに対してオートプリチャージコマンドが与えられた場合には、データ書込動作および読出動作が完了して、読出動作活性化信号ＲＥＡＤ（Ａ）および書込動作活性化信号ＷＲＩＴＥ（Ａ）が非活性状態とされ、ＮＯＲ回路６４ａの出力信号がＨレベルとされると、それまでに活性状態とされていた（オートプリチャージコマンドはライトコマンドまたはリードコマンドと同時に与えられる）オートプリチャージイネーブル信号ＡＰＣＥ（Ａ）が有効とされ、ＡＮＤ回路５８ａａの出力するオートプリチャージ動作トリガ信号ＰＣ２（Ａ）が活性状態とされ、内部動作活性化信号ＡＣＴＩＶＥ（Ａ）が非活性状態とされる。この動作は、バンク♯Ｂにおいても同様である。
【０１２６】
この図１４（Ａ）および（Ｂ）に示す構成においては、オートプリチャージコマンドを所定時間経過後に有効とする（オートプリチャージ動作指示信号を所定時間遅延する）シフタ回路は必要とされない。データ書込動作およびデータ読出動作に必要とされるバースト長カウンタがオートプリチャージ動作開始タイミングを与えるために用いられている。したがって、専用のオートプリチャージコマンドを遅延するためのシフタ回路が不要となり、制御回路部のレイアウト面積を低減することができる。
【０１２７】
［実施の形態４］
図１５は、この発明の実施の形態４に従う同期型半導体記憶装置の内部動作活性化信号発生部の構成を概略的に示す図である。図１５において、バンク♯Ａおよびバンク♯Ｂに対し共通に設けられるオートプリチャージコマンドを遅延させるためのシフタ回路５０ａは、オートプリチャージ動作指示信号ＡＰＣの活性化に応答して初期値にリセットされかつカウント動作を開始する。このシフタ回路５０ａの構成は、先の図８（Ａ）に示す構成を利用することができる。この図１５に示す構成においては、シフタ回路５０ａが与える遅延時間（シフトクロックサイクル数）は、データ書込および読出時のために予め定められるバースト長と独立に設定される。
【０１２８】
バンク♯Ａに対する内部動作活性化信号ＡＣＴＩＶＥ（Ａ）を発生する制御回路５４ａは、バンク♯Ａに対するオートプリチャージ動作指示信号ＡＴＣ（Ａ）に応答してセットされてオートプリチャージイネーブル信号ＡＰＣＥ（Ａ）を出力するフリップフロップ５６ａと、バンク♯Ａに対する内部動作活性化開始指示信号ＡＣＴ（Ａ）の活性化に応答してセットされて内部動作活性化信号ＡＣＴＩＶＥ（Ａ）を活性状態とするフリップフロップ５８ａを含む。フリップフロップ５６ａは、内部動作活性化信号ＡＣＴＩＶＥ（Ａ）の非活性化に応答してリセットされる。これらのフリップフロップ５６ａおよび５８ａの構成は、先の実施の形態２および３に示す構成と同じである。
【０１２９】
制御回路５４ａは、さらに、バンク♯Ｂに対する読出動作指示信号Ｒ（Ｂ）とバンク♯Ｂに対する書込動作指示信号Ｗ（Ｂ）とシフタ回路５０ａからのオートプリチャージシフト信号ＡＰＣＳを受けるＯＲ回路７０ａを含む。このＯＲ回路７０ａの出力信号が、フリップフロップ５８ａに含まれるＡＮＤ回路５８ａａへ与えられる。すなわち、制御回路５４ａにおいては、シフタ回路５０ａからのシフト信号ＡＰＣＳまたはバンク♯Ｂに対する読出動作指示信号Ｒ（Ｂ）および書込動作指示信号Ｗ（Ｂ）のいずれかの活性化時、オートプリチャージイネーブル信号ＡＰＣＥ（Ａ）を有効としてオートプリチャージ動作トリガ信号ＰＣ２（Ａ）を活性状態とする。
【０１３０】
制御回路５４ｂは、バンク♯Ｂに対するオートプリチャージ動作指示信号ＡＰＣ（Ｂ）の活性化に応答してセットされ、オートプリチャージイネーブル信号ＡＰＣＥ（Ｂ）を活性状態とするフリップフロップ５６ｂと、バンク♯Ｂに対する内部動作活性化指示信号ＡＣＴ（Ｂ）の活性化に応答してセットされて内部動作活性化信号ＡＣＴＩＶＥ（Ｂ）を活性状態とするフリップフロップ５８ｂを含む。これらのフリップフロップ５６ｂおよび５８ｂは、先の実施の形態２および３で示した制御回路５４ｂの構成と同じである。
【０１３１】
制御回路５４ｂは、さらに、バンク♯Ａに対する読出動作指示信号Ｒ（Ａ）とバンク♯Ａに対する書込動作指示信号Ｗ（Ａ）とオートプリチャージ動作シフト信号ＡＰＣＳを受けるＯＲ回路７０ｂを含む。ＯＲ回路７０ｂの出力信号がフリップフロップ５８ｂに含まれるＡＮＤ回路５８ｂａへ与えられる。この制御回路５４ｂにおいては、バンク♯Ａに対する指示信号Ｒ（Ａ）、およびＷ（Ａ）およびシフト信号ＡＰＣＳのいずれかが活性状態とされると、オートプリチャージイネーブル信号ＡＰＣＥ（Ｂ）が有効とされ、プリチャージ動作トリガ信号ＰＣ２（Ｂ）が活性状態とされる。次にこの図１５に示す制御部の動作をそのタイミングチャート部である図１６を参照して説明する。
【０１３２】
図１６においては、バースト長が４であり、シフタ回路５０ａも４クロックサイクル、与えられたオートプリチャージ動作指示信号ＡＰＣをシフトすることにより遅延する場合の動作が一例として示される。
【０１３３】
クロックサイクル♯０において、バンク♯Ａに対するアクティブコマンドが与えられ、内部動作開始指示信号ＡＣＴ（Ａ）が活性状態のＨレベルとされる。この内部動作開始指示信号ＡＣＴ（Ａ）の活性化に応答してフリップフロップ５４ａがセットされて内部動作活性化信号ＡＣＴＩＶＥ（Ａ）が活性状態のＨレベルとされる。これにより、バンク♯Ａにおいてメモリセル選択動作が行なわれる。
【０１３４】
クロックサイクル♯２においてバンク♯Ｂに対するアクティブコマンドが与えられ、内部動作開始指示信号ＡＣＴ（Ｂ）が活性状態のＨレベルとされ、フリップフロップ５８ｂがセットされて内部動作活性化信号ＡＣＴＩＶＥ（Ｂ）がＨレベルの活性状態とされる。
【０１３５】
クロックサイクル♯５において、オートプリチャージコマンドとともにリードコマンドまたはライトコマンド（リード／ライトコマンド：アクセスコマンド）がバンク♯Ａに対して与えられる。これにより、オートプリチャージ動作指示信号ＡＰＣがＨレベルの活性状態とされ、シフタ回路５０ａが初期値にリセットされかつ起動されてシフト動作を開始する。またこのとき、フリップフロップ５６ａがセットされてオートプリチャージイネーブル信号ＡＰＣＥ（Ａ）がＨレベルにセットされる。またアクセスコマンドに従って、データ読出指示信号Ｒ（Ａ）またはデータ書込指示信号Ｗ（Ａ）が活性状態のＨレベルとされる（図１６においては、両者をまとめて信号ＲＷ（Ａ）で示す）。このアクセスコマンドに従って、バンク♯Ａにおいてアクセス動作が行なわれる。
【０１３６】
バースト長経過前のクロックサイクル♯７においてバンク♯Ｂに対するオートプリチャージコマンドとともにアクセスコマンドが与えられる。このクロックサイクル♯７におけるオートプリチャージ動作指示信号ＡＰＣの活性化に従って、シフタ回路５０ａが初期値にリセットされかつシフト動作を開始する。フリップフロップ５６ａからのオートプリチャージイネーブル信号ＡＰＣＥ（Ａ）は活性状態のＨレベルにある。したがって、このクロックサイクル♯７におけるバンク♯Ｂに対するアクセスコマンドに従ってＯＲ回路７０ａの出力信号がＨレベルとされ、フリップフロップ５８ａに含まれるＡＮＤ回路５８ａａからのオートプリチャージトリガ信号ＰＣ２（Ａ）がＨレベルの活性状態とされ、内部動作活性化信号ＡＣＴＩＶＥ（Ａ）が非活性状態のＬレベルとされる。この内部動作活性化信号ＡＣＴＩＶＥ（Ａ）の非活性化に従ってフリップフロップ５６ａがリセットされてオートプリチャージイネーブル信号ＡＰＣＥ（Ａ）がＬレベルにリセットされる。これにより、バンク♯Ａはプリチャージ状態に復帰する。
【０１３７】
バンク♯Ｂにおいては、このクロックサイクル♯７において与えられたアクセスコマンドに従ってデータのアクセス動作が行なわれる。バースト長期間が経過すると、シフタ回路５０ａからのオートプリチャージシフト信号ＡＰＣＳがクロックサイクル♯１１においてＨレベルに立上がり、ＯＲ回路７０ｂの出力信号がＨレベルとなる。フリップフロップ５６ｂは、クロックサイクル♯７におけるオートプリチャージコマンドに従ってセットされており、オートプリチャージイネーブル信号ＡＰＣＥ（Ｂ）はＨレベルにある。したがってこのクロックサイクル♯１１において、ＡＮＤ回路５８ｂａからのオートプリチャージ動作トリガ信号ＰＣ２（Ｂ）がＨレベルの活性状態とされ、内部動作活性化信号ＡＣＴＩＶＥ（Ｂ）が非活性状態のＬレベルとされる。この内部動作活性化信号ＡＣＴＩＶＥ（Ｂ）の非活性化に応答して、フリップフロップ５６ｂがリセットされ、オートプリチャージイネーブル信号ＡＰＣＥ（Ｂ）が非活性状態のＬレベルにリセットされる。
【０１３８】
バンク♯Ａへのアクセス中において、このバースト長経過前にバンク♯Ｂへのアクセスを行なう場合、このバンク♯Ｂに対するアクセスコマンドに従ってバンク♯Ａをプリチャージすることができる。これにより、正確に必要とされるデータをバンク♯Ａおよびバンク♯Ｂから読出すことができる。バンク♯Ｂへのアクセスが行なわれるのは、バンク♯Ａがプリチャージ状態にあるか、またはバンク♯Ａへのアクセスが完了した時点である。したがって上述のように、バンク♯Ｂに対するアクセスコマンドに従ってバンク♯Ａをプリチャージ状態に復帰させても必要とされるデータはすべて読出すことができる。
【０１３９】
バンク♯Ａおよびバンク♯Ｂに対するアクセスが、バースト長間隔で行なわれる場合には、先の実施の形態２において説明したものと同様の動作が実現される。また、バースト長より長い間隔でアクセスコマンドが与えられる場合には、バンク♯Ａおよびバンク♯Ｂそれぞれにおいて、シフト信号ＡＰＣＳに従って内部動作活性化信号ＡＣＴＩＶＥ（Ａ）またはＡＣＴＩＶＥ（Ｂ）の非活性化が行なわれる。
【０１４０】
上述のように、一方のバンクの内部動作活性化信号発生部の制御は、他方のバンクに対するアクセスコマンドの活性／非活性により行なうことにより、アクセスインタラプト（バースト長より短い間隔でアクセスコマンドが与えられる）においても、正確に必要とされるデータを読出すことができる。また、バンク♯Ａにおいて、インタラプト動作が連続して行なわれる場合においても、オートプリチャージコマンドを連続して与えておくことにより、シフタ回路５０ａが各オートプリチャージコマンドの印加ごとにリセットされるため、内部動作を活性状態に保持して必要とされるデータをアクセスすることができる。
【０１４１】
以上のように、この発明の実施の形態４に従えば、シフタ回路をバンクで共用する場合、他のバンクのアクセスコマンドを用いてバンクの内部動作の活性／非活性を制御する構成を付加することにより、バースト長より短い間隔で異なるバンクがアクセスされる場合においても、正確に各バンクを、必要とされるタイミングでプリチャージ状態とすることができる。
【０１４２】
［実施の形態５］
図１７は、この発明の実施の形態５に従う同期型半導体記憶装置の制御部の構成を概略的に示す図である。図１７において、同期型半導体記憶装置は、読出動作指示信号Ｒの活性化に応答して初期値にリセットされかつカウント動作を開始するリードバースト長カウンタ８０ａと、読出動作指示信号Ｒの活性化時セットされて読出動作活性化信号ＲＥＡＤを活性状態とし、かつリードバースト長カウンタ８０ａのカウントアップ信号に応答してリセットされて読出動作活性化信号ＲＥＡＤを非活性状態とするリード発生器８２ａと、書込動作指示信号Ｗの活性化時初期値にリセットされかつカウント動作を開始するライトバースト長カウンタ８０ｂと、書込動作指示信号Ｗの活性化時にセットされて書込動作活性化信号ＷＲＩＴＥを活性状態としかつライトバースト長カウンタ８０ｂのカウントアップ信号に応答してリセットされて書込動作活性化信号ＷＲＩＴＥを非活性状態とするライト発生器８２ｂと、リード発生器８２ａからの読出動作活性化信号ＲＥＡＤとライト発生器８２ｂからの書込動作活性化信号ＷＲＩＴＥを受けるＯＲ回路８６と、ＯＲ回路８６の出力信号Ｒ／Ｗの立下がりに応答してワンショットのＨレベルのパルス信号を発生するワンショットパルス発生器８８を含む。リードバースト長カウンタ８０ａ、リード発生器８２ａ、ライトバースト長カウンタ８０ｂおよびライト発生器８２ｂは、先の実施の形態１において説明したものと同一の構成を備える。このリードバースト長カウンタ８０ａ、リード発生器８２ａ、ライトバースト長カウンタ８０ｂおよびライト発生器８２ｂは、バンク♯Ａおよびバンク♯Ｂに共通に設けられる。
同期型半導体記憶装置は、さらに、リード発生器８２ａからの読出動作活性化信号ＲＥＡＤとバンクアドレス信号ＢＡとを受けてバンク♯Ａおよびバンク♯Ｂに対する読出動作活性化信号ＲＥＡＤ（Ａ）およびＲＥＡＤ（Ｂ）を出力するリード選択回路８４ａと、書込動作活性化信号ＷＲＩＴＥとバンクアドレス信号ＢＡとに従ってバンク♯Ａおよびバンク♯Ｂに対する書込動作活性化信号ＷＲＩＴＥ（Ａ）およびＷＲＩＴＥ（Ｂ）を出力するライト選択回路８４ｂを含む。バンクアドレス信号ＢＡで指定されたバンクに対してのみ書込／読出動作活性化信号が活性状態とされる。
【０１４３】
同期型半導体記憶装置は、さらに、バンク♯Ａに対する内部動作活性化開始指示信号ＡＣＴ（Ａ）に応答して活性状態とされ、内部動作活性化信号ＡＣＴＩＶＥ（Ａ）を出力する制御回路５４ａと、バンク♯Ｂに対する内部動作活性化開始指示信号ＡＣＴ（Ｂ）に応答して活性状態とされる内部動作活性化信号ＡＣＴＩＶＥ（Ｂ）を出力する制御回路５４ｂを含む。
【０１４４】
制御回路５４ａは、オートプリチャージ動作指示信号ＡＰＣ（Ａ）の活性化時セットされ、かつ内部動作活性化信号ＡＣＴＩＶＥ（Ａ）の非活性化時リセットされるフリップフロップ５６ａと、ワンショットパルス発生器８８からのパルス信号ＡＰＣＳＰとバンク♯Ｂに対する読出動作指示信号Ｒ（Ｂ）およびバンク♯Ｂに対する書込動作指示信号Ｗ（Ｂ）を受けるＯＲ回路７２ａと、フリップフロップ５６ａの出力するオートプリチャージイネーブル信号ＡＰＣＥ（Ａ）とＯＲ回路７２ａの出力信号を受けるＡＮＤ回路５８ａａと、プリチャージ動作指示信号ＰＣ（Ａ）とＡＮＤ回路５８ａａの出力するオートプリチャージ動作トリガ信号ＰＣ２（Ａ）を受けるＯＲ回路５７ａと、内部動作活性化開始指示信号ＡＣＴ（Ａ）の活性化時セットされかつＯＲ回路５７ａの出力信号の活性化時（Ｈレベル）にリセットされるフリップフロップ５９ａを含む。フリップフロップ５９ａから内部動作活性化信号ＡＣＴＩＶＥ（Ａ）が出力される。
【０１４５】
制御回路５４ｂは、オートプリチャージ動作指示信号ＡＰＣ（Ｂ）の活性化時セットされ、かつ内部動作活性化信号ＡＣＴＩＶＥ（Ｂ）の非活性化に応答してリセットされるフリップフロップ５６ｂと、パルス信号ＡＰＣＳＰとバンク♯Ａに対する読出動作指示信号Ｒ（Ａ）およびバンク♯Ａに対する書込動作指示信号Ｗ（Ａ）を受けるＯＲ回路７２ｂと、ＯＲ回路７２ｂの出力信号とフリップフロップ５６ｂからのオートプリチャージイネーブル信号ＡＰＣＥ（Ｂ）を受けるＡＮＤ回路５８ｂａと、プリチャージ動作指示信号ＰＣ（Ｂ）とＡＮＤ回路５８ｂａの出力信号とを受けるＯＲ回路５７ｂと、内部動作活性化信号ＡＣＴ（Ｂ）の活性化時セットされかつＯＲ回路５７ｂの出力信号の活性化時（Ｈレベル）にリセットされるフリップフロップ５９ｂを含む。フリップフロップ５９ｂから内部動作活性化信号ＡＣＴＩＶＥ（Ｂ）が出力される。
【０１４６】
この図１７に示す構成では、先の実施の形態４の構成におけるオートプリチャージ動作指示信号ＡＰＣをシフトするためのシフタ回路に代えて、リードバースト長カウンタおよびライトバースト長カウンタが用いられる。オートプリチャージシフト信号ＡＰＣＳに等価な信号がワンショットパルス発生器８８から出力される。次にこの実施の形態５に従う同期型半導体記憶装置の制御部の動作を図１８に示すタイミングチャート図を参照して説明する。ここで、図１８においては、バースト長４の場合の動作が一例として示される。
【０１４７】
クロックサイクル♯１において、バンク♯Ａに対するアクティブコマンドが与えられる。このアクティブコマンドに応答して、フリップフロップ５９ａがセットされて内部動作活性化信号ＡＣＴＩＶＥ（Ａ）がＨレベルの活性状態とされる。
【０１４８】
クロックサイクル♯３において、バンク♯Ｂに対するアクティブコマンドが与えられ、フリップフロップ５９ｂがセットされて、内部動作活性化信号ＡＣＴＩＶＥ（Ｂ）がＨレベルの活性状態とされる。
【０１４９】
クロックサイクル♯５において、バンク♯Ａに対しリードコマンドおよびオートプリチャージコマンド（オートＰＣ）が与えられる。このリードコマンドに応答して、読出動作指示信号ＲがＨレベルの活性状態とされ、リードバースト長カウンタ８０ａが起動されてカウント動作が開始される。同様、リード発生器８２ａがセットされ、読出動作活性化信号ＲＥＡＤがＨレベルの活性状態とされる。また、バンク♯Ａに対するオートプリチャージコマンドに従って、オートプリチャージ動作指示信号ＡＰＣ（Ａ）が所定期間Ｈレベルとされて、フリップフロップ５６ａがセットされ、オートプリチャージイネーブル信号ＡＰＣＥ（Ａ）が活性状態のＨレベルとされる。このリードコマンドに従ってバンク♯Ａにおいて、メモリセルデータの読出が行なわれる。
【０１５０】
バースト長の４クロックサイクルが経過するクロックサイクル♯９において、再びバンク♯Ａに対しリードコマンドが与えられる。このリードコマンドに従って、読出動作指示信号Ｒが再び活性状態とされ、リードバースト長カウンタ８０ａがリセットされ、かつカウント動作を再開始し、またリード発生器８２ａがセットされて、持続的に読出動作活性化信号ＲＥＡＤをＨレベルの活性状態とする。これにより、再びバンク♯Ａにおいてデータの読出が行なわれる。
【０１５１】
クロックサイクル♯１２において、バンク♯Ｂに対しライトコマンドおよびオートプリチャージコマンドが与えられる。このライトコマンドに従って、書込動作指示信号Ｗが活性状態とされ、応じてライトバースト長カウンタ８０ｂが起動されてカウント動作を開始する。またライト発生器８２ｂがセットされて内部書込動作活性化信号ＷＲＩＴＥがＨレベルの活性状態とされる。このクロックサイクル♯１２において、バンク♯Ｂに対するライトコマンドに従って、バンク♯Ｂに対する書込動作指示信号Ｗ（Ｂ）がＨレベルの活性状態とされ、ＯＲ回路７２ａの出力信号のＨレベルとされる。このクロックサイクル♯１２においては、フリップフロップ５６ａからのオートプリチャージイネーブル信号ＡＰＣＥ（Ａ）はＨレベルであり、したがってＡＮＤ回路５８ａａからオートプリチャージ動作トリガ信号ＰＣ２（Ａ）が活性状態とされる。これにより、ＯＲ回路５７ａを介してフリップフロップ５９ａがリセットされ、内部動作活性化信号ＡＣＴＩＶＥ（Ａ）が非活性状態とされる。この内部動作活性化信号ＡＣＴＩＶＥ（Ａ）の非活性化に応答して、バンク♯Ａがプリチャージ状態とされ、またフリップフロップ５６ａがリセットされ、イネーブル信号ＡＰＣＥ（Ａ）がＬレベルの非活性状態とされる。
【０１５２】
一方、このクロックサイクル♯１２においては、バンク♯Ｂに対するオートプリチャージ動作指示信号ＡＰＣ（Ｂ）が発生されて、フリップフロップ５６ｂがセットされて、オートプリチャージイネーブル信号ＡＰＣＥ（Ｂ）がＨレベルの活性状態とされる。したがって、このクロックサイクル♯１２において、読出動作活性化信号ＲＥＡＤはＨレベルにあるものの、バンク♯Ａのバースト長のデータの読出前に、バンク♯Ｂに対するアクセス動作が行なわれたため、バンク♯Ａをプリチャージ状態とすることができ、正確に必要とされるデータを読出すことができる。またオートプリチャージコマンドをクロックサイクル♯５において与えていても、先の実施の形態１と同様にして、バースト長期間以内で次のリードコマンドまたはライトコマンドを与えることにより、バースト長カウンタがリセットされて読出動作活性化信号ＲＥＡＤが活性状態に維持される。したがって、ページモード動作で同じバンクに対し連続的にアクセスすることができる。
【０１５３】
クロックサイクル♯１３において、リードバースト長カウンタ８０ａからカウントアップ信号が出力され、リード発生器８２ａからの読出動作活性化信号ＲＥＡＤが非活性状態とされる。クロックサイクル♯１２において書込動作活性化信号ＷＲＩＴＥが活性状態とされ、クロックサイクル♯１３において読出動作活性化信号ＲＥＡＤが非活性状態とされるものの、データ書込動作（メモリセルへの書込動作）が優先するように読出データに対しサイクル♯１３においてマスク信号によりマスクがかけられ、内部でのデータの衝突は生じない。
【０１５４】
クロックサイクル♯１２においてライトコマンドが与えられてから、バースト長のデータの書込が行なわれた後、クロックサイクル♯１６において、再びバンク♯Ｂに対しライトコマンドが与えられる。このライトコマンドに従って、再びライトバースト長カウンタ８０ｂがリセットされかつカウント動作を再開始し、バンク♯Ｂに対するデータの書込が実行される（選択回路８４ｂにより、書込動作活性化信号ＷＲＩＴＥ（Ｂ）が活性状態とされている）。このデータ書込時においてオートプリチャージコマンドを利用しても、バースト長間隔以内でアクセスコマンドを与えることにより、バースト長カウンタがリセットされるため内部でのプリチャージ動作が禁止され、同一バンクに対し持続的にページモード動作に従ってアクセスを行なうことができる。
【０１５５】
ライトバースト長カウンタ８０ｂは、バースト長のクロックサイクルをカウントすると、クロックサイクル♯２０においてカウントアップ信号を出力し、ライト発生器８２ｂがリセットされ、書込動作活性化信号ＷＲＩＴＥが非活性状態とされる。この書込動作活性化信号ＷＲＩＴＥの非活性化に応答して、ＯＲ回路８６からの信号Ｒ／ＷがＬレベルとなり、ワンショットパルス発生器８８からのパルス信号ＡＰＣＳＰがＨレベルとされる。この活性状態とされたパルス信号ＡＰＣＳＰに従って、ＯＲ回路７２ｂの出力信号がＨレベルとされ、オートプリチャージイネーブル信号ＡＰＣＥ（Ｂ）がＨレベルの活性状態であるため、ＡＮＤ回路５８ｂａおよびＯＲ回路５７ｂを介してフリップフロップ５９ｂがリセットされて内部動作活性化信号ＡＣＴＩＶＥ（Ｂ）がリセットされる。したがって、オートプリチャージコマンドを与えてページモード動作を行なっても、ページモードでのデータ書込／読出完了後確実に内部をプリチャージ状態に復帰させることができる。
【０１５６】
この実施の形態５に従えば、バースト長カウンタを利用してオートプリチャージコマンドを遅延するようにしている。またこのバースト長カウンタ８０ａ、８０ｂがバンク♯Ａおよび♯Ｂに共通に設けられている。したがって、オートプリチャージコマンドを所定期間遅延するためのシフト回路を設ける必要がなく、また各バンクに共通に設けられているため、制御部のレイアウト面積を大幅に低減することができる。また読出動作活性化信号ＲＥＡＤおよびＷＲＩＴＥがともに非活性状態とされたときに、オートプリチャージシフト信号に相当するパルス信号ＡＰＣＳＰを出力して、オートプリチャージイネーブル信号ＡＰＣＥを有効状態（ＡＮＤ回路５８ａａおよび５８ｂａをイネーブル状態）としているため、オートプリチャージコマンドを先に与えても、ページモード動作完了時に確実に内部をプリチャージ状態に設定することができる。
【０１５７】
また他バンクに対するアクセス動作指示信号（Ｒ（Ａ），Ｒ（Ｂ），Ｗ（Ａ），Ｗ（Ｂ））を利用して、オートプリチャージイネーブル信号を有効状態としているため、各バンクは、常に必要とされるときに確実にプリチャージ状態に復帰させることができる。
【０１５８】
なお、上記実施の形態においては、２つのバンクが用いられているが、このバンクの数は３以上複数個あっても同様の効果を得ることができる。実施の形態４および５において、バンクが３以上設けられている場合には、制御回路においてオートプリチャージイネーブル信号を有効とするためのＯＲ回路に対し他のバンクすべてに対する読出動作指示信号および書込動作指示信号を与えるように構成すればよい。他の構成は先の実施の形態４または実施の形態５の構成をそのまま適用することができる。
【０１５９】
またバースト長の数は４に限らず、任意である。
【０１６０】
【発明の効果】
以上のように、この発明に従えば、レイアウト面積が低減されかつオートプリチャージコマンドに対する制御が容易となる同期型半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従う同期型半導体記憶装置の要部の構成を示す図である。
【図２】 図１に示す同期型半導体記憶装置の動作を示すタイミングチャート図である。
【図３】 図１に示す同期型半導体記憶装置のデータ読出時の動作を示すタイミングチャート図である。
【図４】 図１に示す同期型半導体記憶装置の動作を示すタイミングチャート図である。
【図５】 図１に示す同期型半導体記憶装置の動作を示すタイミングチャート図である。
【図６】 図１に示す同期型半導体記憶装置の動作を示すタイミングチャート図である。
【図７】 図１に示す同期型半導体記憶装置の動作を示すタイミングチャート図である。
【図８】 （Ａ）は図１に示すバースト長カウンタの構成を示し、（Ｂ）は（Ａ）のカウンタの動作を示す波形図である。
【図９】 （Ａ）は図１に示すワンショットパルス発生回路の構成の一例を示し、（Ｂ）は、その動作波形を示す図である。
【図１０】 この発明の実施の形態２に従う同期型半導体記憶装置の制御部の構成を概略的に示す図である。
【図１１】 図１０に示すバンク判別回路の構成を概略的に示す図である。
【図１２】 図１０に示す制御回路に含まれる内部動作活性化信号発生部の構成を示す図である。
【図１３】 図１２に示す内部動作活性化信号発生部の動作を示すタイミングチャート図である。
【図１４】 この発明の実施の形態３に従う同期型半導体記憶装置の制御部の構成を示し、（Ａ）はバンク♯Ａに対する構成を示し、（Ｂ）はバンク♯Ｂに対する構成を示す。
【図１５】 この発明の実施の形態４に従う同期型半導体記憶装置の制御部の構成を示す図である。
【図１６】 図１５に示す制御部の動作を示すタイミングチャート図である。
【図１７】 この発明の実施の形態５に従う同期型半導体記憶装置の制御部の構成を示す図である。
【図１８】 図１７に示す制御部の動作を示すタイミングチャート図である。
【図１９】 従来の同期型半導体記憶装置の全体の構成を概略的に示す図である。
【図２０】 図１９に示す入力バッファ回路およびコマンドデコーダの構成の一例を示す図である。
【図２１】 図１９に示す行系制御回路の構成の一例を示す図である。
【図２２】 （Ａ）は図１９に示す書込制御回路の構成を概略的に示す図であり、（Ｂ）は、図１９に示す読出制御回路の構成の一例を概略的に示す図である。
【図２３】 従来の同期型半導体記憶装置の動作を示すタイミングチャート図である。
【図２４】 従来の同期型半導体記憶装置のアクセス時の外部信号の状態を示すタイミングチャート図である。
【図２５】 従来の同期型半導体記憶装置の他の構成を示す図である。
【図２６】 図２５に示す制御回路の構成を概略的に示す図である。
【図２７】 図２６に示す制御回路の動作を示すタイミングチャート図である。
【符号の説明】
１８ 入力バッファ回路、２０ コマンドデコーダ、２６ 書込制御回路、２８ 読出制御回路、２６ａ，２８ａ バースト長カウンタ、２６ｂ，２８ｂ フリップフロップ、４０ 行系制御回路、４０ａ フリップフロップ、４０ｂ ＡＮＤ回路、４０ｃ ＯＲ回路、４０ｄ フリップフロップ、４２ 内部書込／読出完了検出回路、４２ａ ＯＲ回路、４２ｂ ワンショットパルス発生器、５０シフタ回路、５２ バンク判別回路、５４ａ，５４ｂ 制御回路、５６ａ，５６ｂ フリップフロップ、５８ａ，５８ｂ フリップフロップ、６０ａ，６０ｂ読出制御回路、６０ａａ，６０ｂａ リードバースト長カウンタ、６０ａｂ，６０ｂｂ フリップフロップ、６２ａ，６２ｂ 書込制御回路、６２ａａ，６２ｂａ ライトバースト長カウンタ、６２ａｂ，６２ｂｂ フリップフロップ、６４ｂ ＮＯＲ回路、５７ａ，５７ｂ ＯＲ回路、５８ａ，５８ｂ，５９ａ，５９ｂフリップフロップ、７２ａ，７２ｂ ＯＲ回路、８０ａ リードバースト長カウンタ、８０ｂ ライトバースト長カウンタ、８２ａ リード発生器、８２ｂライト発生器、８６ ＯＲ回路、８８ ワンショットパルス発生器、８４ａ，８４ｂ 選択回路。

Claims (7)

1. 外部から周期的に与えられるクロック信号に同期して動作する同期型半導体記憶装置であって、
   外部から与えられるメモリセル選択動作開始指示信号に応答して、内部動作活性化信号を活性状態とする内部活性化信号発生手段、
   外部から与えられるアクセス指示信号に応答して、内部アクセス動作活性化信号を活性状態とするアクセス動作活性化信号発生手段、
   前記アクセス指示信号と同時に与えられるプリチャージ指示信号に応答して、内部プリチャージ活性化信号を活性状態とするプリチャージ活性化信号発生手段、および
   前記アクセス動作活性化信号の非活性化と前記活性状態の内部プリチャージ活性化信号とに応答して、前記内部動作活性化信号を非活性状態とする内部動作非活性化手段を備え、
   前記アクセス指示信号は、データの書込を指示するデータ書込指示信号と、データの読出を指示するデータ読出指示信号とを含み、かつ前記内部アクセス動作活性化信号は、前記データ書込指示信号の活性化時に活性化される、内部データ書込動作を活性化するための内部データ書込動作活性化信号と、前記データ読出指示信号の活性化時に活性化されて内部データの読出動作を活性化する内部データ読出動作活性化信号とを含み、
   前記アクセス動作活性化信号発生手段は、
   前記データ読出指示信号の活性化に応答して初期値にリセットされかつ起動されて前記クロック信号を第１の所定値カウントする第１のカウント手段と、
   前記データ読出指示信号の活性化に応答して前記データ読出動作活性化信号を活性化しかつ前記第１のカウント手段からのカウントアップ信号に応答して前記データ読出動作活性化信号を非活性状態とする読出動作活性化手段と、
   前記データ書込指示信号の活性化に応答して初期値にリセットされかつ起動されて前記クロック信号を第２の所定値カウントする第２のカウント手段と、
   前記データ書込指示信号の活性化に応答して前記データ書込動作活性化信号を活性化し、かつ前記第２のカウント手段からのカウントアップ信号に応答して前記データ書込動作活性化信号を非活性状態とする書込動作活性化手段と、
   前記データ読出動作活性化信号と前記データ書込動作活性化信号とを受け、前記データ
   読出動作活性化信号および前記データ書込動作活性化信号両者が非活性状態のときに非活性状態とされる信号を生成する論理ゲートと、
   前記論理ゲートの出力信号の非活性化に応答して前記内部活性化信号発生手段を非活性状態として前記内部動作活性化信号を非活性状態とするための非活性化手段とを備える、同期型半導体記憶装置。
2. 前記第１のカウント手段は、前記データ読出動作指示信号の印加に応答して連続して前記クロック信号に同期して読出すことのできるデータの数に対応する前記クロック信号のサイクル数をカウントするリードバースト長カウンタを備え、
   前記第２のカウント手段は、前記データ書込指示信号の印加に応答して前記クロック信号に同期して連続して書込むことのできるデータの数に対応する前記クロック信号のサイクル数をカウントするライトバースト長カウンタを備える、請求項１記載の同期型半導体記憶装置。
3. 外部から周期的に繰返し与えられるクロック信号に同期して動作する同期型半導体記憶装置であって、
   各々が複数のメモリセルを有しかつ各々が互いに独立に活性状態へ駆動される複数のバンク、
   外部から与えられるメモリセル選択動作開始指示信号と前記複数のバンクのうちのバンクを特定する第１のバンクアドレス信号とに応答して、前記第１のバンクアドレス信号により特定されたバンクに対する内部動作指示信号を活性化する内部動作指示手段、
   外部から与えられるアクセス指示信号と第２のバンクアドレス信号とに応答して、前記第２のバンクアドレス信号により特定されたバンクに対する内部アクセス動作を活性状態とする内部アクセス動作活性化信号を活性化する内部アクセス活性化手段、
   前記アクセス指示信号と同時に与えられるプリチャージ指示信号に応答して、前記第２のバンクアドレス信号により特定されたバンクに対する内部プリチャージ指示信号を活性状態とするプリチャージ指示手段、
   前記複数のバンク各々に対応して設けられ、前記内部動作指示手段からの内部動作指示信号に応答して、対応のバンクを前記活性状態とするための内部動作活性化信号を活性化する複数の内部動作活性化手段、および
   前記複数のバンク各々に対応して設けられ、各々が前記プリチャージ指示手段からの対応のプリチャージ指示信号と対応の前記内部アクセス動作活性化信号と前記内部アクセス活性化手段からの他のバンクに対する内部アクセス動作活性化信号とに従って、前記他のバンクに対する内部アクセス動作活性化信号の活性化および前記内部アクセス動作活性化信号の非活性化の一方と前記プリチャージ指示信号の活性化とに応答して対応のバンクに対する前記内部動作活性化信号を非活性化するプリチャージ手段を備える、同期型半導体記憶装置。
4. 前記アクセス指示信号は、データ書込を指示するデータ書込指示信号と、前記データ読出を指示するデータ読出指示信号とを含み、かつ前記内部アクセス動作活性化信号は、前記データ書込指示信号の活性化時に活性化されるデータ書込動作トリガ信号と、前記データ書込動作トリガ信号の活性化時に所定期間活性状態とされる内部データ書込動作活性化信号と、データ読出指示信号の活性化時活性化される内部データ読出動作トリガ信号と、前記内部データ読出動作トリガ信号の活性化時に活性状態とされる内部データ読出動作動作活性化信号とを含み、
   前記内部アクセス活性化手段は、
   前記読出動作トリガ信号の活性化に応答して初期値にリセットされかつ起動され、前記クロック信号を第１の所定値カウントする第１のカウント手段と、
   前記読出動作トリガ信号の活性化に応答して前記内部データ読出動作活性化信号を活性化しかつ前記第１のカウント手段からのカウントアップ信号に応答して前記内部データ読出動作活性化信号を非活性化する読出動作活性化手段と、
   前記データ書込動作トリガ信号の活性化に応答して初期値にリセットされかつ起動されて前記クロック信号を第２の所定値カウントする第２のカウント手段と、
   前記データ書込動作トリガ信号の活性化に応答して前記内部データ書込動作活性化信号を活性化しかつ前記第２のカウント手段からのカウントアップ信号に応答して前記内部データ書込動作活性化信号を非活性状態とする書込動作活性化手段と、
   前記内部データ読出動作活性化信号と前記内部データ書込動作活性化信号とを受け、前記内部データ読出動作活性化信号および前記内部データ書込動作活性化信号両者がともに非活性状態のときに非活性状態とされる信号を生成する論理ゲートと、
   前記論理ゲートの出力信号の非活性化に応答して前記プリチャージ手段へ前記内部動作活性化信号の非活性化を示す信号を与える手段とを備える、請求項３記載の同期型半導体記憶装置。
5. 前記第１のカウント手段は、前記外部データ読出指示信号の印加に応答して前記クロック信号に同期して連続して読出すことのできるデータの数に対応する前記クロック信号のサイクル数をカウントするリードバースト長カウンタを備え、
   前記第２のカウント手段は、前記外部データ書込指示信号の印加に応答して、前記クロック信号に同期して連続して書込むことのできるデータの数に対応する前記クロック信号のサイクル数をカウントするライトバースト長カウンタを備える、請求項４記載の同期型半導体記憶装置。
6. 前記内部アクセス活性化手段は、
   前記複数のバンクに共通に設けられ、前記外部アクセス指示信号に応答して所定期間活性状態とされる主内部アクセス活性化信号を活性化する手段と、
   前記複数のバンク各々に対応して設けられ、前記第２のバンクアドレス信号と前記主内部アクセス活性化信号とに従って、対応のバンクに対する前記内部アクセス動作活性化信号を活性状態とする手段と、
   前記主内部アクセス活性化信号の非活性化を検出し、該非活性化検出信号を前記バンク各々の前記プリチャージ手段へ印加する手段を備える、請求項３記載の同期型半導体記憶装置。
7. 前記主内部アクセス活性化信号活性化手段は、前記外部アクセス指示信号の活性化時活性化されて、連続してアクセスすることのできるデータの数を示すバースト長に相当する前記クロック信号のサイクル数をカウントするバースト長カウンタである、請求項６に記載の同期型半導体記憶装置。

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