KR102265513B1 - 의사 sram에 사용하는 제어 회로 및 그 제어 방법 - Google Patents

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Abstract

의사 SRAM에 적용되는 제어 회로 및 그 제어 방법을 제공한다. 제어 회로는, 기입 데이터 판단 회로와 클록 생성 회로를 포함한다. 기입 데이터 판단 회로는, 의사 SRAM의 데이터 입력 횟수와 데이터의 실제의 기입 횟수를 카운트 및 비교하여, 기입 매칭 신호를 생성하고, 의사 SRAM의 데이터 입력 횟수의 카운트 동작에 근거해, 기입 카운트 클록 신호를 생성한다. 클록 생성 회로는, 기입 매칭 신호와 기입 카운트 클록 신호에 근거해, 전치 신호를 생성하고, 전치 신호에 근거해, 열 어드레스 스트로브 클록 신호와 제어 신호를 생성한다. 클록 생성 회로는, 기입 매칭 신호와 기입 카운트 클록 신호에 근거해, 전치 신호를 동적으로 지연할지 여부를 결정하여, 열 선택 라인 신호의 펄스를 지연하거나 생략한다.

Description

의사 SRAM에 사용하는 제어 회로 및 그 제어 방법{CONTROL CIRCUIT AND CONTROL METHOD THEREOF FOR PSEUDO STATIC RANDOM ACCESS MEMORY}
본 발명은, 메모리 장치에 사용하는 제어 회로 및 제어 방법에 관한 것이며, 특히, 열 어드레스 스트로브 클록 신호와 제어 신호를 생성하여, 의사 SRAM이 열 선택 라인 신호를 생성하는데 이용하는, 의사 SRAM에 사용하는 제어 회로 및 제어 방법에 관한 것이다.
반도체 메모리 디바이스의 통합 레벨은 높아지고 있고 보다 높은 속도의 요구가 존재해, SRAM(Static Random Access Memory, SRAM) 및 DRAM(Dynamic Random Access Memory, DRAM)은 고속 메모리로서 사용된다. DRAM의 이점을 가지는 의사 SRAM(Pseudo Static Random Access Memory, pSRAM)에 대한 요구는 계속 증가하고 있고, 특히, 모바일 디바이스에 사용된다.
의사 SRAM은, 사용자가 발생한 리프레쉬 커맨드가 없기 때문에, DRAM은, 셀프 리프레시(self-refresh) 동작을 실행할 필요가 있다. 주지의 의사 SRAM은, 카운터(counter)를 이용해 동기(同期) 모드와 비동기(非同期) 모드를 절환(切換)한다. 비동기 모드에서는, 기입(書入, Write) 동작은, 외부 클록 주기 보다 더 짧은 주기로 비동기를 완성하여, 셀프 리프레시 동작의 시간을 흡수한다. 동기 모드에서는, 기입 동작은, 외부 클록과 같은 주기로 동기를 완성한다. 그렇지만, 이는, 경우에 따라서는, 동기 기입 모드의 열 선택 라인 신호(Column Selection Line signal, CSL signal)를 생성하는데 이용하는 펄스 폭이 너무 짧아서, 의사 SRAM이 고장나 버린다.
본 발명은, 기입 동작 중에, 열 선택 라인 신호를 생성하는데 이용하는 전치(前置) 신호의 펄스를 동적(動的)으로 지연하거나 생략하여, 의사 SRAM의 고장을 회피할 수 있는, 의사 SRAM에 사용하는 제어 회로 및 그 제어 방법을 제공한다.
본 발명의 제어 회로는, 의사 SRAM(Pseudo SRAM)에 적용되고, 제어 회로는, 기입 데이터 판단 회로와 클록 생성 회로를 포함한다. 기입 데이터 판단 회로는, 의사 SRAM의 데이터 입력 횟수와 데이터의 실제의 기입 횟수를 카운트 및 비교하여, 기입 매칭 신호를 생성하고, 의사 SRAM의 데이터 입력 횟수의 카운트에 근거해, 기입 카운트 클록 신호를 생성하도록 배치한다. 클록 생성 회로는, 기입 데이터 판단 회로에 결합하고, 기입 매칭 신호와 기입 카운트 클록 신호에 근거해, 전치 신호를 생성하고, 전치 신호에 근거해, 열 어드레스 스트로브 클록 신호(Column Address Strobe Clock signal)와 제어 신호를 생성하도록 배치한다. 클록 생성 회로는, 기입 매칭 신호와 기입 카운트 클록 신호에 근거해, 전치 신호를 동적으로 지연할지 여부를 결정하여, 의사 SRAM의 열 선택 라인 신호(Column Selection Line signal)의 펄스를 지연하거나 생략한다.
본 발명의 제어 방법은, 의사 SRAM에 적용되고, 상기 제어 방법은, 의사 SRAM의 데이터 입력 횟수와 데이터의 실제의 기입 횟수를 카운트 및 비교하여, 기입 매칭 신호를 생성하고, 의사 SRAM의 데이터 입력 횟수의 카운트에 근거해, 기입 카운트 클록 신호를 생성하는 것과, 기입 매칭 신호와 기입 카운트 클록 신호에 근거해, 전치 신호를 생성하고, 전치 신호에 근거해, 열 어드레스 스트로브 클록 신호와 제어 신호를 생성하는 것을 포함한다. 기입 매칭 신호와 기입 카운트 클록 신호에 근거해, 전치 신호를 생성하는 스텝은, 기입 매칭 신호와 기입 카운트 클록 신호에 근거해, 전치 신호를 동적으로 지연할지 여부를 결정하여, 의사 SRAM의 열 선택 라인 신호의 펄스를 지연하거나 생략한다.
상기로부터, 본 발명의 제어 회로 및 제어 방법은, 전치 신호의 타이밍을 조정하여 적절한 타이밍을 가지는 열 선택 라인 신호를 생성하여, 의사 SRAM의 고장 또는 불안정한 동작을 회피한다. 본 발명은, 의사 SRAM의 데이터 입력 횟수와 실제의 기입 횟수를 카운트 및 비교하여, 전치 신호를 생성하고, 전치 신호를 동적으로 지연할지 여부를 결정하여, 열 선택 라인 신호의 펄스를 지연하거나 생략해서, 열 선택 라인 신호의 펄스 폭이 너무 짧아지는 것을 회피한다. 따라서, 본 발명은, 의사 SRAM의 고장 또는 불안정한 동작을 회피할 수 있고, 필요 수의 열 선택 라인 신호를 생성할 수 있다. 본 발명에 의하면, 의사 SRAM은, 보다 높은 동작 주파수를 실현할 수 있다.
본 발명의 상술한 특징과 이점을 더욱 명확화 하기 위해, 이하에, 실시예를 들어 도면과 함께 상세한 내용을 설명한다.
[도 1] 본 발명의 실시 형태의 의사 SRAM의 개략도이다.
[도 2] 본 발명의 실시 형태의 기입 데이터 판단 회로의 개략도이다.
[도 3] 본 발명의 실시 형태의 클록 생성 회로의 개략도이다.
[도 4a] 본 발명의 실시 형태의 비동기 모드와 동기 모드를 절환하는 제어 신호 타이밍도이다.
[도 4b] 본 발명의 실시 형태의 비동기 모드와 동기 모드에서 제어 신호의 시서(時序)를 나타내는 타이밍도이다.
[도 4c] 본 발명의 실시 형태의 절환되는 비동기 모드와 동기 모드에서 제어 신호의 시서(時序)를 나타내는 타이밍도이다.
[도 5a] 본 발명의 실시 형태의 컴퍼레이터의 회로도이다.
[도 5b] 본 발명의 실시 형태의 컴퍼레이터에 이용하는 신호 생성 회로의 회로도이다.
[도 6a] 본 발명의 실시 형태의 동기 제어 회로의 회로도이다.
[도 6b] 본 발명의 실시 형태의 동기 제어 회로의 신호 생성 회로의 회로도이다.
[도 7] 본 발명의 실시 형태의 비동기 제어 회로의 회로도이다.
[도 8] 본 발명의 실시 형태의 동기 열 어드레스 스트로브 클록 컨트롤러의 회로도이다.
[도 9] 본 발명의 실시 형태의 비동기 열 어드레스 스트로브 클록 컨트롤러의 회로도이다.
[도 10] 본 발명의 실시 형태의 싱글 쇼트 펄스 제너레이터의 회로도이다.
[도 11] 본 발명의 다른 실시 형태의 제어 신호 타이밍도이다.
[도 12a] 본 발명의 또 다른 실시 형태의 제어 신호 타이밍도이다.
[도 12b] 본 발명의 또 다른 실시 형태의 제어 신호 타이밍도이다.
[도 12c] 본 발명의 또 다른 실시 형태의 제어 신호 타이밍도이다.
[도 13] 본 발명의 실시 형태의 제어 방법의 플로우 차트이다.
도 1을 참조하면, 도 1은, 본 발명의 실시 형태에 따른 의사 SRAM(10)의 개략도이다. 의사 SRAM(10)은, DRAM 어레이(110)(동적 랜덤 액세스 메모리 어레이), 제어 회로(120), 입출력 회로(130)를 포함한다. DRAM 어레이(110)는, 복수의 워드라인(Word-line)과 복수의 메모리 셀을 포함하고(미도시), 데이터의 보존에 이용되고, 본 발명은, DRAM 어레이의 구성을 한정하지 않는다. 제어 회로(120)는, DRAM 어레이(110)(동적 랜덤 액세스 메모리 어레이)에 결합하고, 기입 데이터 판단 회로(140), 클록 생성 회로(150), 어드레스 디코더(160)를 포함한다. 어드레스 디코더(160)는, 기입 데이터 판단 회로(140), DRAM 어레이(110), 입출력 회로(130)에 결합하고, 실행 동작에 대응하는 카운트 개시 신호(LTCSTA)와 기입 플래그 신호(WRFLG)를 생성하고, 카운트 개시 신호(LTCSTA)와 기입 플래그 신호(WRFLG)를 기입 데이터 판단 회로(140)에 제공한다. 기입 데이터 판단 회로(140)는, 어드레스 디코더(160)에 결합하고, 카운트 개시 신호(LTCSTA), 기입 플래그 신호(WRFLG), 기입 제어 신호(WRITE), 기준 클록 신호(CLK) 및 열 어드레스 스트로브 클록 신호(CASP)를 수신하여, 카운트 개시 신호(LTCSTA), 기입 플래그 신호(WRFLG), 기입 제어 신호(WRITE), 기준 클록 신호(CLK) 및 열 어드레스 스트로브 클록 신호(CASP)에 근거해, 기입 매칭 신호(WRMTC)와 기입 카운트 클록 신호(CLKWDC)를 생성한다. 클록 생성 회로(150)는, 기입 데이터 판단 회로(140)와 입출력 회로(130)와의 사이에 결합하고, 기입 매칭 신호(WRMTC)와 기입 카운트 클록 신호(CLKWDC)를 수신하고, 기입 매칭 신호(WRMTC)와 기입 카운트 클록 신호(CLKWDC)에 근거해, 전치 신호(CLSYNCD)를 생성하고, 상기 전치 신호에 근거해, 열 어드레스 스트로브 클록 신호(CASP)와 제어 신호(CLP)를 생성한다. 클록 생성 회로(150)는, 기입 매칭 신호(WRMTC)와 기입 카운트 클록 신호(CLKWDC)에 근거해, 전치 신호(CLSYNCD)를 동적으로 지연할지 여부를 결정하여, 열 선택 라인 신호(CSL)(미도시)의 펄스를 지연하거나 생략한다. 입출력 회로(130)는, DRAM 어레이(110) 및 제어 회로(120)에 결합하고, 또한, 입출력 회로(130)는, 어드레스 디코더(160)와 클록 생성 회로(150)와의 사이에 결합한다. 입출력 회로(130)는, 제어 회로(120)로부터 열 어드레스 스트로브 클록 신호(CASP)와 제어 신호(CLP)를 수신하여, 열 선택 라인 신호(CSL)를 생성하고, 열 선택 라인 신호(CSL)에 근거해, 기입 데이터를 DRAM 어레이(110)에 순서대로 기입한다.
도 1에서, 기입 데이터 판단 회로(140)는, 의사 SRAM(10)의 데이터 입력 횟수(NDIN)와 데이터의 실제의 기입 횟수(NDWR)를 카운트하고, 데이터 입력 횟수(NDIN)와 데이터의 실제의 기입 횟수(NDWR)를 비교하여, 기입 매칭 신호(WRMTC)를 생성하는데 이용한다. 데이터 입력 횟수(NDIN)는, 기준 클록 신호(CLK)에 근거해, 데이터를 의사 SRAM(10)의 외부로부터 의사 SRAM(10)에 입력하는 횟수이며, 데이터의 실제의 기입 횟수(NDWR)는, 열 어드레스 스트로브 클록 신호(CASP)에 근거해, 데이터를 의사 SRAM(10)의 내부로부터 DRAM 어레이(110)에 기입하는 횟수이다. 기입 데이터 판단 회로(140)는, 의사 SRAM의 데이터 입력 횟수(NDIN)의 카운트 동작에 근거해, 기입 카운트 클록 신호(CLKWDC)를 생성한다. 기입 카운트 클록 신호(CLKWDC)의 생성 방식은, 뒤에서 설명한다. DRAM 어레이(동적 랜덤 액세스 메모리 어레이)(110)에 기입하는 데이터 입력 횟수(NDIN)가, 외부로부터 의사 SRAM(10)에 입력하는 데이터 기입 횟수(NDWR)에 동일할 때, 기입 매칭 신호(WRMTC)는, 저 논리 레벨이며, 데이터를 DRAM 어레이(110)에 기입하는 속도는, 데이터를 외부로부터 입출력 회로(130)에 입력하는 속도에 상당하는 것을 나타낸다.
클록 생성 회로(150)는, 저 논리 레벨의 기입 매칭 신호(WRMTC)를 수신하도록 배치될 때, 저 논리 레벨의 기입 매칭 신호(WRMTC) 및 기입 카운트 클록 신호(CLKWDC)에 근거해, 전치 신호(CLSYNCD)를 동적으로 지연하여, 열 어드레스 스트로브 클록 신호(CASP)와 제어 신호(CLP)의 타이밍을 동적으로 조정한다. 클록 생성 회로(150)는, 열 어드레스 스트로브 클록 신호(CASP)의 주기를 기준 클록 신호(CLK)의 주기와 동일하게 조정하여, 기입 동작이 비동기 모드에서 동기 모드로 변환할 수 있도록 한다.
실시 형태에서, 데이터 입력 횟수(NDIN)가 데이터의 실제의 기입 횟수(NDWR) 보다 클 때, 클록 생성 회로(150)는, 열 어드레스 스트로브 클록 신호(CASP)와 제어 신호(CLP)의 타이밍을 조정하여, 의사 SRAM(10)에 기준 클록 신호(CLK) 보다 더 짧은 주기로 비동기 기입 동작을 실행시킨다. 상기 데이터 입력 횟수(NDIN)가 데이터의 실제의 기입 횟수(NDWR) 이하일 때, 클록 생성 회로(150)는, 열 어드레스 스트로브 클록 신호(CASP)와 제어 신호(CLP)의 타이밍을 조정하여, 의사 SRAM(10)에 기준 클록 신호(CLK)와 동일한 주기로 동기 기입 동작을 실행시킨다.
도 2는, 본 발명의 실시 형태에 따른 기입 데이터 판단 회로(140)의 개략도이다. 도 2를 참조하면, 기입 판단 회로(140)는, 카운터(210), 카운터(220) 및 컴퍼레이터(Comparator)(230)를 포함한다.
카운터(210)는, 기입 제어 신호(WRITE), 카운트 개시 신호(LTCSTA) 및 기준 클록 신호(CLK)를 수신한다. 기입 동작 중, 카운터(210)는, 기입 제어 신호(WRITE), 카운트 개시 신호(LTCSTA) 및 기준 클록 신호(CLK)에 근거해, 「데이터를 의사 SRAM(10)의 외부로부터 의사 SRAM(10)에 입력하는 횟수」를 카운트하여, 데이터 입력 횟수(NDIN)를 생성한다.
카운터(220)는, 기입 플래그 신호(WRFLG) 및 열 어드레스 스트로브 클록 신호(CASP)를 수신한다. 기입 동작 중, 카운터(220)는, 기입 플래그 신호(WRFLG) 및 열 어드레스 스트로브 클록 신호(CASP)에 근거해, 「데이터를 의사 SRAM(10)의 내부로부터 DRAM 어레이(110)에 기입하는 횟수」를 카운트하여, 데이터의 실제의 기입 횟수(NDWR)를 생성한다.
컴퍼레이터(230)는, 카운터(210)와 카운터(220)에 결합하고, 데이터 입력 횟수(NDIN) 및 데이터의 실제의 기입 횟수(NDWR)를 비교하는데 이용한다. 데이터 입력 횟수(NDIN)가 데이터의 실제의 기입 횟수(NDWR)에 동일할 때, 기입 매칭 신호(WRMTC)는, 저 논리 레벨이다. 데이터 입력 횟수(NDIN)가 데이터의 실제의 기입 횟수(NDWR) 보다 클 때, 기입 매칭 신호(WRMTC)는, 고 논리 레벨이다. 실시 형태에서, 카운터(210)는, 또한, 기입 제어 신호(WRITE), 카운트 개시 신호(LTCSTA) 및 기준 클록 신호(CLK)에 근거하여, 기입 카운트 클록 신호(CLKWDC)를 생성하고, 클록 생성 회로(150)에 제공하여, 클록 생성 회로(150)가 비동기 제어를 실행하는 전치(前置) 제어 신호로 한다.
도 3은, 본 발명의 실시 형태의 클록 생성 회로(150)의 개략도이다. 도 3을 참조하면, 클록 생성 회로(150)는, 동기ㆍ비동기 컨트롤러(310), 지연 카운터(320), 동기 열 어드레스 스트로브 클록 컨트롤러(330), 비동기 열 어드레스 스트로브 클록 컨트롤러(340), 싱글 쇼트 펄스 제너레이터(Single Short Pulse Generator)(350) 및 클록 조정기(360)를 포함한다. 지연 카운터(320)와 클록 조정기(360)는, 각각 종래의 카운터와 종래의 지연 회로여도 무방하고, 본 발명은 이것으로 한정하지 않는다.
동기ㆍ비동기 컨트롤러(310)는, 기입 데이터 판단 회로(140)에 결합하고, 동기 제어 회로(370)와 비동기 제어 회로(380)를 포함한다. 동기ㆍ비동기 컨트롤러(310)는, 기입 카운트 클록 신호(CLKWDC), 기입 매칭 신호(WRMTC), 기준 클록 신호(CLK), 열 어드레스 스트로브 클록 신호(CASP) 및 실행 동작 모드에 대응하는 모드 신호(MODE)를 수신하고, 기입 매칭 신호(WRMTC)에 근거해, 동기할지 여부를 판단하고, 동기 제어를 실행하여, 동기 결정 신호(CLSYNC)와 전치 신호(CLSYNCD)를 생성하고, 상기 기입 카운트 클록 신호(CLKWDC), 동기 결정 신호(CLSYNC)와 상기 전치 신호(CLSYNCD)에 근거해, 비동기 제어를 실행하여, 동기 기준 금지(禁止) 생성 신호(CASSPMASK)와 반전(反轉) 전치 신호(CLSYNCDB)를 생성한다.
지연 카운터(320)는, 기준 클록 신호(CLK), 지연 제어 신호(LTNCY), 카운트 개시 신호(LTCSTA) 및 모드 신호(MODE)를 수신하고, 지연 제어 신호(LTNCY), 카운트 개시 신호(LTCSTA) 및 모드 신호(MODE)에 근거해, 카운트하여, 트리거 스테이터스 신호(Trigger Status signal)(CLPTRIG)를 생성하고, 동기 열 어드레스 스트로브 클록 컨트롤러(330)와 비동기 열 어드레스 스트로브 클록 컨트롤러(340)에 제공한다. 카운트 개시 신호(LTCSTA)에 근거해, 카운트를 개시하여, 소정의 지연 시간을 경과한 후, 지연 카운터(320)는, 고 논리 레벨을 가지는 트리거 스테이터스 신호(CLPTRIG)를 생성한다.
동기 열 어드레스 스트로브 클록 컨트롤러(330)는, 동기ㆍ비동기 컨트롤러(310)와 지연 카운터(320)에 결합하고, 동기 결정 신호(CLSYNC), 기준 클록 신호(CLK) 및 트리거 스테이터스 신호(CLPTRIG)를 수신한다. 동기 결정 신호(CLSYNC)와 트리거 스테이터스 신호(CLPTRIG)가 모두 고 논리 레벨일 때, 동기 모드로 변환한 것을 나타내고, 기준 클록 신호(CLK)에 근거해, 대응해서 동기 기준 신호(CASSP2)를 생성한다.
비동기 열 어드레스 스트로브 클록 컨트롤러(340)는, 동기ㆍ비동기 컨트롤러(310), 동기 열 어드레스 스트로브 클록 컨트롤러(330)와 싱글 쇼트 펄스 제너레이터(350)에 결합하고, 동기 기준 금지 생성 신호(CASSPMASK), 트리거 제어 신호(CLPTRIGSL＿t), 지연 준비 신호(Delay Ready Siganl)(RCDRDY) 및 열 어드레스 스트로브 클록 신호(CASP)를 수신한다. 지연 준비 신호(RCDRDY)가 고 논리 레벨이며, 동기 결정 신호(CLSYNC)가 저 논리 레벨일 때, 현재, 비동기 모드인 것을 나타내기 위해, 비동기 열 어드레스 스트로브 클록 컨트롤러(340)는, 대응해서 비동기 기준 신호(CASASP)를 생성할 수 있다. 또한, 비동기 모드에서, 비동기 열 어드레스 스트로브 클록 컨트롤러(340)는, 동기 기준 금지 생성 신호(CASSPMASK), 트리거 제어 신호(CLPTRIGSL＿t), 지연 준비 신호(RCDRDY) 및 열 어드레스 스트로브 클록 신호(CASP)에 근거해, 대응해서 비동기 기준 신호(CASASP)를 생성하고, 싱글 쇼트 펄스 제너레이터(350)에 제공한다. 지연 준비 신호(RCDRDY)가 고 논리 레벨일 때, 워드라인과 센스 앰프와 같은 행 어드레스의 시스템 동작은, 구동해서 준비가 완료되고, 열 어드레스의 시스템 동작은, 개시를 준비할 수 있다. 즉, 기입 동작 시, 데이터를 입출력 회로(130)의 버퍼로부터 DRAM 어레이(110)의 메모리 셀에 기입하는 것을 개시할 수 있다. 지연 준비 신호(RCDRDY)는, 일종의 스테이터스 신호이며, 내부가, 행 컨트롤러로부터 열 컨트롤러의 전송 지연 시간(tRCD)(미도시)을 경과해, 열 선택 라인 신호(CSL)의 생성이 준비되어 있을 때, 지연 준비 신호(RCDRDY)가 고 논리 레벨로 이행(移行)한다. 주의해야 할 것으로, 액티브 상태(active state)가 완료된 후, 제어 회로(120)는, 지연 준비 신호(RCDRDY)를 리셋한다.
싱글 쇼트 펄스 제너레이터(350)는, 동기ㆍ비동기 컨트롤러(310), 동기 열 어드레스 스트로브 클록 컨트롤러(330)와 비동기 열 어드레스 스트로브 클록 컨트롤러(340)에 결합하고, 동기 기준 금지 생성 신호(CASSPMASK), 지연 준비 신호(RCDRDY), 반전 전치 신호(CLSYNCDB), 동기 기준 신호(CASSP2), 동기 결정 신호(CLSYNC) 및 비동기 기준 신호(CASASP)를 수신한다. 실시 형태에서, 싱글 쇼트 펄스 제너레이터(350)는, 비동기 모드에 있을 때, 비동기 기준 신호(CASASP)에 근거해, 대응해서 열 어드레스 스트로브 클록 신호(CASP)를 생성하고, 동기 모드에 있을 때, 동기 기준 신호(CASSP2)에 근거해, 대응해서 열 어드레스 스트로브 클록 신호(CASP)를 생성한다. 실시 형태에 있어서, 싱글 쇼트 펄스 제너레이터(350)에서, 예를 들면, 비동기 기준 신호(CASASP)와 동기 기준 신호(CASSP2)를 OR 연산(OR operation)에 의해 선택하고, 선택된 신호에 근거해, 지연 준비 신호(RCDRDY)가 고 논리 레벨이 된 후, 소정의 펄스 폭의 단발(單發) 펄스를 생성하여, 열 어드레스 스트로브 클록 신호(CASP)를 형성해도 무방하다. 열 어드레스 스트로브 클록 신호(CASP)는, 또한, 비동기 열 어드레스 스트로브 클록 컨트롤러(340)에 피드백 되어, 후속의 비동기 기준 신호(CASASP)를 조정한다.
클록 조정기(360)는, 싱글 쇼트 펄스 제너레이터(350)에 결합하고, 열 어드레스 스트로브 클록 신호(CASP)를 수신하고, 열 어드레스 스트로브 클록 신호(CASP)에 근거해, 소정의 지연 시간을 경과한 후, 제어 신호(CLP)를 생성한다.
도 4a, 도 4b와 도 4c는, 본 발명의 실시 형태의 비동기 모드와 동기 모드를 절환하는 제어 신호 타이밍도이다. 도 1, 도 3, 도 4a, 도 4b와 도 4c를 동시에 참조하면, 제어 회로(120)는, 열 어드레스 스트로브 클록 신호(CASP), 동기 결정 신호(CLSYNC)와 전치 신호(CLSYNCD)의 동작 파형에 근거해, 비동기 모드와 동기 모드와의 사이에서 동작 모드를 변경한다. 구체적으로는, 열 어드레스 스트로브 클록 신호(CASP)가 고 논리 레벨로 이행할 때, 동기 결정 신호(CLSYNC)는 고 논리 레벨로 이행한다. 전치 신호(CLSYNCD)의 이행 조건은, 예를 들면, 동기 결정 신호(CLSYNC)가 고 논리 레벨로 이행한 후, 기준 클록 신호(CLK)가 저 논리 레벨일 때, 전치 신호(CLSYNCD)는, 고 논리 레벨로 이행된다. 예를 들면, 도 4a의 경우, 동기 결정 신호(CLSYNC)가 고 논리 레벨로 이행할 때, 이때, 기준 클록 신호(CLK)는 저 논리 레벨이므로, 제어 회로(120)는, 연산 후, 전치 신호(CLSYNCD)를 고 논리 레벨로 이행하고, 다음으로, 동기 기준 신호(CASSP2)의 펄스(N+1)와 펄스(N+2)는, 전치 신호(CLSYNCD)가 고 논리 레벨로 이행된 후, 순서대로 생성되어, 각각 열 어드레스 스트로브 클록 신호(CASP)의 펄스(N+1)와 펄스(N+2)의 생성의 기준이 된다. 열 선택 라인 신호(CSL)의 펄스(N), 펄스(N+1)와 펄스(N+2)는, 각각 열 어드레스 스트로브 클록 신호(CASP)의 펄스(N), 펄스(N+1)와 펄스(N+2)과 동기한다. 도 4b의 경우, 동기 결정 신호(CLSYNC)가 고 논리 레벨로 이행할 때, 이때, 기준 클록 신호(CLK)는 고 논리 레벨이므로, 제어 회로(120)는, 연산 후, 기준 클록 신호(CLK)가 저 논리 레벨로 이행할 때, 전치 신호(CLSYNCD)를 고 논리 레벨로 이행한다. 다음으로, 동기 기준 신호(CASSP2)의 펄스(N+1)는, 전치 신호(CLSYNCD)가 고 논리 레벨로 이행된 후, 생성되어, 열 어드레스 스트로브 클록 신호(CASP)의 펄스(N+1)의 생성의 기준이 된다. 열 선택 라인 신호(CSL)의 펄스(N)와 펄스(N+1)는, 각각 열 어드레스 스트로브 클록 신호(CASP)의 펄스(N)와 펄스(N+1)과 동기한다. 따라서, 도 4b의 경우, 동기 기준 신호(CASSP2)의 펄스(N+1)에 근거해 생성되는 열 선택 라인 신호(CSL)의 펄스(N+1)는 지연되고, 펄스(N+1)의 펄스 폭이 너무 짧아서, 의사 SRAM(10)이 고장나는 것을 회피한다. 도 4c의 경우, 동기 결정 신호(CLSYNC)가 고 논리 레벨로 이행할 때, 이때, 기준 클록 신호(CLK)는 고 논리 레벨이다. 다음으로, 기준 클록 신호(CLK)가 저 논리 레벨로 이행할 때, 열 어드레스 스트로브 클록 신호(CASP)는 저 논리 레벨이므로, 제어 회로(120)는, 연산 후, 열 어드레스 스트로브 클록 신호(CASP)가 고 논리 레벨로 이행할 때, 전치 신호(CLSYNCD)를 고 논리 레벨로 이행한다. 다음으로, 동기 기준 신호(CASSP2)의 펄스(N+2)는, 전치 신호(CLSYNCD)가 고 논리 레벨로 이행된 후, 생성되어, 열 어드레스 스트로브 클록 신호(CASP)의 펄스(N+2)의 생성의 기준이 된다. 따라서, 도 4c의 경우, 동기 기준 신호(CASSP2)의 펄스(N+1)에 근거해 생성되는 열 선택 라인 신호(CSL)의 펄스(N+1)는 생략되고, 펄스(N+1)의 펄스 폭이 너무 짧아서, 의사 SRAM(10)이 고장나는 것을 회피한다.
도 5a는, 본 발명의 실시 형태의 컴퍼레이터(230)의 회로도이다. 도 2와 도 5a를 동시에 참조하면, 컴퍼레이터(230)는, 데이터 입력 횟수(NDIN) 및 데이터의 실제의 기입 횟수(NDWR)를 비교하는데 이용한다. 데이터 입력 횟수(NDIN)가 데이터의 실제의 기입 횟수(NDWR)에 동일할 때, 기입 매칭 신호(WRMTC)는, 고 논리 레벨로 이행된다.
논리 회로(510)는, 카운터(210)와 카운터(220)에 결합하고, 데이터 입력 횟수(NDIN)와 데이터의 실제의 기입 횟수(NDWR)를 수신하고, 논리 연산하여, 제어 신호(PWRMTC＿c)를 생성한다. 구체적으로는, 논리 회로(510)는, OR 게이트(OR1), OR 게이트(OR2), OR 게이트(OR3), OR 게이트(OR4), NOR 게이트(NOR1), NOR 게이트(NOR2)와 NAND 게이트(NAND1)를 포함한다. 데이터 입력 횟수(NDIN)는, 데이터 입력 횟수(CNTDIN<3:0>), 즉, 데이터 입력 횟수(CNTDIN<0>), 데이터 입력 횟수(CNTDIN<1>), 데이터 입력 횟수(CNTDIN<2>), 데이터 입력 횟수(CNTDIN<3>)를 포함한다. 데이터의 실제의 기입 횟수(NDWR)는, 데이터의 실제의 기입 횟수(CNTDWR<3:0>), 즉, 데이터의 실제의 기입 횟수(CNTDWR<0>), 데이터의 실제의 기입 횟수(CNTDWR<1>), 데이터의 실제의 기입 횟수(CNTDWR<2>), 데이터의 실제의 기입 횟수(CNTDWR<3>)를 포함한다. OR 게이트(OR1)는, 데이터 입력 횟수(CNTDIN<0>)와 데이터의 실제의 기입 횟수(CNTDWR<0>)를 수신하고, OR 게이트(OR2)는, 데이터 입력 횟수(CNTDIN<1>)와 데이터의 실제의 기입 횟수(CNTDWR<1>)를 수신하고, OR 게이트(OR3)는, 데이터 입력 횟수(CNTDIN<2>)와 데이터의 실제의 기입 횟수(CNTDWR<2>)를 수신하고, OR 게이트(OR4)는, 데이터 입력 횟수(CNTDIN<3>)와 데이터의 실제의 기입 횟수(CNTDWR<3>)를 수신한다. 논리 회로(510)는, OR 게이트(OR1), OR 게이트(OR2), OR 게이트(OR3), OR 게이트(OR4), NOR 게이트(NOR1), NOR 게이트(NOR2)와 NAND 게이트(NAND1)에 의해 논리 연산을 실행한 후, NAND 게이트(NAND1)에 의해 제어 신호(PWRMTC＿c)를 생성한다.
논리 회로(520)는, 논리 회로(510)에 결합하고, 제어 신호(EN＿t)와 제어 신호(PWRMTC＿c)를 수신하고, 논리 연산한 후, 플래그 신호(FLGD＿t)와 제어 신호(CON1)를 생성한다. 구체적으로는, 논리 회로(520)는, 트랜지스터(P1), NOT 게이트(INV1), 트랜지스터(N1), NOT 게이트(INV2), NOT 게이트(INV3), NOR 게이트(NOR3), 트랜지스터(P2), NOT 게이트(INV4), 트랜지스터(N2), NOT 게이트(INV5)와 NAND 게이트(NAND2)를 포함한다. 트랜지스터(P1)의 게이트단은, 제어 신호(CASPDB＿c)를 수신하고, NOT 게이트(INV1)와 NOT 게이트(INV2)의 입력단은, 제어 신호(EN＿t)를 수신하고, 트랜지스터(N1)의 게이트단은, 제어 신호(CASPD＿t)를 수신한다. 트랜지스터(P2)의 게이트단은, 제어 신호(CASPD＿t)를 수신하고, NOT 게이트(INV4)의 입력단은, 제어 신호(PWRMTC＿c)를 수신하고, 트랜지스터(N2)의 게이트단은, 제어 신호(CASPDB＿c)를 수신한다. 논리 회로(520)는, 트랜지스터(P1), NOT 게이트(INV1), 트랜지스터(N1), NOT 게이트(INV2), NOT 게이트(INV3), NOR 게이트(NOR3), 트랜지스터(P2), NOT 게이트(INV4), 트랜지스터(N2), NOT 게이트(INV5)와 NAND 게이트(NAND2)에 의해 논리 연산을 실행한 후, NOR 게이트(NOR3)와 NAND 게이트(NAND2)에 의해 플래그 신호(FLGD＿t)와 제어 신호(CON1)를 생성한다.
논리 회로(530)는, 논리 회로(520)에 결합하고, 플래그 신호(FLGD＿t)와 제어 신호(CON1)를 수신하고, 논리 연산한 후, 기입 매칭 신호(WRMTC)를 생성한다. 구체적으로는, 논리 회로(530)는, NAND 게이트(NAND3), NAND 게이트(NAND4), NOT 게이트(INV6) 및 NAND 게이트(NAND5)를 포함한다. NAND 게이트(NAND3)의 입력단은, 제어 신호(CON1)를 수신하고, NAND 게이트(NAND4)의 입력단은, 플래그 신호(FLGD＿t), 제어 신호(EN＿t)와 칩 전원 투입 완료 확인 신호(CHRDY＿t)를 수신한다. 논리 회로(530)는, NAND 게이트(NAND3), NAND 게이트(NAND4), NOT 게이트(INV6) 및 NAND 게이트(NAND5)에 의해 논리 연산을 실행한 후, NAND 게이트(NAND5)에 의해 기입 매칭 신호(WRMTC)를 생성한다.
도 5a를 참조하면, 데이터 입력 횟수(CNTDIN<3:0>)와 데이터의 실제의 기입 횟수(CNTDWR<3:0>)가 비교되고, 비교 결과는, 제어 신호(CASPD＿t)와 제어 신호(CASPDB＿c)의 타이밍에 근거해, 래치된다. 제어 신호(CASPD＿t)와 제어 신호(CASPDB＿c)는, 열 어드레스 스트로브 클록 신호(CASP)를 지연함으로써 생성된다. 언급해야 할 것으로, 데이터 입력 횟수(NDIN)가 데이터의 실제의 기입 횟수(NDWR)에 동일한지 여부를 판단하는데 이용하는 기입 매칭 신호(WRMTC)를 생성하기 위해서, 컴퍼레이터(230)는, 판단 결과의 펄스를 변환하는 디지털 필터 구조를 가진다. 펄스의 폭은, 기입 매칭 신호(WRMTC)가 안정된 후, 동작을 실행하는데 충분하다. 제어 신호(EN＿t)는, 스테이터스 신호이며, 칩 인에이블 신호(Chip Enable signal)(미도시)가 고 논리 레벨로 변경될 때, 제어 신호(EN＿t)는, 고 논리 레벨로 변경된다. 의사 SRAM(10)이 액티브 상태(Active state)를 완료하고, 프리차지 상태(pre-charge state)로 시프트할 때, 제어 신호(EN＿t)는, 저 논리 레벨로 변경된다.
도 5b는, 본 발명의 실시 형태의 컴퍼레이터(230)에 이용하는 신호 생성 회로(540)의 회로도이다. 도 5b를 참조하면, 신호 생성 회로(540)는, 인버터(INV7), 지연 회로(550) 및 인버터(INV8)를 포함한다. 신호 생성 회로(540)는, 열 어드레스 스트로브 클록 신호(CASP)와 모드 신호(MODE1)를 수신하여, 반전(反轉) 열 어드레스 스트로브 클록 신호(CASP＿t), 제어 신호(CASPD＿t)와 제어 신호(CASPDB＿c)를 생성하는데 이용한다. 구체적으로는, 인버터(INV7)는, 열 어드레스 스트로브 클록 신호(CASP)를 수신하고, 반전해서, 반전 열 어드레스 스트로브 클록 신호(CASP＿t)를 생성한다. 지연 회로(550)는, 반전 열 어드레스 스트로브 클록 신호(CASP＿t)와 모드 신호(MODE1)를 수신하고, 모드 신호(MODE1)에 근거해, 선택하는 모드가 예를 들면 테스트 모드(test mode)인지, 휴즈 모드(fuse mode)인지 결정하여 지연 시간을 결정하고, 반전 열 어드레스 스트로브 클록 신호(CASP＿t)를 지연해서, 제어 신호(CASPD＿t)를 생성한다. 인버터(INV8)는, 제어 신호(CASPD＿t)를 수신하고, 반전해서, 제어 신호(CASPDB＿c)를 생성한다.
도 6a는, 본 발명의 실시 형태의 동기 제어 회로(370)의 회로도이다. 도 3과 도 6을 참조하면, 동기 제어 회로(370)는, 기입 매칭 신호(WRMTC), 기입 플래그 신호(WRFLG)와 열 어드레스 스트로브 클록 신호(CASP)를 수신하고, 기입 매칭 신호(WRMTC)에 근거해, 외부 클록(기준 클록 신호(CLK))에서 기입하는 것과 내부 클록(열 어드레스 스트로브 클록 신호(CASP))에서 기입하는 것을 동기할지 여부를 판단하고, 동기 제어를 실행해서 동기 결정 신호(CLSYNC)와 전치 신호(CLSYNCD)를 생성한다. 구체적으로는, 동기 제어 회로(370)는, 논리 회로(610), 논리 회로(620) 및 논리 회로(630)를 포함한다.
논리 회로(610)는, NAND 게이트(NAND6)를 포함하고, NAND 게이트(NAND6)는, 기입 매칭 신호(WRMTC), 기입 플래그 신호(WRFLG)를 수신하고, NAND 연산 후, 동기 결정 신호(CLSYNC)를 생성한다.
논리 회로(620)는, 논리 회로(610)를 결합하고, 논리 회로(620)는, 동기 결정 신호(CLSYNC)를 수신하고, 논리 연산하여, 제어 신호(IND＿t)를 생성한다. 논리 회로(620)는, 트랜지스터(P3), NOT 게이트(INV9), 트랜지스터(N3), NOT 게이트(INV10), NAND 게이트(NAND7)를 포함한다. 트랜지스터(P3)의 게이트는, 제어 신호(CLKD＿t)를 수신하고, NOT 게이트(INV9)의 입력단은, 동기 결정 신호(CLSYNC)를 수신하고, 트랜지스터(N3)의 게이트는, 제어 신호(CLKD＿c)를 수신한다. NAND 게이트(NAND7)의 입력단은, 제어 신호(EN＿t)를 수신하고, NAND 게이트(NAND7)의 출력단은, 제어 신호(IND＿t)를 제공한다. NOT 게이트(INV10)의 입력단은, 제어 신호(IND＿t)를 수신한다.
논리 회로(630)는, 논리 회로(620)를 결합하고, 제어 신호(IND＿t)를 수신하고, 논리 연산하여, 전치 신호(CLSYNCD)를 생성한다. 논리 회로(630)는, 트랜지스터(P4), NOT 게이트(INV11), 트랜지스터(N4), NOT 게이트(INV12), NOR 게이트(NOR4) 및 NOT 게이트(INV13)를 포함한다. 트랜지스터(P4)의 게이트는, 반전 열 어드레스 스트로브 클록 신호(CASP＿t)를 수신하고, NOT 게이트(INV11)의 입력단은, 제어 신호(IND＿t)를 수신하고, 트랜지스터(N4)의 게이트는, 열 어드레스 스트로브 클록 신호(CASP)를 수신한다. NOT 게이트(INV12)의 입력단은, 동기 결정 신호(CLSYNC)를 수신하고, NOR 게이트의 출력단은, 전치 신호(CLSYNCD)를 제공한다. NOT 게이트(INV13)의 입력단은, 전치 신호(CLSYNCD)를 수신한다.
도 6a를 참조하면, 기입 동작 중, 기입 플래그 신호(WRFLG)는 고 논리 레벨이며, 기입 매칭 신호(WRMTC)는, 기입 동작의 개시에 있어서도 고 논리 레벨이므로, NAND 게이트(NAND6)가 NAND 연산을 실행한 후, 저 논리 레벨의 동기 결정 신호(CLSYNC)를 생성한다. 다음으로, 기입 매칭 신호(WRMTC)가 저 논리 레벨로 변경될 때, 동기 결정 신호(CLSYNC)는, 고 논리 레벨로 이행한다. 동기 결정 신호(CLSYNC)가 고 논리 레벨로 이행하는 타이밍은, 제어 신호(CLKD＿t), 제어 신호(CLKD＿c)와 제어 신호(IND＿t)가 생성되는 타이밍에 해당하고, 동기 결정 신호(CLSYNC)는, 열 어드레스 스트로브 클록 신호(CASP)가 고 논리 레벨일 때에 이행된다.
도 6b는, 본 발명의 실시 형태의 동기 제어 회로의 신호 생성 회로(640)의 회로도이다. 도 6b를 참조하면, 신호 생성 회로(640)는, 지연 회로(650), 인버터(INV14), 인버터(INV15), 지연 회로(660)를 포함한다. 신호 생성 회로(640)는, 기준 클록 신호(CLK)와 모드 신호(MODE1)를 수신하여, 제어 신호(CLKD＿t), 제어 신호(CLKD＿c)와 제어 신호(CLKD2＿t)를 생성하는데 이용한다. 구체적으로는, 지연 회로(650)는, 기준 클록 신호(CLK)와 모드 신호(MODE1)를 수신하고, 모드 신호(MODE1)에 근거해, 선택하는 모드가 예를 들면 테스트 모드(test mode)인지, 휴즈 모드(fuse mode)인지 결정하여 지연 시간을 결정하고, 기준 클록 신호(CLK)를 지연하여, 제어 신호(CLKD＿t)를 생성한다. 인버터(INV14)는, 제어 신호(CLKD＿t)를 수신하고, 반전해서, 제어 신호(CLKD＿c)를 생성한다. 인버터(INV15)의 입력단은, 제어 신호(CLKD＿c)를 수신한다. 지연 회로(660)는, 인버터(INV15)의 출력단에 결합하고, 모드 신호(MODE1)에 근거해, 선택하는 모드가 예를 들면 테스트 모드(test mode)인지, 휴즈 모드(fuse mode)인지 결정하여 지연 시간을 결정하고, 지연 동작을 실행하여 제어 신호(CLKD2＿t)를 생성한다. 도 7은, 본 발명의 실시 형태의 비동기 제어 회로(380)의 회로도이다. 도 7을 참조하면, 비동기 제어 회로(380)는, 기입 카운트 클록 신호(CLKWDC), 동기 결정 신호(CLSYNC) 및 전치 신호(CLSYNCD)에 근거해, 동기 기준 금지 생성 신호(CASSPMASK)와 반전 전치 신호(CLSYNCDB)를 생성하는데 이용한다. 비동기 제어 회로(380)는, 논리 회로(710), 논리 회로(720)와 논리 회로(730)를 포함한다.
논리 회로(710)는, 기입 데이터 판단 회로(140) 중의 카운터(210)에 결합하고, 기입 카운트 클록 신호(CLKWDC)를 수신한다. 논리 회로(710)는, 기입 카운트 클록 신호(CLKWDC), 열 어드레스 스트로브 클록 신호(CASP), 반전 열 어드레스 스트로브 클록 신호(CASP＿t)와 전치 신호(CLSYNCD)에 근거해, 제어 신호(CLKWDC3＿t)를 생성한다.
논리 회로(720)는, 논리 회로(710)에 결합하고, 제어 신호(CLKWDC3＿t)를 수신하고, 논리 회로(730)에 결합하고, 제어 신호(CASPRP＿c)를 수신한다. 논리 회로(720)는, 제어 신호(CLKWDC3＿t), 제어 신호(CASPRP＿c), 제어 신호(CLKD＿t), 칩 전원 투입 완료 확인 신호(CHRDY＿t), 동기 결정 신호(CLSYNC) 및 제어 신호(CLKD2＿t)에 근거해, 동기 기준 금지 생성 신호(CASSPMASK)를 싱글 쇼트 펄스 제너레이터(350)에 제공한다. 칩 전원 투입이 완료되어 있지 않을 때, 칩 전원 투입 완료 확인 신호(CHRDY＿t)는 저 논리 레벨이며, 칩 전원 투입이 완료되었을 때, 칩 전원 투입 완료 확인 신호(CHRDY＿t)는 고 논리 레벨이다.
논리 회로(730)는, 논리 회로(720)에 결합하고, 제어 신호(PCASP＿c), 동기 결정 신호(CLSYNC), 제어 신호(CLKD＿t), 칩 전원 투입 완료 확인 신호(CHRDY＿t), 전치 신호(CLSYNCD), 전치 신호(CLSYNCD2＿t)에 근거해, 반전 전치 신호(CLSYNCDB)를 싱글 쇼트 펄스 제너레이터(350)에 제공하는데 이용한다.
도 8은, 본 발명의 실시 형태의 동기 열 어드레스 스트로브 클록 컨트롤러(330)의 회로도이다. 도 8을 참조하면, 동기 열 어드레스 스트로브 클록 컨트롤러(330)는, 기준 클록 신호(CLK), 상기 동기 결정 신호(CLSYNC)와 트리거 스테이터스 신호(CLPTRIG)를 수신하여, 대응하는 동기 기준 신호(CASSP2)를 생성한다. 동기 열 어드레스 스트로브 클록 컨트롤러(330)는, 논리 회로(810)와 논리 회로(820)를 포함한다.
논리 회로(810)는, 트리거 스테이터스 신호(CLPTRIG), 동기 결정 신호(CLSYNC)와 기준 클록 신호(CLK)를 수신한다. 논리 회로(810)는, 트리거 스테이터스 신호(CLPTRIG), 제어 신호(CLPSTP＿t), 플래그 신호(FLG＿t), 기준 클록 신호(CLK), 동기 결정 신호(CLSYNC), 칩 전원 투입 완료 확인 신호(CHRDY＿t)와, 동기 기준 금지 생성 신호(CASSPMASK)에 근거해, 제어 신호(CASSP＿t)를 생성한다. 트리거 제어 신호(CLPTRIGSL＿t)는, 논리 회로(810) 중(中)에서 생성하는 신호이다. 노드(n01), 노드(n02)는, 논리 회로(810) 중(中)의 전압 노드이다. 제어 신호(CLPSTP＿t)는 펄스 신호이며, 액티브 상태(active state)를 완료할 때, 제어 신호(CLPSTP＿t)는, 고 논리 레벨로 변경되어, 프리차지 상태(pre-charge state)로 시프트한다. 플래그 신호(FLG＿t)는, 일종의 스테이터스 신호이며, 플래그 신호(FLG＿t)는, 지연 시간의 카운트를 개시할 때, 고 논리 레벨로 변경되고, 액티브 상태(active state)가 완료되었을 때, 저 논리 레벨로 변경되어, 프리차지 상태(pre-charge state)로 시프트한다.
논리 회로(820)는, 논리 회로(810)에 결합하고, 제어 신호(CASSP＿t), 제어 신호(CLCLWAIT＿c), 칩 전원 투입 완료 확인 신호(CHRDY＿t), 비동기 기준 신호(CASASP)를 수신하여, 동기 기준 신호(CASSP2)를 싱글 쇼트 펄스 제너레이터(350)에 제공한다. 신호(CASSPL＿t)는, 논리 회로(820) 중에서 생성하는 신호이다. 노드(n03), 노드(n04)는, 논리 회로(820) 중의 전압 노드이다.
주의해야 할 것으로, 액티브 상태(active state)가 완료된 후, 제어 회로(120)는, 칩 전원 투입 완료 확인 신호(CHRDY＿t), 제어 신호(CLPSTP＿t), 플래그 신호(FLG＿t), 동기 기준 금지 생성 신호(CASSPMASK)와 트리거 스테이터스 신호(CLPTRIG) 등의 신호를 리셋한다(reset).
도 9는, 본 발명의 실시 형태의 비동기 열 어드레스 스트로브 클록 컨트롤러(340)의 회로도이다. 도 9를 참조하면, 비동기 열 어드레스 스트로브 클록 컨트롤러(340)는, 열 어드레스 스트로브 클록 신호(CASP), 동기 기준 금지 생성 신호(CASSPMASK), 지연 준비 신호(RCDRDY)와 트리거 제어 신호(CLPTRIGSL＿t)를 수신하여, 대응하는 비동기 기준 신호(CASASP)를 생성한다. 비동기 열 어드레스 스트로브 클록 컨트롤러(340)는, 논리 회로(910)와 논리 회로(920)를 포함한다.
논리 회로(910)는, 열 어드레스 스트로브 클록 신호(CASP), 모드 신호(MODE1), 제어 신호(CHRDY＿t)에 근거해, 제어 신호(CLCLWAIT＿c)를 동기 열 어드레스 스트로브 클록 컨트롤러(330) 중의 논리 회로(820)에 제공한다. 노드(n05), 노드(n06), 노드(n07)는, 논리 회로(910) 중의 전압 노드이며, 지연 회로(930)는, 모드 신호(MODE1)를 수신하여 지연 시간을 결정한다.
논리 회로(920)는, 논리 회로(910)에 결합하고, 지연 준비 신호(RCDRDY), 트리거 제어 신호(CLPTRIGSL＿t), 칩 전원 투입 완료 확인 신호(CHRDY＿t), 동기 기준 금지 생성 신호(CASSPMASK), 제어 신호(CLPSTP＿t)에 근거해, 비동기 기준 신호(CASASP)를 싱글 쇼트 펄스 제너레이터(350)에 제공하는데 이용한다. 노드(n08), 노드(n09), 노드(n10)는, 논리 회로(920) 중의 전압 노드이다.
도 10은, 본 발명의 실시 형태의 싱글 쇼트 펄스 제너레이터(350)의 회로도이다. 도 10을 참조하면, 싱글 쇼트 펄스 제너레이터(350)는, 동기 기준 금지 생성 신호(CASSPMASK), 지연 준비 신호(RCDRDY), 반전 전치 신호(CLSYNCDB), 동기 기준 신호(CASSP2), 전치 신호(CLSYNCD) 및 비동기 기준 신호(CASASP)를 수신한다. 싱글 쇼트 펄스 제너레이터(350)는, 비동기 모드일 때, 비동기 기준 신호(CASASP)에 근거해, 대응하는 열 어드레스 스트로브 클록 신호(CASP)를 생성하고, 동기 모드일 때, 동기 기준 신호(CASSP2)에 근거해, 대응하는 열 어드레스 스트로브 클록 신호(CASP)를 생성한다.
싱글 쇼트 펄스 제너레이터(350)는, NAND 게이트(NAND8), NAND 게이트(NAND9), NAND 게이트(NAND10), NOT 게이트(INV16), 지연 회로(1010), NAND 게이트(NAND11), NOT 게이트(INV17) 및 NOT 게이트(INV18)를 포함한다. NAND 게이트(NAND8)의 입력단은, 비동기 기준 신호(CASASP), 반전 전치 신호(CLSYNCDB)와 지연 준비 신호(RCDRDY)를 수신한다. NAND 게이트(NAND9)의 입력단은, 동기 기준 신호(CASSP2), 전치 신호(CLSYNCD)와 지연 준비 신호(RCDRDY)를 수신한다. NAND 게이트(NAND10)는, NAND 게이트(NAND8)와 NAND 게이트(NAND9)의 출력단에 결합한다. 비동기 기준 신호(CASASP), 반전 전치 신호(CLSYNCDB)와 지연 준비 신호(RCDRDY)가 모두 고 논리 레벨이거나, 동기 기준 신호(CASSP2), 전치 신호(CLSYNCD)와 지연 준비 신호(RCDRDY)가 모두 고 논리 레벨일 때, NAND 게이트(NAND10)는, 고 논리 레벨을 NAND 게이트(NAND11)에 출력한다. NOT 게이트(INV16)는, 동기 기준 금지 생성 신호(CASSPMASK)를 수신하고, 지연 회로(1010)는, 모드 신호(MODE1)를 수신한다. NAND 게이트(NAND11)는, NOT 게이트(INV16), NAND 게이트(NAND10) 및 지연 회로(1010)에 결합하고, 제어 신호(PCASP＿c)를 생성한다. 제어 신호(PCASP＿c)는, 인버터 INV(17)와 인버터 INV(18)의 버퍼를 거쳐 열 어드레스 스트로브 클록 신호(CASP)를 생성한다.
상기에 따라, 열 어드레스 스트로브 클록 신호(CASP)는, 싱글 쇼트 펄스 제너레이터(350)가 「비동기 기준 신호(CASASP)에 근거한 비동기 생성」과「동기 기준 신호(CASSP2)에 근거한 동기 생성」의 「OR 연산」(OR operation)에 의해 생성된다. 또한, 「비동기 기준 신호(CASASP)에 근거한 비동기 생성」과「동기 기준 신호(CASSP2)에 근거한 동기 생성」의 2 종류의 경우에 대해, 또한, 고 논리 레벨의 지연 준비 신호(RCDRDY)에 의해 열 어드레스 스트로브 클록 신호(CASP)를 생성할 필요가 있다. 열 어드레스 스트로브 클록 신호(CASP)의 펄스 폭은, 도 10의 지연 회로(1010)에 의해 결정된다. 바람직한 실시 형태는, 도 2의 카운터(220)가 열 어드레스 스트로브 클록 신호(CASP)를 수신한 후에 실행되는 지연(미도시), 신호 생성 회로(540)가 수신한 열 어드레스 스트로브 클록 신호(CASP)에 대해 도 5b의 지연 회로(550)가 실행한 지연, 및 비동기 열 어드레스 스트로브 클록 컨트롤러(340)에 대해 도 9의 지연 회로(930)가 실행한 지연 등의 3개의 지연을 동일한 종류의 지연 소자에서 생성되도록 설계하고 있다. 따라서, 칩 프로세스, 전압과 온도에서, 동일한 프로세스 변동(process variation)을 가지고, 모든 프로세스 변동으로 충분한 타이밍 마진(timing margin)을 얻을 수 있다.
도 4로 돌아오면, 데이터 입력 횟수(NDIN)가 데이터의 실제의 기입 횟수(NDWR)에 일치한 후, 1번째의 동기 모드의 열 선택 라인 신호(CSL)가 유효할 때, 전치 신호(CLSYNCD)는, 기준 클록 신호(CLK)가 상승하기 전(도 4a)이나, 기준 클록 신호(CLK)가 상승한 후(도 4b), 고 논리 레벨로 이행될 가능성이 있다. 그렇지만, 이는, 열 선택 라인 신호(CSL)가 충분한 간격(interval) 또는 고 논리 레벨 시간을 유지할 수 없을 가능성이 있다. 따라서, 본 발명은, 이하에 나타내는, 추가의 해결 방안을 제공한다.
도 11은, 본 발명의 다른 실시 형태의 제어 신호 타이밍도이다. 도 11을 참조하면, 비동기 기준 신호(CASASP)는, 전치 신호(CLSYNCD)가 고 논리 레벨로 변경될 때, 동기 기준 신호(CASSP2)와 제어 신호(CLCLWAIT＿c)에 의해 지연한다. 외부 클록(기준 클록 신호(CLK))이 고 논리 레벨이며, 내부 클록(비동기 기준 신호(CASASP))이 고 논리 레벨로 변경되고 나서, 열 어드레스 스트로브 클록 신호(CASP)는, 생성을 개시한다. 또한, 열 어드레스 스트로브 클록 신호(CASP)의 펄스 폭에 필요한 지연 시간이 종료된 후, 열 어드레스 스트로브 클록 신호(CASP)의 생성 동작을 완료한다. 다음으로, 동기 기준 신호(CASSP2)와 비동기 기준 신호(CASASP)를 리셋한다(reset). 또한, 열 어드레스 스트로브 클록 신호(CASP)의 현재의 펄스와 다음의 펄스와의 사이의 간격은, 제어 신호(CLCLWAIT＿c)가 저 논리 레벨인 시간에 따라 유지할 수 있다. 이러한 방법에 의하면, 비동기 기준 신호(CASASP)가, 기준 클록 신호(CLK)가 고 논리 레벨로 이행하기 전까지 지연하거나, 기준 클록 신호(CLK)가, 고 논리 레벨인 기간까지 지연했다고 해도, 열 선택 라인 신호(CSL)는, 여전히 필요한 펄스 폭과 간격을 유지할 수 있다.
도 11에 도시한 것처럼, 비동기 모드에서, 열 어드레스 스트로브 클록 신호(CASP)의 주기는, 기준 클록 신호(CLK)의 주기 보다 짧다. 따라서, 전치 신호(CLSYNCD)가 열 선택 라인 신호(CSL) 중의 1번째의 동기 펄스의 지연에 이용되었다고 해도, 열 선택 라인 신호(CSL)의 펄스와 함께 계속 생성해, 기준 클록 신호(CLK)와 열 선택 라인 신호(CSL)와의 사이의 지연은 감소하고, 지연은, 열 선택 라인 신호(CSL)가 생성하는 몇개의 주기 후, 완전히 흡수된다. 다음으로, 열 선택 라인 신호(CSL)와 기준 클록 신호(CLK)의 생성은, 완전히 동기된다.
도 4와 도 11로 돌아오면, 기준 클록 신호(CLK)의 주파수가 낮거나, 칩의 프로세스 변동이 퍼스트 코너(fast corner)인 경우일 때, 필요 수 보다 더 많은 열 선택 라인 신호(CSL) 펄스를 생성한다. 이 경우에 대해, 본 발명은, 이하의 추가의 실현 방법을 제공한다.
도 12a, 도 12b와 도 12c는, 본 발명의 또 다른 실시 형태의 제어 신호 타이밍도이다. 도 12a, 도 12b와 도 12c는, 본 발명이 열 어드레스 스트로브 클록 신호(CASP), 동기 결정 신호(CLSYNC), 전치 신호(CLSYNCD), 반전 전치 신호(CLSYNCDB) 및 동기 기준 금지 생성 신호(CASSPMASK)에 근거해, 모드 변경을 실행하는 다른 방법을 나타냈다. 데이터 입력 횟수(NDIN)가 데이터의 실제의 기입 횟수(NDWR)에 일치하여(이때, 동기 결정 신호(CLSYNC)는 고 논리 레벨이다), 1개의 열 선택 라인 신호(CSL) 펄스를 생성한 후, 기준 클록 신호(CLK)(external CLK)가 저 논리 레벨로 변경될 때까지, 다음의 열 선택 라인 신호(CSL) 펄스의 생성을 정지(停止)한다. 이하에, 3가지의 경우를 진술한다.
도 12a를 참조하면, 도 12a는, 열 어드레스 스트로브 클록 신호(CASP)가 정지되어 있지 않은 예이다. 기준 클록 신호(CLK)가 고 논리 레벨로 변경되고, 동기 결정 신호(CLSYNC)가 고 논리 레벨로 변경된 후, 열 어드레스 스트로브 클록 신호(CASP)는 저 논리 레벨로 변경되고, 다음으로, 기준 클록 신호(CLK)는 저 논리 레벨로 변경되고, 열 어드레스 스트로브 클록 신호(CASP)는 고 논리 레벨로 변경되기 때문에, 열 어드레스 스트로브 클록 신호(CASP)는, 정지되지 않는다.
도 12b를 참조하면, 도 12b는, 열 어드레스 스트로브 클록 신호(CASP)를 정지한 예이다. 기준 클록 신호(CLK)가 고 논리 레벨로 변경되고, 동기 결정 신호(CLSYNC)가 고 논리 레벨로 변경된 후, 열 어드레스 스트로브 클록 신호(CASP)는 저 논리 레벨로 변경되기(다음으로, 열 어드레스 스트로브 클록 신호(CASP)가 고 논리 레벨로 변경된다) 때문에, 기준 클록 신호(CLK)가 저 논리 레벨로 이행할 때까지, 전치 신호(CLSYNCD)에 의해 열 어드레스 스트로브 클록 신호(CASP)의 비동기 생성을 정지할 수 있다.
도 12c를 참조하면, 도 12c는, 열 어드레스 스트로브 클록 신호(CASP)를 정지하는 다른 예이다. 기준 클록 신호(CLK)가 고 논리 레벨로 변경되고, 열 어드레스 스트로브 클록 신호(CASP)가 저 논리 레벨로 변경된 후(다음으로, 열 어드레스 스트로브 클록 신호(CASP)가 고 논리 레벨로 변경된다), 동기 결정 신호(CLSYNC)는 고 논리 레벨로 이행하고, 기준 클록 신호(CLK)는 저 논리 레벨로 이행한다. 따라서, 동기 기준 금지 생성 신호(CASSPMASK)에 의해 고 논리 레벨로 이행하여 열 어드레스 스트로브 클록 신호(CASP)의 동기 생성을 정지할 수 있다.
도 13은, 본 발명의 실시 형태의 제어 방법의 플로우 차트이다. 도 13을 참조하면, 단계(1310)에서는, 제어 회로는, 의사 SRAM의 데이터 입력 횟수와 데이터의 실제의 기입 횟수를 카운트 및 비교하여, 기입 매칭 신호를 생성하고, 의사 SRAM의 데이터 입력 횟수의 카운트에 근거해, 기입 카운트 클록 신호를 생성한다. 다음으로, 단계(1320)에서는, 제어 회로는, 상기 기입 매칭 신호와 기입 카운트 클록 신호에 근거해, 전치 신호를 생성하고, 전치 신호에 근거해, 열 어드레스 스트로브 클록 신호와 제어 신호를 생성한다. 제어 회로는, 상기 기입 매칭 신호와 상기 기입 카운트 클록 신호에 근거해, 전치 신호를 동적으로 지연할지 여부를 결정하여, 의사 SRAM의 열 선택 라인 신호의 펄스를 지연하거나 생략한다.
이상으로부터, 본 발명의 제어 회로 및 제어 방법은, 전치 신호의 타이밍을 조정하여 적절한 타이밍을 가지는 열 선택 라인 신호를 생성해, 의사 SRAM의 고장 또는 불안정한 동작을 회피한다. 본 발명은, 의사 SRAM의 데이터 입력 횟수와 실제의 기입 횟수를 카운트 및 비교하여, 전치 신호를 생성하고, 전치 신호를 동적으로 지연할지 여부를 결정하여, 열 선택 라인 신호의 펄스를 지연하거나 생략해서, 열 선택 라인 신호의 펄스 폭이 너무 짧아지는 것을 회피하기 때문에, 고장 또는 불안정한 동작을 회피할 수 있어, 필요 수의 열 선택 라인 신호를 생성할 수 있다. 본 발명에 의하면, 의사 SRAM은, 보다 높은 동작 주파수를 실현할 수 있어, 프로세스 변동에 있어서 신뢰성을 가진다.
본문은 이상의 실시예와 같이 나타냈지만, 본 발명을 한정하기 위한 것이 아니라, 당업자가 본 발명의 정신(精神)의 범위로부터 일탈하지 않는 범위에서, 변경 또는 수정하는 것이 가능하기 때문에, 본 발명의 보호 범위는 후속하는 특허 청구의 범위에서 정의하고 있는 것을 기준으로 한다.
본 발명의 의사 SRAM에 이용되는 제어 회로 및 제어 방법은, 전치 신호의 타이밍을 조정하여 적절한 타이밍을 가지는 열 선택 라인 신호를 생성해서, 의사 SRAM의 고장 또는 불안정한 동작을 회피할 수 있다. 본 발명에 의하면, 의사 SRAM은, 보다 높은 동작 주파수를 실현할 수 있다.
10: 의사 SRAM
110: DRAM 어레이
120: 제어 회로
130: 입출력 회로
140: 기입 데이터 판단 회로
150: 클록 생성 회로
160: 어드레스 디코더
210: 카운터
220: 카운터
230: 컴퍼레이터
310: 동기ㆍ비동기 컨트롤러
320: 지연 카운터
330: 동기 열 어드레스 스트로브 클록 컨트롤러
340: 비동기 열 어드레스 스트로브 클록 컨트롤러
350: 싱글 쇼트 펄스 제너레이터
360: 클록 조정기
370: 동기 제어 회로
380: 비동기 제어 회로
550, 650, 660, 930, 1010: 지연 회로
P1-P4, N1-N4: 트랜지스터
510, 520, 530, 610, 620, 710, 720, 730, 810, 820: 논리 회로
CNTDIN<3:0>, CNTDIN<0>, CNTDIN<1>, CNTDIN<2>, CNTDIN<3>: 데이터 입력 횟수
CNTDWR<3:0>, CNTDWR<0>, CNTDWR<1>, CNTDWR<2>, CNTDWR<3>: 데이터의 실제의 기입 횟수
PWRMTC＿c, CASPDB＿c, CASPD＿t, CASPDB＿c, CASPDB＿c, EN＿t, CON1, IND＿t, CLKD＿c, CLKD＿t, CLKD2＿t, CLKWDC3＿t, CASPRP＿c, CLPSTP＿t, CASSP＿t, PCACP＿c, CLCLWAIT＿c: 제어 신호
CASP＿t: 반전(反轉) 열 어드레스 스트로브 클록 신호
CLPTRIGSL＿t: 트리거 제어 신호
n01, n02, n03, n04, n08, n09, n19: 노드
CHRDY＿t: 칩 전원 투입 완료 확인 신호
FLGD＿t: 플래그 신호
CASSP2: 동기 기준 신호
CASASP: 비동기 기준 신호
RCDRDY: 지연 준비 신호
LTNCY: 지연 제어 신호
MODE, MODE1: 모드 신호
CLPTRIG: 트리거 스테이터스 신호
CASSPMASK: 동기 기준 금지 생성 신호
CLSYNCDB: 반전(反轉) 전치 신호
NDIN: 데이터 입력 횟수
NDWR: 데이터의 실제의 기입 횟수
LTCSTA: 카운트 개시 신호
WRFLG: 기입 플래그 신호
WRITE: 기입 제어 신호
CLK: 기준 클록 신호
CASP: 열 어드레스 스트로브 클록 신호
WRMTC: 기입 매칭 신호
CLKWDC: 기입 카운트 클록 신호
CLSYNC: 동기 결정 신호
CLSYNCD, CLSYNCD2＿t: 전치 신호
CLP: 제어 신호
N+1, N+2, N+3, N+4: 펄스
OR1-4: OR 게이트
NOR1-4: NOR 게이트
NAND1-11: NAND 게이트
INV1-18: NOT 게이트

Claims (13)

  1. 의사 SRAM에 적용되는 제어 회로에 있어서,
    상기 의사 SRAM의 데이터 입력 횟수와 데이터의 실제의 기입 횟수를 카운트 및 비교하여, 기입 매칭 신호를 생성하고, 상기 의사 SRAM의 상기 데이터 입력 횟수의 카운트 동작에 근거해, 기입 카운트 클록 신호를 생성하도록 배치하는 기입 데이터 판단 회로와,
    상기 기입 데이터 판단 회로에 결합하고, 상기 기입 매칭 신호와 상기 기입 카운트 클록 신호에 근거해, 전치 신호를 생성하고, 상기 전치 신호에 근거해, 열 어드레스 스트로브 클록 신호와 제어 신호를 생성하도록 배치하고, 상기 기입 매칭 신호와 상기 기입 카운트 클록 신호에 근거해, 상기 전치 신호를 동적으로 지연할지 여부를 결정하여, 상기 의사 SRAM의 열 선택 라인 신호의 펄스를 지연하거나 생략하는 클록 생성 회로
    를 포함하는 제어 회로.
  2. 제1항에 있어서,
    상기 데이터 입력 횟수는, 데이터를 상기 의사 SRAM의 외부로부터 상기 의사 SRAM에 입력하는 횟수이고,
    상기 데이터의 실제의 기입 횟수는, 상기 데이터를 상기 의사 SRAM의 내부로부터 상기 의사 SRAM의 DRAM 어레이에 기입하는 횟수인
    제어 회로.
  3. 제1항에 있어서,
    상기 기입 매칭 신호가 제1 논리 레벨일 때,
    상기 클록 생성 회로는,
    상기 전치 신호를 동적으로 지연하여, 상기 열 어드레스 스트로브 클록 신호와 상기 제어 신호의 타이밍을 조정하는
    제어 회로.
  4. 제1항에 있어서,
    상기 데이터 입력 횟수가 상기 데이터의 실제의 기입 횟수보다 클 때,
    클록 생성 회로는,
    상기 열 어드레스 스트로브 클록 신호와 상기 제어 신호의 타이밍을 조정하여, 상기 의사 SRAM에 기준 클록 신호 보다 더 짧은 주기로 비동기 기입 동작을 실행시키고,
    상기 데이터 입력 횟수가 상기 데이터의 실제의 기입 횟수 이하일 때,
    클록 생성 회로는,
    상기 열 어드레스 스트로브 클록 신호와 상기 제어 신호의 타이밍을 조정하여, 상기 의사 SRAM에 상기 기준 클록 신호와 같은 주기로 동기 기입 동작을 실행시키는
    제어 회로.
  5. 제1항에 있어서,
    상기 제어 회로는,
    상기 기입 데이터 판단 회로에 결합하고, 카운트 개시 신호와 기입 플래그 신호를 생성 가능하고, 상기 카운트 개시 신호와 상기 기입 플래그 신호를 상기 기입 데이터 판단 회로에 제공하는 어드레스 디코더
    를 더 포함하는 제어 회로.
  6. 제1항에 있어서,
    상기 의사 SRAM은,
    상기 열 어드레스 스트로브 클록 신호와 상기 제어 신호를 수신하고, 상기 열 어드레스 스트로브 클록 신호 및 상기 제어 신호에 근거해, 상기 열 선택 라인 신호를 생성하고, 상기 열 선택 라인 신호에 근거해, 데이터를 상기 의사 SRAM의 DRAM 어레이에 순서대로 기입하는 입출력 회로
    를 포함하는 제어 회로.
  7. 제1항에 있어서,
    상기 기입 데이터 판단 회로는,
    기입 동작 중, 기준 클록 신호에 의해 외부로부터 상기 의사 SRAM에 입력하는 데이터를 카운트하여, 상기 데이터 입력 횟수를 생성하는 제1 카운터와,
    상기 기입 동작 중, 초기 주기가 상기 기준 클록 신호의 주기 보다 작은 상기 열 어드레스 스트로브 클록 신호를 이용하여 상기 의사 SRAM의 DRAM 어레이에 기입하는 데이터를 카운트하여, 상기 데이터의 실제의 기입 횟수를 생성하는 제2 카운터와,
    상기 제1 카운터와 상기 제2 카운터에 결합하고, 상기 데이터 입력 횟수와 상기 데이터의 실제의 기입 횟수를 비교하여, 상기 데이터 입력 횟수가 상기 데이터의 실제의 기입 횟수에 일치할 때, 상기 기입 매칭 신호는 제1 논리 레벨로 이행하는 컴퍼레이터
    를 포함하는 제어 회로.
  8. 제1항에 있어서,
    상기 클록 생성 회로는,
    상기 기입 카운트 클록 신호와 상기 기입 매칭 신호를 수신하고, 상기 기입 매칭 신호에 근거해, 동기할지 여부를 판단하고, 동기 제어를 실행하여, 동기 결정 신호와 상기 전치 신호를 생성하고, 상기 기입 카운트 클록 신호, 상기 동기 결정 신호와 상기 전치 신호에 근거해, 비동기 제어를 실행하여, 동기 기준 금지 생성 신호와 반전(反轉) 전치 신호를 생성하는 동기ㆍ비동기 컨트롤러와,
    기준 클록 신호, 상기 동기 결정 신호와 트리거 스테이터스 신호를 수신하고, 상기 기준 클록 신호, 상기 동기 결정 신호와 트리거 스테이터스 신호에 근거해, 대응하는 동기 기준 신호를 생성하는 동기 열 어드레스 스트로브 클록 컨트롤러와,
    상기 동기 기준 금지 생성 신호, 트리거 제어 신호, 지연 준비 신호 및 상기 열 어드레스 스트로브 클록 신호를 수신하고, 상기 동기 기준 금지 생성 신호, 상기 트리거 스테이터스 신호, 상기 지연 준비 신호 및 상기 열 어드레스 스트로브 클록 신호에 근거해, 대응하는 비동기 기준 신호를 생성하는 비동기 열 어드레스 스트로브 클록 컨트롤러와,
    상기 동기 기준 금지 생성 신호, 상기 지연 준비 신호, 상기 반전 전치 신호, 상기 동기 기준 신호, 상기 동기 결정 신호 및 상기 비동기 기준 신호를 수신하고, 비동기 모드일 때, 상기 비동기 기준 신호에 근거해, 대응하는 상기 열 어드레스 스트로브 클록 신호를 생성하고, 동기 모드일 때, 상기 동기 기준 신호에 근거해, 대응하는 상기 열 어드레스 스트로브 클록 신호를 생성하는 싱글 쇼트 펄스 제너레이터
    를 포함하는 제어 회로.
  9. 제8항에 있어서,
    상기 클록 생성 회로는,
    상기 싱글 쇼트 펄스 제너레이터에 결합하고, 상기 열 어드레스 스트로브 클록 신호를 수신하고, 정해진 지연 시간을 경과한 후, 상기 열 어드레스 스트로브 클록 신호에 근거해, 상기 제어 신호를 생성하는 클록 조정기
    를 더 포함하는 제어 회로.
  10. 의사 SRAM에 적용되는 제어 방법에 있어서,
    상기 의사 SRAM의 데이터 입력 횟수와 데이터의 실제의 기입 횟수를 카운트 및 비교하여, 기입 매칭 신호를 생성하고, 상기 의사 SRAM의 상기 데이터 입력 횟수의 카운트에 근거해, 기입 카운트 클록 신호를 생성하는 것과,
    상기 기입 매칭 신호와 상기 기입 카운트 클록 신호에 근거해, 전치 신호를 생성하고, 상기 전치 신호에 근거해, 열 어드레스 스트로브 클록 신호와 제어 신호를 생성하는 것
    을 포함하고,
    상기 기입 매칭 신호와 상기 기입 카운트 클록 신호에 근거해, 상기 전치 신호를 생성하는 스텝은,
    상기 기입 매칭 신호와 상기 기입 카운트 클록 신호에 근거해, 상기 전치 신호를 동적으로 지연할지 여부를 결정하여, 상기 의사 SRAM의 열 선택 라인 신호의 펄스를 지연하거나 생략하는 것
    을 포함하는 제어 방법.
  11. 제10항에 있어서,
    상기 데이터 입력 횟수는, 데이터를 상기 의사 SRAM의 외부로부터 상기 의사 SRAM에 입력하는 횟수이고,
    상기 데이터의 실제의 기입 횟수는, 상기 데이터를 상기 의사 SRAM의 내부로부터 DRAM 어레이에 기입하는 횟수인
    제어 방법.
  12. 제10항에 있어서,
    상기 기입 매칭 신호가 제1 논리 레벨일 때,
    상기 전치 신호를 동적으로 지연하여, 상기 열 어드레스 스트로브 클록 신호와 상기 제어 신호의 타이밍을 조정하는
    제어 방법.
  13. 제10항에 있어서,
    상기 데이터 입력 횟수가 상기 데이터의 실제의 기입 횟수보다 클 때,
    상기 열 어드레스 스트로브 클록 신호와 상기 제어 신호의 타이밍을 조정하여, 상기 의사 SRAM에 기준 클록 신호 보다 더 짧은 주기로 비동기 기입 동작을 실행시키고,
    상기 데이터 입력 횟수가 상기 데이터의 실제의 기입 횟수 이하일 때,
    상기 열 어드레스 스트로브 클록 신호와 상기 제어 신호의 타이밍을 조정하여, 상기 의사 SRAM에 상기 기준 클록 신호와 같은 주기로 동기 기입 동작을 실행시키는
    제어 방법.
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