CN111599395B - 用于伪静态随机存取存储器的控制电路以及控制方法 - Google Patents

用于伪静态随机存取存储器的控制电路以及控制方法 Download PDF

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Abstract

本发明提供一种用于伪静态随机存取存储器的控制电路以及控制方法。控制电路基于外部时脉对数据的锁存次数进行计数以产生第一计数值，基于非同步行地址选通时脉对数据的写入次数进行计数以产生第二计数值，并且比较第一计数值与第二计数值。控制电路在非同步模式依据非同步行地址选通时脉以提供行地址选通时脉。当第一次发生第一计数值等于第二计数值时，控制电路将由写入操作的非同步模式进入同步模式以将非同步行地址选通时脉的周期调整为外部时脉的周期。

Description

用于伪静态随机存取存储器的控制电路以及控制方法
技术领域
本发明涉及一种用于存储器装置的控制电路以及控制方法，尤其涉及一种用于伪静态随机存取存储器的控制电路以及控制方法。
背景技术
近年来，随着半导体存储器元件的整合水准变得愈来愈高，而存在对更高速度的需求，静态随机存取存储器(Static Random Access Memory，SRAM)及动态随机存取存储器(Dynamic Random Access Memory，DRAM)做为高速存储器被使用。对于具有动态随机存取存储器的优点的伪静态随机存取存储器(Pseudo Static Random Access Memory，pSRAM)的需求持续增加，特别是运用在行动装置中。
伪静态随机存取存储器为具有动态随机存取存储器的单元结构及静态随机存取存储器的周边电路的存储器元件。虽然伪静态随机存取存储器具有大容量及低成本的优点。现有的伪静态随机存取存储器在写入操作的时脉周期较短的情况下，数据的写入可能同步或不同步。为了避免错误发生，在写入操作中，数据的写入在不同步(即，写入操作的非同步模式)的情况下建立一控制路径以提供对应的行地址选通(column address strobe，CAS)时脉，并且在同步(即，写入操作的同步模式)的情况下建立一控制路径以提供对应的另一行地址选通时脉。如此一来，伪静态随机存取存储器能够通过不同的控制路径执行写入操作的同步模式或非同步模式。
然而，在上述的方法中，由于时脉周期较短，伪静态随机存取存储器在由非同步模式切换到同步模式时，可能会因为路径的变更而造成在控制路径变更后，来不及在路径变更的第一个时脉产生行地址选通时脉，进而造成写入操作的错误。
发明内容
本发明提供一种用于伪静态随机存取存储器的控制电路以及控制方法，可以在写入操作中不需通过多个控制路径来执行写入操作的同步模式以及非同步模式。
本发明的控制电路适用于伪静态随机存取存储器。控制电路包括第一计数器、第二计数器、比较器、非同步控制器以及时脉产生器。第一计数器用以基于外部时脉对写入至伪静态随机存取存储器的数据的锁存次数进行计数，以产生第一计数值。第二计数器用以基于非同步行地址选通时脉对写入至伪静态随机存取存储器的数据的写入次数进行计数，以产生第二计数值。非同步行地址选通时脉的初始周期小于外部时脉的周期。比较器耦接于第一计数器以及第二计数器。比较器用以比较第一计数值与第二计数值。当第一计数值等于第二计数值时，比较器提供第一逻辑电平的模式信号。非同步控制器耦接于比较器以及第二计数器。非同步控制器用以在写入操作中接收模式信号以及行地址选通时脉，并且在非同步模式依据行地址选通时脉提供非同步行地址选通时脉。当非同步控制器第一次接收到第一逻辑电平的模式信号时，非同步控制器将写入操作由非同步模式进入同步模式，以将非同步行地址选通时脉的周期调整为外部时脉的周期。时脉产生器耦接于非同步控制器。时脉产生器用以依据非同步行地址选通时脉提供行地址选通时脉。
在本发明的控制方法适用于伪静态随机存取存储器。控制方法包括：基于外部时脉对写入至伪静态随机存取存储器的数据的锁存次数进行计数，以产生第一计数值；在非同步模式依据行地址选通时脉提供非同步行地址选通时脉；基于非同步行地址选通时脉对写入至伪静态随机存取存储器的数据的写入次数进行计数，以产生第二计数值，其中非同步行地址选通时脉的初始周期小于外部时脉的周期；比较第一计数值与第二计数值，其中当第一计数值等于第二计数值时提供第一逻辑电平的模式信号；当第一次接收到第一逻辑电平的模式信号时，将写入操作由非同步模式进入同步模式以将非同步行地址选通时脉的周期调整为外部时脉的周期；以及依据非同步行地址选通时脉提供行地址选通时脉。
基于上述，本发明的控制电路基于外部时脉对数据的锁存次数进行计数以产生第一计数值，基于非同步行地址选通时脉对数据的写入次数进行计数以产生第二计数值，并且比较第一计数值与第二计数值。控制电路在非同步模式依据行地址选通时脉提供非同步行地址选通时脉以提供行地址选通时脉。当第一次发生第一计数值等于第二计数值时，控制电路将写入操作由非同步模式进入同步模式以将非同步行地址选通时脉的周期调整为外部时脉的周期以提供行地址选通时脉。如此一来，本发明能够在写入操作中不需通过多个控制路径来执行写入操作的同步模式以及非同步模式。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是依据本发明的第一实施例所示出的伪静态随机存取存储器的电路示意图；
图2是依据第一实施例所示出的写入操作的时序图；
图3是依据第一实施例所示出的非同步控制器的电路示意图；
图4是依据第一实施例所示出的时脉产生器的电路示意图；
图5是依据第一实施例所示出的控制方法流程图；
图6是依据本发明的第二实施例所示出的控制电路的电路示意图；
图7是依据第二实施例所示出的写入操作的时序图；
图8是依据第二实施例所示出的同步控制器的电路示意图；
图9是依据第二实施例所示出的时脉产生器的电路示意图；
图10是依据第二实施例所示出的控制方法流程图。
附图标记说明
100：伪静态随机存取存储器
110：存储器阵列
120、620：控制电路
121、621：第一计数器
122、622：第二计数器
123、623：比较器
124、624：非同步控制器
1242、1254、1256、6254、6256、6258：时序调整器
1244：非同步判断器
125、625：时脉产生器
1252、6252：正反器
626：同步写入指示器
627：同步控制器
ASYNC：模式信号
CASP：行地址选通时脉
CASP_A：非同步行地址选通时脉
CASP_S：同步行地址选通时脉
CLK：外部时脉
D1、D2、D3、D4：延迟器
DQ、D00～D13：数据
EN_DIN：输入指示信号
EN_WR：写入指示信号
N01、N02、N03、N04、N05、N06、N07、N08、N09、N10、N11：反相器
NAND1、NAND2、NAND3、NAND4、NAND5、NAND6：反及闸
N_DIN：第一计数值
N_DWR：第二计数值
Q：输出端
/R：重置输入端
/S：设定输入端
/S1：第一设定输入端
/S2：第二设定输入端
S510～S570：步骤
S1010～S1040：步骤
SYNCWR：同步写入指示信号
t1、t2、t3、t4、ti1、ti2：时间点
具体实施方式
请参考图1，图1是依据本发明的第一实施例所示出的伪静态随机存取存储器的电路示意图。在本实施例中，伪静态随机存取存储器100包括存储器阵列110、控制电路120。控制电路120用以提供行地址选通时脉CASP以控制存储器阵列110的写入操作。控制电路120包括第一计数器121、第二计数器122、比较器123、非同步控制器124以及时脉产生器125。举例来说，伪静态随机存取存储器100还包括输入输出电路、数据锁存器等周边电路。第一计数器121用以基于外部时脉对写入至伪静态随机存取存储器100的数据的锁存次数进行计数，藉以产生第一计数值N_DIN。第一计数器121可基于外部时脉CLK对数据锁存器的数据锁存次数进行计数，藉以产生第一计数值N_DIN。一旦一数据锁存器锁存到数据，此时第一计数器121会依据输入指示信号EN_DIN递增第一计数值N_DIN，其中输入指示信号EN_DIN是用以指示数据被输入的状态信号。第二计数器122用以基于非同步行地址选通时脉CASP_A对写入至伪静态随机存取存储器100的数据的写入次数进行计数以产生第二计数值N_DWR。第二计数器122可基于非同步行地址选通时脉CASP_A对数据写入到存储器阵列110的次数进行计数，藉以产生第二计数值N_DWR。一旦数据被写入到存储器阵列110，第二计数器122则会依据写入指示信号EN_WR递增第二计数值N_DWR，其中写入指示信号EN_WR是用以指示执行写入操作的状态信号。非同步行地址选通时脉CASP_A的初始周期小于外部时脉CLK的周期。也就是说，在写入操作中，数据被写入到存储器阵列110的速度会快于数据的锁存速度。因此，第二计数值N_DWR的递增速度会快于第一计数值N_DIN的递增速度。
比较器123耦接于第一计数器121以及第二计数器122。比较器123比较第一计数值N_DIN与第二计数值N_DWR，藉以判断第一计数值N_DIN与第二计数值N_DWR是否相等。当比较器123判断出第一计数值N_DIN等于第二计数值N_DWR时，会提供第一逻辑电平的模式信号ASYNC。在另一方面，当比较器123判断出第一计数值N_DIN不等于第二计数值N_DWR时则会提供第二逻辑电平的模式信号ASYNC。
非同步控制器124耦接于比较器123以及第二计数器122。非同步控制器124用以在写入操作中接收第一逻辑电平的模式信号ASYNC以及行地址选通时脉CASP，并且在非同步模式依据行地址选通时脉CASP提供非同步行地址选通时脉CASP_A。当非同步控制器124第一次接收到第一逻辑电平的模式信号ASYNC时，将写入操作由非同步模式进入同步模式，藉以将非同步行地址选通时脉CASP_A的周期调整为外部时脉的周期。时脉产生器125耦接于非同步控制器124。时脉产生器125用以依据非同步行地址选通时脉CASP_A提供行地址选通时脉CASP。
具体来说明，请同时参考图1以及图2，图2是依据第一实施例所示出的写入操作的时序图。在本实施例中，在时间点t1，数据DQ开始被输入。并且用以指示数据DQ被输入的输入指示信号EN_DIN由低逻辑电平转态为高逻辑电平。在时间点t2，第一个数据D00开始被锁存，第一计数器121开始基于外部时脉CLK对数据DQ被锁存的次数进行计数以产生“0”的第一计数值N_DIN。此时，由于第二计数值N_DWR还没有被产生，因此第一计数值N_DIN与第二计数值N_DWR不同。因此，比较器123时间点t2会开始提供第二逻辑电平(即，高逻辑电平)的模式信号ASYNC。接下来在时间点t3，开始执行写入操作。用以指示执行写入操作的写入指示信号EN_WR由低逻辑电平转态为高逻辑电平。在时间点t3，非同步控制器124进入写入操作时开始提供非同步行地址选通时脉CASP_A。由于非同步行地址选通时脉CASP_A的初始周期小于外部时脉CLK的周期，因此控制电路120进入写入操作的非同步模式。第二计数器122开始基于非同步行地址选通时脉CASP_A对写入至伪静态随机存取存储器100的数据的写入次数进行计数以产生“0”的第二计数值N_DWR。除此之外，时脉产生器125依据非同步行地址选通时脉CASP_A提供行地址选通时脉CASP。接下来第一计数器121与第二计数器122会持续进行计数。由于第二计数值N_DWR的递增速度会快于第一计数值N_DIN的递增速度。因此在时间点t4，第二计数值N_DWR等于第一计数值N_DIN(N_DWR＝N_DIN＝8)。这表示在时间点t4，先前被锁存的数据D00～D08都被写入。比较器123提供第一逻辑电平(即，低逻辑电平)的模式信号ASYNC。应注意的是，这是非同步控制器124在写入操作(写入指示信号EN_WR为高逻辑电平)中第一次接收到第一逻辑电平的模式信号ASYNC时，将写入操作由非同步模式进入同步模式。非同步控制器124依据第一逻辑电平的模式信号ASYNC不提供非同步行地址选通时脉CASP_A。随后将第一计数值N_DIN等于9并且第二计数值N_DWR等于8时，模式信号ASYNC由第一逻辑电平转态为第二逻辑电平。此时非同步控制器124提供非同步行地址选通时脉CASP_A。如此，非同步行地址选通时脉CASP_A的周期逐渐被调整为外部时脉CLK的周期，藉以达到非同步行地址选通时脉CASP_A与外部时脉CLK同步的效果。在时间点t4以后，数据D09～D13的锁存与写入是同步的，直到伪静态随机存取存储器变为待机状态。
在此值得一提的是，控制电路120在非同步模式依据行地址选通时脉CASP提供非同步行地址选通时脉CASP_A以提供行地址选通时脉CASP。当第一次发生第一计数值N_DIN等于第二计数值N_DWR时，控制电路120将写入操作由非同步模式进入同步模式以将非同步行地址选通时脉CASP_A的周期调整为外部时脉的周期以提供行地址选通时脉CASP。如此一来，本发明能够在写入操作中不需通过多个控制路径来执行写入操作的同步模式以及非同步模式。
接下来说明非同步控制器的实施细节，请同时参考图1以及图3，图3是依据第一实施例所示出的非同步控制器的电路示意图。在本实施例中，非同步控制器124包括时序调整器1242以及非同步判断器1244。时序调整器1242耦接于时脉产生器125。时序调整器1242用以接收行地址选通时脉CASP，并基于行地址选通时脉CASP调整非同步行地址选通时脉CASP_A的低逻辑电平的时间长度。非同步判断器1244耦接于时序调整器1242以及时脉产生器125。非同步判断器1244用以在接收到第二逻辑电平的模式信号ASYNC以及对应于进入写入操作中的写入指示信号EN_WR时提供非同步行地址选通时脉CASP_A。
在本实施例中，时序调整器1242包括反相器N01、N02、延迟器D1以及反及闸NAND1。反相器N01的输入端耦接于时脉产生器125以接收行地址选通时脉CASP。延迟器D1的输入端耦接于反相器N01的输出端。反及闸NAND1的第一输入端耦接于反相器N01的输出端，反及闸NAND1的第二输入端耦接于延迟器D1的输出端。反相器N02的输入端耦接于反及闸NAND1的输出端，反相器N02的输出端耦接于非同步判断器1244。反相器N02的输出端用以输出非同步行地址选通时脉CASP_A。在本实施例中，时序调整器1242可通过延迟器D1的时间延迟设定来决定非同步行地址选通时脉CASP_A的低逻辑电平的时间长度。
非同步判断器1244包括反及闸NAND2以及反相器N03。反及闸NAND2的第一输入端耦接于时序调整器1242的反相器N02。反及闸NAND2的第二输入端用以接收模式信号ASYNC。反及闸NAND2的第三输入端用以接收写入指示信号EN_WR。反相器N03的输入端耦接于反及闸NAND2的输出端。反相器N03的输出端用以提供非同步行地址选通时脉CASP_A。非同步判断器1244在接收到高逻辑电平的写入指示信号EN_WR以及高逻辑电平的模式信号ASYNC时提供非同步行地址选通时脉CASP_A。
接下来说明时脉产生器的实施细节，请同时参考图1、图3以及图4，图4是依据第一实施例所示出的时脉产生器的电路示意图。在本实施例中，时脉产生器125包括反相器N04、N05、正反器1252以及时序调整器1254、1256。反相器N04的输入端耦接于非同步控制器124以接收非同步行地址选通时脉CASP_A。正反器1252的设定输入端/S耦接于反相器N04的输出端。时序调整器1254的输入端耦接于正反器1252的输出端Q。反相器N05的输入端耦接于时序调整器1254的输出端。反相器N05的输出端用以提供行地址选通时脉CASP。时序调整器1256的输入端耦接于时序调整器1254的输出端。时序调整器1256的输出端耦接于正反器1252的重置输入端/R。时序调整器1256可基于行地址选通时脉CASP调整正反器1252的重置时序。本实施例的正反器1252可例如是由多个反及闸所构成的设定-重置(set-reset，SR)闩锁器，本发明并不受限于此。
进一步来说，时序调整器1254包括延迟器D2、反相器N06以及反及闸NAND6。延迟器D2的输入端耦接于正反器1252的输出端Q。反相器N06的输入端耦接于延迟器D2的输出端。反及闸NAND6的第一输入端耦接于正反器1252的输出端Q。反及闸NAND6的第二输入端耦接于反相器N06的输出端。反及闸NAND6的输出端耦接于反相器N05的输入端。
在本实施例中，在非同步控制器124与时脉产生器125的协同作业下，时序调整器1254可通过延迟器D2的时间延迟设定来决定非同步行地址选通时脉CASP_A的高逻辑电平(即，脉冲宽度)的时间长度。此外，在非同步控制器124的时序调整器1242中，延迟器D1的时间延迟设定也间接地决定行地址选通时脉CASP的低逻辑电平的时间长度。
时序调整器1256包括延迟器D3、反相器N07以及反及闸NAND3。延迟器D3的输入端耦接于时序调整器1254的输出端。反相器N07的输入端耦接于延迟器D3的输出端。反及闸NAND3的第一输入端耦接于时序调整器1254的输出端。反及闸NAND3的第二输入端耦接于反相器N07的输出端。反及闸NAND3的输出端耦接于正反器1252的重置输入端/R。在本实施例中，时序调整器1256可以被视为在行地址选通时脉CASP的下降缘的时间点重置正反器1252。
行地址选通时脉CASP的低逻辑电平的时间长度可关连于对伪静态随机存取存储器的数据总线(data bus)执行预充电的时间长度。因此，适合的预充电的时间长度可通过在非同步控制器124内部的延迟器D1的时间延迟设定来决定。行地址选通时脉CASP的高逻辑电平的时间长度可关连于存储单元的数据读出/存储单元的写入操作所必要的时间长度。因此，适合的读出/写入时间可通过时脉产生器125内部的延迟器D2的时间延迟设定来决定。
请同时参考图1以及图5，图5是依据第一实施例所示出的控制方法流程图。在本实施例中，控制电路120在步骤S510中会基于外部时脉CLK对写入至伪静态随机存取存储器100的数据的锁存次数进行计数以产生第一计数值N_DIN。在步骤S520中，在产生第一计数值N_DIN后，控制电路120在非同步模式依据行地址选通时脉CASP提供非同步行地址选通时脉CASP_A。在步骤S530中，控制电路120会基于非同步行地址选通时脉CASP_A对写入至伪静态随机存取存储器的数据的写入次数进行计数，以产生第二计数值N_DWR。控制电路120在步骤S540中比较第一计数值N_DIN与第二计数值N_DWR。步骤S540中，控制电路120会判断第一计数值N_DIN是否等于第二计数值N_DWR。如果控制电路120判断出第一计数值N_DIN不等于第二计数值N_DWR，维持于非同步模式并进入步骤S550。在步骤S550中，控制电路120依据非同步行地址选通时脉CASP_A提供行地址选通时脉CASP。在步骤S540中，如果控制电路120判断出第一计数值N_DIN等于第二计数值N_DWR，进入步骤S560以提供第一逻辑电平的模式信号ASYNC，并且进入步骤S570。在步骤S570中，控制电路120依据第一次被提供的第一逻辑电平的模式信号ASYNC将写入操作由非同步模式进入同步模式，以将非同步行地址选通时脉CASP_A的周期调整为外部时脉的周期，并进入步骤S550。关于步骤S510～S570的实施细节在前述的实施例及实施方式都有详尽的说明，因此恕不在此重述。
请参考图6，图6是依据本发明的第二实施例所示出的控制电路的电路示意图。在本实施例中，控制电路620用以提供行地址选通时脉CASP以控制伪静态随机存取存储器的存储器阵列(未示出)的写入操作。控制电路620包括第一计数器621、第二计数器622、比较器623、非同步控制器624、时脉产生器625、同步写入指示器626以及同步控制器627。第一计数器621、第二计数器622、比较器623以及非同步控制器624之间的协同操作的实施细节可以在第一实施例获致足够的教示，因此恕不在此重述。在本实施例中，同步写入指示器626用以判断伪静态随机存取存储器执行写入操作的第一初始时间点是否早于对写入至伪静态随机存取存储器的数据进行锁存的第二初始时间点。当同步写入指示器626判断出第一初始时间点早于第二初始时间点时，提供同步写入指示信号SYNCWR。在另一方面，当同步写入指示器626判断出第一初始时间点晚于或等于第二初始时间点时，则不提供同步写入指示信号SYNCWR。同步控制器627耦接于同步写入指示器626与时脉产生器625，同步控制器627用以依据同步写入指示信号SYNCWR被致能以基于外部时脉CLK提供同步行地址选通时脉CASP_S。时脉产生器625在接收到同步行地址选通时脉CASP_S时，会依据同步行地址选通时脉CASP_S提供行地址选通时脉CASP。
具体来说明，请同时参考图6以及图7。图7是依据第二实施例所示出的写入操作的时序图。在本实施例中，第一初始时间点是用以指示执行写入操作的写入指示信号EN_WR第一次由低逻辑电平转态为高逻辑电平的时间点ti1。第二初始时间点是用以指示数据DQ被输入的输入指示信号EN_DIN第一次由低逻辑电平转态为高逻辑电平的时间点ti2。当同步写入指示器626判断出第一初始时间点(时间点ti1)早于第二初始时间点(时间点ti2)时，提供同步写入指示信号SYNCWR。在本实施例中，同步写入指示器626还耦接于第一计数器621以及第二计数器622。在当时间点ti1早于时间点ti2的情况下，第一计数器621依据同步写入指示信号SYNCWR被禁能以停止提供第一计数值N_DIN，第二计数器622依据同步写入指示信号SYNCWR被禁能以停止提供第二计数值N_DWR，因此比较器623不提供第二逻辑电平的模式信号ASYNC。这使得非同步控制器624无法提供非同步行地址选通时脉CASP_A。除此之外，同步控制器627依据同步写入指示信号SYNCWR被致能以提供同步行地址选通时脉CASP_S，藉以产生行地址选通时脉CASP。同步行地址选通时脉CASP_S的周期相等于外部时脉CLK的周期。
在另一方面，当同步写入指示器626判断出第一初始时间点(时间点ti1)早于第二初始时间点(时间点ti2)时不提供同步写入指示信号SYNCWR。在同步写入指示信号SYNCWR没有被提供的情况下。第一计数器621可提供第一计数值N_DIN，第二计数器622可提供第二计数值N_DWR，并且同步控制器627被禁能。关于在同步写入指示信号SYNCWR没有被提供的情况下的实施细节，可以在图1至图5的实施例中获致足够的教示，因此恕不在此重述。
在此值得一提的是，第二实施例的控制电路620还可以依据上述的第一初始时间点以及第二初始时间点判断出数据DQ开始被写入的时间点是否早于的数据DQ开始被锁存的时间点。如果数据DQ开始被写入的时间点是否早于的数据DQ被锁存的时间点，控制电路620会提供同步行地址选通时脉CASP_S并依据同步行地址选通时脉CASP_S提供行地址选通时脉CASP。如此一来，数据DQ被锁存的时序会与数据DQ被写入的时序同步，而不会发生数据DQ被锁存的时序追不上数据DQ被写入的时序的情况。
接下来说明同步控制器的实施细节。请同时参考图6以及图8，图8是依据第二实施例所示出的同步控制器的电路示意图。在本实施例中，同步控制器627包括反及闸NAND4以及反相器N11。反及闸NAND4的第一输入端用以接收外部时脉CLK。反及闸NAND4的第二输入端用以接收输入指示信号EN_DIN。反及闸NAND4的第三输入端用以接收同步写入指示器626所提供的同步写入指示信号SYNCWR。反相器N11的输入端耦接于反及闸NAND4的输出端。反相器N11的输出端用以将同步行地址选通时脉CASP_S提供至时脉产生器625。
接下来说明时脉产生器的实施细节。请同时参考图6以及图9，图9是依据第二实施例所示出的时脉产生器的电路示意图。在本实施例中，时脉产生器625包括反相器N08、N09、正反器6252以及时序调整器6254、6256、6258。反相器N08的输入端耦接于非同步控制器624以接收非同步行地址选通时脉CASP_A。正反器6252的第一设定输入端/S1耦接于反相器N08的输出端。时序调整器6254的输入端耦接于正反器6252的输出端Q。时序调整器6254可以相同于图4的时序调整器1254或者是对图4的时序调整器1254进行简单的变更。反相器N09的输入端耦接于时序调整器6254的输出端。反相器N09的输出端用以提供行地址选通时脉CASP。时序调整器6256的输入端耦接于时序调整器6254的输出端。时序调整器6256的输出端耦接于正反器6252的重置输入端/R。时序调整器6256可以相同于图4的时序调整器1256或者是对图4的时序调整器1256进行简单的变更。时序调整器6256可基于行地址选通时脉CASP调整正反器6252的重置时序。时序调整器6258的输入端耦接于同步控制器627以接收同步行地址选通时脉CASP_S。时序调整器6258的输出端耦接于正反器6252的第二设定输入端/S2。本实施例的正反器6252可例如是由多个反及闸所构成的设定-重置(set-reset，SR)闩锁器，本发明并不受限于此。
时序调整器6258包括延迟器D4、反相器N10以及反及闸NAND5。延迟器D4的输入端耦接于同步控制器627以接收同步行地址选通时脉CASP_S。反相器N10的输入端耦接于延迟器D4的输出端。反及闸NAND5的第一输入端耦接于同步控制器627以接收同步行地址选通时脉CASP_S。反及闸NAND5的第二输入端耦接于反相器N10的输出端。反及闸NAND5的输出端耦接于正反器6252的第二设定输入端/S2。
请同时参考图6以及图10，图10是依据第二实施例所示出的控制方法流程图。在本实施例中，控制电路在步骤S1010接收伪静态随机存取存储器执行写入操作的第一初始时间点以及对写入至伪静态随机存取存储器的数据进行锁存的第二初始时间点。控制电路620在步骤S1020判断是否早于对写入至伪静态随机存取存储器的数据进行锁存的第二初始时间点。当判断出第一初始时间点早于第二初始时间点时，控制电路620提供同步写入指示信号SYNCWR，并进入步骤S1030。在步骤S1030中，控制电路620依据同步写入指示信号SYNCWR基于外部时脉提供同步行地址选通时脉CASP_S。接下来，在步骤S1040，依据同步行地址选通时脉CASP_S提供行地址选通时脉CASP。步骤S1010～S1040的实施细节在前述的实施例及实施方式都有详尽的说明，因此恕不在此重述。在另一方面，当控制电路620在步骤S1020判断出第一初始时间点晚于或等于第二初始时间点时，则不提供同步写入指示信号SYNCWR，并进入图5的步骤S510。控制电路620在进入步骤S510之后，控制电路620的控制方法将会相同于图1的控制电路120的控制方法(步骤S510～S570)。
综上所述，本发明的控制电路以及控制方法基于外部时脉对数据的锁存次数进行计数以产生第一计数值，基于非同步行地址选通时脉对数据的写入次数进行计数以产生第二计数值，并且比较第一计数值与第二计数值。控制电路以及控制方法在非同步模式依据行地址选通时脉提供非同步行地址选通时脉以提供行地址选通时脉。当第一次发生第一计数值等于第二计数值时，控制电路以及控制方法将写入操作由非同步模式进入同步模式以将非同步行地址选通时脉的周期调整为外部时脉的周期，藉以提供行地址选通时脉。如此一来，本发明能够在写入操作中不需通过多个控制路径来执行写入操作的同步模式以及非同步模式。除此之外，本发明的控制电路以及控制方法还可以判断出数据开始被写入的时间点是否早于的数据开始被锁存的时间点。如果数据开始被写入的时间点是否早于的数据被锁存的时间点，控制电路以及控制方法会提供同步行地址选通时脉并依据同步行地址选通时脉提供行地址选通时脉。如此一来，数据被锁存的时序会与数据被写入的时序同步，而不会发生数据被锁存的时序追不上数据被写入的时序的情况。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。
本发明涉及一种用于伪静态随机存取存储器的控制电路以及控制方法。控制电路以及控制方法可支援非同步模式的写入操作与同步模式的写入操作。

Claims (16)

1.一种控制电路，适用于伪静态随机存取存储器，所述控制电路包括：
第一计数器，用以基于外部时脉对写入至所述伪静态随机存取存储器的数据的锁存次数进行计数，以产生第一计数值；
第二计数器，用以基于非同步行地址选通时脉对写入至所述伪静态随机存取存储器的数据的写入次数进行计数，以产生第二计数值，其中所述非同步行地址选通时脉的初始周期小于所述外部时脉的周期；
比较器，耦接于所述第一计数器以及所述第二计数器，用以比较所述第一计数值与所述第二计数值，当所述第一计数值等于所述第二计数值时提供第一逻辑电平的模式信号；
非同步控制器，耦接于所述比较器以及所述第二计数器，用以在写入操作中接收所述模式信号以及行地址选通时脉，并且在非同步模式依据所述行地址选通时脉提供所述非同步行地址选通时脉，其中当所述非同步控制器第一次接收到所述第一逻辑电平的所述模式信号时，将所述写入操作由所述非同步模式进入同步模式以将非同步行地址选通时脉的周期调整为所述外部时脉的周期；以及
时脉产生器，耦接于所述非同步控制器，用以依据所述非同步行地址选通时脉提供所述行地址选通时脉，
其中所述非同步控制器包括：
第一时序调整器，耦接于所述时脉产生器，用以接收所述行地址选通时脉，并基于所述行地址选通时脉调整所述非同步行地址选通时脉的低逻辑电平的时间长度；以及
非同步判断器，耦接于所述第一时序调整器以及所述时脉产生器，用以在接收到第二逻辑电平的所述模式信号以及对应于进入所述写入操作中的写入致能信号时提供所述非同步行地址选通时脉。
2.根据权利要求1所述的控制电路，其中当所述第一计数值不等于所述第二计数值时，所述比较器提供所述第二逻辑电平的所述模式信号，其中所述第二逻辑电平不同于所述第一逻辑电平。
3.根据权利要求2所述的控制电路，其中当所述第二逻辑电平的所述模式信号被提供时，所述非同步控制器在进入所述写入操作时开始提供所述非同步行地址选通时脉。
4.根据权利要求1所述的控制电路，其中所述第一时序调整器包括：
第一反相器，所述第一反相器的输入端耦接于所述时脉产生器以接收所述行地址选通时脉；
延迟器，所述延迟器的输入端耦接于所述第一反相器的输出端；
反及闸，所述反及闸的第一输入端耦接于所述第一反相器的输出端，所述反及闸的第二输入端耦接于所述延迟器的输出端；以及
第二反相器，所述第二反相器的输入端耦接于所述反及闸的输出端，所述第二反相器的输出端耦接于所述非同步判断器。
5.根据权利要求1至3中的任一项所述的控制电路，其中所述时脉产生器包括：
第一反相器，所述第一反相器的输入端耦接于所述非同步控制器以接收所述非同步行地址选通时脉；
正反器，所述正反器的设定输入端耦接于所述第一反相器的输出端；
第一时序调整器，所述第一时序调整器的输入端耦接于所述正反器的输出端，所述第一时序调整器用以基于所述非同步行地址选通时脉调整所述行地址选通时脉的高逻辑电平的时间长度；
第二反相器，所述第二反相器的输入端耦接于所述第一时序调整器的输出端，所述第二反相器的输出端用以提供所述行地址选通时脉；以及
第二时序调整器，所述第二时序调整器的输入端耦接于所述第一时序调整器的输出端，所述第二时序调整器的输出端耦接于所述正反器的重置输入端，所述第二时序调整器用以基于所述非同步行地址选通时脉调整所述正反器的重置时序。
6.根据权利要求1所述的控制电路，还包括：
同步写入指示器，用以：
判断所述伪静态随机存取存储器执行所述写入操作的第一初始时间点是否早于对写入至所述伪静态随机存取存储器的数据进行锁存的第二初始时间点，并且
当判断出所述第一初始时间点早于所述第二初始时间点时，提供同步写入指示信号；以及
同步控制器，耦接于所述同步写入指示器与所述时脉产生器，用以依据所述同步写入指示信号被致能以基于所述外部时脉提供同步行地址选通时脉。
7.根据权利要求6所述的控制电路，其中所述第一计数器依据所述同步写入指示信号被禁能以停止提供所述第一计数值，所述第二计数器依据所述同步写入指示信号被禁能以停止提供所述第二计数值，使所述比较器提供所述第一逻辑电平的所述模式信号。
8.根据权利要求6所述的控制电路，其中所述时脉产生器还用以当所述同步写入指示信号被提供时依据所述同步行地址选通时脉提供所述行地址选通时脉。
9.根据权利要求6所述的控制电路，其中所述时脉产生器包括：
第一反相器，所述第一反相器的输入端耦接于所述非同步控制器以接收所述非同步行地址选通时脉；
正反器，所述正反器的第一设定输入端耦接于所述第一反相器的输出端；
第一时序调整器，所述第一时序调整器的输入端耦接于所述正反器的输出端；
第二反相器，所述第二反相器的输入端耦接于所述第一时序调整器的输出端，所述第二反相器的输出端用以提供所述行地址选通时脉；以及
第二时序调整器，所述第二时序调整器的输入端耦接于所述第一时序调整器的输出端，所述第二时序调整器的输出端耦接于所述正反器的重置输入端，所述第二时序调整器用以基于所述非同步行地址选通时脉调整所述正反器的重置时序；以及
第三时序调整器，所述第三时序调整器的输入端耦接于所述同步控制器以接收所述同步行地址选通时脉，所述第三时序调整器的输出端耦接于所述正反器的第二设定输入端。
10.一种控制方法，适用于伪静态随机存取存储器，所述控制方法包括：
基于外部时脉对写入至所述伪静态随机存取存储器的数据的锁存次数进行计数，以产生第一计数值；
在非同步模式依据行地址选通时脉提供非同步行地址选通时脉；
基于所述非同步行地址选通时脉对写入至所述伪静态随机存取存储器的数据的写入次数进行计数，以产生第二计数值，其中非同步行地址选通时脉的初始周期小于所述外部时脉的周期；
比较所述第一计数值与所述第二计数值，其中当所述第一计数值等于所述第二计数值时提供第一逻辑电平的模式信号；
依据第一次被提供的所述第一逻辑电平的所述模式信号将写入操作由所述非同步模式进入同步模式以将所述非同步行地址选通时脉的周期调整为所述外部时脉的周期；以及
依据所述非同步行地址选通时脉提供所述行地址选通时脉，
其中在所述非同步模式依据所述行地址选通时脉提供所述非同步行地址选通时脉的步骤包括：
接收所述行地址选通时脉，并基于所述行地址选通时脉调整所述非同步行地址选通时脉的低逻辑电平的时间长度；以及
在接收到第二逻辑电平的所述模式信号以及对应于进入所述写入操作中的写入致能信号时提供所述非同步行地址选通时脉。
11.根据权利要求10所述的控制方法，其中比较所述第一计数值与所述第二计数值的步骤包括：
当所述第一计数值不等于所述第二计数值时，提供所述第二逻辑电平的所述模式信号，
其中所述第二逻辑电平不同于所述第一逻辑电平。
12.根据权利要求11所述的控制方法，其中还包括：
当所述第二逻辑电平的所述模式信号被提供时，在进入所述写入操作时开始提供所述非同步行地址选通时脉。
13.根据权利要求10至12中的任一项所述的控制方法，其中所述依据所述非同步行地址选通时脉提供所述行地址选通时脉的步骤包括：
基于所述非同步行地址选通时脉调整所述行地址选通时脉的高逻辑电平的时间长度。
14.根据权利要求10所述的控制方法，还包括：
判断所述伪静态随机存取存储器执行所述写入操作的第一初始时间点是否早于对写入至所述伪静态随机存取存储器的数据进行锁存的第二初始时间点；
当判断出所述第一初始时间点早于所述第二初始时间点时，提供同步写入指示信号；以及
依据所述同步写入指示信号基于所述外部时脉提供同步行地址选通时脉。
15.根据权利要求14所述的控制方法，还包括：
依据所述同步写入指示信号停止提供所述第一计数值并依据所述同步写入指示信号停止提供所述第二计数值以提供所述第一逻辑电平的所述模式信号。
16.根据权利要求14所述的控制方法，还包括：
当所述同步写入指示信号被提供时依据所述同步行地址选通时脉提供所述行地址选通时脉。
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