JP2009059419A - 半導体記憶装置 - Google Patents

Abstract

【課題】本発明は、擬似ＳＲＡＭの、コア・アクセスを高速化できるようにする。
【解決手段】たとえば、同期モード時においては、チップイネーブル信号／ＣＥ１の立ち上がりに応じて、メモリ装置の制御回路１２による、メモリ装置１１のコア部のプリチャージ動作を実行する。セルフ・リフレッシュ動作の要求がない場合は、アドレス取り込み信号／ＡＤＶの立ち下がり後の、クロックＣＬＫの最初の立ち上がりにしたがって、コア・アクセス前のプリチャージ動作を行うことなしに、メモリ装置の制御回路１２による、メモリ装置１１に対するリード動作を実行する。
【選択図】 図２

Description

本発明は半導体記憶装置に関するもので、たとえば、擬似ＳＲＡＭ（Ｐｓｅｕｄｏ Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関する。

近年、同期動作・非同期動作を保証する半導体記憶装置として、擬似ＳＲＡＭが提案されている（たとえば、特許文献１参照）。擬似ＳＲＡＭの場合、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と同様のセル構造を有する。そのため、リフレッシュ動作が必要である。

ところで、上記した擬似ＳＲＡＭにおいては、同一の回路構成により、同期動作と非同期動作とを保証するようにしている。このため、非同期動作時と同様に、同期動作時には、入力信号を検知して、まずはコア回路のプリチャージ動作を行うことで、コア回路がアクティブ状態になる。これが、アクセス遅れの原因となっている。

すなわち、同期動作の終わりにチップイネーブル信号／ＣＥをハイレベル（スタンバイ状態）にすることにより、コア回路のプリチャージ期間を決める内部信号ＴＰＴＭが出力される。しかしながら、非同期動作と同じ回路構成のため、次の動作（アクセス／リフレッシュ）の開始時にも内部信号ＴＰＴＭが出力される。それゆえ、同期動作時のコア・アクセスが必要以上に遅くなるという問題があった。

以下に、同期モード時および非同期モード時の動作について簡単に説明する。非同期モードにおいて、外部入力（たとえば、アドレス）が遷移したとする。すると、内部信号ＡＴＤが出力される。この内部信号ＡＴＤの立ち上がりにともなって、コア回路のプリチャージ期間を決める内部信号ＴＰＴＭが出力される。

セルフ・リフレッシュ動作の要求がない場合は、内部アドレスＡＤＤの確定（内部信号ＷＡＩＴの立ち下がり）をまって、ノーマル・アクセス動作を開始するための内部信号ＷＬＴＭが出力される。

これに対し、セルフ・リフレッシュ動作の要求がある場合は、内部信号ＴＰＴＭの立ち下がりに応じて、リフレッシュ・サイクル（リフレッシュ動作）を開始するための内部信号ＷＬＴＭが出力される。この後、コア・アクティブ期間を制御する内部信号ＷＬＴＭの立ち下がりにしたがって、もう一度、内部信号ＴＰＴＭが出力される。この内部信号ＴＰＴＭの立ち下がりに応じて、ノーマル・アクセス動作を開始するための内部信号ＷＬＴＭが出力される。

一方、同期モード時は、チップイネーブル信号／ＣＥの立ち上がりおよびアドレス取り込みの内部信号／ＡＤＶの立ち下がりに応じて、それぞれ内部信号ＡＴＤが出力される。非同期モード時と同様に、この内部信号ＡＴＤの立ち上がりにともなって、プリチャージ動作のための内部信号ＴＰＴＭが出力される。

セルフ・リフレッシュ動作の要求がない場合は、内部アドレスＡＤＤの確定（内部信号ＷＡＩＴの立ち下がり）をまって、ノーマル・アクセス動作を開始するための内部信号ＷＬＴＭが出力される。

これに対し、セルフ・リフレッシュ動作の要求がある場合は、内部信号ＴＰＴＭの立ち下がりに応じて、リフレッシュ・サイクルを開始するための内部信号ＷＬＴＭが出力される。この後、コア・アクティブ期間を制御する内部信号ＷＬＴＭの立ち下がりにしたがって、もう一度、内部信号ＴＰＴＭが出力される。この内部信号ＴＰＴＭの立ち下がりに応じて、ノーマル・アクセス動作を開始するための内部信号ＷＬＴＭが出力される。

このように、同期モードにおいては、チップイネーブル信号／ＣＥの立ち上がり時にも、プリチャージ期間を決めるための内部信号ＴＰＴＭが出力される。これにより、アクセス動作が開始されるまでの間にプリチャージ動作が繰り返されることになる。したがって、このプリチャージ動作の繰り返しの分だけ、コア・アクセスが遅くなるという問題があった。
特開２００６−３４４２５７号公報

本発明は、上記の問題点を解決すべくなされたもので、コア・アクセスを高速化（動作にかかる時間を短縮）でき、データをより短い時間で入出力することが可能な半導体記憶装置を提供することを目的としている。

本願発明の一態様によれば、少なくとも、外部より入力されるクロック信号に同期して動作する同期動作モードを備えた半導体記憶装置であって、複数のメモリセルを有し、前記複数のメモリセルに記憶されているデータを保持するためのリフレッシュ動作が必要なメモリ部と、前記メモリ部でのプリチャージ動作を実行するメモリ制御部とを具備し、前記同期動作モード時、前記メモリ制御部は、動作の終了にともなってスタンバイ状態となるチップイネーブル信号の、そのスタンバイ状態となる期間内に、前記メモリ部でのプリチャージ動作を実行することを特徴とする半導体記憶装置が提供される。

上記の構成により、コア・アクセスを高速化（動作にかかる時間を短縮）でき、データをより短い時間で入出力することが可能な半導体記憶装置を提供できる。

以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および／または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施の形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。

［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった、半導体記憶装置の構成例を示すものである。ここでは、同期動作・非同期動作を保証する擬似ＳＲＡＭを例に説明する。なお、本実施形態の擬似ＳＲＡＭは、セルフ・リフレッシュ動作とエクスターナル・リフレッシュ動作とを備えている。

図１に示すように、この擬似ＳＲＡＭは、メモリ装置１１、メモリ装置の制御回路１２、ＴＰＴＭ制御回路１３、ＷＬＴＭ制御回路１４、ＷＡＩＴ制御回路１５、合成回路１６、ＡＴＤ回路１７，１８，１９、ＣＬＫ制御回路２０、リフレッシュ（Ｒｅｆｒｅｓｈ）制御回路２１、コンフィグレーション（Ｃｏｎｆｉｇｕｒａｔｉｏｎ）回路２２、および、リフレッシュレジスタ回路２３を有している。

メモリ装置１１は、ロウ（行）方向およびカラム（列）方向に、それぞれ、マトリクス状に配置された複数のメモリセル（図示していない）を有している。すなわち、メモリ装置１１は、複数のビット線（ＢＬ，／ＢＬ）と、それに交差するように設けられた複数のワード線（ＷＬ）とを有し、これらビット線とワード線との各交点にメモリセルが配置されている。メモリセルのそれぞれは、たとえばＤＲＡＭと同様の１Ｔ−１Ｃ（１トランジスタ−１キャパシタ）型構造を有し、それぞれ１ビットのデータを記憶するようになっている。

メモリ装置の制御回路１２は、ＴＰＴＭ制御回路１３より供給される内部信号ＴＰＴＭおよびＷＬＴＭ制御回路１４より供給される内部信号ＷＬＴＭにもとづいて、メモリ装置１１のコア部（メモリセル）に対する、ノーマル・アクセス動作（リード動作またはライト動作）、プリチャージ動作、および、所望のリフレッシュ動作を実行するものである。

ＴＰＴＭ制御回路１３は、合成回路１６の出力である内部信号（合成信号）ＡＴＤを入力とし、コア部のプリチャージ期間を制御するための内部信号ＴＰＴＭを生成して、メモリ装置の制御回路１２に出力するものである。また、ＴＰＴＭ制御回路１３は、ＷＬＴＭ制御回路１４の出力を入力として内部信号ＴＰＴＭを生成し、それをＷＬＴＭ制御回路１４に出力する。

ＷＬＴＭ制御回路１４は、ＷＡＩＴ制御回路１５の出力を入力とし、コア・アクティブ期間を制御するための内部信号ＷＬＴＭを生成して、メモリ装置の制御回路１２に出力するものである。また、ＷＬＴＭ制御回路１４は、ＴＰＴＭ制御回路１３の出力を入力として内部信号ＷＬＴＭを生成し、それをメモリ装置の制御回路１２に出力する。

ＷＡＩＴ回路１５は、合成回路１６の出力（チップイネーブル信号／ＣＥ１とＡＤＤと／ＡＤＶ）を入力とし、外部入力信号（この場合、アドレス）が遷移してから内部アドレスＡＤＤが確定するまでの期間を決めるための内部信号ＷＡＩＴを生成して、ＷＬＴＭ制御回路１４に出力するものである。また、このＷＡＩＴ回路１５には、ＣＬＫ制御回路２０およびリフレッシュ制御回路２１の各出力がそれぞれ供給されている。

合成回路１６は、ＡＴＤ回路１７，１８，１９の各出力をもとに内部信号ＡＴＤを生成し、それをＴＰＴＭ制御回路１３およびＷＡＩＴ制御回路１５に出力するものである。

ＡＴＤ回路１７は、外部入力信号（この場合、アドレス）が遷移した際に、内部信号を生成して合成回路１６に出力するものである。

ＡＴＤ回路１８は、コンフィグレーション回路２２の出力（同期設定信号）を入力とし、外部入力信号（この場合、チップイネーブル信号／ＣＥ１）が遷移した際に、内部信号を生成して合成回路１６に出力するものである。

ＡＴＤ回路１９は、外部入力信号（この場合、アドレス取り込み信号／ＡＤＶ）が遷移した際に、内部信号を生成して合成回路１６およびＣＬＫ制御回路２０に出力するものである。

ＣＬＫ制御回路２０は、ＡＴＤ回路１９の出力を入力とし、外部入力信号（／ＡＤＶ）の立ち下がりがＡＴＤ回路１９によって検知された後の、外部入力信号（この場合、システムクロックＣＬＫ）の最初の立ち上がりを検出することにより、ＷＡＩＴ回路１５に内部信号を出力するものである。また、このＣＬＫ制御回路２０には、コンフィグレーション回路２２の出力（同期設定信号）が供給されている。

リフレッシュ制御回路２１は、リフレッシュ動作の要求があるか否かを判断し、ＷＡＩＴ制御回路１５に内部信号を出力するものである。

コンフィグレーション回路２２は、外部からのコマンドにより、チップのリード・レイテンシ（アクセス時間）およびバースト長などの設定を決めるものである。このコンフィグレーション回路２２の設定にもとづいて、非同期モードおよび同期モードの切り替えなどが制御される。

リフレッシュレジスタ回路２３は、合成回路１６およびリフレッシュ制御回路２１に対して、エクスターナル・リフレッシュ動作の設定（要求）を行うものである。

ここで、非同期モードは外部より入力されるクロックＣＬＫに対して非同期で動作するモードであり、同期モードはクロックＣＬＫに同期して動作するモードである。また、セルフ・リフレッシュ動作とは、チップ内部（リフレッシュ制御回路２１）からのリフレッシュ要求にしたがって所望のリフレッシュ動作を行うことをいい、エクスターナル・リフレッシュ動作とは、チップ外部からのリフレッシュ要求にしたがって所望のリフレッシュ動作を行うことをいう。

次に、上記した構成の擬似ＳＲＡＭの動作について説明する。

図２は、セルフ・リフレッシュ動作の要求がない場合を例に、同期リード時の動作について説明するために示す図である。

図２に示すように、同期モード時は、動作の終了にともなうチップイネーブル信号／ＣＥ１の立ち上がりに応じて、ＡＴＤ回路１８より内部信号ＡＴＤが出力される。また、ＷＡＩＴ制御回路１５より、内部信号ＷＡＩＴが出力される。そして、この内部信号ＡＴＤの立ち上がりにともなって、ＴＰＴＭ制御回路１３より、プリチャージ動作のための内部信号ＴＰＴＭが出力される。これにより、メモリ装置の制御回路１２によって、メモリ装置１１のコア部のプリチャージ動作が行われる。

次いで、アドレス取り込み信号／ＡＤＶの立ち下がり後に、ＣＬＫ制御回路２０によって、システムクロックＣＬＫの最初の立ち上がりが検出されたとする。すると、ＷＡＩＴ回路１５からの内部信号ＷＡＩＴの出力が停止される。セルフ・リフレッシュ動作の要求がない場合は、この内部信号ＷＡＩＴの立ち下がり（内部アドレスＡＤＤの確定）にともなって、ＷＬＴＭ制御回路１４より、ノーマル・アクセス動作を開始するための内部信号ＷＬＴＭが出力される。これにより、メモリ装置の制御回路１２によって、メモリ装置１１に対するリード動作が行われる。

このように、同期リード動作において、リフレッシュ制御回路２１からのセルフ・リフレッシュ動作の要求がない場合は、アドレス取り込み信号／ＡＤＶの立ち下がり後の、システムクロックＣＬＫの最初の立ち上がりで、ノーマル・アクセス動作を開始するための内部信号ＷＬＴＭを出力するようにしている。

すなわち、動作の終わりにチップイネーブル信号／ＣＥ１を必ず立ち上げるようになっている同期モード時においては、アドレス取り込み信号／ＡＤＶの立ち下がり後の内部信号ＡＴＤによらず、システムクロックＣＬＫを用いて、内部アドレスＡＤＤを確定するための内部信号ＷＡＩＴの出力を制御するようにしている。これにより、チップイネーブル信号／ＣＥ１がスタンバイ状態のとき（ハイレベル期間内）にプリチャージ動作が１回だけ行われる。こうして、次のアクセス動作時の、コア・アクセス前のプリチャージ動作を省略することにより、たとえ非同期モードと同じ構成の回路を用いた場合にも、ノーマル・サイクルでのコア・アクセスの高速化（動作の前倒し）が可能になる。その結果、セルフ・リフレッシュ動作の要求がない場合の同期リード動作時の、データ（Ｄａｔａ）の入出力をより短時間で実行できるようになるものである。

なお、ここでの詳細な説明は割愛するが、リフレッシュレジスタ回路２３からのエクスターナル・リフレッシュモードの要求を受けた場合の同期リード動作時についても、同様に、コア・アクセスの高速化が可能である。

図３は、セルフ・リフレッシュ動作の要求がある場合を例に、同期リード時の動作について説明するために示す図である。

図３に示すように、同期モード時は、動作の終了にともなうチップイネーブル信号／ＣＥ１の立ち上がりに応じて、ＡＴＤ回路１８より内部信号ＡＴＤが出力される。また、ＷＡＩＴ制御回路１５より、内部信号ＷＡＩＴが出力される。そして、この内部信号ＡＴＤの立ち上がりにともなって、ＴＰＴＭ制御回路１３より、プリチャージ動作のための内部信号ＴＰＴＭが出力される。これにより、メモリ装置の制御回路１２によって、メモリ装置１１のコア部のプリチャージ動作が行われる。

次いで、アドレス取り込み信号／ＡＤＶの立ち下がり後に、ＣＬＫ制御回路２０によって、システムクロックＣＬＫの最初の立ち上がりが検出されたとする。すると、ＷＡＩＴ回路１５からの内部信号ＷＡＩＴの出力が停止される。セルフ・リフレッシュ動作の要求がある場合は、この内部信号ＷＡＩＴの立ち下がり（内部アドレスＡＤＤの確定）にともなって、ＷＬＴＭ制御回路１４より、所望のリフレッシュ動作を開始するための内部信号ＷＬＴＭが出力される。これにより、メモリ装置の制御回路１２によって、メモリ装置１１に対するリフレッシュ動作が行われる。

次いで、リフレッシュ動作の期間が終了すると、ＷＬＴＭ制御回路１４からの内部信号ＷＬＴＭの出力が停止される。この内部信号ＷＬＴＭの立ち下がりにともなって、ＴＰＴＭ制御回路１３より、プリチャージ動作のための内部信号ＴＰＴＭが出力される。これにより、再度、メモリ装置の制御回路１２によって、コア・アクセス前の、メモリ装置１１のコア部のプリチャージ動作が行われる。

次いで、プリチャージ動作の期間が終了すると、ＴＰＴＭ制御回路１３からの内部信号ＴＰＴＭの出力が停止される。この内部信号ＴＰＴＭの立ち下がりにともなって、ＷＬＴＭ制御回路１４より、ノーマル・アクセス動作を開始するための内部信号ＷＬＴＭが出力される。これにより、メモリ装置の制御回路１２によって、メモリ装置１１に対するリード動作が行われる。

このように、同期リード動作において、リフレッシュ制御回路２１からのセルフ・リフレッシュ動作の要求がある場合は、アドレス取り込み信号／ＡＤＶの立ち下がり後の、システムクロックＣＬＫの最初の立ち上がりで、リフレッシュ動作を開始するための内部信号ＷＬＴＭを出力するようにしている。

すなわち、動作の終わりにチップイネーブル信号／ＣＥ１を必ず立ち上げるようになっている同期モード時においては、アドレス取り込み信号／ＡＤＶの立ち下がり後の内部信号ＡＴＤによらず、システムクロックＣＬＫを用いて、内部アドレスＡＤＤを確定するための内部信号ＷＡＩＴの出力を制御するようにしている。これにより、チップイネーブル信号／ＣＥ１がスタンバイ状態のとき（ハイレベル期間内）にプリチャージ動作が１回だけ行われる。こうして、次のリフレッシュ動作前のプリチャージ動作を省略することにより、たとえ非同期モードと同じ構成の回路を用いた場合にも、ノーマル・サイクルでのコア・アクセスの高速化（動作の前倒し）が可能になる。その結果、セルフ・リフレッシュ動作の要求がある場合の同期リード動作時の、データ（Ｄａｔａ）の入出力をより短時間で実行できるようになるものである。

なお、コア・アクセスの高速化は、それぞれ説明した同期リード動作時に限らず、たとえば同期ライト動作時についても同様に可能である。

図４は、セルフ・リフレッシュ動作の要求がない場合を例に、同期モード中の非同期ライト時の動作について説明するために示す図である。

コンフィグレーション回路２２により同期モードが設定されている状態において、システムクロックＣＬＫを止めることによって非同期動作を行う場合、たとえば図４に示すように、動作の終了にともなうチップイネーブル信号／ＣＥ１の立ち上がりに応じて、ＡＴＤ回路１８より内部信号ＡＴＤが出力される。また、ＷＡＩＴ制御回路１５より、内部信号ＷＡＩＴが出力される。そして、この内部信号ＡＴＤの立ち上がりにともなって、ＴＰＴＭ制御回路１３より、プリチャージ動作のための内部信号ＴＰＴＭが出力される。これにより、メモリ装置の制御回路１２によって、メモリ装置１１のコア部のプリチャージ動作が行われる。

次いで、セルフ・リフレッシュ動作の要求がない場合は、ＷＡＩＴ制御回路１５からの内部信号ＷＡＩＴの出力が、従来と同じ所定の時間を経過した後に停止される。すると、この内部信号ＷＡＩＴの立ち下がり（内部アドレスＡＤＤの確定）にともなって、ＷＬＴＭ制御回路１４より、ノーマル・アクセス動作を開始するための内部信号ＷＬＴＭが出力される。これにより、メモリ装置の制御回路１２によって、メモリ装置１１に対するライト動作が行われる。

このように、同期モード中の非同期ライト動作において、リフレッシュ制御回路２１からのセルフ・リフレッシュ動作の要求がない場合は、内部アドレスＡＤＤを確定するための期間（時間）を経た後に、ノーマル・アクセス動作を開始するための内部信号ＷＬＴＭを出力するようにしている。

すなわち、動作の終わりにチップイネーブル信号／ＣＥ１を必ず立ち上げるようになっている同期モード時においては、アドレス取り込み信号／ＡＤＶの立ち下がり後の内部信号ＡＴＤによらず、設定によって内部アドレスＡＤＤを確定するための内部信号ＷＡＩＴの出力を制御するようにしている。これにより、チップイネーブル信号／ＣＥ１がスタンバイ状態のとき（ハイレベル期間内）にプリチャージ動作が１回だけ行われる。こうして、次のアクセス動作時の、コア・アクセス前のプリチャージ動作を省略するようにしている。

なお、ここでの詳細な説明は割愛するが、リフレッシュレジスタ回路２３からのエクスターナル・リフレッシュモードの要求を受けた場合の同期モード中の非同期ライト動作時についても、同様の動作を行う。

図５は、セルフ・リフレッシュ動作の要求がある場合を例に、同期モード中の非同期ライト時の動作について説明するために示す図である。

コンフィグレーション回路２２により同期モードが設定されている状態において、システムクロックＣＬＫを止めることによって非同期動作を行う場合、たとえば図５に示すように、動作の終了にともなうチップイネーブル信号／ＣＥ１の立ち上がりに応じて、ＡＴＤ回路１８より内部信号ＡＴＤが出力される。また、ＷＡＩＴ制御回路１５より、内部信号ＷＡＩＴが出力される。そして、この内部信号ＡＴＤの立ち上がりにともなって、ＴＰＴＭ制御回路１３より、プリチャージ動作のための内部信号ＴＰＴＭが出力される。これにより、メモリ装置の制御回路１２によって、メモリ装置１１のコア部のプリチャージ動作が行われる。

次いで、セルフ・リフレッシュ動作の要求がある場合は、ＷＡＩＴ制御回路１５からの内部信号ＷＡＩＴの出力が、ノーマル・アクセス動作の場合よりも早いタイミングで停止される。すると、この内部信号ＷＡＩＴの立ち下がり（内部アドレスＡＤＤの確定）にともなって、ＷＬＴＭ制御回路１４より、所望のリフレッシュ動作を開始するための内部信号ＷＬＴＭが出力される。これにより、メモリ装置の制御回路１２によって、メモリ装置１１に対するリフレッシュ動作が行われる。

次いで、リフレッシュ動作の期間が終了すると、ＷＬＴＭ制御回路１４からの内部信号ＷＬＴＭの出力が停止される。この内部信号ＷＬＴＭの立ち下がりにともなって、ＴＰＴＭ制御回路１３より、プリチャージ動作のための内部信号ＴＰＴＭが出力される。これにより、再度、メモリ装置の制御回路１２によって、コア・アクセス前の、メモリ装置１１のコア部のプリチャージ動作が行われる。

次いで、プリチャージ動作の期間が終了すると、ＴＰＴＭ制御回路１３からの内部信号ＴＰＴＭの出力が停止される。この内部信号ＴＰＴＭの立ち下がりにともなって、ＷＬＴＭ制御回路１４より、ノーマル・アクセス動作を開始するための内部信号ＷＬＴＭが出力される。これにより、メモリ装置の制御回路１２によって、メモリ装置１１に対するライト動作が行われる。

このように、同期モード中の非同期ライト動作において、リフレッシュ制御回路２１からのセルフ・リフレッシュ動作の要求がある場合は、ノーマル・アクセス動作の場合よりも早いタイミングで、リフレッシュ動作を開始するための内部信号ＷＬＴＭを出力するようにしている。

すなわち、動作の終わりにチップイネーブル信号／ＣＥ１を必ず立ち上げるようになっている同期モード時においては、アドレス取り込み信号／ＡＤＶの立ち下がり後の内部信号ＡＴＤによらず、たとえばタイマの設定を変えることによって、内部アドレスＡＤＤを確定するための内部信号ＷＡＩＴの出力を制御するようにしている。これにより、チップイネーブル信号／ＣＥ１がスタンバイ状態のとき（ハイレベル期間内）にプリチャージ動作が１回だけ行われる。セルフ・リフレッシュ動作要求がある場合、内部信号ＷＡＩＴが早いタイミングで停止するため、同期モード中の非同期ライト動作時のデータ（Ｄａｔａ）の入力は、通常の非同期ライト動作時と同じタイミングで実行できるようになるものである。

上記したように、動作の終わりにチップイネーブル信号／ＣＥ１がハイレベルとなる同期モード時において、チップイネーブル信号／ＣＥ１がスタンバイ状態のとき（ハイレベル期間内）に、コア部のプリチャージ動作を終わらせるようにしている。

すなわち、リフレッシュ動作の要求がない場合には、コア・アクセス前のプリチャージ動作を、リフレッシュ動作の要求がある場合にはリフレッシュ動作前のプリチャージ動作を、それぞれ省略するようにしている。これにより、省略したプリチャージ動作の分だけ、ノーマル・サイクルでのコア・アクセスの前倒しが可能になる。したがって、セルフ・リフレッシュ動作の要求の有無にかかわらず、同期リード動作時のデータの入出力をより短時間で実行できるようになるものである。

特に、内部アドレスＡＤＤの確定のために、システムクロックＣＬＫを用いるようにした場合（図２，図３参照）においては、非同期モード時と同じ回路をそのまま流用することが可能である。

なお、上記した実施形態においては、同期動作・非同期動作を保証する擬似ＳＲＡＭを例に説明したが、これに限らず、たとえば外部より入力されるクロック信号に同期して動作する同期動作モードを少なくとも備える半導体記憶装置であれば同様に適用することが可能である。

その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態にしたがった、半導体記憶装置（擬似ＳＲＡＭ）の構成例を示すブロック図。 図１の擬似ＳＲＡＭにおいて、セルフ・リフレッシュ動作の要求がない場合を例に、同期リード時の動作について説明するために示すタイミングチャート。 図１の擬似ＳＲＡＭにおいて、セルフ・リフレッシュ動作の要求がある場合を例に、同期リード時の動作について説明するために示すタイミングチャート。 図１の擬似ＳＲＡＭにおいて、セルフ・リフレッシュ動作の要求がない場合を例に、同期モード中の非同期ライト時の動作について説明するために示すタイミングチャート。 図１の擬似ＳＲＡＭにおいて、セルフ・リフレッシュ動作の要求がある場合を例に、同期モード中の非同期ライト時の動作について説明するために示すタイミングチャート。

符号の説明

１１…メモリ装置、１２…メモリ装置の制御回路、１３…ＴＰＴＭ制御回路、１４…ＷＬＴＭ制御回路、１５…ＷＡＩＴ制御回路、２０…ＣＬＫ制御回路、２１…リフレッシュ制御回路、２２…コンフィグレーション回路、２３…リフレッシュレジスタ回路。

Claims (5)

1. 少なくとも、外部より入力されるクロック信号に同期して動作する同期動作モードを備えた半導体記憶装置であって、
   複数のメモリセルを有し、前記複数のメモリセルに記憶されているデータを保持するためのリフレッシュ動作が必要なメモリ部と、
   前記メモリ部でのプリチャージ動作を実行するメモリ制御部と
   を具備し、
   前記同期動作モード時、前記メモリ制御部は、動作の終了にともなってスタンバイ状態となるチップイネーブル信号の、そのスタンバイ状態となる期間内に、前記メモリ部でのプリチャージ動作を実行することを特徴とする半導体記憶装置。
2. 前記リフレッシュ動作の非要求時、前記メモリ制御部は、前記チップイネーブル信号がスタンバイ状態となる期間を経過した後の、前記メモリ部でのアクセス動作を行う前のプリチャージ動作を実行しないことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記リフレッシュ動作の要求時、前記メモリ制御部は、前記チップイネーブル信号がスタンバイ状態となる期間を経過した後の、前記メモリ部でのリフレッシュ動作を行う前のプリチャージ動作を実行しないことを特徴とする請求項１に記載の半導体記憶装置。
4. 前記メモリ部でのアクセス動作および前記メモリ部でのリフレッシュ動作は、外部より入力されるクロック信号によって、それぞれ開始のタイミングが制御されることを特徴とする請求項２または３に記載の半導体記憶装置。
5. 前記リフレッシュ動作を、外部から入力される外部リフレッシュ要求または内部で発生する内部リフレッシュ要求のいずれかにしたがって実行することを特徴とする請求項１に記載の半導体記憶装置。

Images