JPH11297067A - １―ｔｓｒａｍ互換性メモリのための方法及び装置 - Google Patents
１―ｔｓｒａｍ互換性メモリのための方法及び装置Info
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- JPH11297067A JPH11297067A JP11061012A JP6101299A JPH11297067A JP H11297067 A JPH11297067 A JP H11297067A JP 11061012 A JP11061012 A JP 11061012A JP 6101299 A JP6101299 A JP 6101299A JP H11297067 A JPH11297067 A JP H11297067A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
-
- G—PHYSICS
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- G11C—STATIC STORES
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Abstract
(57)【要約】
【課題】 リフレッシュにより外部アクセスにおける
遅延が生じることのないＤＲＡＭセルを用いたＳＲＡＭ
互換性メモリを提供する。 【解決手段】 リフレッシュが外部アクセスに影響を
与えないようにＤＲＡＭアレイのリフレッシュを処理す
る。これにより、ＳＲＡＭ互換性メモリは、ＤＲＡＭ
（或いは１トランジスタ）セルから組み立てられるよう
になる。頻度が低いメモリリフレッシュを実行するため
に未使用の外部アクセス時間を利用することにより、メ
モリアレイのピーク帯域幅要件における損失を無くすこ
とができる。
遅延が生じることのないＤＲＡＭセルを用いたＳＲＡＭ
互換性メモリを提供する。 【解決手段】 リフレッシュが外部アクセスに影響を
与えないようにＤＲＡＭアレイのリフレッシュを処理す
る。これにより、ＳＲＡＭ互換性メモリは、ＤＲＡＭ
（或いは１トランジスタ）セルから組み立てられるよう
になる。頻度が低いメモリリフレッシュを実行するため
に未使用の外部アクセス時間を利用することにより、メ
モリアレイのピーク帯域幅要件における損失を無くすこ
とができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリに関連
する。詳細には本発明はＳＲＡＭ及びＤＲＡＭのいずれ
にも関連し、ＳＲＡＭ互換性メモリを組み立てるために
ＤＲＡＭセルを使用することに関連する。
する。詳細には本発明はＳＲＡＭ及びＤＲＡＭのいずれ
にも関連し、ＳＲＡＭ互換性メモリを組み立てるために
ＤＲＡＭセルを使用することに関連する。
【０００２】
【従来の技術】１つのトランジスタ（１−Ｔ）及び１つ
のコンデンサからなる従来のＤＲＡＭ（ダイナミックラ
ンダムアクセスメモリ）メモリセルは、従来通りに４〜
６個のトランジスタからなるＳＲＡＭ（スタティックラ
ンダムアクセスメモリ）セルよりチップ表面積が著しく
小さく、それ故安価である。しかしながら、ＤＲＡＭセ
ル内に格納されるデータは周期的にリフレッシュする必
要があるのに対して、ＳＲＡＭセルではその必要がな
い。従来技術、例えば「疑似ＳＲＡＭ」（１９９０年東
芝データブック参照）は、ＤＲＡＭセルをＳＲＡＭアプ
リケーションに用いようと試みたが、ほとんど効果がな
く、そのデバイスがメモリリフレッシュを制御するため
にメモリリフレッシュ中に外部信号を必要としたため、
外部アクセスに遅延を生じた。その結果リフレッシュは
透過性を有しておらず、そのデバイスは本質的にＳＲＡ
Ｍデバイスとの互換性を有していない。
のコンデンサからなる従来のＤＲＡＭ（ダイナミックラ
ンダムアクセスメモリ）メモリセルは、従来通りに４〜
６個のトランジスタからなるＳＲＡＭ（スタティックラ
ンダムアクセスメモリ）セルよりチップ表面積が著しく
小さく、それ故安価である。しかしながら、ＤＲＡＭセ
ル内に格納されるデータは周期的にリフレッシュする必
要があるのに対して、ＳＲＡＭセルではその必要がな
い。従来技術、例えば「疑似ＳＲＡＭ」（１９９０年東
芝データブック参照）は、ＤＲＡＭセルをＳＲＡＭアプ
リケーションに用いようと試みたが、ほとんど効果がな
く、そのデバイスがメモリリフレッシュを制御するため
にメモリリフレッシュ中に外部信号を必要としたため、
外部アクセスに遅延を生じた。その結果リフレッシュは
透過性を有しておらず、そのデバイスは本質的にＳＲＡ
Ｍデバイスとの互換性を有していない。
【０００３】
【発明が解決しようとする課題】リフレッシュにより外
部アクセスにおける遅延が生じることのないＤＲＡＭセ
ルを用いたＳＲＡＭ互換性メモリを提供することであ
る。
部アクセスにおける遅延が生じることのないＤＲＡＭセ
ルを用いたＳＲＡＭ互換性メモリを提供することであ
る。
【０００４】
【課題を解決するための手段】本発明に従った単一トラ
ンジスタメモリセルは従来のＤＲＡＭセルと概ね同じで
ある。従ってそのメモリは周期的なリフレッシュを必要
とする。リフレッシュはメモリ帯域幅を占有する。一般
にリフレッシュ及び外部アクセスの両方により必要とさ
れる全帯域幅が、メモリセルアレイにより与えられるメ
モリ帯域幅以下であるなら、メモリリフレッシュは外部
アクセスにおいて（タイミングに関して）全く影響がな
く実行することができる。リフレッシュは比較的稀な事
象であるため、リフレッシュが占有する平均帯域幅は、
メモリアレイに対して利用可能なピーク帯域幅に比べて
相対的に小さい。例えば、本発明の一実施例の場合、メ
モリ動作周波数は１００ＭＨｚであり、６２．５ＫＨｚ
のリフレッシュ周波数（１０００行のメモリセルで、各
行当たり１６ｍｓｅｃリフレッシュ時間の場合）は、全
利用可能帯域幅の０．０６２５%しか占有しない。
ンジスタメモリセルは従来のＤＲＡＭセルと概ね同じで
ある。従ってそのメモリは周期的なリフレッシュを必要
とする。リフレッシュはメモリ帯域幅を占有する。一般
にリフレッシュ及び外部アクセスの両方により必要とさ
れる全帯域幅が、メモリセルアレイにより与えられるメ
モリ帯域幅以下であるなら、メモリリフレッシュは外部
アクセスにおいて（タイミングに関して）全く影響がな
く実行することができる。リフレッシュは比較的稀な事
象であるため、リフレッシュが占有する平均帯域幅は、
メモリアレイに対して利用可能なピーク帯域幅に比べて
相対的に小さい。例えば、本発明の一実施例の場合、メ
モリ動作周波数は１００ＭＨｚであり、６２．５ＫＨｚ
のリフレッシュ周波数（１０００行のメモリセルで、各
行当たり１６ｍｓｅｃリフレッシュ時間の場合）は、全
利用可能帯域幅の０．０６２５%しか占有しない。
【０００５】理論的には、外部アクセス周波数が９９．
９３７５ＭＨｚであるなら、リフレッシュは外部アクセ
スに関して全く影響を与えない。しかしながら実際に
は、メモリアレイのサイクルタイムが１０ｎｓｅｃであ
る場合には、各リフレッシュアクセスの発生は１０ｎｓ
ｅｃかかり、各外部アクセスは少なくとも１０ｎｓｅｃ
かかる。リフレッシュを外部アクセスに対して透過に行
うためには、外部アクセス時間は２０ｎｓｅｃ（リフレ
ッシュに対して１０ｎｓｅｃ及び実際のアクセスに対し
て１０ｎｓｅｃ）かかる、すなわち外部アクセス周波数
は５０ＭＨｚより小さくなるべきである。１００ＭＨｚ
メモリアレイを用いて、５０ＭＨｚアプリケーションが
リフレッシュを実行するのを支援することは、リフレッ
シュが６２．５ＫＨｚの周波数であり、経済的ではな
い。さらに一般的に、外部アクセスの平均周波数はピー
クアクセス周波数より小さい。実際には、現存するメモ
リシステムでは、９９．９%を超える利用率（平均周波
数／ピーク周波数）を有するものはほとんどない。従っ
てピーク動作周波数がピーク外部アクセス周波数に等し
いか、或いはわずかに大きく、低い平均アクセス周波数
を利用して、メモリリフレッシュを実行し、そのメモリ
システムがＳＲＡＭとして見えるようにする、１−Ｔセ
ルを用いるメモリシステムを設計することができる。
９３７５ＭＨｚであるなら、リフレッシュは外部アクセ
スに関して全く影響を与えない。しかしながら実際に
は、メモリアレイのサイクルタイムが１０ｎｓｅｃであ
る場合には、各リフレッシュアクセスの発生は１０ｎｓ
ｅｃかかり、各外部アクセスは少なくとも１０ｎｓｅｃ
かかる。リフレッシュを外部アクセスに対して透過に行
うためには、外部アクセス時間は２０ｎｓｅｃ（リフレ
ッシュに対して１０ｎｓｅｃ及び実際のアクセスに対し
て１０ｎｓｅｃ）かかる、すなわち外部アクセス周波数
は５０ＭＨｚより小さくなるべきである。１００ＭＨｚ
メモリアレイを用いて、５０ＭＨｚアプリケーションが
リフレッシュを実行するのを支援することは、リフレッ
シュが６２．５ＫＨｚの周波数であり、経済的ではな
い。さらに一般的に、外部アクセスの平均周波数はピー
クアクセス周波数より小さい。実際には、現存するメモ
リシステムでは、９９．９%を超える利用率（平均周波
数／ピーク周波数）を有するものはほとんどない。従っ
てピーク動作周波数がピーク外部アクセス周波数に等し
いか、或いはわずかに大きく、低い平均アクセス周波数
を利用して、メモリリフレッシュを実行し、そのメモリ
システムがＳＲＡＭとして見えるようにする、１−Ｔセ
ルを用いるメモリシステムを設計することができる。
【０００６】
【発明の実施の形態】本発明の一実施例では、メモリセ
ルアレイは３２ビットの１２８Ｋワードを有する。それ
故そのアレイは３２データＩ／Ｏラインを有する。図１
は、そのようなアレイを有する本メモリシステムの一例
を示す。メモリシステムは、メモリセルアレイ１０、メ
モリアレイシーケンサ１４、メモリアドレスマルチプレ
クサ１６、リフレッシュコントローラ２０、外部アクセ
スコントローラ２２並びにアクセスアービタ２６を備え
る。メモリアレイ１０は、２Ｋ行及び２Ｋ列内に配置さ
れる。データセンシング、リストア並びに書込み動作を
実行する、ブロック３０におけるセンス増幅器は、各列
に関連する。各アクセス中に、１つのセルアレイ行が動
作状態にされ、その行の２Ｋメモリセルは、各列内のセ
ンス増幅器３０に接続される。
ルアレイは３２ビットの１２８Ｋワードを有する。それ
故そのアレイは３２データＩ／Ｏラインを有する。図１
は、そのようなアレイを有する本メモリシステムの一例
を示す。メモリシステムは、メモリセルアレイ１０、メ
モリアレイシーケンサ１４、メモリアドレスマルチプレ
クサ１６、リフレッシュコントローラ２０、外部アクセ
スコントローラ２２並びにアクセスアービタ２６を備え
る。メモリアレイ１０は、２Ｋ行及び２Ｋ列内に配置さ
れる。データセンシング、リストア並びに書込み動作を
実行する、ブロック３０におけるセンス増幅器は、各列
に関連する。各アクセス中に、１つのセルアレイ行が動
作状態にされ、その行の２Ｋメモリセルは、各列内のセ
ンス増幅器３０に接続される。
【０００７】センス増幅器３０は従来通りに、一組の２
Ｋ−３２列マルチプレクサ３８を介してＩ／Ｏバッファ
３６に接続される。メモリアレイシーケンサ１４は、ア
レイの動作を制御するために、従来通りのＤＲＡＭコン
トロール信号ＲＡＳ＃及びＣＡＳ＃を発生する。ＲＡＳ
＃及びＣＡＳ＃信号の機能は同じ発明者による米国特許
第５，６１５，１６９号に記載される機能と同様であ
り、ここで参照してその全体を本明細書の一部としてい
る。外部アクセスコントローラ２２は、外部アクセスコ
マンドを解釈し、読出し／書込み要求を発生する。一実
施例では、２つの信号を用いて、外部アクセスを確定す
る。その信号はクロック（ＣＬＫ）及びアドレスススト
ローブ（ＡＤＳ＃）である。外部アクセスは、アドレス
ストローブ（ＡＤＳ＃）信号の動作状態における立上が
りクロックエッジで検出される。
Ｋ−３２列マルチプレクサ３８を介してＩ／Ｏバッファ
３６に接続される。メモリアレイシーケンサ１４は、ア
レイの動作を制御するために、従来通りのＤＲＡＭコン
トロール信号ＲＡＳ＃及びＣＡＳ＃を発生する。ＲＡＳ
＃及びＣＡＳ＃信号の機能は同じ発明者による米国特許
第５，６１５，１６９号に記載される機能と同様であ
り、ここで参照してその全体を本明細書の一部としてい
る。外部アクセスコントローラ２２は、外部アクセスコ
マンドを解釈し、読出し／書込み要求を発生する。一実
施例では、２つの信号を用いて、外部アクセスを確定す
る。その信号はクロック（ＣＬＫ）及びアドレスススト
ローブ（ＡＤＳ＃）である。外部アクセスは、アドレス
ストローブ（ＡＤＳ＃）信号の動作状態における立上が
りクロックエッジで検出される。
【０００８】図２は、これらの２つの信号のタイミング
関係を示す。ＡＤＳ＃及びＣＬＫのシグナリングは、同
期ＳＲＡＭの場合の業界標準と同様である（例えば１９
９５年３月２５日付けのインテル社Pentium Processor
3.3v Pipelined BSRAM specification version 2.0を参
照されたい）。
関係を示す。ＡＤＳ＃及びＣＬＫのシグナリングは、同
期ＳＲＡＭの場合の業界標準と同様である（例えば１９
９５年３月２５日付けのインテル社Pentium Processor
3.3v Pipelined BSRAM specification version 2.0を参
照されたい）。
【０００９】別の実施例では、外部インターフェイス信
号は、標準的な非同期ＳＲＡＭの信号と同様にすること
ができる（１９９０年Mitsubishi Semiconductor Memor
y Data Book、Ｍ５Ｍ５１７８Ｐ、６４ＫＳＲＡＭ用の
データシートを参照されたい）。この場合には、ＡＤＳ
＃信号はMurakami等による１９９１年１１月JSSC, Vol.
126, No. 11, pp. 1563-1567「A 21-mW 4-Mb CMOS SRAM
for Battery Operation」に記載されるものと同様のア
ドレス遷移検出回路により内部的に発生させることがで
きる。従って、発生したＡＤＳ＃信号は、メモリの内部
動作と同期させるために用いることができる。
号は、標準的な非同期ＳＲＡＭの信号と同様にすること
ができる（１９９０年Mitsubishi Semiconductor Memor
y Data Book、Ｍ５Ｍ５１７８Ｐ、６４ＫＳＲＡＭ用の
データシートを参照されたい）。この場合には、ＡＤＳ
＃信号はMurakami等による１９９１年１１月JSSC, Vol.
126, No. 11, pp. 1563-1567「A 21-mW 4-Mb CMOS SRAM
for Battery Operation」に記載されるものと同様のア
ドレス遷移検出回路により内部的に発生させることがで
きる。従って、発生したＡＤＳ＃信号は、メモリの内部
動作と同期させるために用いることができる。
【００１０】外部アクセスの検出時に、外部アクセスコ
ントローラ２２はアクセスアービタ２６に対する要求信
号ＥＲＥＱ＃を動作状態にし、アクセスアービタ２６は
ＡＳＥＬ信号をハイにし、メモリアレイ１０に対するア
クセス用アドレスのための外部アクセスアドレスバスＥ
ＣＡｄｄ上のアドレスを選択する。またアービタ２６
は、アレイ動作を制御するためのＲＡＳ＃及びＣＡＳ＃
を発生させるメモリアレイシーケンサ１４に入力される
外部アクセスＥＡ＃信号も動作状態にする。これらの信
号のタイミングも図２に示される。
ントローラ２２はアクセスアービタ２６に対する要求信
号ＥＲＥＱ＃を動作状態にし、アクセスアービタ２６は
ＡＳＥＬ信号をハイにし、メモリアレイ１０に対するア
クセス用アドレスのための外部アクセスアドレスバスＥ
ＣＡｄｄ上のアドレスを選択する。またアービタ２６
は、アレイ動作を制御するためのＲＡＳ＃及びＣＡＳ＃
を発生させるメモリアレイシーケンサ１４に入力される
外部アクセスＥＡ＃信号も動作状態にする。これらの信
号のタイミングも図２に示される。
【００１１】外部アクセスとリフレッシュとの間のアク
セスが衝突する場合には、アクセス優先度は通常、アー
ビタ２６により外部アクセスに対して与えられる。そう
することにより、外部アクセスはリフレッシュにより遅
延を生じることはない。この実施例はクロック周期に等
しいメモリサイクル時間を有するように形成され、従っ
てクロックサイクル毎のランダムアクセスを可能にす
る。そのアクセスはランダムである、すなわちそのアク
セスはデバイスアドレス空間に広がる任意のアドレスで
あることができる。クロックサイクルの開始時点で、ア
ービタ２６は、その要求を評価し、アドレスマルチプレ
クサ１６に入力されるＡＳＥＬ信号を駆動し、２つのア
ドレスの１つを選択する。その２つのアドレスは、リフ
レッシュアドレスＲＦＡｄｄ或いは外部アクセスアドレ
スＥＣＡｄｄであり、メモリアレイ１０の動作に用いら
れる。外部アクセスが存在しない場合にのみ、アービタ
２６により、リフレッシュアクセスが実行されるように
なる。衝突が起こる場合には、リフレッシュが遅延され
る。このタイミングも図２に示される。
セスが衝突する場合には、アクセス優先度は通常、アー
ビタ２６により外部アクセスに対して与えられる。そう
することにより、外部アクセスはリフレッシュにより遅
延を生じることはない。この実施例はクロック周期に等
しいメモリサイクル時間を有するように形成され、従っ
てクロックサイクル毎のランダムアクセスを可能にす
る。そのアクセスはランダムである、すなわちそのアク
セスはデバイスアドレス空間に広がる任意のアドレスで
あることができる。クロックサイクルの開始時点で、ア
ービタ２６は、その要求を評価し、アドレスマルチプレ
クサ１６に入力されるＡＳＥＬ信号を駆動し、２つのア
ドレスの１つを選択する。その２つのアドレスは、リフ
レッシュアドレスＲＦＡｄｄ或いは外部アクセスアドレ
スＥＣＡｄｄであり、メモリアレイ１０の動作に用いら
れる。外部アクセスが存在しない場合にのみ、アービタ
２６により、リフレッシュアクセスが実行されるように
なる。衝突が起こる場合には、リフレッシュが遅延され
る。このタイミングも図２に示される。
【００１２】リフレッシュコントローラ２０は、メモリ
アレイ１０が適宜リフレッシュされるのを確実にするよ
うに周期的にリフレッシュ要求を発生する。メモリアレ
イ１０がある時点で、１６ｍｓのリフレッシュ時間の間
リフレッシュされるため、リフレッシュコントローラ２
０は８μｓ毎に１つのリフレッシュ要求を発生する。リ
フレッシュ要求信号ＲＲＥＱ＃は、未処理のリフレッシ
ュが存在する時に動作状態にされる。ＲＲＥＱ＃信号の
動作状態は、ＭＣＬＫ信号の立上がりエッジでアービタ
２６により検出される。外部アクセス要求が検出されな
い場合、アービタ２６は、リフレッシュ識別ＲＦＡＣＫ
＃及びＡＳＥＬ信号の両方を１クロックサイクルの間ロ
ーにする。現在のメモリサイクルがリフレッシュのため
に用いられ、その後のメモリサイクルが、メモリアレイ
１０に対するアドレスとしてリフレッシュコントローラ
２０からのリフレッシュアドレスを選択する。
アレイ１０が適宜リフレッシュされるのを確実にするよ
うに周期的にリフレッシュ要求を発生する。メモリアレ
イ１０がある時点で、１６ｍｓのリフレッシュ時間の間
リフレッシュされるため、リフレッシュコントローラ２
０は８μｓ毎に１つのリフレッシュ要求を発生する。リ
フレッシュ要求信号ＲＲＥＱ＃は、未処理のリフレッシ
ュが存在する時に動作状態にされる。ＲＲＥＱ＃信号の
動作状態は、ＭＣＬＫ信号の立上がりエッジでアービタ
２６により検出される。外部アクセス要求が検出されな
い場合、アービタ２６は、リフレッシュ識別ＲＦＡＣＫ
＃及びＡＳＥＬ信号の両方を１クロックサイクルの間ロ
ーにする。現在のメモリサイクルがリフレッシュのため
に用いられ、その後のメモリサイクルが、メモリアレイ
１０に対するアドレスとしてリフレッシュコントローラ
２０からのリフレッシュアドレスを選択する。
【００１３】図３はリフレッシュコントローラ２０のブ
ロック図であり、リフレッシュアドレスカウンタ４０、
リフレッシュタイマ４４並びにリフレッシュアキューム
レータ５０を備える。リフレッシュカウンタ４０は、リ
フレッシュサイクル中にメモリアレイ１０に対して１１
ビット行アドレスを与える。リフレッシュカウンタ４０
は、リフレッシュ識別ＲＦＡＣＫ＃の動作停止によりシ
グナリングされるリフレッシュサイクルの終了時にイン
クリメントされる。リフレッシュタイマ４４は始動時に
（リセット信号により）リセットされる。タイマ４４
は、４０９５サイクルの全カウントを実現する１２ビッ
トカウンタ４６及び１２入力ＮＡＮＤゲート４８を備え
る。１００ＭＨｚのクロック周波数の場合、タイマ４４
は約８μｓ毎にタイムアップする（信号Ｑ０−Ｑ１２が
ハイになる）。
ロック図であり、リフレッシュアドレスカウンタ４０、
リフレッシュタイマ４４並びにリフレッシュアキューム
レータ５０を備える。リフレッシュカウンタ４０は、リ
フレッシュサイクル中にメモリアレイ１０に対して１１
ビット行アドレスを与える。リフレッシュカウンタ４０
は、リフレッシュ識別ＲＦＡＣＫ＃の動作停止によりシ
グナリングされるリフレッシュサイクルの終了時にイン
クリメントされる。リフレッシュタイマ４４は始動時に
（リセット信号により）リセットされる。タイマ４４
は、４０９５サイクルの全カウントを実現する１２ビッ
トカウンタ４６及び１２入力ＮＡＮＤゲート４８を備え
る。１００ＭＨｚのクロック周波数の場合、タイマ４４
は約８μｓ毎にタイムアップする（信号Ｑ０−Ｑ１２が
ハイになる）。
【００１４】全てのカウンタビットＱ０−Ｑ１２がハイ
になるとき、リフレッシュアップＲＦＵＰ＃信号は、１
クロックサイクルの間ＮＡＮＤゲート４８によりローに
される。この信号は、３ビットアップ／ダウンカウンタ
５２をインクリメントするためにリフレッシュアキュム
レータ５０に入力される。アップダウンカウンタ５２
は、ＲＦＵＰ＃がローにされる時、１だけインクリメン
トし、ＲＦＡＣＫ＃が１クロックサイクルの間ローにさ
れる時、１だけデクリメントする。カウンタ５２は、フ
ルカウントになる時、すなわちＡＱ０−ＡＱ２が全てハ
イになる時、インクリメントを中止する。アキュムレー
タ５０カウントが空でない場合、すなわち信号ＡＱ０−
ＡＱ２が０００でない場合、リフレッシュ要求ＲＲＱｇ
はＯＲゲート５４によりローにされる。アキュムレータ
５０の機能は以下に示される。
になるとき、リフレッシュアップＲＦＵＰ＃信号は、１
クロックサイクルの間ＮＡＮＤゲート４８によりローに
される。この信号は、３ビットアップ／ダウンカウンタ
５２をインクリメントするためにリフレッシュアキュム
レータ５０に入力される。アップダウンカウンタ５２
は、ＲＦＵＰ＃がローにされる時、１だけインクリメン
トし、ＲＦＡＣＫ＃が１クロックサイクルの間ローにさ
れる時、１だけデクリメントする。カウンタ５２は、フ
ルカウントになる時、すなわちＡＱ０−ＡＱ２が全てハ
イになる時、インクリメントを中止する。アキュムレー
タ５０カウントが空でない場合、すなわち信号ＡＱ０−
ＡＱ２が０００でない場合、リフレッシュ要求ＲＲＱｇ
はＯＲゲート５４によりローにされる。アキュムレータ
５０の機能は以下に示される。
【００１５】１つ或いはそれ以上のリフレッシュタイム
アップ周期（それぞれ約８μｓ）の間外部アクセスが持
続する場合がある。この場合にリフレッシュサイクルを
損失することなく調整するために、リフレッシュ要求が
アキュムレータ５０に蓄積される。アービタ２６に対す
るリフレッシュ要求ＲＲＥＱ＃信号は、アキュムレータ
５０が空になるまでロー状態にされたままである。本実
施例では、アキュムレータ５０は７リフレッシュまで蓄
積することができる。これにより、そのシステムはリフ
レッシュサイクルを損失することなく５６μｓまでの周
期の間、外部アクセスを継続することができるようにな
る。この典型的なメモリシステムが機能することを目標
とするコンピュータシステムでは、一般に５６μｓより
長い連続的な外部アクセスは発生しない（他のアプリケ
ーションでは、カウンタ５２の大きさはその応用要件を
満足するように増減されることができる）。
アップ周期（それぞれ約８μｓ）の間外部アクセスが持
続する場合がある。この場合にリフレッシュサイクルを
損失することなく調整するために、リフレッシュ要求が
アキュムレータ５０に蓄積される。アービタ２６に対す
るリフレッシュ要求ＲＲＥＱ＃信号は、アキュムレータ
５０が空になるまでロー状態にされたままである。本実
施例では、アキュムレータ５０は７リフレッシュまで蓄
積することができる。これにより、そのシステムはリフ
レッシュサイクルを損失することなく５６μｓまでの周
期の間、外部アクセスを継続することができるようにな
る。この典型的なメモリシステムが機能することを目標
とするコンピュータシステムでは、一般に５６μｓより
長い連続的な外部アクセスは発生しない（他のアプリケ
ーションでは、カウンタ５２の大きさはその応用要件を
満足するように増減されることができる）。
【００１６】本実施例では、メモリシステムの動作に同
期する信号ＭＣＬＫは外部クロック信号ＣＬＫから従来
通りに導かれる。別の実施例では、ＭＣＬＫは従来のオ
ンチップ発振器及びＰＬＬ（フェーズロックループ）に
より発生させることができる。ＰＬＬはアドレス遷移検
出器の出力に対するＭＣＬＫ立上がりエッジに同期し、
アドレス遷移検出器はアドレスバス上に遷移が発生する
際にパルスを発生する。
期する信号ＭＣＬＫは外部クロック信号ＣＬＫから従来
通りに導かれる。別の実施例では、ＭＣＬＫは従来のオ
ンチップ発振器及びＰＬＬ（フェーズロックループ）に
より発生させることができる。ＰＬＬはアドレス遷移検
出器の出力に対するＭＣＬＫ立上がりエッジに同期し、
アドレス遷移検出器はアドレスバス上に遷移が発生する
際にパルスを発生する。
【００１７】図４は図１のアービタ２６の内部構造の一
例を示し、本実施例では、図示されるようにインバータ
５８に接続されるＮＡＮＤゲート５６を備える。こうし
て未処理のメモリアレイ外部アクセスが存在しない場合
を除いて、リフレッシュは防止される。
例を示し、本実施例では、図示されるようにインバータ
５８に接続されるＮＡＮＤゲート５６を備える。こうし
て未処理のメモリアレイ外部アクセスが存在しない場合
を除いて、リフレッシュは防止される。
【００１８】本開示は例示のためのものであり、制限す
るものではない。さらに別の変更例が本開示の観点から
当業者には明らかであり、その変更例も添付の請求の範
囲に入ること意図するものである。
るものではない。さらに別の変更例が本開示の観点から
当業者には明らかであり、その変更例も添付の請求の範
囲に入ること意図するものである。
【００１９】
【発明の効果】本発明により、リフレッシュにより外部
アクセスにおける遅延が生じることのないＤＲＡＭセル
を用いたＳＲＡＭ互換性メモリを提供することができ
る。
アクセスにおける遅延が生じることのないＤＲＡＭセル
を用いたＳＲＡＭ互換性メモリを提供することができ
る。
【図１】本発明に従ったメモリシステムのブロック図で
ある。
ある。
【図２】図１のシステムに対するタイミング図である。
【図３】図１のシステムのリフレッシュコントローラを
示す図である。
示す図である。
【図４】図１のアービタを示す図である。
１０ メモリアレイ １４ メモリアレイシーケンサ １６ メモリアドレスマルチプレクサ ２０ リフレッシュコントローラ ２２ 外部アクセスコントローラ ２６ アクセスアービタ ３０ センス増幅器 ３６ Ｉ／Ｏバッファ ３８ ２Ｋ−３２マルチプレクサ ４０ リフレッシュアドレスカウンタ ４４ リフレッシュタイマ ４６ １２ビットバイナリカウンタ ４８ １２入力ＮＡＮＤゲート ５０ リフレッシュアキュームレータ ５２ ３ビットアップ／ダウンカウンタ ５４ ＯＲゲート ５６ ＮＡＮＤゲート ５８ インバータ
Claims (12)
- 【請求項１】 周期的にリフレッシュする必要がある
複数のメモリセルを備えるメモリアレイを動作させるた
めの方法であって、 前記メモリアレイに対する外部アクセスが未処理である
か否かを判定する過程と、 外部アクセスが未処理であると判定された場合、前記外
部アクセスを実行する過程と、 リフレッシュが未処理であるか否かを判定する過程と、 外部アクセスが未処理でないと判定された場合、前記リ
フレッシュを実行する過程とを有することを特徴とする
方法。 - 【請求項２】 前記リフレッシュを後に実行するため
に、外部アクセスが未処理の間に実行されなかった全て
のリフレッシュを蓄積する過程をさらに有することを特
徴とする請求項１に記載の方法。 - 【請求項３】 前記各セルが１つのトランジスタを備
えることを特徴とする請求項１に記載の方法。 - 【請求項４】 前記各セルがＤＲＡＭセルであること
を特徴とする請求項１に記載の方法。 - 【請求項５】 前記メモリアレイが、前記外部アクセ
スのピーク周波数に少なくとも等しいピーク動作周波数
を有することを特徴とする請求項１に記載の方法。 - 【請求項６】 周期的にリフレッシュする必要がある
複数のメモリセルを備えるメモリアレイを動作させるた
めの方法であって、 リフレッシュが未処理であるか否かを判定する過程と、 前記メモリアレイに対する外部アクセス間のアイドル時
間中にのみ前記未処理のリフレッシュを実行する過程と
を有することを特徴とする方法。 - 【請求項７】 メモリシステムであって、 周期的にリフレッシュする必要があるメモリセルのアレ
イと、 前記メモリセルに外部からアクセスするために、前記メ
モリアレイに接続されるアクセスコントローラと、 前記メモリセルをリフレッシュするために、前記メモリ
アレイに接続されるリフレッシュコントローラとを備
え、 前記リフレッシュコントローラが、前記メモリセルへの
外部アクセス間のアイドル時間中にのみ前記メモリセル
をリフレッシュすることを特徴とするメモリシステム。 - 【請求項８】 前記アクセスコントローラと前記リフ
レッシュコントローラとの間に接続されるアービタをさ
らに備えることを特徴とする請求項７に記載のシステ
ム。 - 【請求項９】 各メモリセルがＤＲＡＭセルであるこ
とを特徴とする請求項７に記載のシステム。 - 【請求項１０】 前記メモリセルがそれぞれ１つのト
ランジスタを備えることを特徴とする請求項７に記載の
システム。 - 【請求項１１】 前記メモリアレイが、前記外部アク
セスのピーク周波数に少なくとも等しいピーク動作周波
数を有することを特徴とする請求項７に記載のシステ
ム。 - 【請求項１２】 リフレッシュが前記アイドル時間中
に実行されるようになるまで、前記リフレッシュを蓄積
するために前記リフレッシュコントローラ内に設けられ
るアキュムレータをさらに備えることを特徴とする請求
項８に記載のシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/037,396 US6028804A (en) | 1998-03-09 | 1998-03-09 | Method and apparatus for 1-T SRAM compatible memory |
| US09/037396 | 1998-03-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11297067A true JPH11297067A (ja) | 1999-10-29 |
Family
ID=21894121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11061012A Pending JPH11297067A (ja) | 1998-03-09 | 1999-03-09 | １―ｔｓｒａｍ互換性メモリのための方法及び装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6028804A (ja) |
| EP (1) | EP0942430B1 (ja) |
| JP (1) | JPH11297067A (ja) |
| DE (1) | DE69932875T2 (ja) |
| TW (1) | TW434545B (ja) |
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| US6545943B2 (en) | 2000-11-08 | 2003-04-08 | Seiko Epson Corporation | Activation of word lines in semiconductor memory device |
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| US6930946B2 (en) | 2003-04-21 | 2005-08-16 | Seiko Epson Corporation | Refresh control and internal voltage generation in semiconductor memory device |
| JP2008547152A (ja) * | 2005-06-24 | 2008-12-25 | モーシス，インコーポレーテッド | ロジックプロセスで埋め込まれたｄｒａｍのためのワード線ドライバ |
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| US6504780B2 (en) * | 1998-10-01 | 2003-01-07 | Monolithic System Technology, Inc. | Method and apparatus for completely hiding refresh operations in a dram device using clock division |
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- 1999-02-23 TW TW088102687A patent/TW434545B/zh not_active IP Right Cessation
- 1999-03-08 DE DE69932875T patent/DE69932875T2/de not_active Expired - Lifetime
- 1999-03-08 EP EP99301728A patent/EP0942430B1/en not_active Expired - Lifetime
- 1999-03-09 JP JP11061012A patent/JPH11297067A/ja active Pending
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Also Published As
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| DE69932875T2 (de) | 2006-12-21 |
| EP0942430A1 (en) | 1999-09-15 |
| TW434545B (en) | 2001-05-16 |
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