JP2003196977A - 半導体記憶装置のデータアクセス方法、及び半導体記憶装置 - Google Patents
半導体記憶装置のデータアクセス方法、及び半導体記憶装置Info
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- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Abstract
(57)【要約】
【課題】 外部アクセス動作とは独立してリフレッシュ
動作を行なう際、各動作に適した時間設定をすることが
可能な半導体記憶装置のデータアクセス方法及び半導体
記憶装置を提供すること 【解決手段】 計時開始信号ＳＩＮが経路切り換え手段
２に入力され、外部アクセス／リフレッシュ動作開始要
求信号ＲＥＱ（Ｏ）／（Ｉ）により制御されて第１又は
第２計時部３、４に接続される。第１及び第２計時部
３、４は、τＯ及びτＩ時間を計時して計時終了信号Ｓ
ＯＵＴを出力する。計時時間τＯは外部アクセス動作時
のビット線対の差動増幅時間であり、計時時間τＩはリ
フレッシュ動作時の差動増幅時間である。計時時間τＯ
を読み代・書き込みで可変して設定することもできる。
これにより、動作モード毎に的確な増幅時間とすること
ができる。
動作を行なう際、各動作に適した時間設定をすることが
可能な半導体記憶装置のデータアクセス方法及び半導体
記憶装置を提供すること 【解決手段】 計時開始信号ＳＩＮが経路切り換え手段
２に入力され、外部アクセス／リフレッシュ動作開始要
求信号ＲＥＱ（Ｏ）／（Ｉ）により制御されて第１又は
第２計時部３、４に接続される。第１及び第２計時部
３、４は、τＯ及びτＩ時間を計時して計時終了信号Ｓ
ＯＵＴを出力する。計時時間τＯは外部アクセス動作時
のビット線対の差動増幅時間であり、計時時間τＩはリ
フレッシュ動作時の差動増幅時間である。計時時間τＯ
を読み代・書き込みで可変して設定することもできる。
これにより、動作モード毎に的確な増幅時間とすること
ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、外部アクセス動作
とは独立した内部アクセス動作としてリフレッシュ動作
を行なう際の半導体記憶装置のデータアクセス方法、及
び半導体記憶装置に関するものであり、特に、外部アク
セス動作内又は外部アクセス動作間にリフレッシュ動作
を有効に行わせることが可能な半導体記憶装置のデータ
アクセス方法、及び半導体記憶装置に関するものであ
る。
とは独立した内部アクセス動作としてリフレッシュ動作
を行なう際の半導体記憶装置のデータアクセス方法、及
び半導体記憶装置に関するものであり、特に、外部アク
セス動作内又は外部アクセス動作間にリフレッシュ動作
を有効に行わせることが可能な半導体記憶装置のデータ
アクセス方法、及び半導体記憶装置に関するものであ
る。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（以下、ＤＲＡＭ）に代表される揮発性の半導体記憶装
置では、メモリセルに記憶されたデータを維持しておく
ために定期的にリフレッシュ動作を行なう必要がある。
（以下、ＤＲＡＭ）に代表される揮発性の半導体記憶装
置では、メモリセルに記憶されたデータを維持しておく
ために定期的にリフレッシュ動作を行なう必要がある。
【０００３】図１４には、従来技術における一般的なリ
フレッシュ動作のうち、スタンバイ状態において所定周
期毎に自動的にリフレッシュ動作が行なわれる、いわゆ
るセルフリフレッシュ動作についての動作波形を示して
いる。図１４中（Ｉ）は非同期式ＤＲＡＭの場合の制御
を示しており、例えば、ＣＡＳビフォアＲＡＳ（以下、
ＣＢＲ）リフレッシュ動作でセルフリフレッシュ動作が
行なわれる。外部制御信号／ＲＡＳ、／ＣＡＳについ
て、／ＲＡＳ信号の負論理レベルへの遷移に先立ち、／
ＣＡＳ信号が負論理レベルに遷移するという、通常のア
クセス動作とは逆の信号遷移シーケンスによりセルフリ
フレッシュ動作が制御されている。外部制御信号／ＲＡ
Ｓ、／ＣＡＳが共に負論理レベルの状態でセルフリフレ
ッシュ動作の状態が維持される。また、図１４中（Ｉ
Ｉ）は同期式ＤＲＡＭ（以下、ＳＤＲＡＭ）の場合の制
御を示しており、クロック信号ＣＬＫに同期したコマン
ド入力でセルフリフレッシュ動作が行なわれる。リフレ
ッシュ動作の開始コマンドＲＥＦによりセルフリフレッ
シュ動作が開始され、以後セルフリフレッシュ状態とな
る。コマンドＥＸＩＴによりセルフリフレッシュ状態が
終了する。
フレッシュ動作のうち、スタンバイ状態において所定周
期毎に自動的にリフレッシュ動作が行なわれる、いわゆ
るセルフリフレッシュ動作についての動作波形を示して
いる。図１４中（Ｉ）は非同期式ＤＲＡＭの場合の制御
を示しており、例えば、ＣＡＳビフォアＲＡＳ（以下、
ＣＢＲ）リフレッシュ動作でセルフリフレッシュ動作が
行なわれる。外部制御信号／ＲＡＳ、／ＣＡＳについ
て、／ＲＡＳ信号の負論理レベルへの遷移に先立ち、／
ＣＡＳ信号が負論理レベルに遷移するという、通常のア
クセス動作とは逆の信号遷移シーケンスによりセルフリ
フレッシュ動作が制御されている。外部制御信号／ＲＡ
Ｓ、／ＣＡＳが共に負論理レベルの状態でセルフリフレ
ッシュ動作の状態が維持される。また、図１４中（Ｉ
Ｉ）は同期式ＤＲＡＭ（以下、ＳＤＲＡＭ）の場合の制
御を示しており、クロック信号ＣＬＫに同期したコマン
ド入力でセルフリフレッシュ動作が行なわれる。リフレ
ッシュ動作の開始コマンドＲＥＦによりセルフリフレッ
シュ動作が開始され、以後セルフリフレッシュ状態とな
る。コマンドＥＸＩＴによりセルフリフレッシュ状態が
終了する。
【０００４】セルフリフレッシュ動作の期間中は、デー
タの読み出し・書き込み等の外部アクセス動作が行なわ
れることはなく（図１４中、（ＩＩＩ））、内部アクセ
ス動作であるリフレッシュ動作が継続する。所定のリフ
レッシュ周期で出力されるリフレッシュ動作開始要求信
号ＲＥＱ（Ｉ）に基づきリフレッシュ実行信号が出力さ
れ、所定アドレスのワード線に接続されているメモリセ
ル群に対して、順次リフレッシュ動作が行なわれる。図
１４では、アドレス＃０から＃Ｎまでのワード線が順次
選択されることを示している。
タの読み出し・書き込み等の外部アクセス動作が行なわ
れることはなく（図１４中、（ＩＩＩ））、内部アクセ
ス動作であるリフレッシュ動作が継続する。所定のリフ
レッシュ周期で出力されるリフレッシュ動作開始要求信
号ＲＥＱ（Ｉ）に基づきリフレッシュ実行信号が出力さ
れ、所定アドレスのワード線に接続されているメモリセ
ル群に対して、順次リフレッシュ動作が行なわれる。図
１４では、アドレス＃０から＃Ｎまでのワード線が順次
選択されることを示している。
【０００５】データの読み出し・書き込み等の外部アク
セス動作が行なわれないセルフリフレッシュ期間中にお
いては、リフレッシュ動作は所定周期毎に間欠的に行な
われる。そこで従来より、リフレッシュ動作におけるサ
イクルタイムを拡張してメモリセルへのデータのリスト
アレベルを向上させることにより、リフレッシュ周期を
長周期化してセルフリフレッシュ期間中の消費電流の低
減を図るための施策が試みられている。
セス動作が行なわれないセルフリフレッシュ期間中にお
いては、リフレッシュ動作は所定周期毎に間欠的に行な
われる。そこで従来より、リフレッシュ動作におけるサ
イクルタイムを拡張してメモリセルへのデータのリスト
アレベルを向上させることにより、リフレッシュ周期を
長周期化してセルフリフレッシュ期間中の消費電流の低
減を図るための施策が試みられている。
【０００６】例えば、特開平５−２５８５６２号公報に
おける半導体記憶装置では、内部で自動的にリフレッシ
ュするセルフリフレッシュ機能を有し、タイムアウトが
設定される半導体記憶装置において、タイムアウトを開
始させる手段（ＲＡＳ）と、タイムアウトを終了させる
手段（φＳＡ）と、セルフリフレッシュモードを示す信
号（φＳ）に基づいてタイムアウトの終了を遅延させる
手段とを含んで構成されている。これにより、セルフリ
フレッシュモードを示す信号（φＳ）を受けると、アク
ティブタイムアウトの終了を通常動作時よりも遅延させ
ている。
おける半導体記憶装置では、内部で自動的にリフレッシ
ュするセルフリフレッシュ機能を有し、タイムアウトが
設定される半導体記憶装置において、タイムアウトを開
始させる手段（ＲＡＳ）と、タイムアウトを終了させる
手段（φＳＡ）と、セルフリフレッシュモードを示す信
号（φＳ）に基づいてタイムアウトの終了を遅延させる
手段とを含んで構成されている。これにより、セルフリ
フレッシュモードを示す信号（φＳ）を受けると、アク
ティブタイムアウトの終了を通常動作時よりも遅延させ
ている。
【０００７】また、特開２００１−２８３５８６号公報
における半導体記憶回路では、メモリセルに保持された
データを回復させるためのリフレッシュ機能を備えた半
導体記憶回路において、ＣＢＲリフレッシュ時を基準と
してセルフリフレッシュ時にワード線の非活性化を規定
する信号を遅延させるように、信号の遅延量を切り換え
る回路系を備えて構成されている。これにより、内部Ｒ
ＯＷ系信号のリセットを行う信号経路をセルフリフレッ
シュとＣＢＲリフレッシュとで切り換える回路系を有
し、セルフリフレッシュ時には、ｔＲＡＳ期間を伸ば
し、リストアレベルを確保している。
における半導体記憶回路では、メモリセルに保持された
データを回復させるためのリフレッシュ機能を備えた半
導体記憶回路において、ＣＢＲリフレッシュ時を基準と
してセルフリフレッシュ時にワード線の非活性化を規定
する信号を遅延させるように、信号の遅延量を切り換え
る回路系を備えて構成されている。これにより、内部Ｒ
ＯＷ系信号のリセットを行う信号経路をセルフリフレッ
シュとＣＢＲリフレッシュとで切り換える回路系を有
し、セルフリフレッシュ時には、ｔＲＡＳ期間を伸ば
し、リストアレベルを確保している。
【０００８】これらの施策においては、図１５に示すよ
うに、通常動作時又はＣＢＲリフレッシュ時に比して、
セルフリフレッシュ時におけるサイクルタイムを拡張す
ることにより、ビット線対（ＢＬと／ＢＬ）の増幅レベ
ルを高めてメモリセルへのりストアレベルを向上させて
いる。
うに、通常動作時又はＣＢＲリフレッシュ時に比して、
セルフリフレッシュ時におけるサイクルタイムを拡張す
ることにより、ビット線対（ＢＬと／ＢＬ）の増幅レベ
ルを高めてメモリセルへのりストアレベルを向上させて
いる。
【０００９】これらの施策は、セルフリフレッシュ期間
における低消費電流化が目的である。セルフリフレッシ
ュ期間においては、外部アクセス動作が行なわれないた
めサイクルタイムやアクセスタイムについての高速化が
要求されることはない。そのため、リフレッシュ動作に
おけるサイクルタイムを逆に拡張することにより目的を
達成している。
における低消費電流化が目的である。セルフリフレッシ
ュ期間においては、外部アクセス動作が行なわれないた
めサイクルタイムやアクセスタイムについての高速化が
要求されることはない。そのため、リフレッシュ動作に
おけるサイクルタイムを逆に拡張することにより目的を
達成している。
【００１０】ところで近年においては、携帯機器の普及
に伴い機器に要求される機能が増大してきた結果、従来
から搭載されていたスタティックランダムアクセスメモ
リ(以下、ＳＲＡＭ)に代えて、更に大容量の半導体記憶
装置が要求されるに至っている。これを限られたスペー
スに現実的な価格で実装する必要から、ＳＲＡＭメモリ
セルに代えて高集積でビット単価の安いＤＲＡＭのメモ
リセルを使用しながら、ＤＲＡＭのメモリセルに特有な
リフレッシュ動作に関する制御を内蔵する、いわゆる擬
似ＳＲＡＭといわれるリフレッシュ機能内蔵のＤＲＡＭ
が使用されてきている。また、今後の高速化要求に対し
て、同期型のＳＲＡＭ（以下、ＳＳＲＡＭ）の外部仕様
に適合した、いわゆる擬似ＳＳＲＡＭなる仕様も現実的
なものになりつつある。
に伴い機器に要求される機能が増大してきた結果、従来
から搭載されていたスタティックランダムアクセスメモ
リ(以下、ＳＲＡＭ)に代えて、更に大容量の半導体記憶
装置が要求されるに至っている。これを限られたスペー
スに現実的な価格で実装する必要から、ＳＲＡＭメモリ
セルに代えて高集積でビット単価の安いＤＲＡＭのメモ
リセルを使用しながら、ＤＲＡＭのメモリセルに特有な
リフレッシュ動作に関する制御を内蔵する、いわゆる擬
似ＳＲＡＭといわれるリフレッシュ機能内蔵のＤＲＡＭ
が使用されてきている。また、今後の高速化要求に対し
て、同期型のＳＲＡＭ（以下、ＳＳＲＡＭ）の外部仕様
に適合した、いわゆる擬似ＳＳＲＡＭなる仕様も現実的
なものになりつつある。
【００１１】擬似ＳＲＡＭ又は擬似ＳＳＲＡＭは、回路
動作上ＳＲＡＭ又はＳＳＲＡＭとの互換性を備えている
ため、必要に応じて随時自動的にリフレッシュ動作が行
なわれる仕様となっている。そのため、内部アクセス動
作であるリフレッシュ動作と外部アクセス動作である通
常の読み出し・書き込み動作とは、共に随時のタイミン
グで独立して行われる。
動作上ＳＲＡＭ又はＳＳＲＡＭとの互換性を備えている
ため、必要に応じて随時自動的にリフレッシュ動作が行
なわれる仕様となっている。そのため、内部アクセス動
作であるリフレッシュ動作と外部アクセス動作である通
常の読み出し・書き込み動作とは、共に随時のタイミン
グで独立して行われる。
【００１２】図１６に、従来技術における擬似ＳＲＡＭ
の外部アクセス動作とリフレッシュ動作との様子を示
す。内部アクセス動作であるリフレッシュ動作は外部ア
クセス動作である読み出し・書き込み動作とは独立して
行なわれる。図１６のはリフレッシュサイクルであ
る。リフレッシュ動作開始要求信号ＲＥＱ（Ｉ）に対し
てリフレッシュ実行信号が出力されてアドレス＃０に対
するリフレッシュ動作が行われる。図１６のは外部ア
クセスサイクルである。外部動作開始要求信号ＲＥＱ
（Ｏ）に対して外部アクセスが行われる。
の外部アクセス動作とリフレッシュ動作との様子を示
す。内部アクセス動作であるリフレッシュ動作は外部ア
クセス動作である読み出し・書き込み動作とは独立して
行なわれる。図１６のはリフレッシュサイクルであ
る。リフレッシュ動作開始要求信号ＲＥＱ（Ｉ）に対し
てリフレッシュ実行信号が出力されてアドレス＃０に対
するリフレッシュ動作が行われる。図１６のは外部ア
クセスサイクルである。外部動作開始要求信号ＲＥＱ
（Ｏ）に対して外部アクセスが行われる。
【００１３】図１６のは、外部アクセス動作開始要求
信号ＲＥＱ（Ｏ）とリフレッシュ動作開始要求信号ＲＥ
Ｑ（Ｉ）とが競合する場合を示している。この場合には
動作簡の調整が必要となる。アクセス競合（１）では、
外部動作開始要求信号ＲＥＱ（Ｏ）に先行してリフレッ
シュ動作開始要求信号ＲＥＱ（Ｉ）が検出される場合で
ある。この場合の動作シーケンスは、アドレス＃１への
リフレッシュ動作が優先され、引き続いて外部アクセス
動作が実行される。リフレッシュ動作と外部アクセス動
作とでサイクルタイムｔＣＥが規定される。アクセス競
合（２）では、リフレッシュ動作開始要求信号ＲＥＱ
（Ｉ）に先行して外部動作開始要求信号ＲＥＱ（Ｏ）が
検出される場合である。この場合の動作シーケンスは、
外部アクセス動作が優先され、引き続いてアドレス＃２
へのリフレッシュ動作が実行される。外部アクセス動作
とリフレッシュ動作とでサイクルタイムｔＣＥが規定さ
れる。アクセス競合（３）は、外部動作開始要求信号Ｒ
ＥＱ（Ｏ）とリフレッシュ動作開始要求信号ＲＥＱ
（Ｉ）とが同時に検出される場合である。この場合の動
作シーケンスは半導体記憶装置の制御に依存するが、デ
ータの消失回避を優先してリフレッシュ動作を先行させ
る制御が一般的である。アドレス＃３へのリフレッシュ
動作が優先され、引き続いて外部アクセスが実行され
る。リフレッシュ動作と外部アクセス動作でサイクルタ
イムｔＣＥが規定される。
信号ＲＥＱ（Ｏ）とリフレッシュ動作開始要求信号ＲＥ
Ｑ（Ｉ）とが競合する場合を示している。この場合には
動作簡の調整が必要となる。アクセス競合（１）では、
外部動作開始要求信号ＲＥＱ（Ｏ）に先行してリフレッ
シュ動作開始要求信号ＲＥＱ（Ｉ）が検出される場合で
ある。この場合の動作シーケンスは、アドレス＃１への
リフレッシュ動作が優先され、引き続いて外部アクセス
動作が実行される。リフレッシュ動作と外部アクセス動
作とでサイクルタイムｔＣＥが規定される。アクセス競
合（２）では、リフレッシュ動作開始要求信号ＲＥＱ
（Ｉ）に先行して外部動作開始要求信号ＲＥＱ（Ｏ）が
検出される場合である。この場合の動作シーケンスは、
外部アクセス動作が優先され、引き続いてアドレス＃２
へのリフレッシュ動作が実行される。外部アクセス動作
とリフレッシュ動作とでサイクルタイムｔＣＥが規定さ
れる。アクセス競合（３）は、外部動作開始要求信号Ｒ
ＥＱ（Ｏ）とリフレッシュ動作開始要求信号ＲＥＱ
（Ｉ）とが同時に検出される場合である。この場合の動
作シーケンスは半導体記憶装置の制御に依存するが、デ
ータの消失回避を優先してリフレッシュ動作を先行させ
る制御が一般的である。アドレス＃３へのリフレッシュ
動作が優先され、引き続いて外部アクセスが実行され
る。リフレッシュ動作と外部アクセス動作でサイクルタ
イムｔＣＥが規定される。
【００１４】図１７には、外部アクセス動作でのデータ
の入出力及びリフレッシュ動作でのデータのリストアに
おけるビット線対（ＢＬと／ＢＬ）の差動増幅動作を示
す。リフレッシュ時（図１７中、（Ａ））、読み出し動
作時（図１７中、（Ｂ））、書き込み動作時（図１７
中、（Ｃ））の各々について、ワード線ＷＬの活性化に
伴いビット線対（ＢＬと／ＢＬ）に読み出され、あるい
は書き込まれたメモリセルデータが、規定の電圧レベル
ＶＨ（ＭＩＮ）以上（相補ビット線／ＢＬについてはＶ
Ｌ（ＭＩＮ）以下）に増幅されるまでの時間比較であ
る。センスアンプ活性化信号φＳＡの活性化からビット
線対（ＢＬと／ＢＬ）が規定電圧に至るまでの比較であ
る。
の入出力及びリフレッシュ動作でのデータのリストアに
おけるビット線対（ＢＬと／ＢＬ）の差動増幅動作を示
す。リフレッシュ時（図１７中、（Ａ））、読み出し動
作時（図１７中、（Ｂ））、書き込み動作時（図１７
中、（Ｃ））の各々について、ワード線ＷＬの活性化に
伴いビット線対（ＢＬと／ＢＬ）に読み出され、あるい
は書き込まれたメモリセルデータが、規定の電圧レベル
ＶＨ（ＭＩＮ）以上（相補ビット線／ＢＬについてはＶ
Ｌ（ＭＩＮ）以下）に増幅されるまでの時間比較であ
る。センスアンプ活性化信号φＳＡの活性化からビット
線対（ＢＬと／ＢＬ）が規定電圧に至るまでの比較であ
る。
【００１５】図１７の説明に先立ち、メモリセルからの
データの入出力経路について図１８に基づき概説する。
メモリセルＴａ乃至Ｔｄは、各々、ビット線／ＢＬ０、
／ＢＬ１、ＢＬ０、ＢＬ１に接続されている。ワード線
ＷＬ０又はＷＬ１の活性化により、メモリセルＴａ乃至
Ｔｄに記憶されている蓄積電荷はビット線ＢＬ０、ＢＬ
１、又は／ＢＬ０、／ＢＬ１に再分配された後、センス
アンプＳＡ０及びＳＡ１により、ビット線対（ＢＬ０と
／ＢＬ０）及び（ＢＬ１と／ＢＬ１）で差動増幅され
る。差動増幅されたデータは、コラムスイッチＴ０１、
Ｔ０２又はＴ１１、Ｔ１２を介してデータ線ＤＢ、／Ｄ
Ｂに出力されリードアンプＲＡで増幅されて、入出力バ
ッファＢｕｆから出力される（Ｄｏｕｔ）。逆に、入力
データＤｉｎは、入出力バッファＢｕｆを介してライト
アンプＷＡで増幅され、データ線ＤＢ、／ＤＢから、コ
ラムスイッチＴ０１、Ｔ０２又はＴ１１、Ｔ１２及びビ
ット線ＢＬ０、／ＢＬ０又はＢＬ１、／ＢＬ１を介し
て、メモリセルＴａ乃至Ｔｄに電荷として蓄積されるこ
とにより記憶される。また、リフレッシュ動作では、ワ
ード線ＷＬ０又はＷＬ１の活性化によりメモリセルＴａ
乃至Ｔｄからビット線ＢＬ０、ＢＬ１又は／ＢＬ０、／
ＢＬ１に再分配された電荷が、センスアンプＳＡ０及び
ＳＡ１により差動増幅された後、ワード線ＷＬ０又はＷ
Ｌ１を非活性化することによりデータのリストアを行っ
ている。この場合には、外部とのデータの入出力は必要
ないので、コラムスイッチＴ０１、Ｔ０２又はＴ１１、
Ｔ１２が導通することはない。
データの入出力経路について図１８に基づき概説する。
メモリセルＴａ乃至Ｔｄは、各々、ビット線／ＢＬ０、
／ＢＬ１、ＢＬ０、ＢＬ１に接続されている。ワード線
ＷＬ０又はＷＬ１の活性化により、メモリセルＴａ乃至
Ｔｄに記憶されている蓄積電荷はビット線ＢＬ０、ＢＬ
１、又は／ＢＬ０、／ＢＬ１に再分配された後、センス
アンプＳＡ０及びＳＡ１により、ビット線対（ＢＬ０と
／ＢＬ０）及び（ＢＬ１と／ＢＬ１）で差動増幅され
る。差動増幅されたデータは、コラムスイッチＴ０１、
Ｔ０２又はＴ１１、Ｔ１２を介してデータ線ＤＢ、／Ｄ
Ｂに出力されリードアンプＲＡで増幅されて、入出力バ
ッファＢｕｆから出力される（Ｄｏｕｔ）。逆に、入力
データＤｉｎは、入出力バッファＢｕｆを介してライト
アンプＷＡで増幅され、データ線ＤＢ、／ＤＢから、コ
ラムスイッチＴ０１、Ｔ０２又はＴ１１、Ｔ１２及びビ
ット線ＢＬ０、／ＢＬ０又はＢＬ１、／ＢＬ１を介し
て、メモリセルＴａ乃至Ｔｄに電荷として蓄積されるこ
とにより記憶される。また、リフレッシュ動作では、ワ
ード線ＷＬ０又はＷＬ１の活性化によりメモリセルＴａ
乃至Ｔｄからビット線ＢＬ０、ＢＬ１又は／ＢＬ０、／
ＢＬ１に再分配された電荷が、センスアンプＳＡ０及び
ＳＡ１により差動増幅された後、ワード線ＷＬ０又はＷ
Ｌ１を非活性化することによりデータのリストアを行っ
ている。この場合には、外部とのデータの入出力は必要
ないので、コラムスイッチＴ０１、Ｔ０２又はＴ１１、
Ｔ１２が導通することはない。
【００１６】ワード線ＷＬ０又はＷＬ１の活性化は、外
部アクセス動作／リフレッシュ動作開始要求信号ＲＥＱ
（Ｏ）／（Ｉ）を受けたロウ系活性化制御回路ＲＣＡか
らの活性化信号ＳＥＴが、ワードデコーダＷＤに入力さ
れることにより行われる。また、活性化信号ＳＥＴはセ
ンスアンプ信号回路ＳＣにも入力されており、センスア
ンプ活性化信号φＳＡを出力する。また、ワード線ＷＬ
０、ＷＬ１及びセンスアンプ活性化信号φＳＡの非活性
化を行う非活性化信号ＲＳＴは、非活性化タイミング回
路１００により活性化信号ＳＥＴからの所定遅延時間後
に出力される。
部アクセス動作／リフレッシュ動作開始要求信号ＲＥＱ
（Ｏ）／（Ｉ）を受けたロウ系活性化制御回路ＲＣＡか
らの活性化信号ＳＥＴが、ワードデコーダＷＤに入力さ
れることにより行われる。また、活性化信号ＳＥＴはセ
ンスアンプ信号回路ＳＣにも入力されており、センスア
ンプ活性化信号φＳＡを出力する。また、ワード線ＷＬ
０、ＷＬ１及びセンスアンプ活性化信号φＳＡの非活性
化を行う非活性化信号ＲＳＴは、非活性化タイミング回
路１００により活性化信号ＳＥＴからの所定遅延時間後
に出力される。
【００１７】また、コラム系制御回路からは相補な制御
信号ＡＣＬ、／ＡＣＬが出力される。制御信号ＡＣＬ
は、コラムスイッチ信号回路ＣＳによりデコードされ
て、コラムスイッチＴ０１、Ｔ０２又はＴ１１、Ｔ１２
のコラムスイッチ信号ＣＬ０又はＣＬ１を出力する。一
方、相補な制御信号／ＡＣＬは、データ線ＤＢ、／ＤＢ
と（１／２）ＶＣＣ電圧供給線とを接続するＰＭＯＳト
ランジスタＴＰ１、ＴＰ２を制御しており、データの入
出力が行なわれない期間においてデータ線ＤＢ、／ＤＢ
を（１／２）ＶＣＣ電圧にプリチャージする。尚、図１
８において、データ線ＤＢ、／ＤＢのプリチャージ素子
であるＰＭＯＳトランジスタＴＰ１、ＴＰ２は以下のよ
うにもできる。即ち、ＰＭＯＳトランジスタＴＰ１、Ｔ
Ｐ２の制御信号／ＡＣＬは、リフレッシュ動作時もしく
は読み出し動作時においては常時活性化させて、データ
線対（ＤＢと／ＤＢ）を任意の電位にイコライズもしく
は電圧振幅の制限を行なう。書き込み動作時においては
非活性化させて、データ線対（ＤＢと／ＤＢ）をライト
アンプＷＡの動作電圧とする。更に、（１／２）ＶＣＣ
電圧に代えて任意の電圧に変更することもできる。
信号ＡＣＬ、／ＡＣＬが出力される。制御信号ＡＣＬ
は、コラムスイッチ信号回路ＣＳによりデコードされ
て、コラムスイッチＴ０１、Ｔ０２又はＴ１１、Ｔ１２
のコラムスイッチ信号ＣＬ０又はＣＬ１を出力する。一
方、相補な制御信号／ＡＣＬは、データ線ＤＢ、／ＤＢ
と（１／２）ＶＣＣ電圧供給線とを接続するＰＭＯＳト
ランジスタＴＰ１、ＴＰ２を制御しており、データの入
出力が行なわれない期間においてデータ線ＤＢ、／ＤＢ
を（１／２）ＶＣＣ電圧にプリチャージする。尚、図１
８において、データ線ＤＢ、／ＤＢのプリチャージ素子
であるＰＭＯＳトランジスタＴＰ１、ＴＰ２は以下のよ
うにもできる。即ち、ＰＭＯＳトランジスタＴＰ１、Ｔ
Ｐ２の制御信号／ＡＣＬは、リフレッシュ動作時もしく
は読み出し動作時においては常時活性化させて、データ
線対（ＤＢと／ＤＢ）を任意の電位にイコライズもしく
は電圧振幅の制限を行なう。書き込み動作時においては
非活性化させて、データ線対（ＤＢと／ＤＢ）をライト
アンプＷＡの動作電圧とする。更に、（１／２）ＶＣＣ
電圧に代えて任意の電圧に変更することもできる。
【００１８】図１７に戻り、各動作モード（図１７中、
（Ａ）〜（Ｃ））でのセンスアンプ活性化信号φＳＡか
らビット線対（ＢＬと／ＢＬ）が規定電圧ＶＨ（ＭＩ
Ｎ）、ＶＬ（ＭＩＮ）に至るまで時間を比較する。リフ
レッシュ動作（図１７中、（Ａ））はメモリセルへのリ
ストア動作を目的としているので、センスアンプＳＡ
０、ＳＡ１での増幅動作中にコラムスイッチＴ０１、Ｔ
０２又はＴ１１、Ｔ１２が導通することはない。従っ
て、センスアンプＳＡ０、ＳＡ１の増幅動作においてデ
ータ線ＤＢ、／ＤＢが負荷として接続されることはな
く、ビット線対（ＢＬと／ＢＬ）は増幅時間ｔＲｅｆで
規定電圧にまで増幅される。
（Ａ）〜（Ｃ））でのセンスアンプ活性化信号φＳＡか
らビット線対（ＢＬと／ＢＬ）が規定電圧ＶＨ（ＭＩ
Ｎ）、ＶＬ（ＭＩＮ）に至るまで時間を比較する。リフ
レッシュ動作（図１７中、（Ａ））はメモリセルへのリ
ストア動作を目的としているので、センスアンプＳＡ
０、ＳＡ１での増幅動作中にコラムスイッチＴ０１、Ｔ
０２又はＴ１１、Ｔ１２が導通することはない。従っ
て、センスアンプＳＡ０、ＳＡ１の増幅動作においてデ
ータ線ＤＢ、／ＤＢが負荷として接続されることはな
く、ビット線対（ＢＬと／ＢＬ）は増幅時間ｔＲｅｆで
規定電圧にまで増幅される。
【００１９】読み出し動作（図１７中、（Ｂ））では、
センスアンプＳＡ０、ＳＡ１の増幅動作途中でコラムス
イッチ信号ＣＬによりコラムスイッチＴ０１、Ｔ０２又
はＴ１１、Ｔ１２が導通して読み出しデータをデータ線
ＤＢ、／ＤＢに出力する。接続の時点ではデータ線Ｄ
Ｂ、／ＤＢは（１／２）ＶＣＣ電圧にプリチャージされ
ているので、コラムスイッチＴ０１、Ｔ０２又はＴ１
１、Ｔ１２の導通により、ビット線対（ＢＬと／ＢＬ）
はディスターブを受けて差動増幅レベルが後退する。但
し、コラムスイッチＴ０１、Ｔ０２又はＴ１１、Ｔ１２
が非導通となった後もセンスアンプＳＡ０、ＳＡ１によ
る差動増幅は継続するので、最終的にはビット線対（Ｂ
Ｌと／ＢＬ）は規定電圧に達する。但し、コラムスイッ
チＴ０１、Ｔ０２又はＴ１１、Ｔ１２の導通時にディス
ターブを受けているので、増幅時間ｔＲＤは増幅時間ｔ
Ｒｅｆに比して長くなる。
センスアンプＳＡ０、ＳＡ１の増幅動作途中でコラムス
イッチ信号ＣＬによりコラムスイッチＴ０１、Ｔ０２又
はＴ１１、Ｔ１２が導通して読み出しデータをデータ線
ＤＢ、／ＤＢに出力する。接続の時点ではデータ線Ｄ
Ｂ、／ＤＢは（１／２）ＶＣＣ電圧にプリチャージされ
ているので、コラムスイッチＴ０１、Ｔ０２又はＴ１
１、Ｔ１２の導通により、ビット線対（ＢＬと／ＢＬ）
はディスターブを受けて差動増幅レベルが後退する。但
し、コラムスイッチＴ０１、Ｔ０２又はＴ１１、Ｔ１２
が非導通となった後もセンスアンプＳＡ０、ＳＡ１によ
る差動増幅は継続するので、最終的にはビット線対（Ｂ
Ｌと／ＢＬ）は規定電圧に達する。但し、コラムスイッ
チＴ０１、Ｔ０２又はＴ１１、Ｔ１２の導通時にディス
ターブを受けているので、増幅時間ｔＲＤは増幅時間ｔ
Ｒｅｆに比して長くなる。
【００２０】書き込み動作（図１７中、（Ｃ））では、
センスアンプＳＡ０、ＳＡ１の増幅動作途中で、コラム
スイッチ信号ＣＬによりコラムスイッチＴ０１、Ｔ０２
又はＴ１１、Ｔ１２が導通してデータ線ＤＢ、／ＤＢか
らビット線ＢＬ、／ＢＬにデータを書き込む。図１７の
（Ｃ）では逆データを書き込む場合を示している。この
場合には、途中の電圧レベルまで差動増幅されているビ
ット線対（ＢＬと／ＢＬ）の電圧レベルを反転させなけ
ればならない。コラムスイッチＴ０１、Ｔ０２又はＴ１
１、Ｔ１２が導通して外部のライトアンプＷＡにより反
転させられたビット線対（ＢＬと／ＢＬ）は、コラムス
イッチＴ０１、Ｔ０２又はＴ１１、Ｔ１２の非導通後も
センスアンプＳＡ０、ＳＡ１により差動増幅されて規定
電圧に達する。増幅データを反転させなければならない
ので、増幅時間ｔＷＴは増幅時間ｔＲＤに比して長くな
る。
センスアンプＳＡ０、ＳＡ１の増幅動作途中で、コラム
スイッチ信号ＣＬによりコラムスイッチＴ０１、Ｔ０２
又はＴ１１、Ｔ１２が導通してデータ線ＤＢ、／ＤＢか
らビット線ＢＬ、／ＢＬにデータを書き込む。図１７の
（Ｃ）では逆データを書き込む場合を示している。この
場合には、途中の電圧レベルまで差動増幅されているビ
ット線対（ＢＬと／ＢＬ）の電圧レベルを反転させなけ
ればならない。コラムスイッチＴ０１、Ｔ０２又はＴ１
１、Ｔ１２が導通して外部のライトアンプＷＡにより反
転させられたビット線対（ＢＬと／ＢＬ）は、コラムス
イッチＴ０１、Ｔ０２又はＴ１１、Ｔ１２の非導通後も
センスアンプＳＡ０、ＳＡ１により差動増幅されて規定
電圧に達する。増幅データを反転させなければならない
ので、増幅時間ｔＷＴは増幅時間ｔＲＤに比して長くな
る。
【００２１】即ち、データの入出力を伴わずロウ系動作
のみを行い、ビット線ＢＬ、／ＢＬを主要負荷として増
幅動作が完結するリフレッシュ動作に比して、データの
入出力を伴いロウ系のみならずコラム系も動作して、デ
ータのディスターブ又は反転を受けながらビット線Ｂ
Ｌ、／ＢＬとデータ線ＤＢ、／ＤＢとを主要負荷として
増幅動作が行われる外部アクセス動作の方が長時間の増
幅時間を要する。各動作モード間での増幅時間の長短
は、ｔＲｅｆ＜ｔＲＤ＜ｔＷＴとなる。動作上のサイク
ルタイムｔＣＥは、これらの増幅時間ｔＲｅｆ、ｔＲ
Ｄ、ｔＷＴが収まるように設定されることから、非活性
化タイミング回路１００において、書き込み動作におけ
る増幅時間ｔＷＴを包含するタイミングが設定され、動
作上のサイクルタイムｔＣＥが決定されている。
のみを行い、ビット線ＢＬ、／ＢＬを主要負荷として増
幅動作が完結するリフレッシュ動作に比して、データの
入出力を伴いロウ系のみならずコラム系も動作して、デ
ータのディスターブ又は反転を受けながらビット線Ｂ
Ｌ、／ＢＬとデータ線ＤＢ、／ＤＢとを主要負荷として
増幅動作が行われる外部アクセス動作の方が長時間の増
幅時間を要する。各動作モード間での増幅時間の長短
は、ｔＲｅｆ＜ｔＲＤ＜ｔＷＴとなる。動作上のサイク
ルタイムｔＣＥは、これらの増幅時間ｔＲｅｆ、ｔＲ
Ｄ、ｔＷＴが収まるように設定されることから、非活性
化タイミング回路１００において、書き込み動作におけ
る増幅時間ｔＷＴを包含するタイミングが設定され、動
作上のサイクルタイムｔＣＥが決定されている。
【００２２】
【発明が解決しようとする課題】しかしながら、従来技
術によれば、最も時間の長い逆データの書き込み時の増
幅時間ｔＷＴを基準として、非活性化タイミング回路１
００により非活性信号ＲＳＴを生成するので、書き込み
動作に比して短い増幅時間でビット線対（ＢＬと／Ｂ
Ｌ）を増幅することができる読み出し動作やリフレッシ
ュ動作では必要以上の増幅時間が確保されることとな
る。即ち、読み出し動作においては（ｔＷＴ−ｔＲＤ）
の時間が、またリフレッシュ動作においては（ｔＷＴ−
ｔＲｅｆ）の時間が、差動増幅動作の完了後も常に加算
されてしまう。
術によれば、最も時間の長い逆データの書き込み時の増
幅時間ｔＷＴを基準として、非活性化タイミング回路１
００により非活性信号ＲＳＴを生成するので、書き込み
動作に比して短い増幅時間でビット線対（ＢＬと／Ｂ
Ｌ）を増幅することができる読み出し動作やリフレッシ
ュ動作では必要以上の増幅時間が確保されることとな
る。即ち、読み出し動作においては（ｔＷＴ−ｔＲＤ）
の時間が、またリフレッシュ動作においては（ｔＷＴ−
ｔＲｅｆ）の時間が、差動増幅動作の完了後も常に加算
されてしまう。
【００２３】従って、外部アクセス動作開始要求信号Ｒ
ＥＱ（Ｏ）とリフレッシュ動作開始要求信号ＲＥＱ
（Ｉ）とが競合する場合（図１６中、）のうち、アク
セス競合（１）、（３）のようにリフレッシュ動作が先
行する場合には、リフレッシュ動作における増幅時間ｔ
Ｒｅｆに実力値以上に不必要な時間が加算されてしま
う。このため、リフレッシュ動作に引き続いて実行され
る読み出し動作・書き込み動作といった外部アクセス動
作に対するアクセスタイムｔＣＥが実力値以上に長くな
ってしまい、アクセスタイムｔＣＥの高速化を図ること
ができず問題である。
ＥＱ（Ｏ）とリフレッシュ動作開始要求信号ＲＥＱ
（Ｉ）とが競合する場合（図１６中、）のうち、アク
セス競合（１）、（３）のようにリフレッシュ動作が先
行する場合には、リフレッシュ動作における増幅時間ｔ
Ｒｅｆに実力値以上に不必要な時間が加算されてしま
う。このため、リフレッシュ動作に引き続いて実行され
る読み出し動作・書き込み動作といった外部アクセス動
作に対するアクセスタイムｔＣＥが実力値以上に長くな
ってしまい、アクセスタイムｔＣＥの高速化を図ること
ができず問題である。
【００２４】また、同様な理由によりサイクルタイムｔ
ＣＥの短縮化も図ることができない。つまり、リフレッ
シュ動作を、半導体記憶装置の制御を行なうシステム側
が制御する場合において、システム側が発生したリフレ
ッシュ信号もしくはリフレッシュのコマンドによって実
施される半導体記憶装置リフレッシュ動作の開始から終
了までの時間を短縮化することができず、システムにお
ける半導体記憶装置のビジー率を低下させることができ
ない。これらの課題により、システムを構成する場合、
データバスにおけるデータ占有率やデータ転送レートを
高めることができず問題である。
ＣＥの短縮化も図ることができない。つまり、リフレッ
シュ動作を、半導体記憶装置の制御を行なうシステム側
が制御する場合において、システム側が発生したリフレ
ッシュ信号もしくはリフレッシュのコマンドによって実
施される半導体記憶装置リフレッシュ動作の開始から終
了までの時間を短縮化することができず、システムにお
ける半導体記憶装置のビジー率を低下させることができ
ない。これらの課題により、システムを構成する場合、
データバスにおけるデータ占有率やデータ転送レートを
高めることができず問題である。
【００２５】また、アクセスが競合する場合（図１６
中、）のうち、アクセス競合（２）のように外部アク
セス動作が先行する場合には、その後に引き続き行われ
るリフレッシュ動作における増幅時間ｔＲｅｆに実力値
以上に長い時間が必要であるため、サイクルタイムｔＣ
Ｅの短縮化を図ることができない。システムを構成する
場合、データバスにおけるデータ占有率やデータ転送レ
ートを高めることができず問題である。
中、）のうち、アクセス競合（２）のように外部アク
セス動作が先行する場合には、その後に引き続き行われ
るリフレッシュ動作における増幅時間ｔＲｅｆに実力値
以上に長い時間が必要であるため、サイクルタイムｔＣ
Ｅの短縮化を図ることができない。システムを構成する
場合、データバスにおけるデータ占有率やデータ転送レ
ートを高めることができず問題である。
【００２６】また、外部アクセス動作のうち、読み出し
動作についても増幅時間ｔＲＤに実力値以上に長い時間
が必要（ｔＷＴ−ｔＲＤ）であるため、同様に、アクセ
スタイムやサイクルタイムの短縮化を阻んでいる。
動作についても増幅時間ｔＲＤに実力値以上に長い時間
が必要（ｔＷＴ−ｔＲＤ）であるため、同様に、アクセ
スタイムやサイクルタイムの短縮化を阻んでいる。
【００２７】また、アクセスの競合はなく、リフレッシ
ュ動作や外部アクセス動作が単独で実行される場合にお
いても（図１６中、、）、リフレッシュ動作や読み
出し動作において、実力値以上に長い時間が必要である
ため、サイクルタイムｔＣＥの短縮化を図ることができ
ない。システムを構成する場合、データバスにおけるデ
ータ占有率やデータ転送レートを高めることができず問
題である。
ュ動作や外部アクセス動作が単独で実行される場合にお
いても（図１６中、、）、リフレッシュ動作や読み
出し動作において、実力値以上に長い時間が必要である
ため、サイクルタイムｔＣＥの短縮化を図ることができ
ない。システムを構成する場合、データバスにおけるデ
ータ占有率やデータ転送レートを高めることができず問
題である。
【００２８】今後の擬似ＳＲＡＭや擬似ＳＳＲＡＭ、あ
るいは新たな高速アクセス動作仕様が要求される半導体
記憶装置、また、システムを構成した場合のデータバス
における高いデータ占有率の仕様が要求される半導体記
憶装置等を実現する上において、外部アクセス動作内又
は外部アクセス動作間にリフレッシュ動作を埋め込ませ
たり、外部アクセス動作間にリフレッシュ動作を設定す
るに際し、従来技術では、有効に対応することができな
くなるおそれがあり問題である。
るいは新たな高速アクセス動作仕様が要求される半導体
記憶装置、また、システムを構成した場合のデータバス
における高いデータ占有率の仕様が要求される半導体記
憶装置等を実現する上において、外部アクセス動作内又
は外部アクセス動作間にリフレッシュ動作を埋め込ませ
たり、外部アクセス動作間にリフレッシュ動作を設定す
るに際し、従来技術では、有効に対応することができな
くなるおそれがあり問題である。
【００２９】本発明は前記従来技術の問題点を解消する
ためになされたものであり、特に、外部アクセス動作と
は独立した内部アクセス動作としてリフレッシュ動作を
行なう際に、外部アクセス動作内又は外部アクセス動作
間にリフレッシュ動作を有効に配置することが可能な半
導体記憶装置のデータアクセス方法、及び半導体記憶装
置を提供することを目的とする。
ためになされたものであり、特に、外部アクセス動作と
は独立した内部アクセス動作としてリフレッシュ動作を
行なう際に、外部アクセス動作内又は外部アクセス動作
間にリフレッシュ動作を有効に配置することが可能な半
導体記憶装置のデータアクセス方法、及び半導体記憶装
置を提供することを目的とする。
【００３０】
【課題を解決するための手段】前記目的を達成するため
に、請求項１に係る半導体記憶装置のデータアクセス方
法は、外部とのデータ入出力が行われる外部アクセス動
作と、外部とのデータ入出力を伴わない内部アクセス動
作のリフレッシュ動作とを有する半導体記憶装置のデー
タアクセス方法において、外部アクセス動作におけるビ
ット線対の差動増幅時間に比して、リフレッシュ動作に
おけるビット線対の差動増幅時間が短いことを特徴とす
る。
に、請求項１に係る半導体記憶装置のデータアクセス方
法は、外部とのデータ入出力が行われる外部アクセス動
作と、外部とのデータ入出力を伴わない内部アクセス動
作のリフレッシュ動作とを有する半導体記憶装置のデー
タアクセス方法において、外部アクセス動作におけるビ
ット線対の差動増幅時間に比して、リフレッシュ動作に
おけるビット線対の差動増幅時間が短いことを特徴とす
る。
【００３１】請求項１に記載の半導体記憶装置のデータ
アクセス方法では、ビット線対の差動増幅時間は、外部
アクセス動作時に比してリフレッシュ動作時の方が短く
なっている。
アクセス方法では、ビット線対の差動増幅時間は、外部
アクセス動作時に比してリフレッシュ動作時の方が短く
なっている。
【００３２】また、請求項７に係る半導体記憶装置は、
外部とのデータ入出力が行われる外部アクセス動作と、
外部とのデータ入出力を伴わないリフレッシュ動作とを
有する半導体記憶装置において、外部アクセス動作開始
要求信号に基づき、ビット線対の差動増幅時間として第
１時間を計時する第１計時部と、リフレッシュ動作開始
要求信号に基づき、ビット線対の差動増幅時間として第
１時間に比して短い時間である第２時間を計時する第２
計時部とを備えることを特徴とする。
外部とのデータ入出力が行われる外部アクセス動作と、
外部とのデータ入出力を伴わないリフレッシュ動作とを
有する半導体記憶装置において、外部アクセス動作開始
要求信号に基づき、ビット線対の差動増幅時間として第
１時間を計時する第１計時部と、リフレッシュ動作開始
要求信号に基づき、ビット線対の差動増幅時間として第
１時間に比して短い時間である第２時間を計時する第２
計時部とを備えることを特徴とする。
【００３３】請求項７の半導体記憶装置では、ビット線
対の差動増幅時間として、第１計時部が、外部アクセス
動作開始要求信号に基づき第１時間を計時し、第２計時
部が、リフレッシュ動作開始要求信号に基づき第１時間
より短い時間である第２時間を計時する。
対の差動増幅時間として、第１計時部が、外部アクセス
動作開始要求信号に基づき第１時間を計時し、第２計時
部が、リフレッシュ動作開始要求信号に基づき第１時間
より短い時間である第２時間を計時する。
【００３４】これにより、外部とのデータ入出力を伴わ
ずデータの入出力経路が切り離されているリフレッシュ
動作時にはビット線対の負荷が小さくなり、外部とのデ
ータ入出力が行われビット線対にデータの入出力経路が
接続される外部アクセス動作時には、ビット線対の負荷
が大きくなるという回路構成上の特性に合わせて、動作
モード毎に差動増幅時間を設定することができる。従っ
て、動作モードに関わらず差動増幅時間を固定したため
に必要以上の余剰な差動増幅時間が設定されることはな
く、動作モード毎に適した差動増幅時間が設定され、各
動作モードにおいて不要な時間を排除することができ
る。
ずデータの入出力経路が切り離されているリフレッシュ
動作時にはビット線対の負荷が小さくなり、外部とのデ
ータ入出力が行われビット線対にデータの入出力経路が
接続される外部アクセス動作時には、ビット線対の負荷
が大きくなるという回路構成上の特性に合わせて、動作
モード毎に差動増幅時間を設定することができる。従っ
て、動作モードに関わらず差動増幅時間を固定したため
に必要以上の余剰な差動増幅時間が設定されることはな
く、動作モード毎に適した差動増幅時間が設定され、各
動作モードにおいて不要な時間を排除することができ
る。
【００３５】また、外部アクセス動作における差動増幅
時間に比してリフレッシュ動作における差動増幅時間が
短くなるので、リフレッシュ動作において、不要な時間
を排除して動作時間を短縮することができ、動作の高速
化を図ることができる。更に、外部アクセス動作に当て
ることができる時間を増大させることができ、システム
を構成する際のデータバスにおけるデータ占有率やデー
タ転送レートの向上を図ることができる。
時間に比してリフレッシュ動作における差動増幅時間が
短くなるので、リフレッシュ動作において、不要な時間
を排除して動作時間を短縮することができ、動作の高速
化を図ることができる。更に、外部アクセス動作に当て
ることができる時間を増大させることができ、システム
を構成する際のデータバスにおけるデータ占有率やデー
タ転送レートの向上を図ることができる。
【００３６】短い差動増幅時間を有するリフレッシュ動
作を使用すれば、外部アクセス動作内又は外部アクセス
動作間にリフレッシュ動作を埋め込ませたり、外部アク
セス動作間にリフレッシュ動作を設定することができる
ので、今後の擬似ＳＲＡＭや擬似ＳＳＲＡＭ、あるいは
新たな高速アクセス動作仕様が要求される半導体記憶装
置、また、データバスにおける高いデータ占有率の仕様
が要求される半導体記憶装置を実現する上で有効であ
る。
作を使用すれば、外部アクセス動作内又は外部アクセス
動作間にリフレッシュ動作を埋め込ませたり、外部アク
セス動作間にリフレッシュ動作を設定することができる
ので、今後の擬似ＳＲＡＭや擬似ＳＳＲＡＭ、あるいは
新たな高速アクセス動作仕様が要求される半導体記憶装
置、また、データバスにおける高いデータ占有率の仕様
が要求される半導体記憶装置を実現する上で有効であ
る。
【００３７】また、請求項２に係る半導体記憶装置のデ
ータアクセス方法は、請求項１に記載の半導体記憶装置
のデータアクセス方法において、外部アクセス動作のう
ち、読み出し動作におけるビット線対の差動増幅時間に
比して、書き込み動作におけるビット線対の差動増幅時
間が長いことを特徴とする。
ータアクセス方法は、請求項１に記載の半導体記憶装置
のデータアクセス方法において、外部アクセス動作のう
ち、読み出し動作におけるビット線対の差動増幅時間に
比して、書き込み動作におけるビット線対の差動増幅時
間が長いことを特徴とする。
【００３８】請求項２に記載の半導体記憶装置のデータ
アクセス方法では、ビット線対の差動増幅時間は、リフ
レッシュ動作時、外部アクセス動作における読み出し動
作時、そして外部アクセス動作における書き込み動作時
の順に長くなっている。
アクセス方法では、ビット線対の差動増幅時間は、リフ
レッシュ動作時、外部アクセス動作における読み出し動
作時、そして外部アクセス動作における書き込み動作時
の順に長くなっている。
【００３９】また、請求項８に係る半導体記憶装置は、
請求項７に記載の半導体記憶装置において、第１計時部
は、外部アクセス動作が読み出し動作である場合にビッ
ト線対の差動増幅時間として読み出し増幅時間を計時す
る読み出し計時部と、外部アクセス動作が書き込み動作
である場合にビット線対の差動増幅時間として読み出し
増幅時間に比して長い時間である書き込み増幅時間を計
時する書き込み計時部とを備えることを特徴とする。
請求項７に記載の半導体記憶装置において、第１計時部
は、外部アクセス動作が読み出し動作である場合にビッ
ト線対の差動増幅時間として読み出し増幅時間を計時す
る読み出し計時部と、外部アクセス動作が書き込み動作
である場合にビット線対の差動増幅時間として読み出し
増幅時間に比して長い時間である書き込み増幅時間を計
時する書き込み計時部とを備えることを特徴とする。
【００４０】請求項８の半導体記憶装置では、ビット線
対の差動増幅時間として、外部アクセス動作が読み出し
動作である場合には、第１計時部に備えられている読み
出し計時部が、リフレッシュ動作時の第２時間に比して
長い時間である読み出し増幅時間を計時し、書き込み動
作である場合には、第１計時部に備えられている書き込
み計時部が、読み出し増幅時間に比して長い時間である
書き込み増幅時間を計時する。
対の差動増幅時間として、外部アクセス動作が読み出し
動作である場合には、第１計時部に備えられている読み
出し計時部が、リフレッシュ動作時の第２時間に比して
長い時間である読み出し増幅時間を計時し、書き込み動
作である場合には、第１計時部に備えられている書き込
み計時部が、読み出し増幅時間に比して長い時間である
書き込み増幅時間を計時する。
【００４１】これにより、リフレッシュ動作、読み出し
動作、書き込み動作の各々に対して動作モードに応じた
差動増幅時間とすることができる。動作モード毎に適し
た差動増幅時間が設定され、不要な時間を排除すること
ができる。動作モード毎に的確な差動増幅時間で動作さ
せることができ、高速動作を図ることができる。
動作、書き込み動作の各々に対して動作モードに応じた
差動増幅時間とすることができる。動作モード毎に適し
た差動増幅時間が設定され、不要な時間を排除すること
ができる。動作モード毎に的確な差動増幅時間で動作さ
せることができ、高速動作を図ることができる。
【００４２】また、書き込み動作における差動増幅時間
に比して読み出し動作における差動増幅時間が短縮され
るので、読み出し動作において不要な時間を排除して動
作時間を短縮することができ、動作の高速化を図ること
ができる。更に、書き込み動作及び読み出し動作の各々
について、データバスにおけるデータ占有率やデータ転
送レートの向上を図ることができる。
に比して読み出し動作における差動増幅時間が短縮され
るので、読み出し動作において不要な時間を排除して動
作時間を短縮することができ、動作の高速化を図ること
ができる。更に、書き込み動作及び読み出し動作の各々
について、データバスにおけるデータ占有率やデータ転
送レートの向上を図ることができる。
【００４３】また、請求項３に係る半導体記憶装置のデ
ータアクセス方法は、請求項１に記載の半導体記憶装置
のデータアクセス方法において、差動増幅時間とは、外
部アクセス動作の開始又はリフレッシュ動作の開始か
ら、ビット線対が所定電圧に達した以後の時間までであ
ることが好ましい。これにより、所定電圧をメモリセル
にデータが記憶される際の電圧とすれば、動作モード毎
に、ビット線対が所定電圧又は所定電圧以上の一定電圧
に達する時点で差動増幅を終了することができ、動作モ
ード毎に的確な差動増幅時間とすることができる。
ータアクセス方法は、請求項１に記載の半導体記憶装置
のデータアクセス方法において、差動増幅時間とは、外
部アクセス動作の開始又はリフレッシュ動作の開始か
ら、ビット線対が所定電圧に達した以後の時間までであ
ることが好ましい。これにより、所定電圧をメモリセル
にデータが記憶される際の電圧とすれば、動作モード毎
に、ビット線対が所定電圧又は所定電圧以上の一定電圧
に達する時点で差動増幅を終了することができ、動作モ
ード毎に的確な差動増幅時間とすることができる。
【００４４】また、請求項４に係る半導体記憶装置のデ
ータアクセス方法は、請求項１に記載の半導体記憶装置
のデータアクセス方法において、差動増幅時間とは、ビ
ット線対の差動増幅動作の開始から、メモリセルとビッ
ト線とが切り離されるまでの時間であることが好まし
い。これにより、動作モード毎の的確な差動増幅時間で
メモリセルとビット線とが切り離されるので、動作モー
ド毎に的確なタイミングで次の動作に移行することがで
き、高速動作を実現することができる。
ータアクセス方法は、請求項１に記載の半導体記憶装置
のデータアクセス方法において、差動増幅時間とは、ビ
ット線対の差動増幅動作の開始から、メモリセルとビッ
ト線とが切り離されるまでの時間であることが好まし
い。これにより、動作モード毎の的確な差動増幅時間で
メモリセルとビット線とが切り離されるので、動作モー
ド毎に的確なタイミングで次の動作に移行することがで
き、高速動作を実現することができる。
【００４５】また、請求項５に係る半導体記憶装置のデ
ータアクセス方法は、請求項１に記載の半導体記憶装置
のデータアクセス方法において、外部アクセス動作とリ
フレッシュ動作とが競合する場合、何れか一方の動作を
優先的に先行実行させ、他方の動作は先行実行の終了以
後の所定タイミングで再度動作させる調停機能を有する
ことを特徴とする。
ータアクセス方法は、請求項１に記載の半導体記憶装置
のデータアクセス方法において、外部アクセス動作とリ
フレッシュ動作とが競合する場合、何れか一方の動作を
優先的に先行実行させ、他方の動作は先行実行の終了以
後の所定タイミングで再度動作させる調停機能を有する
ことを特徴とする。
【００４６】請求項５に記載の半導体記憶装置のデータ
アクセス方法では、調停機能を有しており、外部アクセ
ス動作とリフレッシュ動作とが競合する際に、何れか一
方の動作が優先的に先行実行され、他方の動作は先行す
る動作の終了以後の所定タイミングで再度動作される。
アクセス方法では、調停機能を有しており、外部アクセ
ス動作とリフレッシュ動作とが競合する際に、何れか一
方の動作が優先的に先行実行され、他方の動作は先行す
る動作の終了以後の所定タイミングで再度動作される。
【００４７】これにより、一方の動作がリフレッシュ動
作である場合には、リフレッシュ動作における差動増幅
時間が短縮されているので、他方の動作である外部アク
セス動作の再動作までの時間が短縮され、動作モードが
競合した際の外部アクセス動作の実行までの時間を短縮
することができ、動作の高速化を図ることができる。ま
た、リフレッシュ動作における短い差動増幅時間によ
り、リフレッシュ動作において不要な時間を排除して動
作時間を短縮することができるので、外部アクセス動作
とリフレッシュ動作との競合の際に、外部アクセス動作
に当てることができる時間を増大させることができ、デ
ータバスにおけるデータ占有率やデータ転送レートの向
上を図ることができる。
作である場合には、リフレッシュ動作における差動増幅
時間が短縮されているので、他方の動作である外部アク
セス動作の再動作までの時間が短縮され、動作モードが
競合した際の外部アクセス動作の実行までの時間を短縮
することができ、動作の高速化を図ることができる。ま
た、リフレッシュ動作における短い差動増幅時間によ
り、リフレッシュ動作において不要な時間を排除して動
作時間を短縮することができるので、外部アクセス動作
とリフレッシュ動作との競合の際に、外部アクセス動作
に当てることができる時間を増大させることができ、デ
ータバスにおけるデータ占有率やデータ転送レートの向
上を図ることができる。
【００４８】また、一方の動作が外部アクセス動作であ
る場合にも、リフレッシュ動作において差動増幅時間が
短縮されていることより、外部アクセス動作とリフレッ
シュ動作との競合の際に、データバスにおけるデータ占
有率やデータ転送レートの向上を図ることができる。
る場合にも、リフレッシュ動作において差動増幅時間が
短縮されていることより、外部アクセス動作とリフレッ
シュ動作との競合の際に、データバスにおけるデータ占
有率やデータ転送レートの向上を図ることができる。
【００４９】また、請求項６に係る半導体記憶装置のデ
ータアクセス方法は、外部とのデータ入出力が行われる
外部アクセス動作と、外部アクセス動作期間中に自動的
に起動される内部アクセス動作であるリフレッシュ動作
とを有する半導体記憶装置のデータアクセス方法におい
て、外部アクセス動作におけるビット線対の差動増幅時
間に比して、リフレッシュ動作におけるビット線対の差
動増幅時間が短いことを特徴とする。
ータアクセス方法は、外部とのデータ入出力が行われる
外部アクセス動作と、外部アクセス動作期間中に自動的
に起動される内部アクセス動作であるリフレッシュ動作
とを有する半導体記憶装置のデータアクセス方法におい
て、外部アクセス動作におけるビット線対の差動増幅時
間に比して、リフレッシュ動作におけるビット線対の差
動増幅時間が短いことを特徴とする。
【００５０】請求項６に記載の半導体記憶装置のデータ
アクセス方法では、リフレッシュ動作が、外部アクセス
動作期間中に自動的に起動される場合に、ビット線対の
差動増幅時間は、外部アクセス動作時に比してリフレッ
シュ動作時の方が短縮されている。
アクセス方法では、リフレッシュ動作が、外部アクセス
動作期間中に自動的に起動される場合に、ビット線対の
差動増幅時間は、外部アクセス動作時に比してリフレッ
シュ動作時の方が短縮されている。
【００５１】これにより、リフレッシュ動作における差
動増幅時間が短縮されているので、リフレッシュ動作が
外部アクセス動作期間中に効率よく埋め込まれることが
できる。外部アクセス動作の占有率を増大させることが
でき、データバスにおけるデータ占有率やデータ転送レ
ートの向上を図ることができる。
動増幅時間が短縮されているので、リフレッシュ動作が
外部アクセス動作期間中に効率よく埋め込まれることが
できる。外部アクセス動作の占有率を増大させることが
でき、データバスにおけるデータ占有率やデータ転送レ
ートの向上を図ることができる。
【００５２】短縮された差動増幅時間を有するリフレッ
シュ動作を使用すれば、外部アクセス動作期間内にリフ
レッシュ動作を効率よく埋め込ませることができるの
で、今後の擬似ＳＲＡＭや擬似ＳＳＲＡＭ、あるいは新
たな高速アクセス動作仕様が要求される半導体記憶装
置、また、データバスにおける高いデータ占有率の仕様
が要求される半導体記憶装置に適用して有効である。
シュ動作を使用すれば、外部アクセス動作期間内にリフ
レッシュ動作を効率よく埋め込ませることができるの
で、今後の擬似ＳＲＡＭや擬似ＳＳＲＡＭ、あるいは新
たな高速アクセス動作仕様が要求される半導体記憶装
置、また、データバスにおける高いデータ占有率の仕様
が要求される半導体記憶装置に適用して有効である。
【００５３】また、請求項９に係る半導体記憶装置は、
請求項８に記載の半導体記憶装置において、読み出し増
幅時間に対する書き込み増幅時間の増加分を計時する第
１補助計時部を備え、書き込み計時部は、読み出し計時部
と第１補助計時部とを含んで構成されることを特徴とす
る。
請求項８に記載の半導体記憶装置において、読み出し増
幅時間に対する書き込み増幅時間の増加分を計時する第
１補助計時部を備え、書き込み計時部は、読み出し計時部
と第１補助計時部とを含んで構成されることを特徴とす
る。
【００５４】請求項９に記載の半導体記憶装置では、書
き込み計時部が計時する書き込み増幅時間は、読み出し
計時部が計時する読み出し増幅時間に、第１補助計時部
が計時する増加分の時間を加算して計時される。
き込み計時部が計時する書き込み増幅時間は、読み出し
計時部が計時する読み出し増幅時間に、第１補助計時部
が計時する増加分の時間を加算して計時される。
【００５５】これにより、読み出し計時部を、読み出し
増幅時間の計時の際と書き込み増幅時間の計時の際とで
共用することができる。構成回路の回路規模を圧縮する
ことができる。
増幅時間の計時の際と書き込み増幅時間の計時の際とで
共用することができる。構成回路の回路規模を圧縮する
ことができる。
【００５６】また、請求項１０に係る半導体記憶装置
は、請求項７又は８に記載の半導体記憶装置において、
第２時間に対する増加分を計時する、第２補助計時部、
又は補助読み出し計時部及び補助書き込み計時部のうち
少なくとも何れか一方を備え、第１計時部、又は読み出
し計時部及び書き込み計時部のうち少なくとも何れか一
方は、第２計時部と第２補助計時部、又は第２計時部
と、補助読み出し計時部及び補助書き込み計時部のうち
少なくとも何れか一方を含んで構成されることを特徴と
する。
は、請求項７又は８に記載の半導体記憶装置において、
第２時間に対する増加分を計時する、第２補助計時部、
又は補助読み出し計時部及び補助書き込み計時部のうち
少なくとも何れか一方を備え、第１計時部、又は読み出
し計時部及び書き込み計時部のうち少なくとも何れか一
方は、第２計時部と第２補助計時部、又は第２計時部
と、補助読み出し計時部及び補助書き込み計時部のうち
少なくとも何れか一方を含んで構成されることを特徴と
する。
【００５７】請求項１０に記載の半導体記憶装置では、
第１計時部が計時する第１時間は、第２計時部が計時す
る第２時間に、第２補助計時部が計時する第２時間に対
する増加分の時間を加算して計時される。又は、読み出
し計時部及び書き込み計時部のうち少なくとも何れか一
方が計時する読み出し増幅時間及び書き込み増幅時間の
うち少なくとも何れか一方は、第２計時部が計時する第
２時間に、補助読み出し計時部及び補助書き込み計時部
のうち少なくとも何れか一方が計時する第２時間に対す
る増加分の時間を加算して計時される。
第１計時部が計時する第１時間は、第２計時部が計時す
る第２時間に、第２補助計時部が計時する第２時間に対
する増加分の時間を加算して計時される。又は、読み出
し計時部及び書き込み計時部のうち少なくとも何れか一
方が計時する読み出し増幅時間及び書き込み増幅時間の
うち少なくとも何れか一方は、第２計時部が計時する第
２時間に、補助読み出し計時部及び補助書き込み計時部
のうち少なくとも何れか一方が計時する第２時間に対す
る増加分の時間を加算して計時される。
【００５８】これにより、第２計時部を、第２時間の計
時の際と第１時間の計時の際とで、又は第２時間の計時
の際と読み出し増幅時間及び書き込み増幅時間のうち少
なくとも何れか一方の計時の際とで共用することができ
る。構成回路の回路規模を圧縮することができる。
時の際と第１時間の計時の際とで、又は第２時間の計時
の際と読み出し増幅時間及び書き込み増幅時間のうち少
なくとも何れか一方の計時の際とで共用することができ
る。構成回路の回路規模を圧縮することができる。
【００５９】ここで、本発明の第１及び第２原理説明図
１Ａ、１Ｂを図１及び図２に示す。外部アクセス動作の
開始あるいはリフレッシュ動作の開始から所定時間経過
後に、更に直接的にはビット線対の差動増幅動作の開始
から所定時間の経過後に、ビット線対の差動増幅動作を
終了する信号を動作モード毎に異なる計時部で計時した
上で出力する。第１及び第２原理説明図においては、外
部アクセス動作の開始、リフレッシュ動作の開始、ある
いはビット線対の差動増幅動作の開始を示す開始信号、
又はこの開始信号に同期する信号を計時開始信号ＳＩＮ
として入力し、差動増幅動作の終了を指示する終了信
号、又はこの終了信号に同期する信号を計時終了信号Ｓ
ＯＵＴとして出力する。計時終了信号ＳＯＵＴに基づ
き、ビット線とメモリセルとの切り離し動作やビット線
対の差動増幅動作の終了が行なわれる。
１Ａ、１Ｂを図１及び図２に示す。外部アクセス動作の
開始あるいはリフレッシュ動作の開始から所定時間経過
後に、更に直接的にはビット線対の差動増幅動作の開始
から所定時間の経過後に、ビット線対の差動増幅動作を
終了する信号を動作モード毎に異なる計時部で計時した
上で出力する。第１及び第２原理説明図においては、外
部アクセス動作の開始、リフレッシュ動作の開始、ある
いはビット線対の差動増幅動作の開始を示す開始信号、
又はこの開始信号に同期する信号を計時開始信号ＳＩＮ
として入力し、差動増幅動作の終了を指示する終了信
号、又はこの終了信号に同期する信号を計時終了信号Ｓ
ＯＵＴとして出力する。計時終了信号ＳＯＵＴに基づ
き、ビット線とメモリセルとの切り離し動作やビット線
対の差動増幅動作の終了が行なわれる。
【００６０】図１の第１原理説明図で１Ａでは、計時開
始信号ＳＩＮが経路切り換え手段２に入力される。経路
切り換え手段２は、外部アクセス動作開始要求信号ＲＥ
Ｑ（Ｏ）とリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）
とにより制御され、各々の要求信号に応じて出力を第１
計時部３又は第２計時部４に接続する。第１及び第２計
時部３、４は、各々、τＯ及びτＩの時間を計時した
後、計時終了信号ＳＯＵＴを出力する。ここで、第１計
時部における計時時間τＯは外部アクセス動作時のビッ
ト線対の差動増幅時間であり、第２計時部における計時
時間τＩはリフレッシュ動作時のビット線対の差動増幅
時間であり、τＩ＜τＯの関係にある。
始信号ＳＩＮが経路切り換え手段２に入力される。経路
切り換え手段２は、外部アクセス動作開始要求信号ＲＥ
Ｑ（Ｏ）とリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）
とにより制御され、各々の要求信号に応じて出力を第１
計時部３又は第２計時部４に接続する。第１及び第２計
時部３、４は、各々、τＯ及びτＩの時間を計時した
後、計時終了信号ＳＯＵＴを出力する。ここで、第１計
時部における計時時間τＯは外部アクセス動作時のビッ
ト線対の差動増幅時間であり、第２計時部における計時
時間τＩはリフレッシュ動作時のビット線対の差動増幅
時間であり、τＩ＜τＯの関係にある。
【００６１】また、計時時間τＯを外部アクセス動作の
動作モード毎に可変して設定することもできる。例え
ば、読み出し動作時の計時時間τＯ（ＲＤ）に対して異
なる時間を有する書き込み動作時の計時時間τＯ（Ｗ
Ｔ）を、動作モード毎に調整することができる。ここ
で、データ書き込み時の逆データの書き込みを考慮すれ
ば、一般的に、τＩ＜τＯ（ＲＤ）＜τＯ（ＷＴ）の関
係を有している。
動作モード毎に可変して設定することもできる。例え
ば、読み出し動作時の計時時間τＯ（ＲＤ）に対して異
なる時間を有する書き込み動作時の計時時間τＯ（Ｗ
Ｔ）を、動作モード毎に調整することができる。ここ
で、データ書き込み時の逆データの書き込みを考慮すれ
ば、一般的に、τＩ＜τＯ（ＲＤ）＜τＯ（ＷＴ）の関
係を有している。
【００６２】図２の第２原理説明図１Ｂでは、計時開始
信号ＳＩＮが、計時時間の基本となる基本計時部５を介
して経路切り換え手段２に入力される。経路切り換え手
段２は、外部アクセス動作開始要求信号ＲＥＱ（Ｏ）と
リフレッシュ動作開始要求信号ＲＥＱ（Ｉ）とにより制
御され、各々の要求信号に応じて、直接計時終了信号Ｓ
ＯＵＴを出力するか、又は補助的に計時時間を加算する
補助計時部６に接続する。ここで、基本計時部５は計時
時間τ０を計時し、補助計時部６は補助計時時間τを計
時する。リフレッシュ動作開始要求信号ＲＥＱ（Ｉ）が
活性化される場合には、計時開始信号ＳＩＮは、基本計
時部５を介して計時終了信号ＳＯＵＴを出力するので、
リフレッシュ動作時の差動増幅時間は基本計時部５の計
時時間τ０となる。外部アクセス動作開始要求信号ＲＥ
Ｑ（Ｏ）が活性化される場合には、計時開始信号ＳＩＮ
は、基本計時部５と補助計時部６とを介して計時終了信
号ＳＯＵＴを出力するので、外部アクセス動作時の差動
増幅時間は、基本計時部５の計時時間τ０と補助計時部
６の補助計時時間τとを加算した時間（τ０＋τ）とな
る。
信号ＳＩＮが、計時時間の基本となる基本計時部５を介
して経路切り換え手段２に入力される。経路切り換え手
段２は、外部アクセス動作開始要求信号ＲＥＱ（Ｏ）と
リフレッシュ動作開始要求信号ＲＥＱ（Ｉ）とにより制
御され、各々の要求信号に応じて、直接計時終了信号Ｓ
ＯＵＴを出力するか、又は補助的に計時時間を加算する
補助計時部６に接続する。ここで、基本計時部５は計時
時間τ０を計時し、補助計時部６は補助計時時間τを計
時する。リフレッシュ動作開始要求信号ＲＥＱ（Ｉ）が
活性化される場合には、計時開始信号ＳＩＮは、基本計
時部５を介して計時終了信号ＳＯＵＴを出力するので、
リフレッシュ動作時の差動増幅時間は基本計時部５の計
時時間τ０となる。外部アクセス動作開始要求信号ＲＥ
Ｑ（Ｏ）が活性化される場合には、計時開始信号ＳＩＮ
は、基本計時部５と補助計時部６とを介して計時終了信
号ＳＯＵＴを出力するので、外部アクセス動作時の差動
増幅時間は、基本計時部５の計時時間τ０と補助計時部
６の補助計時時間τとを加算した時間（τ０＋τ）とな
る。
【００６３】また、補助計時時間τを外部アクセス動作
の動作モード毎に可変して設定できることは、第１原理
説明図１Ａの場合と同様である。リフレッシュ動作時の
差動増幅時間である基本計時部５の計時時間τ０に対し
て、加算すべき補助計時時間τを外部アクセス動作の動
作モード毎に調整することができる。
の動作モード毎に可変して設定できることは、第１原理
説明図１Ａの場合と同様である。リフレッシュ動作時の
差動増幅時間である基本計時部５の計時時間τ０に対し
て、加算すべき補助計時時間τを外部アクセス動作の動
作モード毎に調整することができる。
【００６４】尚、計時開始信号ＳＩＮとしては、外部ア
クセス動作の開始やリフレッシュ動作の開始を示す開始
信号、又はこの開始信号に同期する信号の場合もあると
して説明したが、アクセス動作の開始からビット線対の
差動増幅動作の開始までは、外部アクセス動作とリフレ
ッシュ動作とで異なる場合もある。一般的に、外部アク
セス動作の場合には、外部信号とのインターフェースと
して入力バッファ回路において外部信号の信号検出やレ
ベル変換等の処理が必要である。そのため、外部アクセ
ス動作の開始からビット線対の差動増幅動作の開始まで
の時間はリフレッシュ動作の場合に比して長くなる可能
性がある。従って、計時開始信号ＳＩＮとしては、外部
とのインターフェース処理の後の内部信号とすることが
好ましい。内部信号の例としては、外部アクセス動作開
始要求信号ＲＥＱ（Ｏ）やリフレッシュ動作開始要求信
号ＲＥＱ（Ｉ）、あるいはセンスアンプ活性化信号等の
ビット線対の差動増幅動作を開始する信号等、又はこれ
らの信号に同期する信号が考えられる。
クセス動作の開始やリフレッシュ動作の開始を示す開始
信号、又はこの開始信号に同期する信号の場合もあると
して説明したが、アクセス動作の開始からビット線対の
差動増幅動作の開始までは、外部アクセス動作とリフレ
ッシュ動作とで異なる場合もある。一般的に、外部アク
セス動作の場合には、外部信号とのインターフェースと
して入力バッファ回路において外部信号の信号検出やレ
ベル変換等の処理が必要である。そのため、外部アクセ
ス動作の開始からビット線対の差動増幅動作の開始まで
の時間はリフレッシュ動作の場合に比して長くなる可能
性がある。従って、計時開始信号ＳＩＮとしては、外部
とのインターフェース処理の後の内部信号とすることが
好ましい。内部信号の例としては、外部アクセス動作開
始要求信号ＲＥＱ（Ｏ）やリフレッシュ動作開始要求信
号ＲＥＱ（Ｉ）、あるいはセンスアンプ活性化信号等の
ビット線対の差動増幅動作を開始する信号等、又はこれ
らの信号に同期する信号が考えられる。
【００６５】
【発明の実施の形態】以下、本発明の半導体記憶装置の
データアクセス方法、及び半導体記憶装置について具体
化した第１乃至第５実施形態を図３乃至図１３に基づき
図面を参照しつつ詳細に説明する。図１は、本発明の第
１原理説明図である。図２は、本発明の第２原理説明図
である。図３は、本発明を適用したデータ入出力経路を
示す回路部ブロック図である。図４は、第１実施形態の
非活性化タイミング可変回路を示す回路構成図である。
図５は、第１実施形態の具体例を示す回路図である。図
６は、第２実施形態の非活性化タイミング可変回路を示
す回路構成図である。図７は、第２実施形態の具体例を
示す回路図である。図８は、第３実施形態の非活性化タ
イミング可変回路を示す回路構成図である。図９は、第
３実施形態の具体例を示す回路図である。図１０は、同
期式半導体記憶装置におけるバースト長１の動作を示す
タイミングチャートである。図１１は、バースト長１の
動作にリフレッシュ動作を埋め込ませる場合を示すタイ
ミングチャートである。（第４実施形態）図１２は、同
期式半導体記憶装置における多バースト長（８）の動作
を示すタイミングチャートである。図１３は、多バース
ト長の動作にリフレッシュ動作を埋め込ませる場合を示
すタイミングチャートである。（第５実施形態）
データアクセス方法、及び半導体記憶装置について具体
化した第１乃至第５実施形態を図３乃至図１３に基づき
図面を参照しつつ詳細に説明する。図１は、本発明の第
１原理説明図である。図２は、本発明の第２原理説明図
である。図３は、本発明を適用したデータ入出力経路を
示す回路部ブロック図である。図４は、第１実施形態の
非活性化タイミング可変回路を示す回路構成図である。
図５は、第１実施形態の具体例を示す回路図である。図
６は、第２実施形態の非活性化タイミング可変回路を示
す回路構成図である。図７は、第２実施形態の具体例を
示す回路図である。図８は、第３実施形態の非活性化タ
イミング可変回路を示す回路構成図である。図９は、第
３実施形態の具体例を示す回路図である。図１０は、同
期式半導体記憶装置におけるバースト長１の動作を示す
タイミングチャートである。図１１は、バースト長１の
動作にリフレッシュ動作を埋め込ませる場合を示すタイ
ミングチャートである。（第４実施形態）図１２は、同
期式半導体記憶装置における多バースト長（８）の動作
を示すタイミングチャートである。図１３は、多バース
ト長の動作にリフレッシュ動作を埋め込ませる場合を示
すタイミングチャートである。（第５実施形態）
【００６６】図３に示す本発明を適用した半導体記憶装
置におけるメモリセルからのデータ入出力経路の回路ブ
ロック１０では、従来技術のデータ入出力経路の回路ブ
ロック１０００における非活性化タイミング回路１００
に代えて、非活性化タイミング可変回路（第１原理説明
図１Ａ、又は第２原理説明図１Ｂ）を備えている。
置におけるメモリセルからのデータ入出力経路の回路ブ
ロック１０では、従来技術のデータ入出力経路の回路ブ
ロック１０００における非活性化タイミング回路１００
に代えて、非活性化タイミング可変回路（第１原理説明
図１Ａ、又は第２原理説明図１Ｂ）を備えている。
【００６７】従来技術の非活性化タイミング回路１００
は、活性化信号ＳＥＴからの固定した所定遅延時間後
に、ワード線ＷＬ０、ＷＬ１及びセンスアンプ活性化信
号φＳＡの非活性化を行う非活性化信号ＲＳＴ出力す
る。これに対して、非活性化タイミング可変回路（１
Ａ、１Ｂ）においては、センスアンプ活性化信号φＳＡ
の活性化タイミングを起点として、外部アクセス動作／
リフレッシュ動作開始要求信号ＲＥＱ（Ｏ）／ＲＥＱ
（Ｉ）に応じて可変されるタイミングで、非活性化信号
ＲＳＴを出力する。尚、図３において、データ線ＤＢ、
／ＤＢのプリチャージ素子であるＰＭＯＳトランジスタ
ＴＰ１、ＴＰ２は以下のようにもできる。即ち、ＰＭＯ
ＳトランジスタＴＰ１、ＴＰ２の制御信号／ＡＣＬは、
リフレッシュ動作時もしくは読み出し動作時においては
常時活性化させて、データ線対（ＤＢと／ＤＢ）を任意
の電位にイコライズもしくは電圧振幅の制限を行なう。
書き込み動作時においては非活性化させて、データ線対
（ＤＢと／ＤＢ）をライトアンプＷＡの動作電圧とす
る。更に、（１／２）ＶＣＣ電圧に代えて任意の電圧に
変更することもできる。また、センスアンプ信号回路Ｓ
Ｃの活性信号である活性化信号ＳＥＴに代えて、ワード
デコーダＷＤからの信号を入力して、ワードデコーダＷ
Ｄの活性によるワード線ＷＬ０、ＷＬ１の活性化信号か
ら一定時間後にセンスアンプ信号回路ＳＣが活性化する
構成とすることもできる。更に、非活性化タイミング可
変回路１Ａ又は１Ｂへの入力信号は、ワードデコーダＷ
Ｄの活性を示す信号に変更することもできる。つまり、
センスアンプ信号回路ＳＣの出力信号ΦＳＡに代えて、
ワードデコーダＷＤからの信号を入力することもでき
る。
は、活性化信号ＳＥＴからの固定した所定遅延時間後
に、ワード線ＷＬ０、ＷＬ１及びセンスアンプ活性化信
号φＳＡの非活性化を行う非活性化信号ＲＳＴ出力す
る。これに対して、非活性化タイミング可変回路（１
Ａ、１Ｂ）においては、センスアンプ活性化信号φＳＡ
の活性化タイミングを起点として、外部アクセス動作／
リフレッシュ動作開始要求信号ＲＥＱ（Ｏ）／ＲＥＱ
（Ｉ）に応じて可変されるタイミングで、非活性化信号
ＲＳＴを出力する。尚、図３において、データ線ＤＢ、
／ＤＢのプリチャージ素子であるＰＭＯＳトランジスタ
ＴＰ１、ＴＰ２は以下のようにもできる。即ち、ＰＭＯ
ＳトランジスタＴＰ１、ＴＰ２の制御信号／ＡＣＬは、
リフレッシュ動作時もしくは読み出し動作時においては
常時活性化させて、データ線対（ＤＢと／ＤＢ）を任意
の電位にイコライズもしくは電圧振幅の制限を行なう。
書き込み動作時においては非活性化させて、データ線対
（ＤＢと／ＤＢ）をライトアンプＷＡの動作電圧とす
る。更に、（１／２）ＶＣＣ電圧に代えて任意の電圧に
変更することもできる。また、センスアンプ信号回路Ｓ
Ｃの活性信号である活性化信号ＳＥＴに代えて、ワード
デコーダＷＤからの信号を入力して、ワードデコーダＷ
Ｄの活性によるワード線ＷＬ０、ＷＬ１の活性化信号か
ら一定時間後にセンスアンプ信号回路ＳＣが活性化する
構成とすることもできる。更に、非活性化タイミング可
変回路１Ａ又は１Ｂへの入力信号は、ワードデコーダＷ
Ｄの活性を示す信号に変更することもできる。つまり、
センスアンプ信号回路ＳＣの出力信号ΦＳＡに代えて、
ワードデコーダＷＤからの信号を入力することもでき
る。
【００６８】以下、第１及び第２原理説明図で示した非
活性化タイミング可変回路１Ａ、１Ｂについて、第１乃
至第３実施形態により具体化した構成を説明する。
活性化タイミング可変回路１Ａ、１Ｂについて、第１乃
至第３実施形態により具体化した構成を説明する。
【００６９】図４に示す第１実施形態の非活性化タイミ
ング可変回路１１は、第２原理説明図１Ｂの実施形態で
ある。計時開始信号ＳＩＮとして入力されるセンスアン
プ活性化信号φＳＡは、基本計時部５として機能する基
本ディレイ部１２に入力され、基本ディレイ部１２の出
力が、経路切り換え手段２であるスイッチ部１３、１４
に接続されている。スイッチ部１３の出力は直接、スイ
ッチ部１４の出力は補助計時部６として機能する補助デ
ィレイ部１５を介して、非活性化信号ＲＳＴとして出力
される。スイッチ部１３、１４には、制御信号として、
各々リフレッシュ動作開始要求信号ＲＥＱ（Ｉ）、外部
アクセス動作開始要求信号ＲＥＱ（Ｏ）が入力される。
ング可変回路１１は、第２原理説明図１Ｂの実施形態で
ある。計時開始信号ＳＩＮとして入力されるセンスアン
プ活性化信号φＳＡは、基本計時部５として機能する基
本ディレイ部１２に入力され、基本ディレイ部１２の出
力が、経路切り換え手段２であるスイッチ部１３、１４
に接続されている。スイッチ部１３の出力は直接、スイ
ッチ部１４の出力は補助計時部６として機能する補助デ
ィレイ部１５を介して、非活性化信号ＲＳＴとして出力
される。スイッチ部１３、１４には、制御信号として、
各々リフレッシュ動作開始要求信号ＲＥＱ（Ｉ）、外部
アクセス動作開始要求信号ＲＥＱ（Ｏ）が入力される。
【００７０】動作モードがリフレッシュ動作である場合
には、リフレッシュ動作開始要求信号ＲＥＱ（Ｉ）が活
性化されスイッチ部１３が導通する。この時、外部アク
セス動作開始要求信号ＲＥＱ（Ｏ）は非活性であるの
で、スイッチ部１４は非導通状態が維持されている。リ
フレッシュ動作が実行され、センスアンプ活性化信号φ
ＳＡが活性化されると、基本ディレイ部１２からスイッ
チ部１３を介して非活性化信号ＲＳＴが出力される。セ
ンスアンプ活性化信号φＳＡによるビット線対（ＢＬ
０、１と／ＢＬ０、１）の差動増幅動作の開始から、計
時時間τ０でワード線ＷＬ０、ＷＬ１やセンスアンプ活
性化信号φＳＡを非活性化する基準信号である非活性化
信号ＲＳＴが出力される。リフレッシュ動作時にはビッ
ト線対の負荷は小さく抑えられているので、計時時間τ
０の計時のみで差動増幅されるビット線ＢＬ０、１と／
ＢＬ０、１の電圧がリストアレベルにまで達するので、
リフレッシュ動作に適合した短縮された差動増幅時間で
差動増幅動作を完了させることができる。
には、リフレッシュ動作開始要求信号ＲＥＱ（Ｉ）が活
性化されスイッチ部１３が導通する。この時、外部アク
セス動作開始要求信号ＲＥＱ（Ｏ）は非活性であるの
で、スイッチ部１４は非導通状態が維持されている。リ
フレッシュ動作が実行され、センスアンプ活性化信号φ
ＳＡが活性化されると、基本ディレイ部１２からスイッ
チ部１３を介して非活性化信号ＲＳＴが出力される。セ
ンスアンプ活性化信号φＳＡによるビット線対（ＢＬ
０、１と／ＢＬ０、１）の差動増幅動作の開始から、計
時時間τ０でワード線ＷＬ０、ＷＬ１やセンスアンプ活
性化信号φＳＡを非活性化する基準信号である非活性化
信号ＲＳＴが出力される。リフレッシュ動作時にはビッ
ト線対の負荷は小さく抑えられているので、計時時間τ
０の計時のみで差動増幅されるビット線ＢＬ０、１と／
ＢＬ０、１の電圧がリストアレベルにまで達するので、
リフレッシュ動作に適合した短縮された差動増幅時間で
差動増幅動作を完了させることができる。
【００７１】動作モードが外部アクセス動作である場合
には、外部アクセス動作開始要求信号ＲＥＱ（Ｏ）が活
性化されスイッチ部１４が導通する。この時、リフレッ
シュ動作開始要求信号ＲＥＱ（Ｉ）は非活性であるの
で、スイッチ部１３は非導通状態が維持されている。外
部アクセス動作が実行され、センスアンプ活性化信号φ
ＳＡが活性化されると、基本ディレイ部１２からスイッ
チ部１４を介して、更に補助ディレイ部１５を通って非
活性化信号ＲＳＴが出力される。センスアンプ活性化信
号φＳＡによるビット線対（ＢＬ０、１と／ＢＬ０、
１）の差動増幅動作の開始から、計時時間τ０＋τで、
ワード線ＷＬ０、ＷＬ１やセンスアンプ活性化信号φＳ
Ａを非活性化するための非活性化信号ＲＳＴが出力され
る。外部アクセス動作時にはビット線にデータバスが接
続されるので、リフレッシュ動作時に比してビット線対
の負荷は大きくなる。あるいは（１／２）ＶＣＣ電圧に
プリチャージされているデータ線ＤＢ、／ＤＢとの電荷
の再分配に伴うビット線ＢＬ０、１、／ＢＬ０、１のデ
ィスターブ現象が発生する。そのため、ビット線電圧が
所定の電圧レベルに達するまでの時間は、リフレッシュ
動作時の計時時間τ０に比して長くなる。補助ディレイ
部１５による補助計時時間τを加算した計時時間τ０＋
τを計時することで、外部アクセス動作に適合した差動
増幅時間で差動増幅動作を完了させることができる。
には、外部アクセス動作開始要求信号ＲＥＱ（Ｏ）が活
性化されスイッチ部１４が導通する。この時、リフレッ
シュ動作開始要求信号ＲＥＱ（Ｉ）は非活性であるの
で、スイッチ部１３は非導通状態が維持されている。外
部アクセス動作が実行され、センスアンプ活性化信号φ
ＳＡが活性化されると、基本ディレイ部１２からスイッ
チ部１４を介して、更に補助ディレイ部１５を通って非
活性化信号ＲＳＴが出力される。センスアンプ活性化信
号φＳＡによるビット線対（ＢＬ０、１と／ＢＬ０、
１）の差動増幅動作の開始から、計時時間τ０＋τで、
ワード線ＷＬ０、ＷＬ１やセンスアンプ活性化信号φＳ
Ａを非活性化するための非活性化信号ＲＳＴが出力され
る。外部アクセス動作時にはビット線にデータバスが接
続されるので、リフレッシュ動作時に比してビット線対
の負荷は大きくなる。あるいは（１／２）ＶＣＣ電圧に
プリチャージされているデータ線ＤＢ、／ＤＢとの電荷
の再分配に伴うビット線ＢＬ０、１、／ＢＬ０、１のデ
ィスターブ現象が発生する。そのため、ビット線電圧が
所定の電圧レベルに達するまでの時間は、リフレッシュ
動作時の計時時間τ０に比して長くなる。補助ディレイ
部１５による補助計時時間τを加算した計時時間τ０＋
τを計時することで、外部アクセス動作に適合した差動
増幅時間で差動増幅動作を完了させることができる。
【００７２】外部アクセス動作とリフレッシュ動作が競
合する場合には、図１６のアクセス競合（１）乃至
（３）に示すように、調停部により順次連続して動作が
行なわれる。この場合にも、動作モード毎に出力される
動作開始要求信号ＲＥＱ（Ｉ）、ＲＥＱ（Ｏ）に応じて
選択されるスイッチ部１３、１４により、動作モードに
適合した計時時間τ０、τ０＋τが設定されて、的確な
差動増幅時間が設定される。
合する場合には、図１６のアクセス競合（１）乃至
（３）に示すように、調停部により順次連続して動作が
行なわれる。この場合にも、動作モード毎に出力される
動作開始要求信号ＲＥＱ（Ｉ）、ＲＥＱ（Ｏ）に応じて
選択されるスイッチ部１３、１４により、動作モードに
適合した計時時間τ０、τ０＋τが設定されて、的確な
差動増幅時間が設定される。
【００７３】尚、基本ディレイ部１２をスイッチ部１３
の後段に挿入して、センスアンプ活性化信号φＳＡとス
イッチ部１３、１４とを直結する構成とすれば、第１原
理説明図１Ａの構成とすることができる。この場合、補
助ディレイ部１５では、計時時間τに代えて外部アクセ
ス動作において必要な計時時間τ０＋τを計時する設定
とする。
の後段に挿入して、センスアンプ活性化信号φＳＡとス
イッチ部１３、１４とを直結する構成とすれば、第１原
理説明図１Ａの構成とすることができる。この場合、補
助ディレイ部１５では、計時時間τに代えて外部アクセ
ス動作において必要な計時時間τ０＋τを計時する設定
とする。
【００７４】図５には、第１実施形態の非活性化タイミ
ング可変回路１１の具体例１１Ａを示している。偶数段
（図５の場合は６段を例示）のインバータ論理ゲートを
直列接続した基本遅延回路１２Ａを基本ディレイ部１２
とし、偶数段（図５の場合は４段を例示）のインバータ
論理ゲートを直列接続した補助遅延回路１５Ａを補助デ
ィレイ部１５として構成されている。また、スイッチ部
１３、１４としてＮＡＮＤ論理ゲート１３Ａ、１４Ａが
備えられている。
ング可変回路１１の具体例１１Ａを示している。偶数段
（図５の場合は６段を例示）のインバータ論理ゲートを
直列接続した基本遅延回路１２Ａを基本ディレイ部１２
とし、偶数段（図５の場合は４段を例示）のインバータ
論理ゲートを直列接続した補助遅延回路１５Ａを補助デ
ィレイ部１５として構成されている。また、スイッチ部
１３、１４としてＮＡＮＤ論理ゲート１３Ａ、１４Ａが
備えられている。
【００７５】ＮＡＮＤ論理ゲート１３Ａ、１４Ａの一方
の入力端子には、ハイ論理レベルを活性化レベルとする
リフレシュ動作開始要求信号ＲＥＱ（Ｉ）、外部アクセ
ス動作開始要求信号ＲＥＱ（Ｏ）が各々入力される。こ
れらの動作開始要求信号ＲＥＱ（Ｉ）、ＲＥＱ（Ｏ）の
うち活性化された信号が入力されるＮＡＮＤ論理ゲート
１３Ａ、１４Ａが論理反転ゲートとして機能することに
より、信号伝播経路が形成され計時動作が行われる。非
活性の動作開始要求信号ＲＥＱ（Ｏ）、ＲＥＱ（Ｉ）が
入力されているＮＡＮＤ論理ゲート１４Ａ、１３Ａにつ
いては、出力信号がハイ論理レベルに固定されてしまい
信号伝播経路は形成されない。
の入力端子には、ハイ論理レベルを活性化レベルとする
リフレシュ動作開始要求信号ＲＥＱ（Ｉ）、外部アクセ
ス動作開始要求信号ＲＥＱ（Ｏ）が各々入力される。こ
れらの動作開始要求信号ＲＥＱ（Ｉ）、ＲＥＱ（Ｏ）の
うち活性化された信号が入力されるＮＡＮＤ論理ゲート
１３Ａ、１４Ａが論理反転ゲートとして機能することに
より、信号伝播経路が形成され計時動作が行われる。非
活性の動作開始要求信号ＲＥＱ（Ｏ）、ＲＥＱ（Ｉ）が
入力されているＮＡＮＤ論理ゲート１４Ａ、１３Ａにつ
いては、出力信号がハイ論理レベルに固定されてしまい
信号伝播経路は形成されない。
【００７６】リフレッシュ動作開始要求信号ＲＥＱ
（Ｉ）が活性化される場合には、センスアンプ活性化信
号φＳＡは、基本遅延回路１２Ａと論理反転ゲートとし
て機能するＮＡＮＤ論理ゲート１３Ａとを介し更に出力
段に設けられているＮＡＮＤ論理ゲートを介して、計時
時間τ０が付与されて非活性化信号ＲＳＴとして出力さ
れる。ここで、出力段のＮＡＮＤ論理ゲートでは、信号
伝播経路が非活性状態である他方の入力端子にハイ論理
レベルが入力されているので、論理反転ゲートとして機
能している。
（Ｉ）が活性化される場合には、センスアンプ活性化信
号φＳＡは、基本遅延回路１２Ａと論理反転ゲートとし
て機能するＮＡＮＤ論理ゲート１３Ａとを介し更に出力
段に設けられているＮＡＮＤ論理ゲートを介して、計時
時間τ０が付与されて非活性化信号ＲＳＴとして出力さ
れる。ここで、出力段のＮＡＮＤ論理ゲートでは、信号
伝播経路が非活性状態である他方の入力端子にハイ論理
レベルが入力されているので、論理反転ゲートとして機
能している。
【００７７】外部アクセス動作開始要求信号ＲＥＱ
（Ｏ）が活性化される場合には、センスアンプ活性化信
号φＳＡは、基本遅延回路１２Ａ、論理反転ゲートとし
て機能するＮＡＮＤ論理ゲート１４Ａ、及び補助遅延回
路１５Ａを介し、更に出力段のＮＡＮＤ論理ゲートを介
して、計時時間τ０＋τが付与されて、非活性化信号Ｒ
ＳＴとして出力される。この場合も、出力段のＮＡＮＤ
論理ゲートは、論理反転機能を奏している。
（Ｏ）が活性化される場合には、センスアンプ活性化信
号φＳＡは、基本遅延回路１２Ａ、論理反転ゲートとし
て機能するＮＡＮＤ論理ゲート１４Ａ、及び補助遅延回
路１５Ａを介し、更に出力段のＮＡＮＤ論理ゲートを介
して、計時時間τ０＋τが付与されて、非活性化信号Ｒ
ＳＴとして出力される。この場合も、出力段のＮＡＮＤ
論理ゲートは、論理反転機能を奏している。
【００７８】また、外部アクセス動作開始要求信号ＲＥ
Ｑ（Ｏ）は、読み出し動作開始要求信号ＲＥＱ（ＲＤ）
と書き込み動作開始要求信号ＲＥＱ（ＷＴ）との論理和
として生成されている。論理和演算は、ＮＯＲ論理ゲー
トとインバータ論理ゲートにより構成されている。
Ｑ（Ｏ）は、読み出し動作開始要求信号ＲＥＱ（ＲＤ）
と書き込み動作開始要求信号ＲＥＱ（ＷＴ）との論理和
として生成されている。論理和演算は、ＮＯＲ論理ゲー
トとインバータ論理ゲートにより構成されている。
【００７９】尚、具体例１１Ａでは、非活性化信号ＲＳ
Ｔをセンスアンプ活性化信号φＳＡと同相の信号として
構成したが、逆相の信号を生成する回路構成とすること
もできる。例えば、基本遅延回路１２Ａのインバータ論
理ゲート段数を奇数段としてやれば、出力される非活性
化信号ＲＳＴを逆相信号とすることができる。
Ｔをセンスアンプ活性化信号φＳＡと同相の信号として
構成したが、逆相の信号を生成する回路構成とすること
もできる。例えば、基本遅延回路１２Ａのインバータ論
理ゲート段数を奇数段としてやれば、出力される非活性
化信号ＲＳＴを逆相信号とすることができる。
【００８０】また、計時を行なう基本ディレイ部１２及
び補助ディレイ部１５を、基本遅延回路１２Ａ及び補助
遅延回路１５Ａとして、インバータ論理ゲートで構成し
たが、インバータ論理ゲート以外の遅延素子、遅延回路、
その他の計時回路を使用することもできる。例えば、遅
延素子として容量素子を使用したり、ＣＲ遅延回路や、
カウンタ等を使用したデジタル回路構成のタイマ回路、
又は容量素子と定電流源回路等を使用したアナログ的な
タイマ回路等で構成することもできる。
び補助ディレイ部１５を、基本遅延回路１２Ａ及び補助
遅延回路１５Ａとして、インバータ論理ゲートで構成し
たが、インバータ論理ゲート以外の遅延素子、遅延回路、
その他の計時回路を使用することもできる。例えば、遅
延素子として容量素子を使用したり、ＣＲ遅延回路や、
カウンタ等を使用したデジタル回路構成のタイマ回路、
又は容量素子と定電流源回路等を使用したアナログ的な
タイマ回路等で構成することもできる。
【００８１】図６に示す第２実施形態の非活性化タイミ
ング可変回路２１では、第１実施形態の非活性化タイミ
ング可変回路１１におけるスイッチ部１４とそれに接続
されている補助ディレイ部１５に代えて、スイッチ部２
２とそれに接続されている第１補助ディレイ部２４、及
びスイッチ部２３とそれに接続されている第２補助ディ
レイ部２５とを備えている。スイッチ部２２、２３に
は、制御信号として、読み出し動作開始要求信号ＲＥＱ
（ＲＤ）、書き込み動作開始要求信号ＲＥＱ（ＷＴ）が
各々入力される。
ング可変回路２１では、第１実施形態の非活性化タイミ
ング可変回路１１におけるスイッチ部１４とそれに接続
されている補助ディレイ部１５に代えて、スイッチ部２
２とそれに接続されている第１補助ディレイ部２４、及
びスイッチ部２３とそれに接続されている第２補助ディ
レイ部２５とを備えている。スイッチ部２２、２３に
は、制御信号として、読み出し動作開始要求信号ＲＥＱ
（ＲＤ）、書き込み動作開始要求信号ＲＥＱ（ＷＴ）が
各々入力される。
【００８２】非活性化タイミング可変回路２１では、リ
フレッシュ動作開始要求信号ＲＥＱ（Ｉ）が活性化され
る場合は、第１実施形態の非活性化タイミング可変回路
１１と同様の作用・効果を奏するので、ここでの説明は
省略する。
フレッシュ動作開始要求信号ＲＥＱ（Ｉ）が活性化され
る場合は、第１実施形態の非活性化タイミング可変回路
１１と同様の作用・効果を奏するので、ここでの説明は
省略する。
【００８３】動作モードが外部アクセス動作である場合
には、外部アクセス動作開始要求信号ＲＥＱ（Ｏ）に代
えて、外部アクセス動作における個々の動作モード毎
に、読み出し動作開始要求信号ＲＥＱ（ＲＤ）、又は書
き込み動作開始要求信号ＲＥＱ（ＷＴ）が活性化され
る。
には、外部アクセス動作開始要求信号ＲＥＱ（Ｏ）に代
えて、外部アクセス動作における個々の動作モード毎
に、読み出し動作開始要求信号ＲＥＱ（ＲＤ）、又は書
き込み動作開始要求信号ＲＥＱ（ＷＴ）が活性化され
る。
【００８４】読み出し動作開始要求信号ＲＥＱ（ＲＤ）
が活性化される場合には、スイッチ部２２が導通する。
センスアンプ活性化信号φＳＡが活性化されると、基本
ディレイ部１２からスイッチ部２２を介して、更に第１
補助ディレイ部２４を通って非活性化信号ＲＳＴが出力
される。センスアンプ活性化信号φＳＡによるビット線
対の差動増幅動作の開始から、計時時間τ０＋τ１で、
ワード線ＷＬ０、ＷＬ１やセンスアンプ活性化信号φＳ
Ａを非活性化するための非活性化信号ＲＳＴが出力され
る。読み出し動作時にはビット線ＢＬ０、１、／ＢＬ
０、１にデータ線ＤＢ、／ＤＢが接続されて、データ線
との電荷の再分配に伴うビット線のディスターブ現象が
発生する。そのため、ビット線電圧が所定の電圧レベル
に達するまでの時間は、リフレッシュ動作時の計時時間
τ０に比して長く必要である。第１補助ディレイ部２４
による第１補助計時時間τ１を加算した計時時間τ０＋
τ１を計時することで、読み出し動作に適合した差動増
幅時間で差動増幅動作を完了させることができる。
が活性化される場合には、スイッチ部２２が導通する。
センスアンプ活性化信号φＳＡが活性化されると、基本
ディレイ部１２からスイッチ部２２を介して、更に第１
補助ディレイ部２４を通って非活性化信号ＲＳＴが出力
される。センスアンプ活性化信号φＳＡによるビット線
対の差動増幅動作の開始から、計時時間τ０＋τ１で、
ワード線ＷＬ０、ＷＬ１やセンスアンプ活性化信号φＳ
Ａを非活性化するための非活性化信号ＲＳＴが出力され
る。読み出し動作時にはビット線ＢＬ０、１、／ＢＬ
０、１にデータ線ＤＢ、／ＤＢが接続されて、データ線
との電荷の再分配に伴うビット線のディスターブ現象が
発生する。そのため、ビット線電圧が所定の電圧レベル
に達するまでの時間は、リフレッシュ動作時の計時時間
τ０に比して長く必要である。第１補助ディレイ部２４
による第１補助計時時間τ１を加算した計時時間τ０＋
τ１を計時することで、読み出し動作に適合した差動増
幅時間で差動増幅動作を完了させることができる。
【００８５】書き込み動作開始要求信号ＲＥＱ（ＷＴ）
が活性化される場合には、スイッチ部２３が導通する。
センスアンプ活性化信号φＳＡが活性化されると、基本
ディレイ部１２からスイッチ部２３を介して、更に第２
補助ディレイ部２５を通って非活性化信号ＲＳＴが出力
される。センスアンプ活性化信号φＳＡによるビット線
対（ＢＬ０、１と／ＢＬ０、１）の差動増幅動作の開始
から、計時時間τ０＋τ２で非活性化信号ＲＳＴが出力
される。書き込み動作時にはメモリセルに蓄積されてお
りビット線対に増幅されつつあるデータとは逆のデータ
が書き込まれる場合がある。そのため、ビット線電圧が
所定の電圧レベルに達するまでの時間は、リフレッシュ
動作時の計時時間τ０に比して長く必要である。第２補
助ディレイ部２５による補助計時時間τ２を加算した計
時時間τ０＋τ２を計時することで、書き込み動作に適
合した差動増幅時間で差動増幅動作を完了させることが
できる。
が活性化される場合には、スイッチ部２３が導通する。
センスアンプ活性化信号φＳＡが活性化されると、基本
ディレイ部１２からスイッチ部２３を介して、更に第２
補助ディレイ部２５を通って非活性化信号ＲＳＴが出力
される。センスアンプ活性化信号φＳＡによるビット線
対（ＢＬ０、１と／ＢＬ０、１）の差動増幅動作の開始
から、計時時間τ０＋τ２で非活性化信号ＲＳＴが出力
される。書き込み動作時にはメモリセルに蓄積されてお
りビット線対に増幅されつつあるデータとは逆のデータ
が書き込まれる場合がある。そのため、ビット線電圧が
所定の電圧レベルに達するまでの時間は、リフレッシュ
動作時の計時時間τ０に比して長く必要である。第２補
助ディレイ部２５による補助計時時間τ２を加算した計
時時間τ０＋τ２を計時することで、書き込み動作に適
合した差動増幅時間で差動増幅動作を完了させることが
できる。
【００８６】その他、外部アクセス動作とリフレッシュ
動作が競合する場合に、順次連続して行なわれる動作モ
ードに対して各動作モードに応じた動作開始要求信号Ｒ
ＥＱ（Ｉ）、ＲＥＱ（ＲＤ）、ＲＥＱ（ＷＴ）により、
的確な計時時間τ０、τ０＋τ１、τ０＋τ２が設定さ
れること、また、基本ディレイ部１２をスイッチ部１３の
後段に挿入して、センスアンプ活性化信号φＳＡとスイ
ッチ部１３、２２、２３とを直結する構成とすれば、第
１原理説明図１Ａの構成とすることができることについ
ては、第１実施形態と同様である。
動作が競合する場合に、順次連続して行なわれる動作モ
ードに対して各動作モードに応じた動作開始要求信号Ｒ
ＥＱ（Ｉ）、ＲＥＱ（ＲＤ）、ＲＥＱ（ＷＴ）により、
的確な計時時間τ０、τ０＋τ１、τ０＋τ２が設定さ
れること、また、基本ディレイ部１２をスイッチ部１３の
後段に挿入して、センスアンプ活性化信号φＳＡとスイ
ッチ部１３、２２、２３とを直結する構成とすれば、第
１原理説明図１Ａの構成とすることができることについ
ては、第１実施形態と同様である。
【００８７】図７に示す第２実施形態の非活性化タイミ
ング可変回路２１の具体例２１Ａでは、第１及び第２補
助ディレイ部２４、２５として、各々、偶数段（図７の
場合は４段を例示）のインバータ論理ゲートが直列に接
続された第１及び第２補助遅延回路２４Ａ、２５Ａが備
えられている。また、スイッチ部２２、２３としてＮＡ
ＮＤ論理ゲート２２Ａ、２３Ａが備えられている。
ング可変回路２１の具体例２１Ａでは、第１及び第２補
助ディレイ部２４、２５として、各々、偶数段（図７の
場合は４段を例示）のインバータ論理ゲートが直列に接
続された第１及び第２補助遅延回路２４Ａ、２５Ａが備
えられている。また、スイッチ部２２、２３としてＮＡ
ＮＤ論理ゲート２２Ａ、２３Ａが備えられている。
【００８８】ＮＡＮＤ論理ゲート２２Ａ、２３Ａの一方
の入力端子には、ハイ論理レベルを活性化レベルとする
読み出し動作開始要求信号ＲＥＱ（ＲＤ）、書き込み動
作開始要求信号ＲＥＱ（ＷＴ）が各々入力される。外部
アクセス動作において、何れか一方が活性化され、活性
化された信号が入力されるＮＡＮＤ論理ゲート２２Ａ、
２３Ａが論理反転ゲートとして機能することにより、信
号伝播経路が形成され計時動作が行われる。
の入力端子には、ハイ論理レベルを活性化レベルとする
読み出し動作開始要求信号ＲＥＱ（ＲＤ）、書き込み動
作開始要求信号ＲＥＱ（ＷＴ）が各々入力される。外部
アクセス動作において、何れか一方が活性化され、活性
化された信号が入力されるＮＡＮＤ論理ゲート２２Ａ、
２３Ａが論理反転ゲートとして機能することにより、信
号伝播経路が形成され計時動作が行われる。
【００８９】リフレッシュ動作開始要求信号ＲＥＱ
（Ｉ）が活性化される場合には、基本遅延回路１２Ａと
論理反転ゲートとして機能するＮＡＮＤ論理ゲート１３
Ａとを介し更に出力段のＮＡＮＤ論理ゲートを介して、
計時時間τ０が付与されて非活性化信号ＲＳＴが出力さ
れる。また、外部アクセス動作のうち読み出し動作開始
要求信号ＲＥＱ（ＲＤ）が活性化される場合には、基本
遅延回路１２Ａ、論理反転ゲートとして機能するＮＡＮ
Ｄ論理ゲート２２Ａ、及び第１補助遅延回路２４Ａを介
し、更に出力段のＮＡＮＤ論理ゲートを介して、計時時
間τ０＋τ１が付与されて非活性化信号ＲＳＴが出力さ
れる。更に、外部アクセス動作のうち書き込み動作開始
要求信号ＲＥＱ（ＷＴ）が活性化される場合には、基本
遅延回路１２Ａ、論理反転ゲートとして機能するＮＡＮ
Ｄ論理ゲート２３Ａ、及び第２補助遅延回路２５Ａを介
し、更に出力段のＮＡＮＤ論理ゲートを介して、計時時
間τ０＋τ２が付与されて非活性化信号ＲＳＴが出力さ
れる。
（Ｉ）が活性化される場合には、基本遅延回路１２Ａと
論理反転ゲートとして機能するＮＡＮＤ論理ゲート１３
Ａとを介し更に出力段のＮＡＮＤ論理ゲートを介して、
計時時間τ０が付与されて非活性化信号ＲＳＴが出力さ
れる。また、外部アクセス動作のうち読み出し動作開始
要求信号ＲＥＱ（ＲＤ）が活性化される場合には、基本
遅延回路１２Ａ、論理反転ゲートとして機能するＮＡＮ
Ｄ論理ゲート２２Ａ、及び第１補助遅延回路２４Ａを介
し、更に出力段のＮＡＮＤ論理ゲートを介して、計時時
間τ０＋τ１が付与されて非活性化信号ＲＳＴが出力さ
れる。更に、外部アクセス動作のうち書き込み動作開始
要求信号ＲＥＱ（ＷＴ）が活性化される場合には、基本
遅延回路１２Ａ、論理反転ゲートとして機能するＮＡＮ
Ｄ論理ゲート２３Ａ、及び第２補助遅延回路２５Ａを介
し、更に出力段のＮＡＮＤ論理ゲートを介して、計時時
間τ０＋τ２が付与されて非活性化信号ＲＳＴが出力さ
れる。
【００９０】以上の回路動作について、また、センスア
ンプ活性化信号φＳＡに対する非活性化信号ＲＳＴの位
相について、更に、計時を行なう基本ディレイ部１２及
び第１及び第２補助ディレイ部２４、２５の回路構成に
ついては、第１実施形態の具体例１１Ａにおける説明が
同様に当てはまる。
ンプ活性化信号φＳＡに対する非活性化信号ＲＳＴの位
相について、更に、計時を行なう基本ディレイ部１２及
び第１及び第２補助ディレイ部２４、２５の回路構成に
ついては、第１実施形態の具体例１１Ａにおける説明が
同様に当てはまる。
【００９１】図８に示す第３実施形態の非活性化タイミ
ング可変回路３１では、第１実施形態の非活性化タイミ
ング可変回路１１における、スイッチ部１４とそれに接
続されている補助ディレイ部１５に代えて、又は、第２
実施形態の非活性化タイミング可変回路２１における、
スイッチ部２２及び２３と第１及び第２補助ディレイ部
２４及び２５に代えて、スイッチ部３２とそれに接続さ
れているメイン補助ディレイ部３５と、メイン補助ディ
レイ部３５の出力に接続されるスイッチ部３３、３４
と、スイッチ部３４に接続されているサブ補助ディレイ
部３６とを備えている。スイッチ部３２、３３、３４に
は、制御信号として、外部アクセス動作開始要求信号Ｒ
ＥＱ（Ｏ）、読み出し動作開始要求信号ＲＥＱ（Ｒ
Ｄ）、書き込み動作開始要求信号ＲＥＱ（ＷＴ）が各々
入力される。
ング可変回路３１では、第１実施形態の非活性化タイミ
ング可変回路１１における、スイッチ部１４とそれに接
続されている補助ディレイ部１５に代えて、又は、第２
実施形態の非活性化タイミング可変回路２１における、
スイッチ部２２及び２３と第１及び第２補助ディレイ部
２４及び２５に代えて、スイッチ部３２とそれに接続さ
れているメイン補助ディレイ部３５と、メイン補助ディ
レイ部３５の出力に接続されるスイッチ部３３、３４
と、スイッチ部３４に接続されているサブ補助ディレイ
部３６とを備えている。スイッチ部３２、３３、３４に
は、制御信号として、外部アクセス動作開始要求信号Ｒ
ＥＱ（Ｏ）、読み出し動作開始要求信号ＲＥＱ（Ｒ
Ｄ）、書き込み動作開始要求信号ＲＥＱ（ＷＴ）が各々
入力される。
【００９２】非活性化タイミング可変回路２１において
は、外部アクセス動作における動作モードに応じて基本
ディレイ部１２の計時時間τ０に加算する時間を、第１
補助ディレイ部２４と第２補助ディレイ部２５により個
別に計時していた。これに対して、非活性化タイミング
可変回路３１では、読み出し動作時にメイン補助ディレ
イ部３５による計時時間τｍのみを加算し、書き込み動
作時にサブ補助ディレイ部３６による計時時間τｓを更
に加算する２段構成となっている。読み出し動作時にお
ける計時時間は、τ０＋τｍであり、書き込み動作時に
おける計時時間は、τ０＋τｍ＋τｓである。
は、外部アクセス動作における動作モードに応じて基本
ディレイ部１２の計時時間τ０に加算する時間を、第１
補助ディレイ部２４と第２補助ディレイ部２５により個
別に計時していた。これに対して、非活性化タイミング
可変回路３１では、読み出し動作時にメイン補助ディレ
イ部３５による計時時間τｍのみを加算し、書き込み動
作時にサブ補助ディレイ部３６による計時時間τｓを更
に加算する２段構成となっている。読み出し動作時にお
ける計時時間は、τ０＋τｍであり、書き込み動作時に
おける計時時間は、τ０＋τｍ＋τｓである。
【００９３】読み出し動作開始要求信号ＲＥＱ（ＲＤ）
が活性化される際には、同時に外部アクセス動作開始要
求信号ＲＥＱ（Ｏ）も活性化されるので、スイッチ部３
２、３３が同時に導通してメイン補助ディレイ部３５を
介する信号伝播経路が確立される。書き込み動作開始要
求信号ＲＥＱ（ＷＴ）が活性化される際には、同時に外
部アクセス動作開始要求信号ＲＥＱ（Ｏ）も活性化され
るので、スイッチ部３２、３４が同時に導通してメイン
補助ディレイ部３５とサブ補助ディレイ部３６とを介す
る信号伝播経路が確立する。
が活性化される際には、同時に外部アクセス動作開始要
求信号ＲＥＱ（Ｏ）も活性化されるので、スイッチ部３
２、３３が同時に導通してメイン補助ディレイ部３５を
介する信号伝播経路が確立される。書き込み動作開始要
求信号ＲＥＱ（ＷＴ）が活性化される際には、同時に外
部アクセス動作開始要求信号ＲＥＱ（Ｏ）も活性化され
るので、スイッチ部３２、３４が同時に導通してメイン
補助ディレイ部３５とサブ補助ディレイ部３６とを介す
る信号伝播経路が確立する。
【００９４】尚、リフレッシュ動作開始要求信号ＲＥＱ
（Ｉ）が活性化される場合には、第１及び第２実施形態
の非活性化タイミング可変回路１１及び２１と同様であ
るので、ここでの説明は省略する。また、その他、外部
アクセス動作とリフレッシュ動作が競合する場合の作用
・効果、基本ディレイ部１２の配置位置を変えて第１原
理説明図１Ａの構成とすることができる点についても、
第１及び第２実施形態と同様である。
（Ｉ）が活性化される場合には、第１及び第２実施形態
の非活性化タイミング可変回路１１及び２１と同様であ
るので、ここでの説明は省略する。また、その他、外部
アクセス動作とリフレッシュ動作が競合する場合の作用
・効果、基本ディレイ部１２の配置位置を変えて第１原
理説明図１Ａの構成とすることができる点についても、
第１及び第２実施形態と同様である。
【００９５】図９に示す第３実施形態の非活性化タイミ
ング可変回路３１の具体例３１Ａでは、第１及び第２実
施形態と同様に、基本遅延回路１２ＡとＮＡＮＤ論理ゲ
ート１３Ａとを備えている。また、ＮＡＮＤ論理ゲート
３２Ａと前段の論理和部分とについても、第１実施形態
と同様の構成である。
ング可変回路３１の具体例３１Ａでは、第１及び第２実
施形態と同様に、基本遅延回路１２ＡとＮＡＮＤ論理ゲ
ート１３Ａとを備えている。また、ＮＡＮＤ論理ゲート
３２Ａと前段の論理和部分とについても、第１実施形態
と同様の構成である。
【００９６】メイン補助ディレイ部３５として機能する
メイン補助遅延回路３５Ａは、奇数段（図９の場合は３
段を例示）のインバータ論理ゲートにより構成されてい
る。後段にはスイッチ部３３として機能するＮＡＮＤ論
理ゲート３３Ａが接続されており、読み出し動作開始要
求信号ＲＥＱ（ＲＤ）が活性化される際、論理反転ゲー
トとなる。
メイン補助遅延回路３５Ａは、奇数段（図９の場合は３
段を例示）のインバータ論理ゲートにより構成されてい
る。後段にはスイッチ部３３として機能するＮＡＮＤ論
理ゲート３３Ａが接続されており、読み出し動作開始要
求信号ＲＥＱ（ＲＤ）が活性化される際、論理反転ゲー
トとなる。
【００９７】サブ補助ディレイ部３６として機能するサ
ブ補助遅延回路３６Ａは、偶数段（図９の場合は４段を
例示）のインバータ論理ゲートにより構成されている。
前段にはスイッチ部３４として機能するＮＡＮＤ論理ゲ
ート３４Ａが接続されており、書き込み動作開始要求信
号ＲＥＱ（ＷＴ）が活性化される際、論理反転ゲートと
なる。
ブ補助遅延回路３６Ａは、偶数段（図９の場合は４段を
例示）のインバータ論理ゲートにより構成されている。
前段にはスイッチ部３４として機能するＮＡＮＤ論理ゲ
ート３４Ａが接続されており、書き込み動作開始要求信
号ＲＥＱ（ＷＴ）が活性化される際、論理反転ゲートと
なる。
【００９８】信号伝播経路が確立される際、ＮＡＮＤ論
理ゲートは論理反転ゲートとして機能するので、各経路
上のＮＡＮＤ論理ゲートの数、及び読み出し動作時には
メイン補助遅延回路３５Ａのインバータ論理ゲートの奇
数段数であることも含め、非活性化信号ＲＳＴはセンス
アンプ活性化信号φＳＡと同相の信号として出力される
ように構成されている。
理ゲートは論理反転ゲートとして機能するので、各経路
上のＮＡＮＤ論理ゲートの数、及び読み出し動作時には
メイン補助遅延回路３５Ａのインバータ論理ゲートの奇
数段数であることも含め、非活性化信号ＲＳＴはセンス
アンプ活性化信号φＳＡと同相の信号として出力される
ように構成されている。
【００９９】以上の回路動作について、また、センスア
ンプ活性化信号φＳＡに対する非活性化信号ＲＳＴの位
相について、更に、計時を行なう基本ディレイ部１２及
びメイン及びサブ補助ディレイ部３５、３６の回路構成
については、第１実施形態の具体例１１Ａにおける説明
が同様に当てはまる。
ンプ活性化信号φＳＡに対する非活性化信号ＲＳＴの位
相について、更に、計時を行なう基本ディレイ部１２及
びメイン及びサブ補助ディレイ部３５、３６の回路構成
については、第１実施形態の具体例１１Ａにおける説明
が同様に当てはまる。
【０１００】以上詳細に説明したとおり、第１乃至第３
実施形態に係る半導体記憶装置のデータアクセス方法、
及び半導体記憶装置によれば、外部とのデータ入出力を
伴わずデータの入出力経路であるデータ線ＤＢ、／ＤＢ
が切り離されているリフレッシュ動作時には、ビット線
対（ＢＬ０と／ＢＬ０）、（ＢＬ１と／ＢＬ１）の負荷
が小さくなり、外部とのデータ入出力が行われビット線
対（ＢＬ０、１と／ＢＬ０、１）にデータ線ＤＱ、／Ｄ
Ｑが接続される外部アクセス動作時には、ビット線対
（ＢＬ０、１と／ＢＬ０、１）の負荷が大きくなるとい
う回路構成上の特性に合わせて、動作モード毎に差動増
幅時間を設定することができる。従って、動作モードに
関わらず差動増幅時間を固定して必要以上の余剰な差動
増幅時間が設定されることはなく、動作モード毎に的確
な差動増幅時間が設定され、各動作モードにおいて不要
な時間を排除することができる。
実施形態に係る半導体記憶装置のデータアクセス方法、
及び半導体記憶装置によれば、外部とのデータ入出力を
伴わずデータの入出力経路であるデータ線ＤＢ、／ＤＢ
が切り離されているリフレッシュ動作時には、ビット線
対（ＢＬ０と／ＢＬ０）、（ＢＬ１と／ＢＬ１）の負荷
が小さくなり、外部とのデータ入出力が行われビット線
対（ＢＬ０、１と／ＢＬ０、１）にデータ線ＤＱ、／Ｄ
Ｑが接続される外部アクセス動作時には、ビット線対
（ＢＬ０、１と／ＢＬ０、１）の負荷が大きくなるとい
う回路構成上の特性に合わせて、動作モード毎に差動増
幅時間を設定することができる。従って、動作モードに
関わらず差動増幅時間を固定して必要以上の余剰な差動
増幅時間が設定されることはなく、動作モード毎に的確
な差動増幅時間が設定され、各動作モードにおいて不要
な時間を排除することができる。
【０１０１】また、外部アクセス動作における差動増幅
時間に比してリフレッシュ動作における差動増幅時間が
短縮されるので、リフレッシュ動作において、不要な時
間を排除して動作時間を短縮することができ、動作の高
速化を図ることができる。更に、外部アクセス動作に当
てることができる時間を増大させることができ、システ
ムを構成する際のデータバスにおけるデータ占有率やデ
ータ転送レートの向上を図ることができる。
時間に比してリフレッシュ動作における差動増幅時間が
短縮されるので、リフレッシュ動作において、不要な時
間を排除して動作時間を短縮することができ、動作の高
速化を図ることができる。更に、外部アクセス動作に当
てることができる時間を増大させることができ、システ
ムを構成する際のデータバスにおけるデータ占有率やデ
ータ転送レートの向上を図ることができる。
【０１０２】また、外部アクセス動作とリフレッシュ動
作とが競合する際に、調停機能を有して順次動作を実行
していく場合にも、動作モード毎に的確な差動増幅時間
で動作させることができるので、先行の動作後に行なわ
れる後行の動作の実行までの時間を短縮することがで
き、動作の高速化を図ることができる。また、リフレッ
シュ動作における短縮された差動増幅時間により、外部
アクセス動作に当てることができる時間を増大させるこ
とができ、データバスにおけるデータ占有率やデータ転
送レートの向上を図ることができる。
作とが競合する際に、調停機能を有して順次動作を実行
していく場合にも、動作モード毎に的確な差動増幅時間
で動作させることができるので、先行の動作後に行なわ
れる後行の動作の実行までの時間を短縮することがで
き、動作の高速化を図ることができる。また、リフレッ
シュ動作における短縮された差動増幅時間により、外部
アクセス動作に当てることができる時間を増大させるこ
とができ、データバスにおけるデータ占有率やデータ転
送レートの向上を図ることができる。
【０１０３】更に、第２計時部である基本ディレイ部１
２を、第２時間であるリフレッシュ時の計時時間τ０を
計時する際と、第１時間である外部アクセス動作時の計
時時間τ０＋τ（第１実施形態）を計時する際とで、又
は計時時間τ０の計時の際と、読み出し増幅時間である
計時時間τ０＋τ１（第２実施形態）あるいはτ０＋τ
ｍ（第３実施形態）及び書き込み増幅時間である計時時
間τ０＋τ２（第２実施形態）あるいはτ０＋τｍ＋τ
ｓ（第３実施形態）の計時の際とで共用することができ
る。構成回路の回路規模を圧縮することができる。
２を、第２時間であるリフレッシュ時の計時時間τ０を
計時する際と、第１時間である外部アクセス動作時の計
時時間τ０＋τ（第１実施形態）を計時する際とで、又
は計時時間τ０の計時の際と、読み出し増幅時間である
計時時間τ０＋τ１（第２実施形態）あるいはτ０＋τ
ｍ（第３実施形態）及び書き込み増幅時間である計時時
間τ０＋τ２（第２実施形態）あるいはτ０＋τｍ＋τ
ｓ（第３実施形態）の計時の際とで共用することができ
る。構成回路の回路規模を圧縮することができる。
【０１０４】また、第３実施形態によれば、読み出し計
時部であるメイン補助ディレイ部３５を、読み出し増幅
時間である計時時間τ０＋τｍの計時の際と、書き込み
増幅時間である計時時間τ０＋τｍ＋τｓの計時の際と
で共用することができる。構成回路の回路規模を圧縮す
ることができる。
時部であるメイン補助ディレイ部３５を、読み出し増幅
時間である計時時間τ０＋τｍの計時の際と、書き込み
増幅時間である計時時間τ０＋τｍ＋τｓの計時の際と
で共用することができる。構成回路の回路規模を圧縮す
ることができる。
【０１０５】また、第２又は第３実施形態によれば、リ
フレッシュ動作、読み出し動作、書き込み動作の各々の
動作モードに応じた差動増幅時間とすることができる。
動作モード毎に適した差動増幅時間が設定され、不要な
時間を排除することができる。動作モード毎に的確な差
動増幅時間で動作させることができ、高速動作を図るこ
とができる。
フレッシュ動作、読み出し動作、書き込み動作の各々の
動作モードに応じた差動増幅時間とすることができる。
動作モード毎に適した差動増幅時間が設定され、不要な
時間を排除することができる。動作モード毎に的確な差
動増幅時間で動作させることができ、高速動作を図るこ
とができる。
【０１０６】また、書き込み動作における差動増幅時間
に比して読み出し動作における差動増幅時間が短縮され
るので、読み出し動作において、不要な時間を排除して
動作時間を短縮することができ、動作の高速化を図るこ
とができる。更に、書き込み動作及び読み出し動作に応
じてデータバスにおけるデータ占有率やデータ転送レー
トの向上を図ることができる。
に比して読み出し動作における差動増幅時間が短縮され
るので、読み出し動作において、不要な時間を排除して
動作時間を短縮することができ、動作の高速化を図るこ
とができる。更に、書き込み動作及び読み出し動作に応
じてデータバスにおけるデータ占有率やデータ転送レー
トの向上を図ることができる。
【０１０７】ここで、ビット線対（ＢＬ０と／ＢＬ
０）、（ＢＬ１と／ＢＬ１）が、メモリセルＴａ乃至Ｔ
ｄに記憶されるべき電圧又はその電圧以上の一定電圧に
達する時点で差動増幅を終了する設定とすれば、動作モ
ード毎に負荷の異なる場合にも、各動作モードで的確な
差動増幅時間とすることができる。動作モード毎の的確
な差動増幅時間でメモリセルとビット線とが切り離され
るので、動作モード毎に的確なタイミングで次の動作に
移行することができる。
０）、（ＢＬ１と／ＢＬ１）が、メモリセルＴａ乃至Ｔ
ｄに記憶されるべき電圧又はその電圧以上の一定電圧に
達する時点で差動増幅を終了する設定とすれば、動作モ
ード毎に負荷の異なる場合にも、各動作モードで的確な
差動増幅時間とすることができる。動作モード毎の的確
な差動増幅時間でメモリセルとビット線とが切り離され
るので、動作モード毎に的確なタイミングで次の動作に
移行することができる。
【０１０８】短縮された差動増幅時間を有するリフレッ
シュ動作を使用すれば、外部アクセス動作内又は外部ア
クセス動作間にリフレッシュ動作を埋め込ませたり、外
部アクセス動作間にリフレッシュ動作を設定することが
できるので、今後の擬似ＳＲＡＭや擬似ＳＳＲＡＭ、あ
るいは新たな高速アクセス動作仕様が要求される半導体
記憶装置、また、データバスにおける高いデータ占有率
の仕様が要求される半導体記憶装置に適用して有効であ
る。
シュ動作を使用すれば、外部アクセス動作内又は外部ア
クセス動作間にリフレッシュ動作を埋め込ませたり、外
部アクセス動作間にリフレッシュ動作を設定することが
できるので、今後の擬似ＳＲＡＭや擬似ＳＳＲＡＭ、あ
るいは新たな高速アクセス動作仕様が要求される半導体
記憶装置、また、データバスにおける高いデータ占有率
の仕様が要求される半導体記憶装置に適用して有効であ
る。
【０１０９】次に、ＳＤＲＡＭ等の同期型半導体記憶装
置に、本発明を適用する場合の実施形態を、第４及び第
５実施形態として説明する。
置に、本発明を適用する場合の実施形態を、第４及び第
５実施形態として説明する。
【０１１０】第４実施形態はバースト長１の動作仕様に
リフレッシュ動作を埋め込ませる場合である。先ず、通
常の同期型半導体記憶装置におけるバースト長１のタイ
ミングチャートを図１０示す。図１０は、ＣＡＳレイテ
ンシ３でオートプリチャージ動作を伴うリード動作（Ｒ
ＤＡコマンドで動作）を行なった場合のタイミングチャ
ートである。ＲＡＳサイクルタイム（ｔＲＡＳ）は８ク
ロックで動作している。アクティブコマンドＡＣＴから
２クロックの後にワード線ＷＬが活性化され、ビット線
対（ＢＬと／ＢＬ）にメモリセル電荷が読み出される。
更に所定タイミング後にセンスアンプ活性化信号φＳＡ
が活性化されてビット線対（ＢＬと／ＢＬ）が差動増幅
される。ビット線対（ＢＬと／ＢＬ）が所定の電圧レベ
ルに増幅された時点で（図１０では、クロックＣＬＫ４
の時点）、コラムスイッチ信号ＣＬが活性化されてデー
タ線ＤＢ、／ＤＢにデータが読み出され（クロックＣＬ
Ｋ５の時点）データＤ１として出力される。ビット線対
（ＢＬと／ＢＬ）はディスターブを受けるが差動増幅動
作が継続しているため増幅動作が継続し電圧レベルは拡
大していく。センスアンプ活性化信号φＳＡから５クロ
ックで（クロックＣＬＫ８の時点）、メモリセルにデー
タを書き戻せる所定電圧レベルにまで増幅される。この
時点までがＲＡＳサイクルタイム（ｔＲＡＳ）であり８
クロックを要している。このタイミングでアクティブコ
マンドＡＣＴが入力されて、次のバースト動作が行なわ
れる。ビット線対（ＢＬと／ＢＬ）のイコライズは、ア
クティブコマンドＡＣＴからワード線ＷＬの活性化の間
に行なわれる。以上のバースト動作が連続する場合、リ
フレッシュ動作は行なわれることはなく、リフレッシュ
動作が必要である場合にはバースト動作を中断する必要
がある。
リフレッシュ動作を埋め込ませる場合である。先ず、通
常の同期型半導体記憶装置におけるバースト長１のタイ
ミングチャートを図１０示す。図１０は、ＣＡＳレイテ
ンシ３でオートプリチャージ動作を伴うリード動作（Ｒ
ＤＡコマンドで動作）を行なった場合のタイミングチャ
ートである。ＲＡＳサイクルタイム（ｔＲＡＳ）は８ク
ロックで動作している。アクティブコマンドＡＣＴから
２クロックの後にワード線ＷＬが活性化され、ビット線
対（ＢＬと／ＢＬ）にメモリセル電荷が読み出される。
更に所定タイミング後にセンスアンプ活性化信号φＳＡ
が活性化されてビット線対（ＢＬと／ＢＬ）が差動増幅
される。ビット線対（ＢＬと／ＢＬ）が所定の電圧レベ
ルに増幅された時点で（図１０では、クロックＣＬＫ４
の時点）、コラムスイッチ信号ＣＬが活性化されてデー
タ線ＤＢ、／ＤＢにデータが読み出され（クロックＣＬ
Ｋ５の時点）データＤ１として出力される。ビット線対
（ＢＬと／ＢＬ）はディスターブを受けるが差動増幅動
作が継続しているため増幅動作が継続し電圧レベルは拡
大していく。センスアンプ活性化信号φＳＡから５クロ
ックで（クロックＣＬＫ８の時点）、メモリセルにデー
タを書き戻せる所定電圧レベルにまで増幅される。この
時点までがＲＡＳサイクルタイム（ｔＲＡＳ）であり８
クロックを要している。このタイミングでアクティブコ
マンドＡＣＴが入力されて、次のバースト動作が行なわ
れる。ビット線対（ＢＬと／ＢＬ）のイコライズは、ア
クティブコマンドＡＣＴからワード線ＷＬの活性化の間
に行なわれる。以上のバースト動作が連続する場合、リ
フレッシュ動作は行なわれることはなく、リフレッシュ
動作が必要である場合にはバースト動作を中断する必要
がある。
【０１１１】バースト動作内にリフレッシュ動作を埋め
込ませることにより、バースト動作を中断することなく
リフレッシュ動作をも行なえる動作仕様を図１１に示
す。図１０に示した場合と同様にＣＡＳレイテンシ３で
オートプリチャージ動作を伴うリード動作（ＲＤＡコマ
ンドで動作）を行なう場合である。リフレッシュ動作を
埋め込ませるためにＲＡＳサイクルタイム（ｔＲＡＳ）
は１６クロックとしている。これにより、通常のリード
動作により差動増幅されたビット線対（ＢＬと／ＢＬ）
のイコライズ動作の後に、異なるワード線ＷＬを活性化
させてリフレッシュ動作を埋め込ませることができる。
込ませることにより、バースト動作を中断することなく
リフレッシュ動作をも行なえる動作仕様を図１１に示
す。図１０に示した場合と同様にＣＡＳレイテンシ３で
オートプリチャージ動作を伴うリード動作（ＲＤＡコマ
ンドで動作）を行なう場合である。リフレッシュ動作を
埋め込ませるためにＲＡＳサイクルタイム（ｔＲＡＳ）
は１６クロックとしている。これにより、通常のリード
動作により差動増幅されたビット線対（ＢＬと／ＢＬ）
のイコライズ動作の後に、異なるワード線ＷＬを活性化
させてリフレッシュ動作を埋め込ませることができる。
【０１１２】ここで、従来技術の半導体記憶装置におい
ては、リフレッシュ動作時の差動増幅時間が、逆データ
の書き込み時の差動増幅時間に固定されているため、メ
モリセルへのリストア電圧以上の電圧レベルにまでビッ
ト線対（ＢＬと／ＢＬ）が増幅されてしまう。即ち、リ
フレッシュ動作において必要とされる増幅レベル（メモ
リセルへのリストアレベル）以上にビット線対（ＢＬと
／ＢＬ）が増幅される時間が不必要な時間である（図１
１では、クロック１４と１５の２クロック時間分）。
ては、リフレッシュ動作時の差動増幅時間が、逆データ
の書き込み時の差動増幅時間に固定されているため、メ
モリセルへのリストア電圧以上の電圧レベルにまでビッ
ト線対（ＢＬと／ＢＬ）が増幅されてしまう。即ち、リ
フレッシュ動作において必要とされる増幅レベル（メモ
リセルへのリストアレベル）以上にビット線対（ＢＬと
／ＢＬ）が増幅される時間が不必要な時間である（図１
１では、クロック１４と１５の２クロック時間分）。
【０１１３】そこで、第４実施形態として、リフレッシ
ュ動作に本発明を適用してやれば、リフレッシュ動作時
の差動増幅時間を、例えば２クロック分短縮した時間と
して最適化することができる。その結果、ＲＡＳサイク
ルタイム（ｔＲＡＳ）を短縮することができる。具体的
には、図１１において、通常の半導体記憶装置における
バースト長１の場合に、ｔＲＡＳ＝１６クロックでリフ
レッシュ動作を埋め込ませるのに対して、本発明を適用
すれば、ｔＲＡＳ＝１４クロックでリフレッシュ動作を
埋め込ませることができる。
ュ動作に本発明を適用してやれば、リフレッシュ動作時
の差動増幅時間を、例えば２クロック分短縮した時間と
して最適化することができる。その結果、ＲＡＳサイク
ルタイム（ｔＲＡＳ）を短縮することができる。具体的
には、図１１において、通常の半導体記憶装置における
バースト長１の場合に、ｔＲＡＳ＝１６クロックでリフ
レッシュ動作を埋め込ませるのに対して、本発明を適用
すれば、ｔＲＡＳ＝１４クロックでリフレッシュ動作を
埋め込ませることができる。
【０１１４】これにより、リフレッシュ動作における差
動増幅時間を短縮することができるので、リフレッシュ
動作をバースト長１の外部アクセス動作期間中に効率よ
く埋め込ませることができる。リフレッシュ動作専用の
動作期間を設定することなく、バースト長１のバースト
動作における外部アクセス動作の占有率を増大させるこ
とができ、データバスにおけるデータ占有率やデータ転
送レートの向上を図ることができる。
動増幅時間を短縮することができるので、リフレッシュ
動作をバースト長１の外部アクセス動作期間中に効率よ
く埋め込ませることができる。リフレッシュ動作専用の
動作期間を設定することなく、バースト長１のバースト
動作における外部アクセス動作の占有率を増大させるこ
とができ、データバスにおけるデータ占有率やデータ転
送レートの向上を図ることができる。
【０１１５】次に、第５実施形態は多バースト長の動作
仕様にリフレッシュ動作を埋め込ませる場合である。先
ず、通常の同期型半導体記憶装置における動作として、バ
ースト長８のタイミングチャートを図１２示す。図１２
は、図１０の場合と同様ＣＡＳレイテンシ３でオートプ
リチャージ動作を伴うリード動作（ＲＤＡコマンドで動
作）を行なった場合のタイミングチャートである。基本
的な動作は図１０の場合と同様であるのでここでの説明
は省略する。
仕様にリフレッシュ動作を埋め込ませる場合である。先
ず、通常の同期型半導体記憶装置における動作として、バ
ースト長８のタイミングチャートを図１２示す。図１２
は、図１０の場合と同様ＣＡＳレイテンシ３でオートプ
リチャージ動作を伴うリード動作（ＲＤＡコマンドで動
作）を行なった場合のタイミングチャートである。基本
的な動作は図１０の場合と同様であるのでここでの説明
は省略する。
【０１１６】図１２のタイミングチャートでは、１つの
ＲＤＡコマンドによりクロックＣＬＫごとに同期して８
つのデータＤ１乃至Ｄ８が出力されている（バースト長
８の動作）。図１２では、ビット線対（ＢＬと／ＢＬ）
の波形は、データＤ１に対するものを代表して示してい
る。従って、ディスターブ現象を受けるタイミングは最
初のコラムスイッチ信号ＣＬに対してのみである。図示
してはいないが、第２乃至８番目のコラムスイッチ信号
ＣＬに対しては、各々異なるビット線対（ＢＬと／Ｂ
Ｌ）がディスターブ現象を受けることになる。尚、仮
に、第１乃至第８番目のコラムスイッチ信号ＣＬが同一
番地であれば、ビット線対（ＢＬと／ＢＬ）はコラムス
イッチ信号ＣＬに同期して毎回ディスターブを受けるこ
とになる。図１２では、バースト長８の動作としてｔＲ
ＡＳ＝１２クロックを要している。また、１データ当り
１クロックが必要であるため、バースト長が９以上の場
合には、１データ当り１クロック加算されたｔＲＡＳと
なる。例えば、バースト長１６を考えると、ｔＲＡＳ＝１
２クロック＋８クロック＝２０クロックとなる。この場
合においても、バースト動作中にはリフレッシュ動作は
行なわれることはなく、リフレッシュ動作が必要である
場合にはバースト動作を中断する必要がある。
ＲＤＡコマンドによりクロックＣＬＫごとに同期して８
つのデータＤ１乃至Ｄ８が出力されている（バースト長
８の動作）。図１２では、ビット線対（ＢＬと／ＢＬ）
の波形は、データＤ１に対するものを代表して示してい
る。従って、ディスターブ現象を受けるタイミングは最
初のコラムスイッチ信号ＣＬに対してのみである。図示
してはいないが、第２乃至８番目のコラムスイッチ信号
ＣＬに対しては、各々異なるビット線対（ＢＬと／Ｂ
Ｌ）がディスターブ現象を受けることになる。尚、仮
に、第１乃至第８番目のコラムスイッチ信号ＣＬが同一
番地であれば、ビット線対（ＢＬと／ＢＬ）はコラムス
イッチ信号ＣＬに同期して毎回ディスターブを受けるこ
とになる。図１２では、バースト長８の動作としてｔＲ
ＡＳ＝１２クロックを要している。また、１データ当り
１クロックが必要であるため、バースト長が９以上の場
合には、１データ当り１クロック加算されたｔＲＡＳと
なる。例えば、バースト長１６を考えると、ｔＲＡＳ＝１
２クロック＋８クロック＝２０クロックとなる。この場
合においても、バースト動作中にはリフレッシュ動作は
行なわれることはなく、リフレッシュ動作が必要である
場合にはバースト動作を中断する必要がある。
【０１１７】多バースト長の動作の場合に、バースト動
作内にリフレッシュ動作を埋め込ませることにより、バ
ースト動作を中断することなくリフレッシュ動作をも行
なえる動作仕様を図１３に示す。図１２に示した場合と
同様にＣＡＳレイテンシ３でＲＤＡコマンドで動作を行
なう場合である。図１３では、ビット線対（ＢＬと／Ｂ
Ｌ）からデータ線ＤＢ、／ＤＢにデータを読み出すコラ
ムスイッチ信号ＣＬは、クロックＣＬＫには同期せず、
これより速い周期で動作する。即ち、クロックＣＬＫの
タイミングに先行してデータ線ＤＢ、／ＤＢにデータが
読み出されることとなる。先行して読み出されたデータ
は、データバッファ回路等の一時保持回路に保持されて
おり、その後の読み出しタイミングであるクロックＣＬ
Ｋに同期して外部に出力する仕様である。
作内にリフレッシュ動作を埋め込ませることにより、バ
ースト動作を中断することなくリフレッシュ動作をも行
なえる動作仕様を図１３に示す。図１２に示した場合と
同様にＣＡＳレイテンシ３でＲＤＡコマンドで動作を行
なう場合である。図１３では、ビット線対（ＢＬと／Ｂ
Ｌ）からデータ線ＤＢ、／ＤＢにデータを読み出すコラ
ムスイッチ信号ＣＬは、クロックＣＬＫには同期せず、
これより速い周期で動作する。即ち、クロックＣＬＫの
タイミングに先行してデータ線ＤＢ、／ＤＢにデータが
読み出されることとなる。先行して読み出されたデータ
は、データバッファ回路等の一時保持回路に保持されて
おり、その後の読み出しタイミングであるクロックＣＬ
Ｋに同期して外部に出力する仕様である。
【０１１８】先行してデータを読み出すため、データ読
み出しのために差動増幅されているビット線対（ＢＬと
／ＢＬ）を、外部仕様に比して速いタイミングでイコラ
イズすることができる。図１３では、通常の動作使用で
あれば、ｔＲＡＳの終了タイミングであるクロックＣＬ
Ｋ２０まで差動増幅状態を維持していなければならない
ところ、先行読み出しの結果、クロックＣＬＫ１３でイコ
ライズ動作に移行することができる。
み出しのために差動増幅されているビット線対（ＢＬと
／ＢＬ）を、外部仕様に比して速いタイミングでイコラ
イズすることができる。図１３では、通常の動作使用で
あれば、ｔＲＡＳの終了タイミングであるクロックＣＬ
Ｋ２０まで差動増幅状態を維持していなければならない
ところ、先行読み出しの結果、クロックＣＬＫ１３でイコ
ライズ動作に移行することができる。
【０１１９】そのため、ｔＲＡＳ＝２０クロックの仕様
である場合には、７クロック分の時間領域が開放され
（クロックＣＬＫ１３乃至１９）、この期間にリフレッ
シュ動作を埋め込ませることができる。
である場合には、７クロック分の時間領域が開放され
（クロックＣＬＫ１３乃至１９）、この期間にリフレッ
シュ動作を埋め込ませることができる。
【０１２０】ここで第５実施形態として、リフレッシュ
動作に本発明を適用してやれば、リフレッシュ動作時の
差動増幅時間を、例えば２クロック分短縮した時間とし
て最適化することができる。その結果、ＲＡＳサイクル
タイム（ｔＲＡＳ）を短縮することができる。具体的に
は、図１３においてバースト長１６の場合にｔＲＡＳ＝
２０クロックでリフレッシュ動作を埋め込ませるのに対
して、本発明を適用すれば、ｔＲＡＳ＝１８クロックでリ
フレッシュ動作を埋め込ませることができる。
動作に本発明を適用してやれば、リフレッシュ動作時の
差動増幅時間を、例えば２クロック分短縮した時間とし
て最適化することができる。その結果、ＲＡＳサイクル
タイム（ｔＲＡＳ）を短縮することができる。具体的に
は、図１３においてバースト長１６の場合にｔＲＡＳ＝
２０クロックでリフレッシュ動作を埋め込ませるのに対
して、本発明を適用すれば、ｔＲＡＳ＝１８クロックでリ
フレッシュ動作を埋め込ませることができる。
【０１２１】これにより、リフレッシュ動作における差
動増幅時間を短縮することができるので、リフレッシュ
動作を多バースト長の外部アクセス動作期間中に効率よ
く埋め込ませることができる。リフレッシュ動作専用の
動作期間を設定することなく、多バースト長のバースト
動作における外部アクセス動作の占有率を増大させるこ
とができ、データバスにおけるデータ占有率やデータ転
送レートの向上を図ることができる。
動増幅時間を短縮することができるので、リフレッシュ
動作を多バースト長の外部アクセス動作期間中に効率よ
く埋め込ませることができる。リフレッシュ動作専用の
動作期間を設定することなく、多バースト長のバースト
動作における外部アクセス動作の占有率を増大させるこ
とができ、データバスにおけるデータ占有率やデータ転
送レートの向上を図ることができる。
【０１２２】第４及び第５実施形態によれば、短縮され
た差動増幅時間を有するリフレッシュ動作を使用すれ
ば、バースト動作中の外部アクセス動作期間内にリフレ
ッシュ動作を効率よく埋め込ませることができるので、
今後の擬似ＳＲＡＭや擬似ＳＳＲＡＭ、あるいは新たな
高速アクセス動作仕様が要求される半導体記憶装置、ま
た、データバスにおける高いデータ占有率の動作仕様が
要求される半導体記憶装置を実現する上で有効である。
た差動増幅時間を有するリフレッシュ動作を使用すれ
ば、バースト動作中の外部アクセス動作期間内にリフレ
ッシュ動作を効率よく埋め込ませることができるので、
今後の擬似ＳＲＡＭや擬似ＳＳＲＡＭ、あるいは新たな
高速アクセス動作仕様が要求される半導体記憶装置、ま
た、データバスにおける高いデータ占有率の動作仕様が
要求される半導体記憶装置を実現する上で有効である。
【０１２３】尚、本発明は前記実施形態に限定されるも
のではなく、本発明の趣旨を逸脱しない範囲内で種々の
改良、変形が可能であることは言うまでもない。例え
ば、本実施形態においては、内部アクセス動作として通
常のリフレッシュ動作を示したが、これに限定されるも
のではなく、外部アクセス動作におけるビット線対の差
動増幅時の負荷に比して小さな負荷を駆動する内部動作
であればリフレッシュ動作以外の動作についても同様に
適用することできる。具体例として、階層的なビット線
構造を有している半導体記憶装置において、下位層のビ
ット線対について差動増幅して、リフレッシュ動作を行
なう機能を有する構成の半導体記憶装置に対しても同様
に適用することができる。また、内備アクセス動作とし
て、半導体記憶装置内、あるいは半導体記憶装置を内蔵
した半導体集積回路装置内でのデータアクセス動作を行
なう構成など、外部アクセス動作におけるビット線対の
負荷に比して軽い負荷を有して差動増幅される動作仕様
が混在する場合においても同様に適用することができ
る。
のではなく、本発明の趣旨を逸脱しない範囲内で種々の
改良、変形が可能であることは言うまでもない。例え
ば、本実施形態においては、内部アクセス動作として通
常のリフレッシュ動作を示したが、これに限定されるも
のではなく、外部アクセス動作におけるビット線対の差
動増幅時の負荷に比して小さな負荷を駆動する内部動作
であればリフレッシュ動作以外の動作についても同様に
適用することできる。具体例として、階層的なビット線
構造を有している半導体記憶装置において、下位層のビ
ット線対について差動増幅して、リフレッシュ動作を行
なう機能を有する構成の半導体記憶装置に対しても同様
に適用することができる。また、内備アクセス動作とし
て、半導体記憶装置内、あるいは半導体記憶装置を内蔵
した半導体集積回路装置内でのデータアクセス動作を行
なう構成など、外部アクセス動作におけるビット線対の
負荷に比して軽い負荷を有して差動増幅される動作仕様
が混在する場合においても同様に適用することができ
る。
【０１２４】（付記１） 外部とのデータ入出力が行わ
れる外部アクセス動作と、外部とのデータ入出力を伴わ
ない内部アクセス動作であるリフレッシュ動作とを有す
る半導体記憶装置のデータアクセス方法において、前記
外部アクセス動作におけるビット線対の差動増幅時間に
比して、前記リフレッシュ動作における前記ビット線対
の差動増幅時間が短いことを特徴とする半導体記憶装置
のデータアクセス方法。 （付記２） 前記外部アクセス動作のうち、読み出し動
作におけるビット線対の差動増幅時間に比して、書き込
み動作におけるビット線対の差動増幅時間が長いことを
特徴とする付記１に記載の半導体記憶装置のデータアク
セス方法。 （付記３） 前記差動増幅時間とは、前記外部アクセス
動作の開始又は前記リフレッシュ動作の開始から、前記
ビット線対が所定電圧に達した以後の時間までであるこ
とを特徴とする付記１に記載の半導体記憶装置のデータ
アクセス方法。 （付記４） 前記差動増幅時間とは、ビット線対の差動
増幅動作の開始から、メモリセルとビット線とが切り離
されるまでの時間であることを特徴とする付記１に記載
の半導体記憶装置のデータアクセス方法。 （付記５） 前記差動増幅時間とは、ワード線の活性化
信号あるいはセンスアンプの活性化信号、又はこれらの
活性化信号に同期した信号から、ワード線が非活性化さ
れるまでの時間であることを特徴とする付記１に記載の
半導体記憶装置のデータアクセス方法。 （付記６） 前記リフレッシュ動作は、前記外部アクセ
ス動作とは非同期に行われることを特徴とする付記１に
記載の半導体記憶装置のデータアクセス方法。 （付記７） 前記外部アクセス動作と前記リフレッシュ
動作とが競合する場合、何れか一方の動作を優先的に先
行実行させ、他方の動作は前記先行実行の終了以後の所
定タイミングで再度動作させる調停機能を有することを
特徴とする付記６に記載の半導体記憶装置のデータアク
セス方法。 （付記８） 前記所定タイミングは、前記先行実行の終
了に引き続く最短のタイミングであることを特徴とする
付記７に記載の半導体記憶装置のデータアクセス方法。 （付記９） 前記一方の動作は前記外部アクセス動作で
あり、前記他方の動作は前記リフレッシュ動作であるこ
とを特徴とする付記７又は８に記載の半導体記憶装置の
データアクセス方法。 （付記１０） 前記一方の動作は前記リフレッシュ動作
であり、前記他方の動作は前記外部アクセス動作である
ことを特徴とする付記７又は８に記載の半導体記憶装置
のデータアクセス方法。 （付記１１） 前記先行実行の終了は、差動増幅された
前記ビット線対のイコライズ完了のタイミングに一致す
ることを特徴とする付記７に記載の半導体記憶装置のデ
ータアクセス方法。 （付記１２） 前記リフレッシュ動作は、前記半導体記
憶装置の内部制御に基づき自動的に起動されることを特
徴とする付記１に記載の半導体記憶装置のデータアクセ
ス方法。 （付記１３） 外部とのデータ入出力が行われる外部ア
クセス動作と、前記外部アクセス動作期間中に自動的に
起動される内部アクセス動作であるリフレッシュ動作と
を有する半導体記憶装置のデータアクセス方法におい
て、前記外部アクセス動作におけるビット線対の差動増
幅時間に比して、前記リフレッシュ動作における前記ビ
ット線対の差動増幅時間が短いことを特徴とする半導体
記憶装置のデータアクセス方法。 （付記１４） 前記外部アクセス動作のうち、読み出し
動作におけるビット線対の差動増幅時間に比して、書き
込み動作におけるビット線対の差動増幅時間が長いこと
を特徴とする付記１３に記載の半導体記憶装置のデータ
アクセス方法。 （付記１５） 前記差動増幅時間とは、前記外部アクセ
ス動作の開始又は前記リフレッシュ動作の開始から、前
記ビット線対が所定電圧に達した以後の時間までである
ことを特徴とする付記１３に記載の半導体記憶装置のデ
ータアクセス方法。 （付記１６） 前記リフレッシュ動作は、先行する前記
外部アクセス動作において差動増幅された前記ビット線
対のイコライズ完了以後に引き続き実行開始されること
を特徴とする付記１３に記載の半導体記憶装置のデータ
アクセス方法。 （付記１７） 前記リフレッシュ動作は、前記外部アク
セス動作に同期して行われることを特徴とする付記１３
に記載の半導体記憶装置のデータアクセス方法。 （付記１８） 外部とのデータ入出力が行われる外部ア
クセス動作と、外部とのデータ入出力を伴わないリフレ
ッシュ動作とを有する半導体記憶装置において、外部ア
クセス動作開始要求信号に基づき、ビット線対の差動増
幅時間として第１時間を計時する第１計時部と、リフレ
ッシュ動作開始要求信号に基づき、ビット線対の差動増
幅時間として前記第１時間に比して短い時間である第２
時間を計時する第２計時部とを備えることを特徴とする
半導体記憶装置。 （付記１９） 前記第１計時部は、前記外部アクセス動
作が読み出し動作である場合に、ビット線対の差動増幅
時間として読み出し増幅時間を計時する読み出し計時部
と、前記外部アクセス動作が書き込み動作である場合に、
ビット線対の差動増幅時間として前記読み出し増幅時間
に比して長い時間である書き込み増幅時間を計時する書
き込み計時部とを備えることを特徴とする付記１８に記
載の半導体記憶装置。 （付記２０） 前記読み出し増幅時間に対する前記書き
込み増幅時間の増加分を計時する第１補助計時部を備
え、前記書き込み計時部は、前記読み出し計時部と前記第
１補助計時部とを含んで構成されることを特徴とする付
記１９に記載の半導体記憶装置。 （付記２１） 前記第２時間に対する増加分を計時す
る、第２補助計時部、又は補助読み出し計時部及び補助
書き込み計時部のうち少なくとも何れか一方を備え、前
記第１計時部、又は前記読み出し計時部及び前記書き込
み計時部のうち少なくとも何れか一方は、前記第２計時
部と前記第２補助計時部、又は前記第２計時部と、前記
補助読み出し計時部及び前記補助書き込み計時部のうち
少なくとも何れか一方を含んで構成されることを特徴と
する付記１８又は１９に記載の半導体記憶装置。 （付記２２） 前記差動増幅時間とは、ワード線の活性
化信号あるいはセンスアンプの活性化信号、又はこれら
の活性化信号に同期した信号を起点として計時されるこ
とを特徴とする付記１８に記載の半導体記憶装置。 （付記２３） 前記第１計時部又は前記第２計時部の出
力信号に基づき、ワード線が非活性化されることを特徴
とする付記１８に記載の半導体記憶装置。 （付記２４） 前記リフレッシュ動作は、前記外部アク
セス動作とは非同期に行われることを特徴とする付記１
８に記載の半導体記憶装置。 （付記２５） 前記外部アクセス動作と前記リフレッシ
ュ動作とが競合する場合、何れか一方の動作を優先的に
先行実行させ、他方の動作は前記先行実行の終了以後の
所定タイミングで再度動作させる調停部を備えることを
特徴とする付記２４に記載の半導体記憶装置。
れる外部アクセス動作と、外部とのデータ入出力を伴わ
ない内部アクセス動作であるリフレッシュ動作とを有す
る半導体記憶装置のデータアクセス方法において、前記
外部アクセス動作におけるビット線対の差動増幅時間に
比して、前記リフレッシュ動作における前記ビット線対
の差動増幅時間が短いことを特徴とする半導体記憶装置
のデータアクセス方法。 （付記２） 前記外部アクセス動作のうち、読み出し動
作におけるビット線対の差動増幅時間に比して、書き込
み動作におけるビット線対の差動増幅時間が長いことを
特徴とする付記１に記載の半導体記憶装置のデータアク
セス方法。 （付記３） 前記差動増幅時間とは、前記外部アクセス
動作の開始又は前記リフレッシュ動作の開始から、前記
ビット線対が所定電圧に達した以後の時間までであるこ
とを特徴とする付記１に記載の半導体記憶装置のデータ
アクセス方法。 （付記４） 前記差動増幅時間とは、ビット線対の差動
増幅動作の開始から、メモリセルとビット線とが切り離
されるまでの時間であることを特徴とする付記１に記載
の半導体記憶装置のデータアクセス方法。 （付記５） 前記差動増幅時間とは、ワード線の活性化
信号あるいはセンスアンプの活性化信号、又はこれらの
活性化信号に同期した信号から、ワード線が非活性化さ
れるまでの時間であることを特徴とする付記１に記載の
半導体記憶装置のデータアクセス方法。 （付記６） 前記リフレッシュ動作は、前記外部アクセ
ス動作とは非同期に行われることを特徴とする付記１に
記載の半導体記憶装置のデータアクセス方法。 （付記７） 前記外部アクセス動作と前記リフレッシュ
動作とが競合する場合、何れか一方の動作を優先的に先
行実行させ、他方の動作は前記先行実行の終了以後の所
定タイミングで再度動作させる調停機能を有することを
特徴とする付記６に記載の半導体記憶装置のデータアク
セス方法。 （付記８） 前記所定タイミングは、前記先行実行の終
了に引き続く最短のタイミングであることを特徴とする
付記７に記載の半導体記憶装置のデータアクセス方法。 （付記９） 前記一方の動作は前記外部アクセス動作で
あり、前記他方の動作は前記リフレッシュ動作であるこ
とを特徴とする付記７又は８に記載の半導体記憶装置の
データアクセス方法。 （付記１０） 前記一方の動作は前記リフレッシュ動作
であり、前記他方の動作は前記外部アクセス動作である
ことを特徴とする付記７又は８に記載の半導体記憶装置
のデータアクセス方法。 （付記１１） 前記先行実行の終了は、差動増幅された
前記ビット線対のイコライズ完了のタイミングに一致す
ることを特徴とする付記７に記載の半導体記憶装置のデ
ータアクセス方法。 （付記１２） 前記リフレッシュ動作は、前記半導体記
憶装置の内部制御に基づき自動的に起動されることを特
徴とする付記１に記載の半導体記憶装置のデータアクセ
ス方法。 （付記１３） 外部とのデータ入出力が行われる外部ア
クセス動作と、前記外部アクセス動作期間中に自動的に
起動される内部アクセス動作であるリフレッシュ動作と
を有する半導体記憶装置のデータアクセス方法におい
て、前記外部アクセス動作におけるビット線対の差動増
幅時間に比して、前記リフレッシュ動作における前記ビ
ット線対の差動増幅時間が短いことを特徴とする半導体
記憶装置のデータアクセス方法。 （付記１４） 前記外部アクセス動作のうち、読み出し
動作におけるビット線対の差動増幅時間に比して、書き
込み動作におけるビット線対の差動増幅時間が長いこと
を特徴とする付記１３に記載の半導体記憶装置のデータ
アクセス方法。 （付記１５） 前記差動増幅時間とは、前記外部アクセ
ス動作の開始又は前記リフレッシュ動作の開始から、前
記ビット線対が所定電圧に達した以後の時間までである
ことを特徴とする付記１３に記載の半導体記憶装置のデ
ータアクセス方法。 （付記１６） 前記リフレッシュ動作は、先行する前記
外部アクセス動作において差動増幅された前記ビット線
対のイコライズ完了以後に引き続き実行開始されること
を特徴とする付記１３に記載の半導体記憶装置のデータ
アクセス方法。 （付記１７） 前記リフレッシュ動作は、前記外部アク
セス動作に同期して行われることを特徴とする付記１３
に記載の半導体記憶装置のデータアクセス方法。 （付記１８） 外部とのデータ入出力が行われる外部ア
クセス動作と、外部とのデータ入出力を伴わないリフレ
ッシュ動作とを有する半導体記憶装置において、外部ア
クセス動作開始要求信号に基づき、ビット線対の差動増
幅時間として第１時間を計時する第１計時部と、リフレ
ッシュ動作開始要求信号に基づき、ビット線対の差動増
幅時間として前記第１時間に比して短い時間である第２
時間を計時する第２計時部とを備えることを特徴とする
半導体記憶装置。 （付記１９） 前記第１計時部は、前記外部アクセス動
作が読み出し動作である場合に、ビット線対の差動増幅
時間として読み出し増幅時間を計時する読み出し計時部
と、前記外部アクセス動作が書き込み動作である場合に、
ビット線対の差動増幅時間として前記読み出し増幅時間
に比して長い時間である書き込み増幅時間を計時する書
き込み計時部とを備えることを特徴とする付記１８に記
載の半導体記憶装置。 （付記２０） 前記読み出し増幅時間に対する前記書き
込み増幅時間の増加分を計時する第１補助計時部を備
え、前記書き込み計時部は、前記読み出し計時部と前記第
１補助計時部とを含んで構成されることを特徴とする付
記１９に記載の半導体記憶装置。 （付記２１） 前記第２時間に対する増加分を計時す
る、第２補助計時部、又は補助読み出し計時部及び補助
書き込み計時部のうち少なくとも何れか一方を備え、前
記第１計時部、又は前記読み出し計時部及び前記書き込
み計時部のうち少なくとも何れか一方は、前記第２計時
部と前記第２補助計時部、又は前記第２計時部と、前記
補助読み出し計時部及び前記補助書き込み計時部のうち
少なくとも何れか一方を含んで構成されることを特徴と
する付記１８又は１９に記載の半導体記憶装置。 （付記２２） 前記差動増幅時間とは、ワード線の活性
化信号あるいはセンスアンプの活性化信号、又はこれら
の活性化信号に同期した信号を起点として計時されるこ
とを特徴とする付記１８に記載の半導体記憶装置。 （付記２３） 前記第１計時部又は前記第２計時部の出
力信号に基づき、ワード線が非活性化されることを特徴
とする付記１８に記載の半導体記憶装置。 （付記２４） 前記リフレッシュ動作は、前記外部アク
セス動作とは非同期に行われることを特徴とする付記１
８に記載の半導体記憶装置。 （付記２５） 前記外部アクセス動作と前記リフレッシ
ュ動作とが競合する場合、何れか一方の動作を優先的に
先行実行させ、他方の動作は前記先行実行の終了以後の
所定タイミングで再度動作させる調停部を備えることを
特徴とする付記２４に記載の半導体記憶装置。
【０１２５】ここで、付記５によれば、ワード線の活性
化信号あるいはセンスアンプの活性化信号、又はこれら
の活性化信号に同期した信号から、ワード線が非活性化
されるまでの時間を差動増幅時間とするので、動作モー
ド毎の的確な差動増幅時間でワード線が非活性化されて
ビット線からメモリセルを切り離し、動作モード毎に的
確なタイミングで次の動作に移行することができ、アク
セスタイムの高速化やサイクルタイムの短縮化を図るこ
とができる。また、付記６によれば、リフレッシュ動作
は、外部アクセス動作とは非同期に行われるので、外部
アクセス動作とは独立したタイミングで動作が実行され
る。また、付記８によれば、外部アクセス動作とリフレ
ッシュ動作とが競合する際に、先行実行された何れか一
方の動作の終了以後に他方が再度動作される所定タイミ
ングは、先行実行の終了に引き続く最短のタイミングで
ある。また、付記９によれば、一方の動作は外部アクセ
ス動作であり、他方の動作はリフレッシュ動作であるこ
とが好ましい。さらに、付記１０によれば、一方の動作
はリフレッシュ動作であり、他方の動作は外部アクセス
動作であることが好ましい。これにより、動作モードが
競合した際に両動作が連続して行われ、両動作の実行終
了までの時間を最短とすることができ、動作競合時のア
クセスタイムの高速化やサイクルタイムの短縮化を図る
ことができる。すなわち、リフレッシュ動作を優先する
際には、外部アクセス動作のアクセスタイムを高速にす
ることができる。また、外部アクセス動作又はリフレッ
シュ動作の何れを優先する場合にも、リフレッシュ動作
における短い差動増幅時間に加えて、両動作間が最短の
タイミングで連続することから、両動作終了までの時間
を最短とすることができ、データバスにおけるデータ占
有率やデータ転送レートの向上を図ることができる。リ
フレッシュ動作が外部アクセス動作に対して非同期に行
なわれる際にも、両動作を的確に実行させることができ
る。また、付記１１によれば、先行実行の終了は、差動
増幅されたビット線対のイコライズ完了のタイミングに
一致するので、先行する一方の動作の終了から最短のタ
イミングで他方の動作を連続させることができる。ま
た、付記１２によれば、リフレッシュ動作は、半導体記
憶装置の内部制御に基づき自動的に起動されることが好
ましい。これにより、差動増幅時間の短縮されたリフレ
ッシュ動作が自動的に行われる。また、付記１４によれ
ば、外部アクセス動作におけるビット線対の差動増幅時
間に比してリフレッシュ動作におけるビット線対の差動
増幅時間が短縮されていることに加えて、外部アクセス
動作のうち、読み出し動作におけるビット線対の差動増
幅時間に比して書き込み動作におけるビット線対の差動
増幅時間が長い。これにより、読み出し動作と書き込み
動作との各々において動作モードに応じた差動増幅時間
とすることができる。外部アクセス動作における動作モ
ード毎に、動作時間を的確に圧縮できると共に、圧縮さ
れた外部アクセス動作期間中に有効にリフレッシュ動作
を埋め込ませることができる。外部アクセス動作の高速
化とデータバスのデータ占有率やデータ転送レートの向
上を図ることができる。また、付記１５によれば、差動
増幅時間とは、外部アクセス動作の開始又はリフレッシ
ュ動作の開始から、ビット線対が所定電圧に達した以後
の時間までであることが好ましい。これにより、所定電
圧を、メモリセルにデータが記憶される際の電圧とすれ
ば、動作モード毎にビット線対が所定電圧以上の一定電
圧に達する時点で差動増幅を終了することができ、動作
モード毎に的確な差動増幅時間とすることができる。ま
た、付記１６によれば、リフレッシュ動作は、先行する
外部アクセス動作において差動増幅されたビット線対の
イコライズ完了以後に引き続き実行開始されるので、外
部アクセス動作期間中において、最速のタイミングでリ
フレッシュ動作を開始することができる。リフレッシュ
動作における短縮された差動増幅時間と相俟って、外部
アクセス動作期間中に有効にリフレッシュ動作を埋め込
ませることができる。単位長さ当りの外部アクセス動作
期間中により多くのリフレッシュ動作を埋め込ませるこ
とができる。また、付記１７によれば、リフレッシュ動
作が前記外部アクセス動作に同期して行われることとす
れば、外部アクセス動作とリフレッシュ動作とを、共に
同期したタイミングで行わせることができ、動作制御上
好都合である。また、付記２２によれば、差動増幅時間
とは、ワード線の活性化信号あるいはセンスアンプの活
性化信号、又はこれらの活性化信号に同期した信号を起
点として計時されることが好ましい。また、付記２３に
よれば、第１計時部又は第２計時部の出力信号に基づ
き、ワード線が非活性化されることが好ましい。これに
より、センスアンプの活性化からワード線の非活性化ま
での時間を、センスアンプの活性化信号又はこの活性化
信号に同期した信号を基準として、第１計時部又は第２
計時部により計時することができる。動作モード毎に的
確に差動増幅時間を計時することができる。また、付記
２４によれば、リフレッシュ動作は、前記外部アクセス
動作とは非同期に行われるので、外部アクセス動作とは
独立したタイミングで動作が実行される。また、付記２
５によれば、調停部により、外部アクセス動作とリフレ
ッシュ動作との競合がある場合も、両動作を調停するこ
とができる。
化信号あるいはセンスアンプの活性化信号、又はこれら
の活性化信号に同期した信号から、ワード線が非活性化
されるまでの時間を差動増幅時間とするので、動作モー
ド毎の的確な差動増幅時間でワード線が非活性化されて
ビット線からメモリセルを切り離し、動作モード毎に的
確なタイミングで次の動作に移行することができ、アク
セスタイムの高速化やサイクルタイムの短縮化を図るこ
とができる。また、付記６によれば、リフレッシュ動作
は、外部アクセス動作とは非同期に行われるので、外部
アクセス動作とは独立したタイミングで動作が実行され
る。また、付記８によれば、外部アクセス動作とリフレ
ッシュ動作とが競合する際に、先行実行された何れか一
方の動作の終了以後に他方が再度動作される所定タイミ
ングは、先行実行の終了に引き続く最短のタイミングで
ある。また、付記９によれば、一方の動作は外部アクセ
ス動作であり、他方の動作はリフレッシュ動作であるこ
とが好ましい。さらに、付記１０によれば、一方の動作
はリフレッシュ動作であり、他方の動作は外部アクセス
動作であることが好ましい。これにより、動作モードが
競合した際に両動作が連続して行われ、両動作の実行終
了までの時間を最短とすることができ、動作競合時のア
クセスタイムの高速化やサイクルタイムの短縮化を図る
ことができる。すなわち、リフレッシュ動作を優先する
際には、外部アクセス動作のアクセスタイムを高速にす
ることができる。また、外部アクセス動作又はリフレッ
シュ動作の何れを優先する場合にも、リフレッシュ動作
における短い差動増幅時間に加えて、両動作間が最短の
タイミングで連続することから、両動作終了までの時間
を最短とすることができ、データバスにおけるデータ占
有率やデータ転送レートの向上を図ることができる。リ
フレッシュ動作が外部アクセス動作に対して非同期に行
なわれる際にも、両動作を的確に実行させることができ
る。また、付記１１によれば、先行実行の終了は、差動
増幅されたビット線対のイコライズ完了のタイミングに
一致するので、先行する一方の動作の終了から最短のタ
イミングで他方の動作を連続させることができる。ま
た、付記１２によれば、リフレッシュ動作は、半導体記
憶装置の内部制御に基づき自動的に起動されることが好
ましい。これにより、差動増幅時間の短縮されたリフレ
ッシュ動作が自動的に行われる。また、付記１４によれ
ば、外部アクセス動作におけるビット線対の差動増幅時
間に比してリフレッシュ動作におけるビット線対の差動
増幅時間が短縮されていることに加えて、外部アクセス
動作のうち、読み出し動作におけるビット線対の差動増
幅時間に比して書き込み動作におけるビット線対の差動
増幅時間が長い。これにより、読み出し動作と書き込み
動作との各々において動作モードに応じた差動増幅時間
とすることができる。外部アクセス動作における動作モ
ード毎に、動作時間を的確に圧縮できると共に、圧縮さ
れた外部アクセス動作期間中に有効にリフレッシュ動作
を埋め込ませることができる。外部アクセス動作の高速
化とデータバスのデータ占有率やデータ転送レートの向
上を図ることができる。また、付記１５によれば、差動
増幅時間とは、外部アクセス動作の開始又はリフレッシ
ュ動作の開始から、ビット線対が所定電圧に達した以後
の時間までであることが好ましい。これにより、所定電
圧を、メモリセルにデータが記憶される際の電圧とすれ
ば、動作モード毎にビット線対が所定電圧以上の一定電
圧に達する時点で差動増幅を終了することができ、動作
モード毎に的確な差動増幅時間とすることができる。ま
た、付記１６によれば、リフレッシュ動作は、先行する
外部アクセス動作において差動増幅されたビット線対の
イコライズ完了以後に引き続き実行開始されるので、外
部アクセス動作期間中において、最速のタイミングでリ
フレッシュ動作を開始することができる。リフレッシュ
動作における短縮された差動増幅時間と相俟って、外部
アクセス動作期間中に有効にリフレッシュ動作を埋め込
ませることができる。単位長さ当りの外部アクセス動作
期間中により多くのリフレッシュ動作を埋め込ませるこ
とができる。また、付記１７によれば、リフレッシュ動
作が前記外部アクセス動作に同期して行われることとす
れば、外部アクセス動作とリフレッシュ動作とを、共に
同期したタイミングで行わせることができ、動作制御上
好都合である。また、付記２２によれば、差動増幅時間
とは、ワード線の活性化信号あるいはセンスアンプの活
性化信号、又はこれらの活性化信号に同期した信号を起
点として計時されることが好ましい。また、付記２３に
よれば、第１計時部又は第２計時部の出力信号に基づ
き、ワード線が非活性化されることが好ましい。これに
より、センスアンプの活性化からワード線の非活性化ま
での時間を、センスアンプの活性化信号又はこの活性化
信号に同期した信号を基準として、第１計時部又は第２
計時部により計時することができる。動作モード毎に的
確に差動増幅時間を計時することができる。また、付記
２４によれば、リフレッシュ動作は、前記外部アクセス
動作とは非同期に行われるので、外部アクセス動作とは
独立したタイミングで動作が実行される。また、付記２
５によれば、調停部により、外部アクセス動作とリフレ
ッシュ動作との競合がある場合も、両動作を調停するこ
とができる。
【０１２６】
【発明の効果】本発明によれば、外部アクセス動作とは
独立した内部アクセス動作としてリフレッシュ動作を行
なう際に、外部アクセス動作内又は外部アクセス動作間
にリフレッシュ動作を有効に配置することが可能な半導
体記憶装置のデータアクセス方法、及び半導体記憶装置
を提供することが可能となる。
独立した内部アクセス動作としてリフレッシュ動作を行
なう際に、外部アクセス動作内又は外部アクセス動作間
にリフレッシュ動作を有効に配置することが可能な半導
体記憶装置のデータアクセス方法、及び半導体記憶装置
を提供することが可能となる。
【図１】本発明の第１原理説明図である。
【図２】本発明の第２原理説明図である。
【図３】本発明を適用したデータ入出力経路を示す回路
部ブロック図である。
部ブロック図である。
【図４】第１実施形態の非活性化タイミング可変回路を
示す回路構成図である。
示す回路構成図である。
【図５】第１実施形態の具体例を示す回路図である。
【図６】第２実施形態の非活性化タイミング可変回路を
示す回路構成図である。
示す回路構成図である。
【図７】第２実施形態の具体例を示す回路図である。
【図８】第３実施形態の非活性化タイミング可変回路を
示す回路構成図である。
示す回路構成図である。
【図９】第３実施形態の具体例を示す回路図である。
【図１０】同期式半導体記憶装置におけるバースト長１
の動作を示すタイミングチャートである。
の動作を示すタイミングチャートである。
【図１１】バースト長１の動作にリフレッシュ動作を埋
め込ませる場合を示すタイミングチャートである。（第
４実施形態）
め込ませる場合を示すタイミングチャートである。（第
４実施形態）
【図１２】同期式半導体記憶装置における多バースト長
（８）の動作を示すタイミングチャートである。
（８）の動作を示すタイミングチャートである。
【図１３】多バースト長の動作にリフレッシュ動作を埋
め込ませる場合を示すタイミングチャートである。（第
５実施形態）
め込ませる場合を示すタイミングチャートである。（第
５実施形態）
【図１４】従来技術の外部制御リフレッシュ動作を示す
タイミングチャートである。
タイミングチャートである。
【図１５】従来技術のリフレッシュ動作におけるサイク
ルタイムの拡張を示す波形図である。
ルタイムの拡張を示す波形図である。
【図１６】従来技術の擬似ＳＲＡＭにおけるリフレッシ
ュ動作を示すタイミングチャートである。
ュ動作を示すタイミングチャートである。
【図１７】各動作モードにおけるビット線対増幅動作の
比較を示す波形図である。
比較を示す波形図である。
【図１８】従来技術のデータ入出力経路を示す回路部ブ
ロック図である。
ロック図である。
１Ａ、１Ｂ、１１、２１、３１ 非活性化タイミング可
変回路 ２ 経路切り換え手段 ３ 第１計時部 ４ 第２計時部 ５ 基本計時部 ６ 補助計時部 １２ 基本ディレイ部 １３、１４、２２、２３、３２、３３、３４ スイッチ部 １５ 補助ディレイ部 ２４ 第１補助ディレイ部 ２５ 第２補助ディレイ部 ３５ メイン補助ディレイ部 ３６ サブ補助ディレイ部 １００ 非活性化タイミング回
路 ＲＥＱ（Ｉ） リフレッシュ動作開始
要求信号 ＲＥＱ（Ｏ） 外部アクセス動作開始
要求信号 ＲＳＴ 非活性化信号 ＳＥＴ 活性化信号 ＳＩＮ 計時開始信号 ＳＯＵＴ 計時終了信号 φＳＡ センスアンプ活性化信
号
変回路 ２ 経路切り換え手段 ３ 第１計時部 ４ 第２計時部 ５ 基本計時部 ６ 補助計時部 １２ 基本ディレイ部 １３、１４、２２、２３、３２、３３、３４ スイッチ部 １５ 補助ディレイ部 ２４ 第１補助ディレイ部 ２５ 第２補助ディレイ部 ３５ メイン補助ディレイ部 ３６ サブ補助ディレイ部 １００ 非活性化タイミング回
路 ＲＥＱ（Ｉ） リフレッシュ動作開始
要求信号 ＲＥＱ（Ｏ） 外部アクセス動作開始
要求信号 ＲＳＴ 非活性化信号 ＳＥＴ 活性化信号 ＳＩＮ 計時開始信号 ＳＯＵＴ 計時終了信号 φＳＡ センスアンプ活性化信
号
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5M024 AA49 BB14 BB22 BB27 BB39
CC82 DD85 EE05 EE15 GG01
JJ02 JJ41 JJ48 KK22 PP01
PP02 PP03 PP07 PP10
Claims (10)
- 【請求項１】 外部とのデータ入出力が行われる外部ア
クセス動作と、外部とのデータ入出力を伴わない内部ア
クセス動作であるリフレッシュ動作とを有する半導体記
憶装置のデータアクセス方法において、 前記外部アクセス動作におけるビット線対の差動増幅時
間に比して、前記リフレッシュ動作における前記ビット
線対の差動増幅時間が短いことを特徴とする半導体記憶
装置のデータアクセス方法。 - 【請求項２】 前記外部アクセス動作のうち、読み出し
動作におけるビット線対の差動増幅時間に比して、書き
込み動作におけるビット線対の差動増幅時間が長いこと
を特徴とする請求項１に記載の半導体記憶装置のデータ
アクセス方法。 - 【請求項３】 前記差動増幅時間とは、前記外部アクセ
ス動作の開始又は前記リフレッシュ動作の開始から、前
記ビット線対が所定電圧に達した以後の時間までである
ことを特徴とする請求項１に記載の半導体記憶装置のデ
ータアクセス方法。 - 【請求項４】 前記差動増幅時間とは、ビット線対の差
動増幅動作の開始から、メモリセルとビット線とが切り
離されるまでの時間であることを特徴とする請求項１に
記載の半導体記憶装置のデータアクセス方法。 - 【請求項５】 前記外部アクセス動作と前記リフレッシ
ュ動作とが競合する場合、何れか一方の動作を優先的に
先行実行させ、他方の動作は前記先行実行の終了以後の
所定タイミングで再度動作させる調停機能を有すること
を特徴とする請求項１に記載の半導体記憶装置のデータ
アクセス方法。 - 【請求項６】 外部とのデータ入出力が行われる外部ア
クセス動作と、前記外部アクセス動作期間中に自動的に
起動される内部アクセス動作であるリフレッシュ動作と
を有する半導体記憶装置のデータアクセス方法におい
て、 前記外部アクセス動作におけるビット線対の差動増幅時
間に比して、前記リフレッシュ動作における前記ビット
線対の差動増幅時間が短いことを特徴とする半導体記憶
装置のデータアクセス方法。 - 【請求項７】 外部とのデータ入出力が行われる外部ア
クセス動作と、外部とのデータ入出力を伴わないリフレ
ッシュ動作とを有する半導体記憶装置において、 外部アクセス動作開始要求信号に基づき、ビット線対の
差動増幅時間として第１時間を計時する第１計時部と、
リフレッシュ動作開始要求信号に基づき、ビット線対の
差動増幅時間として前記第１時間に比して短い時間であ
る第２時間を計時する第２計時部とを備えることを特徴
とする半導体記憶装置。 - 【請求項８】 前記第１計時部は、前記外部アクセス動
作が読み出し動作である場合に、ビット線対の差動増幅
時間として読み出し増幅時間を計時する読み出し計時部
と、前記外部アクセス動作が書き込み動作である場合に、
ビット線対の差動増幅時間として前記読み出し増幅時間
に比して長い時間である書き込み増幅時間を計時する書
き込み計時部とを備えることを特徴とする請求項７に記
載の半導体記憶装置。 - 【請求項９】 前記読み出し増幅時間に対する前記書き
込み増幅時間の増加分を計時する第１補助計時部を備
え、前記書き込み計時部は、前記読み出し計時部と前記第
１補助計時部とを含んで構成されることを特徴とする請
求項８に記載の半導体記憶装置。 - 【請求項１０】 前記第２時間に対する増加分を計時す
る、第２補助計時部、又は補助読み出し計時部及び補助
書き込み計時部のうち少なくとも何れか一方を備え、前
記第１計時部、又は前記読み出し計時部及び前記書き込
み計時部のうち少なくとも何れか一方は、前記第２計時
部と前記第２補助計時部、又は前記第２計時部と、前記
補助読み出し計時部及び前記補助書き込み計時部のうち
少なくとも何れか一方を含んで構成されることを特徴と
する請求項７又は８に記載の半導体記憶装置。
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| DE60221490T DE60221490T2 (de) | 2001-12-27 | 2002-10-09 | Verfahren zum Datenzugriff in einer Auffrischung benötigenden Halbleiterspeicheranordnung und Halbleiterspeicheranordnung dafür |
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|---|---|---|---|
| JP2001396711A JP2003196977A (ja) | 2001-12-27 | 2001-12-27 | 半導体記憶装置のデータアクセス方法、及び半導体記憶装置 |
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| Publication Number | Publication Date |
|---|---|
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| EP (1) | EP1324341B1 (ja) |
| JP (1) | JP2003196977A (ja) |
| KR (1) | KR20030057293A (ja) |
| CN (1) | CN1292439C (ja) |
| DE (1) | DE60221490T2 (ja) |
| TW (1) | TW569220B (ja) |
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| CN110797061B (zh) * | 2018-08-03 | 2021-03-23 | 华邦电子股份有限公司 | 存储器装置及其控制方法 |
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-
2001
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-
2002
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