JPH07240091A - ダイナミックランダムアクセスメモリ - Google Patents
ダイナミックランダムアクセスメモリInfo
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- JPH07240091A JPH07240091A JP6027104A JP2710494A JPH07240091A JP H07240091 A JPH07240091 A JP H07240091A JP 6027104 A JP6027104 A JP 6027104A JP 2710494 A JP2710494 A JP 2710494A JP H07240091 A JPH07240091 A JP H07240091A
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Abstract
(57)【要約】
【構成】 外部より入力されるロウアドレスストローブ
信号（／ＲＡＳ）に基づいて発生される内部制御信号
（／ＲＩＮＴ）によってアクティブ状態及びプリチャー
ジ状態をとることを制御されるダイナミックランダムア
クセスメモリにおいて、リフレッシュ動作を行うリフレ
ッシュモードにおいては、ロウアドレスストローブ信号
（／ＲＡＳ）のアクティブ状態の期間が所定期間以上の
時にはアクティブ状態の期間を当該所定期間まで短縮し
た内部制御信号（／ＲＩＮＴ）を発生させる内部ロウア
ドレスストローブ信号発生回路１１とを具備することを
特徴とするダイナミックランダムアクセスメモリ。 【効果】 本発明を用いると、リフレッシュ時に消費電
力を低減したＤＲＡＭを提供できる。
信号（／ＲＡＳ）に基づいて発生される内部制御信号
（／ＲＩＮＴ）によってアクティブ状態及びプリチャー
ジ状態をとることを制御されるダイナミックランダムア
クセスメモリにおいて、リフレッシュ動作を行うリフレ
ッシュモードにおいては、ロウアドレスストローブ信号
（／ＲＡＳ）のアクティブ状態の期間が所定期間以上の
時にはアクティブ状態の期間を当該所定期間まで短縮し
た内部制御信号（／ＲＩＮＴ）を発生させる内部ロウア
ドレスストローブ信号発生回路１１とを具備することを
特徴とするダイナミックランダムアクセスメモリ。 【効果】 本発明を用いると、リフレッシュ時に消費電
力を低減したＤＲＡＭを提供できる。
Description
【０００１】
【産業上の利用分野】本発明はダイナミックランダムア
クセスメモリに関する。特に、リフレッシュモードには
内部アドレスカウンタを用いて自動的にリフレッシュア
ドレスを生成し、このリフレッシュアドレスに基づきリ
フレッシュ動作を行うダイナミックランダムアクセスメ
モリに関する。
クセスメモリに関する。特に、リフレッシュモードには
内部アドレスカウンタを用いて自動的にリフレッシュア
ドレスを生成し、このリフレッシュアドレスに基づきリ
フレッシュ動作を行うダイナミックランダムアクセスメ
モリに関する。
【０００２】
【従来の技術】従来より、ダイナミックランダムアクセ
スメモリ（以下、ＤＲＡＭと略記する）は、自動リフレ
ッシュモードを具備していた。この自動リフレッシュモ
ード時には内部アドレスカウンタを順次カウントアップ
することにより外部よりリフレッシュアドレスを逐次入
力することなく、簡易にリフレッシュ動作を行うことが
できた。より詳細には、特定のサイクル（／ＣＡＳ信号
を／ＲＡＳ信号よりも先に立ち下げることによりこのモ
ードに入るため、ＣＡＳビフォアＲＡＳ（以下、ＣＢＲ
と略記する）と呼ばれる）において、内部アドレスカウ
ンタを順次カウントアップさせ、自動的にリフレッシュ
アドレスを生成し、このリフレッシュアドレスに基づき
リフレッシュ動作を行っている。
スメモリ（以下、ＤＲＡＭと略記する）は、自動リフレ
ッシュモードを具備していた。この自動リフレッシュモ
ード時には内部アドレスカウンタを順次カウントアップ
することにより外部よりリフレッシュアドレスを逐次入
力することなく、簡易にリフレッシュ動作を行うことが
できた。より詳細には、特定のサイクル（／ＣＡＳ信号
を／ＲＡＳ信号よりも先に立ち下げることによりこのモ
ードに入るため、ＣＡＳビフォアＲＡＳ（以下、ＣＢＲ
と略記する）と呼ばれる）において、内部アドレスカウ
ンタを順次カウントアップさせ、自動的にリフレッシュ
アドレスを生成し、このリフレッシュアドレスに基づき
リフレッシュ動作を行っている。
【０００３】ところで、ＤＲＡＭはロウアドレスストロ
ーブ信号（／ＲＡＳ信号）によってチップ内部の状態が
制御されている。すなわち、／ＲＡＳが“Ｈ”の時はプ
リチャージ状態と呼ばれ、ビット線対はＶcc／２（Ｖcc
は電源電圧）に設定され、センスアンプは非活性化状態
に制御されている。また、／ＲＡＳが“Ｌ”の時はアク
ティブ状態と呼ばれ、各動作に応じてビット線対には相
補的なデータ（Ｖcc及び接地電位）が乗り、センスアン
プは活性化状態に制御されている。従来のＤＲＡＭで
は、制御を容易にするため、／ＲＡＳによる内部動作の
制御は、読み出し・書き込み・リフレッシュの各モード
に関わらず同一である。
ーブ信号（／ＲＡＳ信号）によってチップ内部の状態が
制御されている。すなわち、／ＲＡＳが“Ｈ”の時はプ
リチャージ状態と呼ばれ、ビット線対はＶcc／２（Ｖcc
は電源電圧）に設定され、センスアンプは非活性化状態
に制御されている。また、／ＲＡＳが“Ｌ”の時はアク
ティブ状態と呼ばれ、各動作に応じてビット線対には相
補的なデータ（Ｖcc及び接地電位）が乗り、センスアン
プは活性化状態に制御されている。従来のＤＲＡＭで
は、制御を容易にするため、／ＲＡＳによる内部動作の
制御は、読み出し・書き込み・リフレッシュの各モード
に関わらず同一である。
【０００４】このように、従来のＤＲＡＭでは、動作モ
ードに関わらず外部から入力した／ＲＡＳにより内部状
態を制御していたため、リフレッシュモード等、外部の
入出力と直接関係のないモードにおいても、不必要にア
クティブ状態の時間を長くしていた。アクティブ状態
は、センスアンプ等を活性化させるため、プリチャージ
状態と比較して消費電力が大きい。従って、従来のＤＲ
ＡＭでは、不必要に消費電力を増大させていた。
ードに関わらず外部から入力した／ＲＡＳにより内部状
態を制御していたため、リフレッシュモード等、外部の
入出力と直接関係のないモードにおいても、不必要にア
クティブ状態の時間を長くしていた。アクティブ状態
は、センスアンプ等を活性化させるため、プリチャージ
状態と比較して消費電力が大きい。従って、従来のＤＲ
ＡＭでは、不必要に消費電力を増大させていた。
【０００５】
【発明が解決しようとする課題】上記したように、従来
のＤＲＡＭでは、リフレッシュモードにおいても外部か
ら入力した／ＲＡＳによって内部状態を制御していたた
め、不必要にアクティブ状態の時間が長くなっており、
ひいては、消費電力の増大につながっていた。本発明
は、上記欠点を除去し、リフレッシュモードにおける消
費電力を低減したＤＲＡＭを提供することを目的とす
る。
のＤＲＡＭでは、リフレッシュモードにおいても外部か
ら入力した／ＲＡＳによって内部状態を制御していたた
め、不必要にアクティブ状態の時間が長くなっており、
ひいては、消費電力の増大につながっていた。本発明
は、上記欠点を除去し、リフレッシュモードにおける消
費電力を低減したＤＲＡＭを提供することを目的とす
る。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、外部より入力されるロウアドレススト
ローブ信号（／ＲＡＳ）に基づいて発生される内部制御
信号（／ＲＩＮＴ）によってアクティブ状態及びプリチ
ャージ状態をとることを制御されるダイナミックランダ
ムアクセスメモリにおいて、リフレッシュ動作を行うリ
フレッシュモードにおいては、／ＲＡＳのアクティブ状
態の期間が所定期間以上の時にはアクティブ状態の期間
を当該所定期間まで短縮した／ＲＩＮＴを発生させる内
部ロウアドレスストローブ信号発生回路とを具備するこ
とを特徴とするダイナミックランダムアクセスメモリを
提供する。より詳細には、この内部ロウアドレスストロ
ーブ信号発生回路はリフレッシュモードであることを検
出し検出信号を出力する検出回路と、当該検出信号に基
づいて所定期間経過後にリフレッシュ終了制御信号を出
力するタイマ回路とを具備する。
め、本発明では、外部より入力されるロウアドレススト
ローブ信号（／ＲＡＳ）に基づいて発生される内部制御
信号（／ＲＩＮＴ）によってアクティブ状態及びプリチ
ャージ状態をとることを制御されるダイナミックランダ
ムアクセスメモリにおいて、リフレッシュ動作を行うリ
フレッシュモードにおいては、／ＲＡＳのアクティブ状
態の期間が所定期間以上の時にはアクティブ状態の期間
を当該所定期間まで短縮した／ＲＩＮＴを発生させる内
部ロウアドレスストローブ信号発生回路とを具備するこ
とを特徴とするダイナミックランダムアクセスメモリを
提供する。より詳細には、この内部ロウアドレスストロ
ーブ信号発生回路はリフレッシュモードであることを検
出し検出信号を出力する検出回路と、当該検出信号に基
づいて所定期間経過後にリフレッシュ終了制御信号を出
力するタイマ回路とを具備する。
【０００７】
【作用】本発明で提供する手段を用いると、内部ロウア
ドレスストローブ信号発生回路を有するため、リフレッ
シュモード時に、外部から入力される／ＲＡＳのアクテ
ィブ状態の期間が所定期間以上の時にはアクティブ状態
の期間を当該所定期間まで短縮した／ＲＩＮＴが生成さ
れる。この結果、／ＲＡＳが長期間の間アクティブ状態
を取っていても、チップ内部では所定期間経過後に非ア
クティブになり、消費電力が低減される。
ドレスストローブ信号発生回路を有するため、リフレッ
シュモード時に、外部から入力される／ＲＡＳのアクテ
ィブ状態の期間が所定期間以上の時にはアクティブ状態
の期間を当該所定期間まで短縮した／ＲＩＮＴが生成さ
れる。この結果、／ＲＡＳが長期間の間アクティブ状態
を取っていても、チップ内部では所定期間経過後に非ア
クティブになり、消費電力が低減される。
【０００８】
【実施例】以下、本発明の各実施例を図面を参照して説
明する。［図１］は本発明を用いたＤＲＡＭの全体回路
構成である。すなわち、トランジスタ・キャパシタとか
らなるダイナミック型メモリセルを行列状に配置し、同
一行に属するメモリセルをワード線ＷＬに、同一列に属
するメモリセルをビット線対ＢＬ、／ＢＬによって共通
接続したメモリセルアレイ１と、外部から入力されたロ
ウアドレス信号等によってワード線ＷＬのうち一つを選
択し、これを“Ｈ”レベルに駆動するロウデコード回路
２と、各ビット線対毎に設けられその一端に接続された
センスアンプ３と、外部から入力されたカラムアドレス
信号等によってビット線対のうち一つを選択するカラム
デコード回路４と、カラムデコード回路４によって指定
されたビット線対を入出力バッファ回路９に接続するカ
ラムゲート５と、リフレッシュモードにおけるリフレッ
シュアドレスを記憶するリフレッシュカウンタ６と、ロ
ウアドレスを一時的に保持するロウアドレスバッファ７
と、カラムアドレスを一時的に保持するカラムアドレス
バッファ８とからなる。
明する。［図１］は本発明を用いたＤＲＡＭの全体回路
構成である。すなわち、トランジスタ・キャパシタとか
らなるダイナミック型メモリセルを行列状に配置し、同
一行に属するメモリセルをワード線ＷＬに、同一列に属
するメモリセルをビット線対ＢＬ、／ＢＬによって共通
接続したメモリセルアレイ１と、外部から入力されたロ
ウアドレス信号等によってワード線ＷＬのうち一つを選
択し、これを“Ｈ”レベルに駆動するロウデコード回路
２と、各ビット線対毎に設けられその一端に接続された
センスアンプ３と、外部から入力されたカラムアドレス
信号等によってビット線対のうち一つを選択するカラム
デコード回路４と、カラムデコード回路４によって指定
されたビット線対を入出力バッファ回路９に接続するカ
ラムゲート５と、リフレッシュモードにおけるリフレッ
シュアドレスを記憶するリフレッシュカウンタ６と、ロ
ウアドレスを一時的に保持するロウアドレスバッファ７
と、カラムアドレスを一時的に保持するカラムアドレス
バッファ８とからなる。
【０００９】さらに、本実施例では、チップの内部動作
を制御する制御回路１０を具備し、この制御回路は内部
ＲＡＳ発生回路１１と、Ｒｏｗ系制御回路１２と、Ｃｏ
ｌ系制御回路１３とからなる。
を制御する制御回路１０を具備し、この制御回路は内部
ＲＡＳ発生回路１１と、Ｒｏｗ系制御回路１２と、Ｃｏ
ｌ系制御回路１３とからなる。
【００１０】内部ＲＡＳ発生回路１１はリフレッシュ動
作を行うリフレッシュモードにおいては、／ＲＡＳのア
クティブ状態の期間が所定期間τ2 （例えば６０ｎｓ）
以上の時にはアクティブ状態の期間を当該所定期間まで
短縮した／ＲＩＮＴを発生させる。
作を行うリフレッシュモードにおいては、／ＲＡＳのア
クティブ状態の期間が所定期間τ2 （例えば６０ｎｓ）
以上の時にはアクティブ状態の期間を当該所定期間まで
短縮した／ＲＩＮＴを発生させる。
【００１１】Ｒｏｗ系制御回路１２は／ＲＩＮＴをもと
に、φ0 〜φ4 の制御信号を発生させる。φ0 は、／Ｒ
ＩＮＴとほぼ同期した制御信号であり、メモリセルアレ
イ１等に入力される。φ0 から非アクティブの時にはメ
モリセルアレイはプリチャージ状態であり、図示しない
ビット線プリチャージ回路がビット線対を短絡するとと
もにビット線をＶcc／２に充電する。φ0 がアクティブ
の時にはメモリセルアレイはアクティブ状態であり、ビ
ット線のプリチャージは解除され、特に読み出し動作時
には選択されたメモリセルの保持データに基づきビット
線対に微小な電位差が発生する。
に、φ0 〜φ4 の制御信号を発生させる。φ0 は、／Ｒ
ＩＮＴとほぼ同期した制御信号であり、メモリセルアレ
イ１等に入力される。φ0 から非アクティブの時にはメ
モリセルアレイはプリチャージ状態であり、図示しない
ビット線プリチャージ回路がビット線対を短絡するとと
もにビット線をＶcc／２に充電する。φ0 がアクティブ
の時にはメモリセルアレイはアクティブ状態であり、ビ
ット線のプリチャージは解除され、特に読み出し動作時
には選択されたメモリセルの保持データに基づきビット
線対に微小な電位差が発生する。
【００１２】φ1 は、／ＲＩＮＴの立ち下がりにより生
成した信号である。ロウアドレス取り込みを制御し、ロ
ウアドレスバッファ７に入力される。ロウアドレスバッ
ファ７はこの信号がアクティブである期間中に外部から
入力されたロウアドレスを取り込み、これを内部にラッ
チする。
成した信号である。ロウアドレス取り込みを制御し、ロ
ウアドレスバッファ７に入力される。ロウアドレスバッ
ファ７はこの信号がアクティブである期間中に外部から
入力されたロウアドレスを取り込み、これを内部にラッ
チする。
【００１３】φ2 は、／ＲＩＮＴの立ち上がりをわずか
に遅延させて生成した信号であり、ロウデコーダ２を活
性化させる。ロウデコーダ２は、この信号に基づいて、
選択されたワード線ＷＬを高電位、例えば７Ｖ、に駆動
する。
に遅延させて生成した信号であり、ロウデコーダ２を活
性化させる。ロウデコーダ２は、この信号に基づいて、
選択されたワード線ＷＬを高電位、例えば７Ｖ、に駆動
する。
【００１４】φ3 は、ワード線ＷＬの立ち上がりの後、
わずかに時間が経過した後に生成される信号であり、セ
ンスアンプ３を活性化させる。センスアンプ３は、この
信号に基づいて、ビット線に読み出された被選択行メモ
リセルの保持データに基づいて発生されたビット線対の
微小な電位差を増幅する。
わずかに時間が経過した後に生成される信号であり、セ
ンスアンプ３を活性化させる。センスアンプ３は、この
信号に基づいて、ビット線に読み出された被選択行メモ
リセルの保持データに基づいて発生されたビット線対の
微小な電位差を増幅する。
【００１５】φ4 は、リフレッシュモード時に一リフレ
ッシュ動作が完了した後にリフレッシュカウンタ６の保
持データをカウントアップさせるための制御信号であ
る。例えば、／ＲＩＮＴの立ち上がりによって生成され
るパルス信号である。
ッシュ動作が完了した後にリフレッシュカウンタ６の保
持データをカウントアップさせるための制御信号であ
る。例えば、／ＲＩＮＴの立ち上がりによって生成され
るパルス信号である。
【００１６】Ｒｏｗ系制御回路１２は／ＣＡＳ信号をも
とに、φ5 を発生させる。φ5 は、／ＣＡＳの立ち下が
りにより生成した信号である。カラムアドレス取り込み
を制御し、カラムアドレスバッファ８に入力される。カ
ラムアドレスバッファ８はこの信号がアクティブである
期間中に外部から入力されたカラムアドレスを取り込
み、これを内部にラッチする。
とに、φ5 を発生させる。φ5 は、／ＣＡＳの立ち下が
りにより生成した信号である。カラムアドレス取り込み
を制御し、カラムアドレスバッファ８に入力される。カ
ラムアドレスバッファ８はこの信号がアクティブである
期間中に外部から入力されたカラムアドレスを取り込
み、これを内部にラッチする。
【００１７】このように、制御回路１０によって、チッ
プの内部動作が制御される。続いて、本実施例の動作を
リフレッシュモードを中心にして説明する。［図２］は
リフレッシュモードの／ＲＡＳ、／ＣＡＳ、／ＲＩＮＴ
及び、ビット線対の波形を示した図である。
プの内部動作が制御される。続いて、本実施例の動作を
リフレッシュモードを中心にして説明する。［図２］は
リフレッシュモードの／ＲＡＳ、／ＣＡＳ、／ＲＩＮＴ
及び、ビット線対の波形を示した図である。
【００１８】リフレッシュモードへは、上述したよう
に、ＣＢＲサイクルによって入るため、時刻ｔ0 におい
て／ＣＡＳが“Ｌ”すなわちアクティブになり、続い
て、時刻ｔ1 において／ＲＡＳが“Ｌ”すなわちアクテ
ィブになる。この結果、内部ＲＡＳ発生回路はリフレッ
シュモードであることを検出できる。また、同時に／Ｒ
ＩＮＴはアクティブすなわち“Ｌ”に立ち下がる。続い
て、τ2 の期間（６０ｎ程度が望ましい）が経過の後、
時刻ｔ2 において、／ＲＩＮＴが非アクティブすなわち
“Ｈ”に立ち上がる。／ＲＩＮＴのアクティブ期間τ2
は／ＲＡＳのアクティブ期間がより長くても、一定の値
を持つ。つまり、内部ＲＡＳ発生回路１１は／ＲＡＳの
アクティブ状態の期間が所定期間τ2 （例えば６０ｎ
ｓ）以上の時にはアクティブ状態の期間を当該所定期間
まで短縮した／ＲＩＮＴを発生させる。続いて、時刻ｔ
3 において、外部から入力される／ＲＡＳは非アクティ
ブにすなわち“Ｈ”に立ち上がる。もし、従来例のよう
に、リフレッシュモードと読み出し・書き込みモードと
を区別せずに同一の／ＲＡＳを用いていたとしたら、
［図２］の点線のような動作となる。このように、本発
明を用いると、ビット線のセンス期間が短縮され、リフ
レッシュ時の低消費電力化が達成できる。
に、ＣＢＲサイクルによって入るため、時刻ｔ0 におい
て／ＣＡＳが“Ｌ”すなわちアクティブになり、続い
て、時刻ｔ1 において／ＲＡＳが“Ｌ”すなわちアクテ
ィブになる。この結果、内部ＲＡＳ発生回路はリフレッ
シュモードであることを検出できる。また、同時に／Ｒ
ＩＮＴはアクティブすなわち“Ｌ”に立ち下がる。続い
て、τ2 の期間（６０ｎ程度が望ましい）が経過の後、
時刻ｔ2 において、／ＲＩＮＴが非アクティブすなわち
“Ｈ”に立ち上がる。／ＲＩＮＴのアクティブ期間τ2
は／ＲＡＳのアクティブ期間がより長くても、一定の値
を持つ。つまり、内部ＲＡＳ発生回路１１は／ＲＡＳの
アクティブ状態の期間が所定期間τ2 （例えば６０ｎ
ｓ）以上の時にはアクティブ状態の期間を当該所定期間
まで短縮した／ＲＩＮＴを発生させる。続いて、時刻ｔ
3 において、外部から入力される／ＲＡＳは非アクティ
ブにすなわち“Ｈ”に立ち上がる。もし、従来例のよう
に、リフレッシュモードと読み出し・書き込みモードと
を区別せずに同一の／ＲＡＳを用いていたとしたら、
［図２］の点線のような動作となる。このように、本発
明を用いると、ビット線のセンス期間が短縮され、リフ
レッシュ時の低消費電力化が達成できる。
【００１９】続いて、本発明で新たに追加された内部Ｒ
ＡＳ発生回路１１の詳細を図面を参照して説明する。
［図３］は内部ＲＡＳ発生回路１１の回路構成図であ
る。すなわち、ＣＢＲ検知回路１４、タイマ回路１５、
信号発生回路１６とからなる。
ＡＳ発生回路１１の詳細を図面を参照して説明する。
［図３］は内部ＲＡＳ発生回路１１の回路構成図であ
る。すなわち、ＣＢＲ検知回路１４、タイマ回路１５、
信号発生回路１６とからなる。
【００２０】［図４］はＣＢＲ検知回路１４を詳細に説
明した回路図である。すなわち、インバータ４１、ＮＡ
ＮＤゲート４２、インバータ４３、遅延回路４４、イン
バータ４５、ＮＡＮＤゲート４６とから構成される。遅
延回路４４は２ｎｓの遅延時間を有する。インバータ４
１、ＮＡＮＤゲート４２、インバータ４３及び遅延回路
４４はパルス発生回路を構成し、／ＲＡＳの立ち下がり
に応じて２ｎｓの“Ｈ”パルスを発生させる。この時、
／ＣＡＳが“Ｌ”であれば、／ＣＢＲに２ｎｓの“Ｌ”
パルスが発生する。［図７］にその様子を示した。
明した回路図である。すなわち、インバータ４１、ＮＡ
ＮＤゲート４２、インバータ４３、遅延回路４４、イン
バータ４５、ＮＡＮＤゲート４６とから構成される。遅
延回路４４は２ｎｓの遅延時間を有する。インバータ４
１、ＮＡＮＤゲート４２、インバータ４３及び遅延回路
４４はパルス発生回路を構成し、／ＲＡＳの立ち下がり
に応じて２ｎｓの“Ｈ”パルスを発生させる。この時、
／ＣＡＳが“Ｌ”であれば、／ＣＢＲに２ｎｓの“Ｌ”
パルスが発生する。［図７］にその様子を示した。
【００２１】［図５］はタイマ回路１５を詳細に説明し
た回路図である。すなわち、ＮＡＮＤゲート５１、５２
からなるフリップフロップ回路、６０ｎｓの遅延時間τ
2 を持つ遅延回路５３、インバータ５４、５５、２ｎｓ
の遅延時間τ1 を持つ遅延回路５６、ＮＡＮＤゲート５
７とから構成される。／ＣＢＲが“Ｌ”になると、ＮＡ
ＮＤゲート５１、５２からなるフリップフロップ回路が
セットされ、６０ｎｓの遅延時間の後、インバータ５
４、５５、２ｎｓの遅延時間τ1 を持つ遅延回路５６、
ＮＡＮＤゲート５７とからなるパルス発生回路が２ｎｓ
のパルス幅の“Ｌ”パルスを／ＥＮＤに発生させる。こ
の様子を［図７］に示した。同時に、フリップフロップ
回路がリセットされる。
た回路図である。すなわち、ＮＡＮＤゲート５１、５２
からなるフリップフロップ回路、６０ｎｓの遅延時間τ
2 を持つ遅延回路５３、インバータ５４、５５、２ｎｓ
の遅延時間τ1 を持つ遅延回路５６、ＮＡＮＤゲート５
７とから構成される。／ＣＢＲが“Ｌ”になると、ＮＡ
ＮＤゲート５１、５２からなるフリップフロップ回路が
セットされ、６０ｎｓの遅延時間の後、インバータ５
４、５５、２ｎｓの遅延時間τ1 を持つ遅延回路５６、
ＮＡＮＤゲート５７とからなるパルス発生回路が２ｎｓ
のパルス幅の“Ｌ”パルスを／ＥＮＤに発生させる。こ
の様子を［図７］に示した。同時に、フリップフロップ
回路がリセットされる。
【００２２】［図６］は信号発生回路１６を詳細に説明
した回路図である。すなわち、２ｎｓの遅延時間τ1 を
持つ遅延回路６１、インバータ６２、ＮＡＮＤゲート６
３、２ｎｓの遅延時間τ1 を持つ遅延回路６４、インバ
ータ６５、ＮＡＮＤゲート６６、６７、インバータ６
８、ＮＡＮＤゲート６９、７０、インバータ７１から構
成される。遅延回路６１、インバータ６２、ＮＡＮＤゲ
ート６３はパルス発生回路を構成し、／ＲＡＳの立ち下
がりに応じて２ｎｓの“Ｌ”パルスを発生させる。この
パルスが、ＮＡＮＤゲート６９、７０から構成されるフ
リップフロップ回路をセットする。続いて、６０ｎｓ後
に、／ＥＮＤに“Ｌ”パルスが現れると、このフリップ
フロップ回路はリセットされる。このようにして、／Ｒ
ＩＮＴに６０ｎｓのアクティブ期間（“Ｌ”期間）を有
するパルスが出力される。この様子を［図７］に示し
た。
した回路図である。すなわち、２ｎｓの遅延時間τ1 を
持つ遅延回路６１、インバータ６２、ＮＡＮＤゲート６
３、２ｎｓの遅延時間τ1 を持つ遅延回路６４、インバ
ータ６５、ＮＡＮＤゲート６６、６７、インバータ６
８、ＮＡＮＤゲート６９、７０、インバータ７１から構
成される。遅延回路６１、インバータ６２、ＮＡＮＤゲ
ート６３はパルス発生回路を構成し、／ＲＡＳの立ち下
がりに応じて２ｎｓの“Ｌ”パルスを発生させる。この
パルスが、ＮＡＮＤゲート６９、７０から構成されるフ
リップフロップ回路をセットする。続いて、６０ｎｓ後
に、／ＥＮＤに“Ｌ”パルスが現れると、このフリップ
フロップ回路はリセットされる。このようにして、／Ｒ
ＩＮＴに６０ｎｓのアクティブ期間（“Ｌ”期間）を有
するパルスが出力される。この様子を［図７］に示し
た。
【００２３】以上は、ＣＢＲサイクルよりリフレッシュ
モードに入った時の動作説明であるが、内部ＲＡＳ発生
回路１１は通常の読み出し・書き込み動作時には／ＲＡ
Ｓを直接／ＲＩＮＴに転送する必要が生じる。遅延回路
６４、インバータ６５、ＮＡＮＤゲート６６、６７、イ
ンバータ６８、はそのために設けられ、／ＥＮＤの
“Ｌ”パルスが入力されないときは／ＲＡＳの立ち上が
りによってフリップフロップ回路がリセットされる。
モードに入った時の動作説明であるが、内部ＲＡＳ発生
回路１１は通常の読み出し・書き込み動作時には／ＲＡ
Ｓを直接／ＲＩＮＴに転送する必要が生じる。遅延回路
６４、インバータ６５、ＮＡＮＤゲート６６、６７、イ
ンバータ６８、はそのために設けられ、／ＥＮＤの
“Ｌ”パルスが入力されないときは／ＲＡＳの立ち上が
りによってフリップフロップ回路がリセットされる。
【００２４】以上説明したように、内部ＲＡＳ発生回路
１１はリフレッシュモードの時のみ、外部から入力され
る／ＲＡＳのアクティブ状態の期間が所定期間以上の時
にはアクティブ状態の期間を当該所定期間まで短縮した
／ＲＩＮＴが生成する。この結果、／ＲＡＳが長期間の
間アクティブ状態を取っていても、チップ内部では所定
期間経過後に非アクティブになり、消費電力が低減され
る。
１１はリフレッシュモードの時のみ、外部から入力され
る／ＲＡＳのアクティブ状態の期間が所定期間以上の時
にはアクティブ状態の期間を当該所定期間まで短縮した
／ＲＩＮＴが生成する。この結果、／ＲＡＳが長期間の
間アクティブ状態を取っていても、チップ内部では所定
期間経過後に非アクティブになり、消費電力が低減され
る。
【００２５】
【発明の効果】以上のように、本発明を用いると、リフ
レッシュ時の消費電力を低減したＤＲＡＭを提供でき
る。
レッシュ時の消費電力を低減したＤＲＡＭを提供でき
る。
【図１】本発明の実施例によるＤＲＡＭの全体回路構成
図である。
図である。
【図２】本発明の実施例によるＤＲＡＭの動作説明図で
ある。
ある。
【図３】本発明の実施例中の内部ＲＡＳ発生回路の回路
構成を示した回路図である。
構成を示した回路図である。
【図４】本発明の実施例中のＣＢＲ検知回路の回路構成
を示した回路図である。
を示した回路図である。
【図５】本発明の実施例中のタイマ回路の回路構成を示
した回路図である。
した回路図である。
【図６】本発明の実施例中の信号発生回路の回路構成を
示した回路図である。
示した回路図である。
【図７】本発明の実施例による内部ＲＡＳ発生回路の動
作説明図である。
作説明図である。
１ メモリセルアレイ ２ ロウデコード回路 ３ センスアンプ ４ カラムデコード回路 ５ カラムゲート ６ リフレッシュカウンタ ７ ロウアドレスバッファ ８ カラムアドレスバッファ ９ 入出力バッファ １０ 制御回路 １１ 内部ＲＡＳ発生回路 １２ Ｒｏｗ系制御回路 １３ Ｃｏｌ系制御回路
Claims (2)
- 【請求項１】 外部より入力されるロウアドレスストロ
ーブ信号に基づいて発生される内部制御信号によってア
クティブ状態及びプリチャージ状態をとることを制御さ
れるダイナミックランダムアクセスメモリにおいて、 リフレッシュ動作を行うリフレッシュモードにおいて
は、前記ロウアドレスストローブ信号のアクティブ状態
の期間が所定期間以上の時にはアクティブ状態の期間を
当該所定期間まで短縮した前記内部制御信号を発生させ
る内部ロウアドレスストローブ信号発生回路とを具備す
ることを特徴とするダイナミックランダムアクセスメモ
リ。 - 【請求項２】 前記内部ロウアドレスストローブ信号発
生回路はリフレッシュモードであることを検出し検出信
号を出力する検出回路と、当該検出信号に基づいて前記
所定期間経過後にリフレッシュ終了制御信号を出力する
タイマ回路とを具備することを特徴とする請求項１記載
のダイナミックランダムアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6027104A JPH07240091A (ja) | 1994-02-25 | 1994-02-25 | ダイナミックランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6027104A JPH07240091A (ja) | 1994-02-25 | 1994-02-25 | ダイナミックランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07240091A true JPH07240091A (ja) | 1995-09-12 |
Family
ID=12211783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6027104A Pending JPH07240091A (ja) | 1994-02-25 | 1994-02-25 | ダイナミックランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07240091A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1324341A1 (en) * | 2001-12-27 | 2003-07-02 | Fujitsu Limited | Data access method of semiconductor memory device needing refresh operation and semiconductor memory device thereof |
-
1994
- 1994-02-25 JP JP6027104A patent/JPH07240091A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1324341A1 (en) * | 2001-12-27 | 2003-07-02 | Fujitsu Limited | Data access method of semiconductor memory device needing refresh operation and semiconductor memory device thereof |
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