KR100257047B1

KR100257047B1 - 다이나믹램 버스트 리프레쉬 모드 회로 및 방법

Info

Publication number: KR100257047B1
Application number: KR1019940026018A
Authority: KR
Inventors: 마이클시.패리스
Original assignee: 이와사끼 히데히꼬; 닛데쓰 세미콘덕터 가부시키가이샤; 고워 로버트 엘.; 유나이티드 메모리스 인코포레이티드
Priority date: 1993-10-12
Filing date: 1994-10-11
Publication date: 2000-05-15
Also published as: US5430680A; EP0647945A2; JPH07176186A; DE69424014D1; DE69424014T2; EP0647945B1; EP0647945A3; KR950012463A

Abstract

버스트 리프레쉬 모드 회로는 행과 열의 셀, 센스 증폭기와 래치 N/래치 P 구동회로, RAS 버퍼, 리프레쉬 카운터, 어드레스 버퍼, 행 디코더, 쇼팅 클럭을 발생시키는 프리차지 회로 및 리프레쉬 사이클이 종료됨을 나타내는 리스토어 종료(RF)신호를 제공하기 위해 래치 P 회로와 결합되어 있는 리프레쉬 감지 회로를 구비하는 메모리를 위해 제공된다. 버스트 리프레쉬 모드 엔트리 회로는 버스트 리프레쉬 모드로의 적당한 진입 조건을 감지한다. 오토 리프레쉬 버스트 리프레쉬 모드 회로는 RAS 버퍼가 새로운 내부 RAS 신호를 발생하도록 한다. 버스트 리프레쉬 모드로직은 리프레쉬된 행의 갯수를 카운트하는 카운터를 가지고 있다.

상기 시스템은 리스토어 종료 신호에 응답함으로써 리프레쉬를 셀프타임시킨다. 지연 회로는 다른 행이 버스트 리프레쉬 모드 안에서 자동적으로 리프레쉬되기 전에 프리차지를 위해 짧은 지연을 삽입한다. 배터리 백업 모드 회로는 부분적으로 동작불능이 된다.

Description

다이나믹램 버스트 리프레쉬 모드 회로 및 방법

제1도는 DRAM의 종래 리프레쉬와 프리차지 사이클의 타이밍 다이아그램이다.

제2도는 본 발명의 바람직한 실시예의 블럭 다이아그램이다.

제3도는 제2도의 블럭 140(버스트 리프레쉬 모드 엔트리 회로)의 바람직한 실시예의 개략도이다.

제4도는 제2도의 블럭 130(지연회로)의 바람직한 실시예의 개략도이다.

제5a도 및 제5b도는 제2도의 블럭 132와 136(오토-리프레쉬 버스트 리프레쉬 모드 회로)의 바람직한 실시예의 개략도이다.

제6a도 및 제6b도는 제2도의 블럭134(버스트 리프레쉬 모드 로직 회로)의 바람직한 실시예의 구성도이다.

제7도는 본 발명의 바람직한 실시예를 수행하는 DRAM의 리프레쉬 및 프리차지 사이클의 타이밍 다이어그램의 집합이다.

*도면의 주요부분에 대한 부호의 설명

102 : RAS 버퍼 103 : RAS 패드

104 : 어드레스 버퍼 108 : 행 디코더

110 : 센스증폭회로 120 : 프리차지회로

본 발명은 메모리장치를 리프레쉬하기 위한 방법 및 장치에 관한 것이다. 보다 특별하게는, 오버헤드 시간을 절약하기 위해 DRAM이 빨리 리프레쉬되는 방법 및 다이나믹 랜덤 억세스 메모리(DRAM) 버스트 리프레쉬 모드 회로에 관한 것이다.

DRAM은 커패시터위에 데이타를 리스토어하는 메모리 리스토어셀을 포함한다. 이들 커패시터위의 전하의 충전과 결핍은 논리적 "1"과 "0"의 데이타 상태를 나타낸다. 커패시터는 일반적으로 수밀리세컨드(1/1,000초)의 시간동안 방전해 버리는 전하에 민감하고 따라서 주기적으로 리프레쉬하거나 현재 리스토어한 데이타를 다시 리스토어해야 한다.

DRAM은 1개 또는 다수의 메모리 셀 어레이나 행과 열(각각 워드 라인과 비트 라인에 해당하는)로 구성된 부어레이(subarray)로 구성된다. 한 행이 액티브사이클 동안에 선택될때 그 행을 따르는 모든 셀은 감지되고 리스토어된다. 액티브사이클은 메모리 셀들이 예로서 읽고, 쓰고, 리프레쉬하기 위해 워드 라인에 의해 억세스되는 때를 말한다. 액티브 사이클의 부분이 아닌 프리차지 사이클은 메모리 어레이를 다음 액티브 사이클로 가도록 대기시킨다.

액티브 사이클동안 수행후 모든 어레이를 리프레쉬시키기 위해, 일반적으로 행들이 선택될 필요가 있다. 행의 부분 또는 행의 메모리 셀의 모든 커패시터는 행이 어드레스검색될때, 리프레쉬된다.(즉, 리프레쉬동안 모든 열(column)은 동작가능하다.) 행선택은 행 어드레스 스트로브 신호(row address strobe signal, "RAS")나 표준 리드(read)/라이트(write) 사이클로 모든 행어드레스를 통해 사이클링함으로써 이루어질수 있다. 예로서, 행어드레스 스트로브 전의 열 어드레스 스트로브(CAS before RAS 또는 "CBR")사이클링은 각 행이 선택되거나 리프레쉬되도록 리프레쉬 카운터로부터 내부적으로 행어드레스를 제공한다.

시스템에 의해 공급되고 메모리 팩키지에서 외부적으로 공급되는 외부신호는 일반적으로 DRAM의 기능들을 제어하는데 사용된다. 다른 타입의 칩들에 의해 사용되는 것처럼 이 용도중 하나는 칩선택신호와 유사하다. 만약 외부신호가 충분히 긴 시간동안 낮은 레벨에 남아 있다면, 모든 액티브 사이클 클락은 적정 순서로 작동되고 종료된후 사용자 명령을 기다릴것이다.

이것은 새로운 데이타를를 토글시킴으로써 읽고 쓰는 것이나를 고레벨로 하여 프리차지로 리턴하는 것과 같다.

도 1a~k에서, 종래 DRAM의 액티브 사이클은 외부신호의 하강에지로부터 시작한다(도 1a 참조). 리프레쉬 액티브사이클에서 외부신호의 하강에지는 내부신호 RAS'를 트리거시킨다. 내부신호 RAS'는 메모리부분의 내부기능의 메인콘트롤 신호이고 액티브 로(low)로 표시된다.

RAS'의 하강 에지는 프리차지 클락신호와 쇼팅클락신호(도 1b,c,e,f 참조)를 트리거시키는 내부 어드레스신호 ADD를 트리거시킨다. 내부 어드레스 신호 ADD(도 1c에서 액티브 하이로 표시)는 외부적으로 또는 내부 카운터에 의해 공급되어지는 어드레스가 메모리의 메모리행 디코더의 입력이 되도록 만든다. 프리차지 클럭 신호는 메모리 디바이스의 프리차지 기능을 트리거하는데 사용되어지는 한개 이상의 프리차지 클럭을 나타낸다. 도 1c에서와 같이, 프리차지 클럭 신호가 액티브 하이 즉가 하이일 때 메모리 회로가 프리차지된다. 쇼팅 클럭 신호는 프리차지 동안에 비트라인의 쇼팅을 트리거하는데 사용되어진다. 비트 라인은 같이 쇼트되며, 따라서 어떤 메모리가 선택되었을때 메모리 셀로부터 작은 양의 전하가 감지된다. 쇼팅 클럭 신호는 도 1f에서 액티브하이 클럭으로 설명된다. 즉가 하이일때 비트라인은 쇼트된다.

내부의 어드레스 신호 ADD는 도 1c와 1d에서 보여지듯이 워드라인 신호 WL을 트리거한다. 기본적으로 워드라인 신호 WL은 내부의 어드레스 신호 ADD가 행 디코더를 통과하는 디코더된 어드레스로부터 발생된다. WL은 메모리셀 어레이(예를 들면 전형적인 4메가 DRAM은 1024행×4096열로 구성되어 있다.)에서 다수의 워드 라인 혹은 행 중의 하나이다. 워드 라인 신호 WL은 센스 클럭 신호를 트리거한다(도 1d,g). 센스 클럭 신호는 한개 이상의 센스 클럭 신호를 나타내며 이 센스 클럭 신호는 메모리의 센스 증폭기가 대응하는 비트 라인을 읽는 것을 가능하게 하는데 사용되어 진다.

도 1g,h에서 보여지는 것처럼 센스 클럭 신호는 래치 신호 LN과 래치 신호 LP를 트리거한다. LN,LP는 각각 로(low)와 하이(high)의 액티브 상태를 가진다. 래치 신호 LN과 LP는 센스 증폭기이다. 구동신호는 비트 라인 센스 증폭기를 제어한다. 센스 증폭기가 래치되었을때 거기에 연결되어지는 각 비트 라인은 각 비트 라인의 전압에 따라 또는 2개 비트 라인사이의 전압 차이에 따라 하이 또는 로(low)로 구동되어진다. 도 1h,j에서 보여지는 것처럼, LP와 LN라인을 하이나 로로 구동시키는 것은 메모리셀안으로 모든 레벨을 저장하는 비트 라인위의 논리값을 래치하도록 한다.

전형적으로, 리스토어 종료 신호 RF는 래치 신호 LP 가 정해진 레벨에 도달했을 때 트리거된다. 이때 메모리 어레이는 프리차지 사이클로 들어갈 준비가 된다.

프리차지 사이클은 일반적으로 외부 신호가 로(low)로 남아있는 한 시작하지 않는다. 사용자 또는 시스템이 외부 신호를 하이로 만들었을때 만일 신호 RF가 히아이면 프리차지 사이클이 시작한다. 프리차지 사이클은 외부 신호가 충분히 오래동안 하이로 남아있다면 종료된다. 도 1a-k는 종래 DRAM의 프리차지 사이클에 대한 타이밍 순서를 나타낸다. 도 1a,b에서와 같이, 외부 신호는 내부 신호가 불활동되도록 트리거시킨다. 도 1b,c 및 e에서와 같이는 내무 어드레스 신호 ADD가 불활동되고 프리차지 클럭 신호가 액티브가 되도록 트리거시킨다. 프리차지 클럭 신호는 도 1d와 1e에서와 같이 워드 라인 신호 WL이 불활동되도록 트리거시킨다.

도 1d와 1f는 워드 라인 신호 WL이 쇼팅 클럭 신호가 액티브가 되고 센스 클럭 신호가 불활동되도록 트리거시킨다. 쇼팅 클럭 신호는 도 1f와 h-j에서와 같이 래치 신호 LN과 LP를 불활동되도록하고 비트 라인과 비트 라인 바(bar) 신호 BL/이 프리차지 상태가 되도록 트리거시킨다. 비트 라인과 비트 라인 바 라인 BL/의 프리차지된 상태는 일반적으로 VCC/2이다.(VCC가 전원 전압일때)

도 1a-k는 1개의 행 어드레스를 리프레쉬하고 프리차지하는 1사이클을 나타낸다. 외부 신호가 사용자나 시스템에 의해 제어되는 것은 중요하다. 행이 억세스되고 리스토어된후, 사용자나 시스템은 외부 신호의 상태를 반드시 바꾸어야 한다. 외부 신호가 변화될 때, 프리차지 사이클은 트리거된다. 프리차지 사이클이 종료된후, 다른 액티브 사이클을 시작하도록 사용자나 시스템이 외부 신호의 상태를 변화시킬때까지 메모리는 기다린다.

종래 DRAM에 있어서, 타임 마진(time margin)은 RAS가 얼마나 빨리 사이클되거나 변화할 수 있는지를 특정할때 더해진다. 이것은 최소의 하이와 로(low)시간은 외부 신호에 대해 최악의 동작 조건일때 특정되어지는 것을 말한다. 전형적이고 명목상의 동작 조건에서, 내부적으로 메모리가 더 빨리 동작하므로 타임 마진은 낭비된다. 만약 상기 메모리가, 적어도 리프레쉬 목적으로, 액티브 사이클이 종료되었을때 자동적으로 프리차지로 들어가고 프리차지가 종료된 때는 자동적으로 액티브 사이클로 들어간다면 상기 시간은 절약될 수 있다. 이것은 주어진 동작 전압과 온도에서 사이클 시간을 최소화하는 경향이 있다.

종래 DRAM은 메모리 칩의 일부분이 아닌 메모리 제어 장치에 의해 구동되거나 제어된다. 상기 장치는 리드(read), 라이트(write) 및 리프레쉬와 같은 메모리의 기능을 제어한다. 메모리 제어 장치는 DRAM에 리프레쉬 동작을 제공하기위해 일반적으로 복잡하다. 메모리 부분이 CBR 리프레쉬를 사용하는 경우에, 메모리 제어기는 리프레쉬될 각 행에 열과 행 어드레스 스트로브를 반드시 공급해야 한다. 4메가 메모리 어레이에 있어서, 메모리 제어기는 모든 메모리를 리프레쉬하기 위해서는 1024 CBR 사이클을 공급하여야만 한다.

"COMMON CIRCUIT FOR DYNAMIC REFRESH AND SYSTEM CLOCK FUNCTION"이라는 Malik과 Ceho의 U.S. Patent 4,503,525의 선행기술에 있어, 메모리는 RAM 제어기에 의해 제어된다. 상기 특허는 현재 카운터로서의 용도뿐 아니라, RAM의 리프레쉬 동작을 제어하기위해 전용 시스템 클럭(RAM과 RAM 제어기에 대해 외부신호인)을 사용한다.

RAM 칩상의 카운터를 리프레쉬에 사용하는 것은 널리 알려져 있다. 예로서, 어떤 DRAM은, 저전력 동작을 하고, DRAM을 리프레쉬하기위해 행을 어드레스하는 과정에 사용되는 리프레쉬 카운터가 있는 배터리 백업모드를 가지고 있다. 상기 시스템은 빠른 속도 동작보다는 전력을 보존하기 위함이다.(참조: Konishi et al. "A 38 ns 4Mb DRAM with a Battery Back-up(BBU) Mode", ISSCC90 pp.230 et seq. ---"The BBU mode is a kind of self refresh mode... As a result all memory cells are refreshed within 4096 cycles per 256 msec in the BBU mode.")

그러므로 상기에서 언급한 드로백을 극복하고 복잡함을 감소시키는 것이 본 발명의 일반적 목적이다.

본 발명의 다른 목적은 리프레쉬동작에 필요한 시간을 감소시킴으로써 일반적인 컴퓨터 시스템에 보다 용이하게 억세스할 수 있는 반도체 메모리, 특히 DRAM을 제조하는데 있다.

이 발명의 목적은 가능한한 짧은 시간에 주어진 DRAM의 데이타를 리프레쉬하기 위하여, "버스트 리프레쉬 모드(burst refresh mode, BRM)"라 부르는 동작을 만드는 것이다. 많은 사용자가 데이타를 리스토어하기위해 CBR 리프레쉬를 채택하는 까닭에, 본 발명의 또다른 목적은 CBR 리프레쉬 사이클수를 보다 감소시키고 또는 사이클 시간도 빠르게 하여 사용자가 "리프레쉬 오버헤드(refresh overhead)"라는 것을 적게 갖는다.

본 발명은 메모리 어레이를 리프레쉬하는 시간을 감소시키기 위해 버스트 리프레쉬 모드(burst refresh mode, "BRM")회로를 제공한다. 상기 발명은 주기적인 리프레쉬로부터 이점이 생기는 DRAM, 강유전 RAM 및 다른 RAM에 적용될수 있다. 본 발명의 바람직한 실시예는 내부 어드레스 카운터와 억세스된 어드레스의 수를 카운터하는 제2카운터 및, 메모리 어레이 사이클을 셀프 타임시키는데 사용되는 감지회로를 포함한다. 내부 어드레스 카운터는 외부핀으로부터 어드레스를 제공할때보다 더 빠르게 어드레스를 어드레스 디코더에 제공하는데 사용된다.

본 발명은 액티브 사이클동안 억세스되는 어드레스의 수를 증가시켜 공급되는 어드레스의 수를 감소시키기위한 가변 어드레스 회로를 포함할수도 있다.

버스트 리프레쉬 모드회로 동작의 새롭고 중요한 면은 메모리부와 사용자나 시스템간의 인터페이스를 복잡하게 하지않고 메모리 어레이 리프레쉬의 소요시간을 감소시키는 능력에 있다.

상기 회로의 다른 중요한 면은 더욱 적은 기능을 제공할 필요성이 있을 (호스트)컴퓨터 시스템 메모리 콘트롤러에 필요한 회로의 수를 감소시키는 것에 있다.

상기 발명은 버스트 리프레쉬 모드 회로를 동작시키기위한 방법을 포함한다. 회로구동방법은 하기 스텝의 결합을 구비할수도 있다.

(1) 버스트 리프레쉬 모드의 입력 또는 시작; (2) 액티브 사이클의 셀프타임하는 것; (3) 프리차지 사이클의 액티브화를 셀프 타임하는 것과 다음 액티브 사이클의 시작; (4) 내부 카운터의 어드레스 제공.

바람직한 수행에서, 버스트 리프레쉬 모드 회로는 행과 열에 휘발성 셀을 가진 DRAM 메모리, 센스 증폭기와 래치 N/래치 P 드라이버 회로, RAS 버퍼, 리프레쉬 카운터, 어드레스 버퍼, 행 디코더, 쇼팅 클락을 발생시키는 프리차지 회로 및 리프레쉬 사이클이 종료됨을 나타내는 리스토어 종료(RF) 신호를 제공하는 래치 P 회로와 커플되어 있는 리프레쉬 감지회로를 제공한다. 버스트 리프레쉬 엔트리 회로는 버스트 리프레쉬 모드를 입력하기위한 적당한 조건은 감지한다. 오토-리프레쉬 버스트 리프레쉬 모드 회로는 RAS 버퍼가 새로운 내부 RAS 신호를 발생시키도록 한다. 버스트 리프레쉬 모드 로직은 리프레쉬된 행의 수를 카운트하는 카운터를 가진다. 시스템은 리스토어 종료 신호에 응답함으로써 리프레쉬하는 것을 셀프 타임시킨다. 지연회로는 다른 행이 자동적으로 버스트 리프레쉬 모드에서 리프레쉬되기전에 프리차지를 위해 짧은 지연을 삽입시킨다. 베터리 백업 모드 회로는 부분적으로 사용금지가 된다.

본발명은 목적과 장점에 있어서 도면과 부합하는 하기의 상세한 설명을 참조함으로써 좀더 명확히 이해될수 있을 것이다.

본 발명은 메모리 장치가 프리차지 사이클에서 종료된후 버스트 리프레쉬 모드로 들어가기 위한 방법과 장치를 포함한다. 이것이 행해질수 있는 많은 방법이 있으며 본 발명은 하기에 예시한 방법에 한정되지 않는다.

버스트 리프레쉬 모드를 입력하는 제1방법은 입력 핀 전압의 변화에 회로가 반응하는 것이다. 예로서, 만약 사용자나 시스템이 주어진 입력핀의 전압을 파워 서플라이 전압 VCC이상으로 1.5 VCC까지 상승시킨다면, 회로는 이것을 명령어로 해석할 것이고 마지막 프리차지 사이클이 종료되자마자 버스트 리프레쉬 모드를 개시할 것이다.

제2방법은 메모리 팩키지의 잔여핀을 메모리 장치가 버스트 리프레쉬 모드가 되게하는 회로에 신호를 공급하는데 사용하는 것이다. 예로서 회로는 핀신호를 받고, 메모리장치가 마지막 프리차지 사이클이 종료되자마자 버스트 리프레쉬 모드로 들어가도록 할수 있을 것이다.

버스트 리프레쉬 모드를 개시하는 제3방법은 신호의 정해진 순서를 이미 설치된 팩키지 핀을 통해 보내는 것이다. 예로서, 액티브 라이트(write)와 출력 이네이블 신호는 CBR 신호전에 공급될수도 있다. 다른 방법으로 라이트 이네이블 신호전에 액티브 어드레스 비트를 제공할수도 있다. 라이트이네이블 신호는 CBR 신호전에 차례로 공급될수 있다. 신호 조건의 선택은 본 발명의 범위안에서 변화될수 있다.

[블럭 다이어그램]

도 2는 본 발명의 바람직한 실시예에 따른 DRAM(100)의 관련부분의 간단한 블럭 다이어그램을 나타낸다. 도 2는 하기에 설명될 도 7의 타이밍 챠트와 같이 읽혀질수도 있다. 좌측 상부에서 시작해서, RAS 버퍼(102)는 RAS 패드(103)으로부터 압력을 받는다. 버퍼(102)는 내부신호를 발생시키는데 이것의 상태는 적어도 3가지 이상의 함수이다. 하나는 입력 패드(103)의 극성이다. 다른 요소들은 시스템이 셀프 리프레쉬 모드(RAS 버퍼(102)가 블럭(136)으로 제어되기위해)에 있는지 여부나, 시스템이 버스트 리프레쉬 모드(오토 리프레쉬 신호를 통해 블럭(136)으로 제어하기 위해)에 있는지 여부이다.

버퍼 신호(102)는신호를 어드레스 버퍼(104)의 집합에 제공한다. 리프레쉬 카운터 회로(106)은 어드레스 버퍼(104)와 결합되어 있다. 리프레쉬 카운터(106)은 리프레쉬될 실제 어드레스의 어드레스 비트를 제공한다. 그것은 상기 주소를 어드레스 버퍼로 전달한다. 신호 RAI과 보수는 도 2에 나타나 있다. "RAI "는 I번째 리프레쉬 어드레스를 나타낸다. 일반적인 4메가 DRAM에서 I는 0에서 9까지 10개 실제 어드레스를 색인할수 있다. RAI와는 어드레스 각각에 복사된다. 4메가 DRAM에서, 열개의 어드레스쌍과 0에서 9까지 색인될 리프레쉬 카운터 조합이 있을수 있다. 예로서 어드레스 버퍼(104)의 신호의 하강구간에서, 4메가 DRAM의 10개의 리프레쉬 카운터는 리프레쉬에 필요한 다음행의 행어드레스를 제공한다. 이것은 1에서 2¹⁰(1024)개의 행을 통해 행(row)에 발생된다. 바람직하게, 어떤 개별 비트도 행에 불과한 여기서 어드레스되지 않는다.

어드레스 버퍼 회로의 출력은 행디코더(108)에 인가되는 내부 어드레스 ADD의 집합이다. 행디코더는 어드레스 정보로부터 행을 디코더하고 센스 증폭회로(110)에 출력신호 WL을 공급함으로써 하나의 워드 라인을 활동화시킨다. 큰 집적회로 메모리안에는 당연히 수많은 센스 증폭기가 있고, 각 센스 증폭기는 일반적으로 상호간에 직접 또는 선택적으로 메모리셀(112)에 커플되어 있다. 대표적인 보수 비트 라인쌍 BL,은 센스 증폭기(110)과 커뮤니케이팅하는 것으로 보여진다.

본 발명은 1993년 2월 4일에 출원된 미국특허 제 08/013,333 DRAM VARIABLE ROW SELECT에 관한 발명자의 발명(UM-111)과 결합될때 더욱 완벽히 사용되어질수 있다. 이것은 행디코더가 두개의 행을 동시에 억세스할 수 있게 한다. 동일한 센스 증폭기가 동시에 서로 다른 두개의 행을 읽지 못하지만, 상기 장치의 구조는 동시에 다른 어레이를 억세스할수 있다.

회로102로부터의신호는 프리차지 회로(120)에 입력으로서 인가된다. 프리차지 회로(120)의 제2입력은 어드레스 버퍼 회로(104)로부터의 어드레스 신호 ADD이다. 상기 어드레스 버퍼 회로(104)는 회로 120에 RAM의 블럭이나 일부분에 관해 프리차지를 종료시키거나 빠져나올수 있는 여부를 알려준다. 그후에 회로 120은 센스 앰프의 어레이를 단락시키지 않고 센싱을 시작하기위한 준비를 갖추기위해 프리차지 클럭 신호를 활동화시킨다.

신호 120의 프리차지 클럭 신호는 센스 클락 신호(122)의 입력으로서 도 2에 나타나 있다. 래치 P와 래치 N 발생회로(124)에 입력으로서 인가되는 센싱 신호를 제공하는 회로 122에 또한 워드라인 신호 WL이 입력된다.

SENSE AMPLIFIER CLOCK DRIVER(UM-116)에 대한 Kim Hardee 의 1992년 10월 30일에 출원된 선출원 US serial no. 07/969, 418과, SENSE AMPLIFIER WITH LOCAL WRITE DRIVERS(UM-109)에 관한 같은 출원인의 1992년 11월 12일에 출원된 US serial no. 07/976, 312 를 참조할 필요가 있다. 발생기 124의 출력 LN(래치 N) 과 LP(래치 P)는 바람직하기로는 파워 서플라이로서 센스 증폭기 110에 인가된다. 즉 래치 P가 CMOS 센스 증폭기안의 P채널 RET의 소스-드레인 패스에 인가될 수 있는 것과 래치 N은 따라서 상기 장치의 FET의 n채널에 인가될 수 있다는 것이다. 래치 P와 래치 N은 블럭(124)을 통해 활동화 또는 턴온된다. 그것에 의해서 상기 블럭(124)은 센스 증폭기(110)가 메모리셀(112)을 감지 및 리프레쉬하는 것을 가능하게 한다.

바람직하기로는 신호 래치 P는 리스토어 종료 신호 RF를 제공하는 리스토어 회로(126)에 인가되는 것이다. 상기 신호는 상기 리스토어 동작의 종료를 자동적으로 조정하는데 사용된다. 상기 회로는 바람직하기로는, 래치 P가 충분한 하이레벨로 가버린 때에 상기와 같이 동작하고 그 다음에 리스토어 회로 블럭(126)은 RF 클럭(리스토어 종료 클럭)의 시작 가능여부와 상기 정보를 하기의 버스트 리프레쉬 모드 로직에 보내는지 여부를 감지한다.

회로 126은 래치 P가 센스앰프를 래치시키는 클락이기 때문에 리스토어가 종료되는 것을 결정한다. 그리고 센스증폭기가 래치될때, 그 후 상기 레벨은 셀안으로 다시 기록된다. 만약 상기 레벨(래치 P의)이 충분히 높다면, 그때 상기 리스토어는 (상기 행에 대해) 종료된다. 상기 리스토어 종료 신호 RF는 시스템이 RAS'를 상기 프리차지에서 하이로 하도록 명령하도록 도 3의 회로 블럭 132와 136에 인가된다.

상기 래치 P/래치 N 발생 회로(124)는 쇼팅 클락 회로(128)로 부터 신호를 받는다. 회로 128의 입력은 어드레스 버퍼(104)로부터의 어드레스 신호 ADD, 프리차지 회로(120)로부터의 프리차지 타이밍 신호, 및 행 디코더(108)로 부터의 워드라인 신호 WL를 포함한다. 쇼팅클락 신호(128)는 만약클락이 액티브하지 않는 로직으로 가고 특정한 메모리 블럭의 적당하 어드레스가 사용상태로 된다면 "쇼팅" 클락 신호를 틴오프하기위한 필요한 조직과 드라이버를 갖고 있다. 회로 128은 또한 WL 입력의 레벨을 감지해서의 턴온을 제어한다. 쇼팅클락 신호는 발생기 회로(124), 센스 증폭기(110) 및 지연 회로(130)에 인가된다. 지연 회로(130)는 도 2의 2개의 오토 리프레쉬 버스트 리프레쉬 모드("ABRM")회로 중 하나인 회로 132에 입력으로 인가되는 지연된 쇼팅 신호를 발생한다. 또 다른 ABRM회로는 회로 136이다. 지연회로(130)는, 비트 라인과 래치 클락의 균형을 감지한다. 높은 동작 온도나 높은 동작전압은 쇼팅을 길게하고, 회로의 지연 또한 길게 한다. 그러므로, 지연은 LN과 LP라인과 비트 라인쌍의 프리차징의 적당한 시간을 준다. 회로 132는 하기의 것을 포함하는 몇개의 입력을 받는다. 버스트 리프레쉬 로드 로직(134)의 신호, 리스토어 회로(126)의 리스토어 종료신호 및 배터리 백업 모드 신호 BBUM 회로 132는 오토 리프레쉬 신호 AREF (또는 AUTO REF)를 회로 102와 134에 인가한다. 로직 회로(134)의 버스트 리프레쉬 모드 바 신호(BRMB)는 회로 132를 액티브하게 한다.

회로 136는 회로 132와 유사하게 오토 리프레쉬 신호(AREF)를 발생시킬 뿐 아니라, RAS 버퍼(102)의 RESET 신호, 토글 신호(TOG), 배터리 백업 신호(BBUM) 및 리스토어 회로(126)의 리스토어 종료신호(RF)를 받는다.

상기 BBUM 신호는 회로 136가 AFEF를 드라이브하게 하고 회로 132가 AFEF를 드라이브 못하게 한다. 따라서 설명한 실시예에서 회로 132와 136은 주어진 적당한 조건에서 오토 리프레쉬 신호(AFEF)를 발생시킬 수 있다. 상기 신호는 배터리 백업 모드(BBU mode)나 버스트 리프레쉬 모드(BRM)에 제공될 수 있다. 하기의 도 5a와 5b에서와 같이 바람직하기로는 회로 132와 136중 하나만 주어진 시간에 AFEF를 발생시킬 수 있어야 한다.

도 2의 하부에는 CAS 버퍼 보텀(bottom) 회로(142)의 CASB 신호와 라이트(write) 버퍼 보텀 회로(144)의 WEB 신호를 받는 버스트 리프레쉬 모드 엔트리 회로(140)가 표시되어 있다. 여기서 "보텀"은 상기 칩의 물리적인 보텀을 말하는데 이것은 본 발명에서 중요치 않다. 회로 140은 어드레스 신호 A0를 A0 어드레스 패드(pad)(147)로 부터 받는다. 회로 142는 CAS 패드(143)로부터 입력을 받는다. 회로 144는 라이트 이네이블(WE) 패드(145)로부터 입력을 받는다. 블럭 142는 CASB 신호를 발생시키고 블럭 144는 WEB 신호를 발생시킨다. 4개의 다른 클락 중 2개는 버스트 리프레쉬 모드 엔트리 블럭(140)에 입력으로 인가된다. 버퍼 142와 144는 기본적으로 내부 용도를 위해 TTL 레벨을 CMOS 레벨로 전환시킨다.

회로 140은 버스트 리프레쉬 모드로 들어가기 위한 조건을 탐지하는 데 사용된다. 다양한 조건들이 상기 동작 모드로의 신호 엔트리에 사용될 수 있지만, 상기에서와 같이, 바람직한 실시예의 이 모드는 CAS 패드(143)와 라이트 이네이블 패드(145)의 신호들이 같이 로(low)이고 패드 147의 어드레스 비트 A0가패드 (103)전압이 로로 떨어지기전에 하이일때 시작된다. 만약, 상기의 것이 발생한다면, 그때 버스트 리프레쉬 모드 엔트리 회로(140)은 출력 신호 BRM INIT를 엑티브 상태로 전달하고 상기 시스템은 버스트 리프레쉬 모드로 들어간다. 이 현재 액티브 BRM INIT신호는 버스트 리프레쉬 모드 로직(134)에 인가된다.

회로 134는 얼마나 많은 버스트 리프레쉬 모드 사이클이 내부적으로 칩 위에서 발생하는가를 결정할 카운터를 포함한다. 사이클(행)의 정확한 수를 카운트함으로써 시스템은 모든 메모리가 리프레쉬된 때를 결정할 수 있고 그 시점에서 버스트 리프레쉬 모드를 빠져나올 수 있다. 그것에 의해서 다음 명령을 기다리고 또는 보충 실시예에서 리프레싱의 다른 시퀀스를 시작할 수 있을 것이다. 회로 134는 또한 BRUM 신호를 회로 132를 제어하기 위해 제공한다.

회로 132는 RAS 버퍼 102에 인가되는 실제 제어신호 AREF를 발생 하는 2개 회로중 하나이다. AREF 신호는가 자동적으로 액티브사이클로 가고 자동적으로 요구되는 프리차지 사이클로 가도록 타이밍을 제어한다(상기 회로에서, RAS'가 하이일때, 시스템은 프라차지 상태 또는 대기 상태이고, RAS'가 로(Low)일때, 시스템은 액티브 상태이다). 회로 132는 블럭 140과 134에 의해 결정되는 것처럼, 시스템이 버스트 리프레쉬 모드로 들어갈지 여부의 정보를 갖고 있다. 회로 132는 또한 내부 신호의 상태를 바꿀 필요가 있는지 여부 즉, 시스템이 프리차지 사이클로부터 액티브 사이클로 가거나 역으로 가는 것이 필요한지 여부를 결정한다. 상기 결정은 리스토어 종료 신호 RF 와 회로 130의 출력의 사용을 의미한다. 리스토어 종료 신호 (RF)가 하이로 갈때 이것은 블럭 132가 RAS 버퍼(102)로 신호를 보내고 하나의 행(또는 2이상)이 리프레쉬 되었고 하나의 상기 액티브 사이클이 끝났기 때문에 내부 신호 RAS가 하이로 되도록 하거나 가능케 한다.

현재 시스템은 다음 행 선택을 위해 프리차지한다. 신호는 하이로 가고 시스템은 유사한 클럭 로직을 통과하고 상기 신호주위의 랩 백(wrap back)은 시스템에게 프리차지 사이클이 종료된 것과 다른 액티브 사이클이 현재 시작될 필요가 있음을 알려준다. 상기의 방식으로, 시스템은 프리차지 사이클을 셀프 타임시킨다.

블럭 136은 "배터리 백업 모드"라 불리는 것을 제어하기 위해 오늘날 통상의 DRAM에 존재하는 오트 리프레쉬 블럭이다. 이것은 발명의 바람직한 실시예에서 사용된다. 본 발명은 상기 회로 없이 실행될 수 있다. 상기 회로는 클럭 신호 TOG(트글 비트)와 배터리 백업 모드 로직으로부터 오는 배터리 백업 모드 신호(BBUM)를 받는다. 블럭 136은, 본 발명이 사용될때 필요없을 것이다. 그러나, 바람직한 실시예에서, 시스템이 회로 136에서 발생될 같은 오토 클럭 신호를 편리하게 사용할 수 있다.

여기에서, 도 2에서의 중요한 새로운 회로 블럭들은 버스트 리프레쉬 모든 엔트리 블럭(140), 버스트 리프레쉬 모드 로직 블럭(134), 타이밍 시그널(signal) 지연 블럭(130) 및 오토 리프레쉬 버스트 리프레쉬 블럭(132)이다.

[회로 구성도]

도 3은 버스트 리프레쉬 모드 엔트리 회로 140에 대한 회로도를 나타낸다. 입력들은 좌측에 나타난다. A0 패드(147), 라이트 이네이블(write enable)입력(204)(이것은 WENPG인데 이것은 "write enable, no power gating"을 나타낸다)가 있고 다음 입력(206)은 중간의이다.는 제4입력(208)이다. 출력(210)는 버스트 리프레쉬 모드 초기화 신호(BRM INIT)이다. 따라서 회로 140은 4개의 입력을 받고 RAS 클럭 시퀀스 전의 이 라이트(write) CAS A0가 발생하는지 여부를 탐지해서, 버스트 리프레쉬 모드 BRM INIT에 유효 신호 출력을 보낼지 여부를 알게 된다. A0 패드(147)은 사용자로 부터 오는 가장 낮은 레벨의 패키지상의 핀인 어드레스 비트이다. 바람직한 실시예에서 회로 140은 도 3의 좌측에 표현된 것처럼 4개 입력 신호의 라이트(right)조합을 탐지하는 주된 감지기이다.

도 4는지연 블럭인 회로 130을 나타낸다. 이것은 입력 노드(220)의 쇼팅 클럭을 받고 출력 노드(22)의 지연된 신호를 발생시킨다. 바람직한 실시예에서, 상기의 것은 입력을 받아서는 약 10nS 후에 발생될의 지연 하강 에지를 발생시키기 위해의 상승 에지에서 입력을 지연시킴으로써 이루어진다. 바람직한 실시예의 연속된 인버터에 신호를 통과시켜 지연이 발생될 수 있지만, 정전류원(224)는 RC 지연 회로와 결합되어 있다. 도 4는 MOS 커패시터(225)와 전류원(224)안의 저항(226)을 나타낸다.

회로 130의 일부분은 상기 비트 라인을 감지하고 래치 라인은 서로 쇼트되고 컴플리션(completion)에 도달하기 위한 상기 쇼팅 과정에 충분한 시간을 주기 위해 시작되었다. 여기에서 회로는 이것이 사용된 것과 같이 변하는 조건을 감지하는 것이 바람직하다. Vcc가 하이일때, 비트 라인과 래치 클럭의 균형은 실제적으로 오래 걸리는데 이것은가 하이가 되기 전의 전압차이가 Vcc가 로(low)일때 보다 크기 때문이다. 상기 균형은 또한 회로 동작 온도가 상승될때, 오래 걸린다. 회로 130은 높은 Vcc 및/또는 상승된 동작 온도에서 더 길어진 지연을 제공한다. 따라서, 바람직한 실시예에서, 회로는의 상태를 감지하고 지연을 측정하도록 제공된다.

도 5a는 새로운 오트 리프레쉬 발생기 블럭(132)을 나타낸다. 상기 블럭(132)는 RAS'를 하이와 로(low)로 만들기 위해 시간을 제어하는 오트 리프레쉬 신호 AREF를 발생시킨다. 도 5a의 회로 132는 노드 250의 입력 신호 BRM, 노드 252의, 노드 254의 RF 및 노드 256의 BBUM을 받아들인다. 상기 회로의 출력은 노드 258의 신호 AREF이다. 회로 132는 래치 회로 260을 포함한다.

시스템이 배터리 백업 모드로 들어간다면, 회로 블럭 132의 오토-리프레쉬 회로는 연결되어 있지 않고 상기 회로로 부터 고립되어 있다. 배터리 백업 모드는 DRAM을 리프레쉬하는 모드이고 이것은 베터리 백업모드가 메모리를 최고 속도보다도 최소 전력으로 리프레쉬시키는 점에서 본 발명과 다르다.

만약 시스템의 버스트 리프레쉬 모드나 배터리 백업 모드에 있지 않으면 회로 132는 AFEF를 로(low)로 끌어 당긴다. 노드 250의 BRM과 동시에 배터리 백업 모드 시그날 BBUM과 트랜지스터 262-274는 배터리 백업 모드 또는 버스트 리프레쉬 모드가 아닐때 출력 노드 258의 AREF를 디스에이블시킨다. 만약 시스템이 버스트 리프레쉬 모드에 있다면 그때 노드 250의 입력 전압은 로이다. 이것은 입력 로드 252의 신호가 상기 회로의 입력처럼 보이게 한다. 상기 클락이 로로갈때, 래치 260을 세트시키고 AREF 신호를 하이로 구동한다. 이것은 RAS'를 액티브 사이클로 들어가도록 한다. 254 노드의 RF 입력이 시작되면, 래치 260을 세트함으로서 오토 리프레쉬 신호 AREF를 로(low)로 세트시킨다. 이런 방식으로 셀프 타이밍이 시작된다. 시스템이 버스트 리프레쉬 모드라면, 배터리 백업 시그널 BBUM은 로(low)로 될 것이다. 상기 시그널은 AFEF를 로(low)로 고정시키기 위해 트랜지스터 274를 턴온시키는 트랜지스터 266과 268에 의해 반전시킨다. 어쨌든, 트랜지스터 262과 264는 트랜지스터 272를 턴온시키도록 노드 250부터의 액티브 로(low)입력을 반전시킨다.

도 5b는 회로 블럭 136의 바람직한 실시예를 나타낸다. 도 2와 도 5b에서와 같이, 상기 회로는 RAS 버퍼(102)로부터 RESET 신호, 회로(126)으로 부터의 리스토어 종료 신호(RF), 토글 입력(TOG) 및 배터리 백업 모드 신호(BBUM)을 받는다. 회로 136는 출력 노드 280의 오토 리프레쉬 신호(AREF)과 RAS 버퍼(102)에 인가되는 DRESET를 발생시킬 수 있다. DRAM이 배터리 백업 모드에 있을때, 출력 노드 280의 AREF는 액티브 신호가 되고 입력 TOG 와 RF와 일치하여 토글된다. 입력 신호 RESET과 출력 신호 DRESET(지연된 리셋)은 배터리 백업 모드를 빠져나가는데 사용된다. 상기 회로 136는 회로 블럭 134로 부터 BRMB 신호를 받을 수 없고(도 2, 도 6a, 6b 참조), 따라서 DRAM이 버스트 리프레쉬 모드로 들어갈때 어떤 AREF 출력 신호를 발생시킬 수 없다. 오히려, AREF 신호는 도 5a에서 보듯이, 출력 노드 258에서 이미 설명한 바와 같이 회로 132에 의해 발생된다.

도 6a,6b는 버스트 리프레쉬 모드 로직(134)를 나타내느데 그것은 도 5a의 입력 노드(250)에 신호 BRM을 공급한다. 도 3의 출력 노드(210)로 부터 버스트 리프레쉬 모드 초기화 신호 BRM INIT는 도 6의 입력 노드(300)에 인가된다. 상기 입력신호가 액티브일때 이것은 래치 302를 세트시킨다. 인버터 304와 306을 통해서, 이것은 버스트 리프레쉬 모드 바(bar)신호 BRM을 로(low)로 하는데 이는 회로 블럭 132(도 2 참조)에 시스템이 활동적으로 버스트 리프레쉬 모드에 있음을 알리기 위함이다. 상기 신호는 또한 카운터 310~319의 뱅크를 제어하는데 사용된다. 카운터 310~319는 카운터 비트를 표시하는 블럭 XC0에서 XC9 까지로 표시되어 있다. 이것은 발생한 버스트 리프레쉬 모드 사이클의 수를 카운트하는데 사용된다. 이는 전체 어레이가 리프레쉬될 수 있게 하기 위해서이다.

도 6b는 카운터 310~319에 토글 입력 T를 발생시키기 위해 사용된 AND 게이트를 나타내는 8개의 회로 블럭 320~327이 표시되어 있다. 카운터 비트 C0는 LSB(least significant bit)이므로 카운터 310의 T입력은 Vcc에 쇼트되어 있다. 이것은 C0가 각사이클과 함께 상태를 바꾸게 한다. C1은 다음 비트인데 C0가 하이일때사이클에서의 상태를 변화시킨다. 그래서 C0는 그것의 T(토글)입력에 사용된다. AND 게이트 320는 C0와 C1이 같이 하이일때 t2가 하이로 가게 한다. 이것은 C2가 다음 오더 비트가 되게 한다. 게이트 322는, C2, C1 및 C0가 모두 하이일때 (t2가 C0과 C1이므로) 유효한 t3를 발생시킨다. 이 로직은 C0에서 C8까지의 모두 낮은 오더 C 비트의 논리적 AND인 AND게이트(327)에 의해 발생되는 t9까지 계속된다.

신호 BRM INIT는 카운터 310-319를 시작시킨다. 상기 카운터는 AUTO REF가 하이로 갈때마다 입력으로서 AUTO REF(C 입력 노드 312 참조)를 사용해 선택되는 열의 수를 카운트한다. 이것은 카운터에서 다른 비트를 토글시킨다. 그래서, 상기 시스템은 카운터를 구동하는 클럭을 가지지 못한다. 오히려 그것은 RF와가 상태를 바꾸는 시간의 수에 근거해서, 발생되는 오드 리프레쉬 사이클의 수를 카운트한다.

도 6a는 버스트 리프레쉬 모드 종료 신호 BRMF가 마지막 카운터 319로 부터의 출력 330으로서 발생되는 것을 보여준다. 상기 신호는 트랜지스터 332를 게이트시키는데 사용된다. 마지막 캐리 비트가 하이로 갈때, 이것은 래치 302의 상태를 변화시키고 턴 오프시킨다. BRMF가 하이로 갈때, 노드 334를 로(low)로 하기 위해 트랜지스터 332를 턴온시키는 것을 볼수 있다. 이것은 노드 340을 하이로 구동하기 위해 트랜지스터 336과 338에 의해 반전된다(상기 하이 신호는 BRM을 하이 즉, 불활동 상태로 구동시키는 인버터 304와 306에 의해 두번 반전된다).

[동작]

도 7a-s는 본 발명을 이용한 리프레쉬와 프리차지 사이클의 타이밍 시퀀스를 나타낸다. 같은 기능의 도 1과 도 7의 신호는 같은 것이다. 도 7a,b,c 및 d는 4개의 외부적으로 인가된 신호 WE, CAS, A0 및 RAS 각각을 나타낸다. 각 4개 신호의 타이밍은 보여진 바와 같이 버스트 리프레쉬 모드 개시 신호 BRM INIT(도 7e)를 액티브로 한다. AREF의 첫 상승 에지는 내부를 로로유지시키고 내부로 부터 RAS 패드를 고립시킨다. 이것은 RAS 패드를 '돈트 캐어(don't care)'로 되는 것을 가능하게 한다. 도 7d는 버스트 리프레쉬 모드 개시 신호 BRM INIT가 활동화 되자마자 외부신호가 바람직하게 '돈트 캐어' 상태에 있게 됨을 보여준다.

버스트 리프레쉬 모든 신호 BRM INIT는 신호 BRM을 트리리시킨다. BRM이 로로갈때, 오토 리프레쉬 신호 AFEF는 도 7f와 g에서 보여지는 바와 같이 하이로 간다. 오토 리프레쉬 신호 AREF는 외부신호(도 7d) 대신 사용된다. 이것은 내부신호 RAS'의 외부제어를 제거하기 위해 행해진다. 오토 리프레쉬 신호 AFEF는 도 7g와 h에서와 같이 내부신호 RAS'를 액티브가 되도록 트리거시킨다. 내부 신호 RAS'는 도 7h, i 및 k에서와 같이, 불활동화시키기 위해 프리차지 클럭 신호를 트리거시키는 내부 어드레스 신호 ADD를 액티브가 되도록 트리거시킨다.

내부 어드레스 신호 ADD는 도 7i와 j에서 보듯이 워드라인 신호 WL을 액티브되도록 트리거시킨다. 워드 라인 신호 WL은 센스 클럭 신호를 도 7f와 i에서 보듯이, 액티브되도록 트리거시킨다. 내부 어드레스 신호 ADD는 도 7i와 l에서 보듯이 쇼팅 클럭 신호가 불활동하도록 트리거시킨다. 쇼팅 클럭 신호는 도 7l과 r에서 보듯이 지연된 쇼팅 신호가 불동하도록 트리거시킨다.

센스 클럭 신호는 도 7n, o에서 보듯이 래치 드라이버 신호 LN와 LP를 액티브 상태로 트리거시킨다. 래치 신호 LN과 LP는 비트 라인과 비트 라인(bar) 신호 BL/이 액티브하도록 트리거시킨다. LP 신호는 도 7o, g에서와 같이, 리스토어 종료 신호 RF가 액티브가 되도록 트리거시킨다. 리스토어 종료 신호 RF는 도 7g와 q에서와 같이, 오토 리프레쉬 신호 AFEF를 불활동 상태로 되도록 트리거시킨다.

도 7g와 h에서 보여지듯이, 불활동 오토 리프레쉬 신호 AREF는 내부 신호 RAS'가 불활동되도록 트리거시킨다. 불활동 내부 신호 RAS'는 제 7h, i와 k에서와 같이, 내부 어드레스 신호 ADD가 불활동되고 프리차지 클럭 신호가 액티브되도록 트리거시킨다. 도 7j와 k에서 보여지듯이, 액티브 프리차지 클럭 신호는 WL을 불활동되도록 트리거시킨다. WL은 그때 도 7j와 m에서와 같이, 센스 클럭 신호가 불활동되도록 트리거시킨다. 클럭 신호는 도 7l과 q에서 보여지듯이, 리스토어 종료 신호 RF를 불활동시킨다.

불활동 워드 라인 신호 WL은 또한 도 7j와 l에서 보여지듯이 쇼팅 클럭 신호를 트리거시킨다. 액티브 쇼팅 블럭 신호는 래치 신호 LN과 LP 및 비트 라인과 비트 라인 바(bar) 신호(BL/BL)가 불활동되고 지연된 쇼팅 클럭 신호가 액티브가 되도록 도 7l, n, o, p와 r에서 보여지듯이 트리거시킨다. 액티브한 지연된 쇼팅 신호는 도 7q와 r에서와 같이 오토 리프레쉬 신호 (AREF)가 액티브하도록 트리거시킨다.

상기 설명은 하나의 행에 대한 버스트 리프레쉬 모드를 설명한 것이다. 짧게 말하면, 오트 리프레쉬 신호 AREF가 액티브 상태로 변할때, 로 어드레스가 바람직하게 도 6a의 내부 카운터 310~319에 의해 공급된다. 열은 억세스되고 비트라인상의 데이타 값은 감지된다.

리프레쉬 종료 신호 RF가 불활동 상태로 변할때, 메모리 어레이는 억세스 모드를 떠나 리스토어 모드에 있게 된다. 지연된 쇼팅 신호가 바람직하게 액티브 상태로 전환될때, 행은 프리차지가 계속된다. 더우기, 지연된 쇼팅 신호는 다른 행의 리프레쉬를 오토 리프레쉬 신호 AREF를 트리거시킴으로써 셀프 타임시킨다. 특히의 하강구간은 도 7r과 g에서 보여지듯이 AREF의 다음 상승 에지를 트리거시킨다. 첫 AREF 신호는 BRM 리딩 에지(leading edge)에 의해 야기된다. 버스트 리프레쉬 모드 사이클은 일반 억세스 사이클보다 빠른데 이는 열이 리프레쉬되는 선택시 사용되는 어드레스가 외부에서 공급된 신호 대신 리프레쉬 카운터로 부터 오기 때문이다. 리프레쉬 카운터와 외부 신호에 대한 필요한 로직의 배치 때문에, 이것은 각 사이클마다 수 nS를 감소시킬 수 있다.

본 발명의 셀프 타임된 면들을 버스트 리프레쉬 모드일동안 리프레쉬를 마치는데 필요한 시간을 감소시킨다. 이것은 온도와 전압 동작 범위 이상에서 클럭을 외부적으로 공급할 때 요구되는 클럭 마진(clock margin)의 필요성을 제거시키면서 가능한 최고속도로 회로가 작동하도록 한다. 이들 두개 요소는 종래 DRAM 리프레쉬 사이클을 약 15% 감소 시킬 수 있다.

본 발며의 버스트 리프레쉬 모드 동안 리프레쉬의 속도를 증가시키기 위해 다양한 선택 형 어드레스 회로가 실행될 수 있다. 상기 다양한 DRAM 로(low) 선택 회로의 예로서 발명자의 계류중인 US 출원번호 08/013,333(1993년 2월 4일자 출원), DRAM VARIABLEROW SELECT (attorny docket UM-111)에 나와 있는 것이 있다.

상기 출원된 회로의 사용은 어드레스된 행의 수를 증가시킴으로써 효과적으로 리프레쉬의 속도를 증가시킨다. 짧게 말하면, 상기 회로는 어드레스 비트를 봉쇄하고 액티브 어드레스 신호를 봉쇄된 어드레스 비트에 있는 어드레스 디코더에 공급하기 위해 꾸며져 있다. 이것은 더욱 많은 로들을 어드레스 비트가 불활동될때 보다 어드레스되도록 한다. 알려진 상기 구성은 막힌 가 어드레스 비트를 위해 어드레스된 행의 최소 갯수를 2배(또는 그 이상)로 만든다. 여기서, 행의 갯수는 리프레쉬을 위해 증가될 수 있고 그래서 리프레쉬하는 시간을 예를들면 2의 배수로 감소시킬 수 있다.

상기 장치와 기술을 이용해서 4백만 비트를 리프레쉬하는 것은 각행마다 100nS정도로 (행의 선택, 데이타의 저장, 열의 턴오프 및 비트 라인과 래치 회로의 프리차지) 512열에 대한 시간, 즉 50μS정도가 필요하다. 일반적인 DRAM 구조는 1,024개 행으로 이루어진다. 전술한 계산으로 상기 시스템이 한번에 2개를 선택해 512번의 선택이 이루어짐을 알 수 있다. 이것은 약 50%정도의 시간을 절약할 수 있다.

본 발명을 적용한 동적 RAM을 리프레쉬하는 총 시간은 전술한 문장의 속도 절약에 포함될때 상기 50%의 85%가 될 수 있으나, 종래 리프레쉬 사이클보다 57%정도 빠르게 된다. 더우기, 본 발명은 사용자의 회로나 동작을 단순화시키는데 그 이유는 본 발명이 사용된 메모리와 사용된 메모리 제어기는 1024 CBR나 1,024 RAS 리프레쉬 사이클을 메모리에 공급할 필요가 없기 때문이다.

반면, 메모리 제어기는 버스트 리프레쉬 모드를 쉽게 초기화할 수 있고 메모리를 리프레쉬하는 본 발명을 기다릴 수 있게 된다. 연합된 메모리 제어기는 압력을 메모리에 공급할 필요가 없다.

상기 설명은 본 발명의 바람직한 실시예에 직접 연결되는 것이고 많은 변형과 교체가 본 발명의 범위내에서 가능하다는 것을 인식되어야 한다.

Claims

수시로 리프레쉬할 필요가 있는 복수의 행의 메모리 셀을 포함하고 액티브 사이클 및 프리차지 사이클의 순서로 동작하는 메모리 회로를 리프레쉬하는 방법에 있어서, 버스트 리프레쉬 모드로의 진입단계와, 프리차지 사이클의 활동화의 셀프 타이밍과 후속 액티브 사이클의 시작 단계와, 리프레쉬에 사용하기 위하여 내부 카운터로부터의 어드레스 공급단계를 구비함을 특징으로 하는 메모리 회로의 리프레쉬 방법.
제1항에 있어서, 내부 카운터로 부터의 어드레스를 공급 단계는 각 사이클이 일반 모드에서 일반적으로 리프레쉬될때보다 많은 행을 리프레쉬하기 위해 상기 메모리 동작의 일반 모드에서 보다 더많은 리프레쉬하기 위한 행을 선택하는 가변 행 선택 기능을 구비하는 단계를 추가로 포함함을 특징으로 하는 메모리 회로의 리프레쉬 방법.
제1항에 있어서, 상기 버스트 리프레쉬 모드로의 진입하는 단계는 상기 메모리 회로의 1이상의 입력에 대한 규정된 조건들을 감지하는 단계를 포함함을 특징으로 하는 메모리 회로의 리프레쉬 방법.
제3항에 있어서, 상기 감지 단계는 어드레스 비트, 열 어드레스 신호 및 라이트 이네이블 신호간의 상기 규정된 조건을 감지하는 단계를 포함함을 특징으로 하는 메모리 회로의 리프레쉬 방법.
제1항에 있어서, 상기 액티브 사이클의 셀프 타이밍 단계는 상기 감지 동작에서 사용된 전기적 신호의 조건을 감지하고, 규정된 조건에 도달하는지 여부를 결정하는 단계를 포함함을 특징으로 하는 메모리 회로의 리프레쉬 방법.
제5항에 있어서, 상기 메모리는 래치 신호를 사용하여 메모리의 래치 센스 앰프를 래치하고, 상기 조건은 상기 래치 신호의 전압 레벨인것을 특징으로 하는 메모리 회로의 리프레쉬 방법.
제6항에 있어서, 상기 래치 신호는 래치 P신호인 것을 특징으로 하는 메모리 회로의 리프레쉬 방법.
제1항에 있어서, 상기 프리차지 사이클은 클럭 신호와 관련되어 있고, 상기 프리차지 신호의 셀프 타이밍의 단계는 상기 클럭 신호에 근거한 지연을 삽입시키는 단계를 포함함을 특징으로 하는 메모리 회로의 리프레쉬 방법.
제8항에 있어서, 상기 클럭 신호가 쇼팅 클럭 신호를 포함하고, 상기 프리차지 신호의 셀프 타이밍의 단계는 상기 쇼팅 클럭 신호를 수신하고 상기 쇼팅 클럭 신호에 근거한 지연된 쇼팅 클럭 신호를 공급하는 것을 특징으로 하는 메모리 회로의 리프레쉬 방법.
제1항에 있어서, 상기 메모리 회로의 모든 행이 리프레쉬되도록하기 위해 버스트 리프레쉬 모드 사이클의 수를 ㅋ운트 하는 것을 포함하는 것을 특징으로 하는 메모리 회로의 리프레쉬 방법.
버스트 리프레쉬 모드로의 진입 조건을 감지하는 단계와, 상기 조건이 감지된 후, 오토 리프레쉬 신호(AREF)를 발생하는 단계와, 내부적으로 내부 어드레스 신호(ADD)를 발생시키고 상기 내부 어드레스 신호에 근거하여 1이상의 행을 리프레쉬하는 단계와, 상기 1이상의 행의 리프레쉬가 실질적으로 종료된때를 내부적으로 감지하는 단계및 모든 메모리가 리프레쉬될때 까지 내부적으로 발생시키고 감지하는 단계를 반복하는 단계를 구비하는 것을 특징으로 하는 집적 회로 메모리의 리프레쉬 방법.
제11항에 있어서, 상기 반복하는 단계는 리프레쉬된 행의 총수를 검색하고 모든 행이 리프레쉬되었을 때, 상기 버스트 리프레쉬 모드를 종료하는 단계를 포함함을 특징으로 하는 집적 회로 메모리의 리프레쉬방법.
제12항에 있어서, 상기 검색 단계가 상기 오토 리프레쉬 신호가 발생되는 횟수를 카운트하는 단계를 포함하는 것을 특징으로 하는 집적 회로 메모리의 리프레쉬 방법.
버스트 리프레쉬 모드로의 진입 단계와, 버스트 리프레쉬 모드 동안에, 동일 집적 회로상에서 어드레스를 국부적으로 획득하고 국부적으로 획득된 어드레스를 사용한 리프레쉬 동작을 실행하는 단계와, 상기 버스트 리프레쉬 모드 동안에, 상기 집적 회로의 입력핀에 인가된 어드레스를 무시하는 단계를, 포함하는 것을 특징으로 하는 집적 회로 메모리의 리프레쉬 방법.
열과 행에 배열된 복수의 메모리 셀과, 복수의 센스 증폭기와 상기 센스 증폭기와 결합된 구동회로와, 제1입력 회로(102)와, 리프레쉬 카운터 회로(106)와, 상기 제1입력 회로 및 상기 리프레쉬 카운터 회로에 결합된 어드레스 버퍼 회로와, 상기 어드레스 버퍼 회로에 결합된 행 디코더 회로와, 프리차지 회로와, 리프레쉬 사이클이 실질적으로 종료됨을 나타내는 리프레쉬 종료(RF) 신호를 제공하는 상기 센스 증폭기 구동 회로에 결합된 리프레쉬 감지 회로(126)와, 상기 메모리 회로가 버스트 리프레쉬 모드로의 진입 여부를 결정하는데 유효한 버스트 리프레쉬 모드 엔트리 회로(140) 및 상기 버스트 리프레쉬 모드 엔트리 회로에 응답하는 선택적으로 동작가능한 버스트 리프레쉬 모드 회로(132)를 포함하고, 상기 버스트 리프레쉬 모드 회로는 상기 제1입력 회로에 결합되어 있고, 상기 리프레쉬 감지 회로로부터 상기 리프레쉬 종료 신호(RF)를 수신하도록 결합되며 또한 상기 버스트 리프레쉬 모드 회로는 연속된 상기 리프레쉬 종료 (RF)신호에 응답하여 리프레쉬하기 위하여 상기 메모리가 연속적인 어드레스를 효과적으로 발생시키는 것을 특징으로 하는 메모리 회로.
제15항에 있어서, 상기 버스트 리프레쉬 모드 회로가 메모리 회로의 모든 행이 버스트 리프레쉬 모드에서 리프레쉬가 된 때를 결정하는 카운팅 기능을 제공하는 버스트 리프레쉬 모드 로직 회로(134)를 포함함을 특징으로 하는 메모리 회로.
제15항에 있어서, 상기 프리차지 회로에 의해 발생된 프리차지 클럭 신호를 받고 그것에 의해 지연 신호를 상기 버스트 리프레쉬 모드 회로에 공급하도록 결합되는 지연 회로를 추가로 포함함을 특징으로 하는 메모리 회로.
제1항에 있어서, 액티브 사이클은 셀프타임되는 것을 특징으로 하는 메모리 회로의 리프레쉬 방법.