JPS61190794A - ダイナミツク型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ダイナミック型ＲＡＭ　（ランダム・アク
セス・メモリ）に関するもので、例えば、自動リフレッ
シュ回路を内蔵するものに利用して有効な技術に関する
ものである。

〔背景技術〕

ダイナミック型メモリセルは、情報を電荷の形態で記憶
する記憶用キャパシタとアドレス選択用のＭＯＳＦＥＴ
とによって構成される。半導体基板上において形成され
たメモリセルにおいては、上記キャパシタに蓄積された
電荷が、リーク電流等によって時間とともに減少してし
まう。このため、常にメモリセルに正確な情報を記憶さ
せておくためには、メモリセルに記憶されている情報を
、その情報が失われる前に読み出して、これを増幅して
再び同じメモリセルに書込む動作、いわゆるリフレッシ
ュ動作を行う必要がある０例えば、６４にビットのダイ
ナミック型ＲＡＭにおけるメモリセルの自動リフレッシ
ュ方式とし°ζ、「電子技術１誌のＶｏ１２３、Ｎｏ　
３のｐｐ３０〜３３に示されている自動リフレッシュ回
路が公知である。すなわち、ダイナミック型ＲＡＭに、
リフレッシュ制御用の外部端子を設けて、この外部端子
に所定のレベルのリフレッシュ制御信号ＲＥＦを印加す
ることにより、ダイナミック型ＲＡＭ内の複数のメモリ
セルカ（自ＬＪ的にリフレッシュされるオートリフレッ
シュ機能と、上記リフレッシュ信号ＲＥＦを所定のレベ
ルにしつづけることにより内蔵のタイマー回路を作動さ
せて、一定周期毎に上記リフレッシュ動作を行うセルフ
リフレッシュ機能とが設りられている。

このような従来の自動リフレッシュ回路におけるセルフ
リフレッシュサイクルは、全てのメモリセルに対して同
じ周期によってリフレッシュ動作を行うものであるので
、ワーストケースを考慮した約２〜４趣程度の極く短い
リフレッシュ周期が選ばれる。ダイナミック型ＲＡＭに
あっては、このように極い短い時間間隔で常にリフレッ
シュ動作を行うものであり、その消費電力の大半は、リ
フレッシュ動作によるよるもとなってしまう。

本ＩＩＩ発明者は、メモリセルの情報記憶保持時間につ
いて検討した結果、大半のメモリセルにおける情報記憶
保持時間が約４００〜１００　Ｑｍｓ程度と犬す＜、半
導体ウェハ上に完成された多数の半導体チップ（ダイナ
ミック型ＲＡＭ）の中の複数チップの限られたメモリセ
ルのみがプロセス不良等により落ちこぼれ的に数帖程度
のリフレッシュ周期を必要とするものであることを見い
出した。

そこで、本願発明者は、製造された個々の半導体ウェハ
チップにおけるメモリセルの情報記憶保持時間に見合う
ようにそのリフレッシュ周期をプログラムすることを考
えた。

Ｃ発明の目的〕 この発明の目的は、低消費電力化を図ったダイナミック
型ＲＡＭを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、セルフリフレッシュ周期を決定するタイマー
回路の時間設定を記憶回路を用いて可変として、半導体
チップの情報記憶時間の測定に従いそこに形成されたメ
モリセルに必要とされるリフレッシュ周期の設定を行う
ものである。

〔実施例〕

第１図には、この発明に係るダイナミック型ＲＡＭの一
実施例の回路図が示されている。

同図に示した実施例回路では、ＮチャンネルＭＯＳ　Ｆ
　Ｅ　’Ｉ”を代表とするＩ　Ｇ　Ｆ　Ｅ　′ｒ　（Ｉ
　ｎ５ｕｌａｔｅｄＧａｔｅ　Ｆｉｅｌｄ　　Ｅｆｆｅ
ｃｔ　Ｔｒａｎｓｉｓｔｏｒ　）を例にして説明する。

同図の各回路素子及び回路ブロックは、公知の半導体集
積回路の製造技術によって、特に制限されないが、１　
（ｉｔの単結晶シリコンのような半導体基板上に形成さ
れる。

１ビツトのメモリセルＭＣは、その代表として示されて
いるように情報記憶キャパシタＣ８とアドレス選択用Ｍ
Ｏ３ＦＥ”、Ｑｍとからなり、論理“１″、“０″の情
報はキャパシタＣｓに電荷が有るか無いかの形で記憶さ
れる。

情報の読み出しは、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍをオ
ン状態にしてキャパシタＣｓを共通のデータ線ＤＬにつ
なぎ、データ線ＤＬの電位がキャパシタＣｓに蓄槽され
た電荷量に応じてどのような変化が起きるかをセン′ス
することによって行われる。

メモリセルＭＣを小さく形成し、かつ共通のデータ線Ｄ
Ｌに多くのメモリセルをつないで高集積大容量のメモリ
マトリックスにしであるため、上記キャパシタＣｓと、
共通データ線ＤＬの浮遊容量Ｃｏ（図示せず）との関係
は、Ｃｓ　／　Ｃｏの比が非常に小さな値になる。した
がって、上記キャパシタＣｓに蓄積された電荷量による
データ線ＤＬの電位変化は、非常に微少な信号となって
いる。

このような微少な信号を検出するための基準としてタミ
ーセルＤＣが設けられている。このダミーセルＤＣは、
その牛、ｌ−パシタＣｄの容量値がメモリセルＭＣのキ
ャパシタＣｓのほぼ半分であることを除き、メモリセル
Ｍｅと同じ製造条件、同じ設計定数で作られている。キ
ャパシタＣｄは、アドレッシングに先立って、ＭＯ３Ｆ
ＥＴＱｄ’によって接地電位に充電される。

上記のように、キャパシタＣｄは、キャパシタＣｓの約
半分の容量値に設定されているので、メモリセルＭＣか
らの読み出し信号のほぼ半分に等しい基準電圧を形成す
ることになる。

同図においてＳＡは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａｌ、φｐａ２で決まるセンス期間
に拡大するセンスアンプであり（その動作は後述する）
、１対の平行に配置された相補データ線ＤＬ、ＤＬにそ
の入出力ノードが結合されている。相補データ線ＤＬ、
ＤＬに結合されるメモリセルの数は、検出精度を上げる
ため等しくされ、ＤＬ、ＤＬのそれぞれに１個ずつのダ
ミーセルが結合されている。また、各メモリセルＭ　Ｃ
は、１本のワード線ＷＬと相補対データ線の一方との間
に結合される。各ワード線ＷＬは双方のデータ線対と交
差しているので、ワード線ＷＬに生じる雑音成分が静電
結合によりデータ線にのっても、その雑音成分が双方の
データ線対ＤＬ。

ＤＬに等しく現れ、差動型のセンスアンプＳＡによって
相殺される。上記アドレッシングにおいて、相補データ
線対ＤＬ、ＤＬの一方に結合されたメモリセルＭＣが選
択された場合、他方のデータ線には必ずダミーセルＤＣ
が結合されるように一対のダミーワード線ＤＷＬ、ＤＷ
Ｌの一方が選択される。

上記センスアンプＳＡは、一対の交差結線されたＭＯ３
ＦＥＴＱＩ、Ｑ２を有し、これらの正帰還作用により、
相補データ線ＤＬ、ＤＬに現れた微少な信号を差動的に
増幅する。この正帰還動作は、２段回に分けておこなわ
れ比較的小さいコンダクタンス特性にされたＭＯ３ＦＥ
ＴＱ７が比較的早いタイミング信号φｐａｌによって導
通し始めると同時に開始され、アドレッシングによって
相補データ線ＤＬ、ＤＬに与えられた電位差に基づき高
い方のデータ線電位は遅い速度で、低い方のそれは速い
速度で共にその差が広がりながら下降していく。この時
、上記電圧差がある程度大きくなったタイミングで比較
的大きいコンダクタンス特性にされたＭＯ３ＦＥＴＱＢ
がタイミング信号φｐａ２によって導通するので、上記
低い方のデータ線電位が急速に低下する。このように２
段階にわけてセンスアンプＳＡの動作を行わせることに
よって、上記高い方の電位落ち込みを防止する。

こうして低い方の電位が交差結合ＭＯ３Ｆ’ＥＴのしき
い値電圧以下に低下したとき正帰還動作が終了し、高い
方の電位の下降は１！源電圧Ｖｃｃより低く上記しきい
値電圧より高い電位に留まるとともに、低い方の電位は
最終的に接地電位（Ｏｖ）に到達する。

上記のアドレッシングの際、一旦破壊されかかったメモ
リセルＭＣの記憶情報は、このセンス動作によって（す
られたハ・ｆレベル若しくはロウレベルの電位をそのま
ま受は取ることによって回復する。しかしながら、前述
のようにハイレベルが電＃電圧Ｖｃｃに対して一定以上
落ち込むと、何回かの読み出し、再書込みを繰り返して
いるうらに論理″０゛として読み取られると、：ろの誤
動作が生じる。この誤動作を防ぐために設けられるのが
アクティブリストア回路ＡＲである。このアクティブリ
ストア回路ＡＲは、ロウレベルの信号に対して何ら影響
を与えずハイレベルの信号にのみ選択的に電源電圧Ｖｃ
ｃの電位にブートストする働きがある。

同図において代表として示されているデータ線対ＤＬ、
ＤＬは、カラムスイッチＣＷを構成するＭＯ３ＦＥＴＱ
３．Ｑ４を介してコモン相補データ線対ＣＤＬ、ＣＤＬ
に接続される。他の代表として示されているデータ線対
についても同様なＭＯ３ＦＥＴＱ５．Ｑ６を介してコモ
ン相補データ線対ＣＤＬ、ＣＤＬに接続される。このコ
モン相１１６テータ線対ＣＤＬ、　　５石ニーには、出
力アンプを含むデータ出カバソファＤＯＢの入力端子と
データ入カバソファＤＩＢの出力端子に接続される。

ロウデコーダ及びカラムデコーダＲ，Ｃ−ＤＣＲは、ア
ドレスバッファＡＤＢで形成された内部相補アドレス信
号を受けて、１本のワード線及びダミーワード線並びに
カラムスイッチ選択信号を形成してメモリセル及びダミ
ーセルのアドレッシングを行う、すなわち、ロウアドレ
スストローブ信号ＲＡＳにより形成されたタイミング信
号φａｒに同期して外部アドレス信号ＡＸＯ＝ＡＸｉを
アドレスバッファＡＤＢに取込み、ロウデコーダＲ−Ｄ
しＨに伝えるとともに、ワード線選択タイミング信号φ
Ｘにより所定のワード線及びダミーワード線選択動作を
行う。そして、カラムアドレスストローブ信号ＣＡＳに
より形成されたタイミング信号φａｃに同期して外部ア
ドレス信号ＡＹＯ〜ＡＹｉをアドレスバッファＡＤＢに
取込み、カラムデコーダＣ−ＤＣＨに伝えるとともに、
データ線選択タイミング信号φｙによりデータ線の選択
動作を行う。

タイミング制御回路ＴＣは、外部から供給されたアドレ
スストローブ信号ＲＡＳ、ＣＡＳと、う（１−イネーブ
ル信号ＷＥとを受け、上記代表として示されたタイミン
グ信号の他各種タイミング信号を形成する。

リフレッシュ制御回路ＲＥＦＣは、特に制限されないが
、後述するようなタイマー回路と、内部ロウアドレス信
号ａｘＯｘａｘｉを形成するカウンタ回路とを含んでお
り、外部端子から供給されるリフレッシュ信号ＲＥＦに
より起動される。

第２図には、上記リフレッシュ制御回路ＲＥＦＣの一実
施例の回路図が示されている。

タイマー回路ＴＭは、次の各回路素子によって構成され
る。インバータ回路Ｎ５によって形成された入力信号φ
ｌは、プリチャージＭＯ３ＦＥＴＱＩＯ，Ｑｌｌのゲー
トに供給される。このプリチャージＭＯ３ＦＥＴＱＩＯ
は、後述するディスチャージＭＯ３ＦＥＴＱＩ　４．Ｑ
ｌ　５のゲート容量へのプリチャージを行うものである
。上記ＭＯ３ＦＥＴＱＩＯと回路の接地電位点との間に
は、ディスチャージＭＯ３ＦＥＴＱＩ　４．Ｑｌ　５の
動作電圧を形成するダイオード形態のＭＯＳ　Ｆ　ＥＴ
Ｑ１２．Ｑｌ３が直列形態に設けられる。また、上記プ
リチャージＭＯ３ＦＥＴＱＩ　１は、キャパシタＣへの
プリチャージ電流を形成するものである。そして、ディ
スチャージＭＯ３ＦＥＴＱＩ　４゜Ｑｌ５は、上記動作
電圧に従ってキャパシタＣのディスチャージ電流を流す
ものである。

この実施例では、上記ディスチャージ電流を可変にする
ことによってタイマ一時間の可変にさせるため、上記一
方のＭＯＳＦＥＴＱＩ　５のゲートには、スイッチＭＯ
３ＦＥ’Ｔ’Ｑ１７を介して上記動作電圧が選択的に供
給される。すなわち、上記スイッチＭＯ３Ｆ　Ｅ’ｒＱ
１７のゲートには、特に制限されないが、ポリシリコン
層からなるヒユーズ手段１１”と高抵抗Ｒかうなる記憶
回路の出力信号を受けるインバータ回路Ｎ７の出力信号
が供給される。また、上記ＭＯ３ＦＥＴＱ１５（７）ゲ
ートト回路の接地電位点との間には、上記記憶回路の出
力によって制御されるＭＯＳＦＥＴＱＩ　６が設けられ
る。上記千ヤパシタＣの電圧ＶＣは、インバータ回路Ｎ
６によって、七のロジンクスレフショルド電圧を基準と
してハイレベル／ロウレベルの識別動作が行われる。

例えば、ヒユーズ手段ドが溶断されない場合、ＭＯＳＦ
ＥＴＱＩ　６は、そのゲートに電ｔＡ＠圧■ＣＣが供給
されるのでオン状態にサレる。このＭＯＳＦＥＴＱＩ６
のオン状態によッ”’ＣＭ　ＯＳ　Ｆ　Ｅ　ＴＱ１５は
、そのゲートに回路の接地電位が供給されるのでオフ状
態にされる。また、上記記憶回路からの電源電圧Ｖ　ｃ
−ｃのようなハイレベルによってインバータ回路Ｎ７の
出力信号はロウレベルにされる。これによって、スイッ
チＭＯ３ＦＥＴＱＩ７はオフ状態にされる。このような
状態においては、上記キャパシタＣのディスチャージ電
流はＭＯＳＦＥＴＱＩ　４のみによって形成されるから
、そのディスチャージ時間が長くされる。言い換えるな
らば、後述するような発振動作の周期が長くされる。こ
の時間は、前記落ちこぼれ的なメモリセルを有さない半
導体チップ（ダイナミック型ＲＡＭ）において必要とさ
れるリフレッシュ周期の１１！！りが、例えば４００ｍ
ａに見合うように長くされる。

一方、上記ヒユーズ手段Ｆが溶断された場合、ＭＯＳＦ
ＥＴＱＩ　６は、そのゲートに回路の接地電位が供給さ
れるのでオフ状態にされる。上記記憶回路からの回路の
接地電位のようなロウレベルによってインバータ回路Ｎ
７の出力信号はハイレベルにされる。これによって、ス
イッチＭＯ３ＦＥＴＱ１７はオン状態にされる。このよ
うな状態においては、上記ＭＯ３ＦＥＴＱＩ　５のゲー
トには１．上記動作電圧が供給されるので、上記キャパ
シタＣのディスチャージ電流はルｆＯ３ＦＥＴＱ１４と
Ｑｌ５とによりて形成される。したが１て、そのディス
チャージ時間が短くされる。これにより、上記リフレッ
シュ周期は、落ちごばれ的なメモリセルのリフレッシュ
周期に合わせ“（、例えば約４ｍｓのような短くされる
。

なお、上記ディスチャージＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　
１４　。

Ｑｌ５のコンダクタンス特性は、プリチャージＭＯ３Ｆ
ＥＴＱＩ　１のコンダクタンス特性に比べて十分に小さ
く設定されているので、プリチャージＭＯ３ＦＥＴＱＩ
　１がオン状態となるプリチャージ期間中においては、
キャパシタＣにはは’（Ｖｃｃ−ｖｔｈのレベルにプリ
チャージされる。

このようなタイマー回路ＴＭは、リフレッシュ制御信号
ＲＥＦのレベルを監視して、オート又セルフリフレッシ
ュ動作の動作モードを識別する。

回路記号Ｃ０ＵＮＴで示されているのは、リフレッシュ
アドレスカウンタであり、リフレッシュ用の内部相補ア
ドレス信号ａｘＯ−ａｘｉを形成する。外部端子から供
給されるリフレッシュ制御信号ＲＥＦは、ノア（ＮＯＲ
）ゲー、ト回路Ｇｌの一方の入力に供給される。このゲ
ート回路Ｇ１の他方の入力には、上記タイマー回路ＴＭ
の出力信号φ３が供給される。このゲート回路Ｇ１の出
力信号φ１は、一方においてタイマー回路ＴＭの起動信
号として供給され、他方において遅延回路を構成する縦
列形態にされたインバータ回路Ｎ１〜Ｎ３により反転遅
延される。この反転遅延信号と上記出力信号φ１とは、
ナンド（ＮＡＮＤ＞ゲート回路Ｇ２に入力され、その出
力に設けられたインバータ回路Ｎ４によって上記信号φ
１の立ち上がりに同期し、上記遅延回路ＤＬで設定され
た時間のパルス幅を持つパルスφ２が形成される。この
パルスφ２は、リフレッシュアドレスカウンタＣ０ＮＴ
に入力され、そのリフレッシュアドレス歩道動作のため
に用いられる。

この実施例のリフレッシュ制御回路ＲＥＦＣの動作を第
３図のタイミング図に従って説明する。

外部端子から供給されるリフレッシュ制御信号ＲＥＦが
ハイレベル（論理“ｌ”）の時、ノアゲート回路Ｇ１の
出力信号φ１がロウレベルになっている。これにより、
インバータ回路Ｎ５によってタイマー回路の入力ｆＢ号
Ｔ１はハイレベルにされる。この入力信号φ１のハイレ
ベルにより、プリチャージＭＯ３ＦＥＴＱ１ｔＪ、Ｑｌ
　１は共にオン状態にされる。したがって、キャパシタ
Ｃは、Ｖｃｃ−Ｖｔｈのハイレベル固定されるので、イ
ンバータ回路Ｎ６の出力信号（タイマー出力信号）φ３
がロウレベルに固定状態（リセット状態）にされる。

次に、外部端子から供給されるリフレッシュ制御信号Ｒ
ＥＦがロウレベル（論理“０”）に変化“３−ると、ノ
“ｒゲート回路Ｇｌの出力ｆｆｆ号φ１はロウレベルか
らハイレベルに変化する。これにより、上述のようにリ
フレッシュアドレスカウンタＣ０ＮＴの入力パルスφ２
が形成される。また、タイマー回路ＴＭの入力信号φ１
がロウレベルにされるので、ヒユーズ手段Ｆが溶断され
なければＭＯ３ＦＥＴＱ１４、ヒユーズ手段Ｆが溶断さ
れていればＭＯ３ＦＥＴＱＩ　４とＱｌ５によるキャパ
シタＣのディスチャージ動作が開始される。上記外部端
子から供給されるリフレッシュ制御信号ＲＥＦがロウレ
ベルのままならば、このキャパシタＣのディスチャージ
動作によってその電圧ＶＣはインバータ回路Ｎ６のロジ
ンクスレッシッルド以下にされる。これに応じて、イン
バータ回路Ｎ６の出力信号φ３はロウレベルからハイレ
ベルにｉ化する。したがって、ノアゲート回路Ｇ１の出
力信号φｌは再びロウレベルに変化させられるので、タ
イマー回路ＴＭは、そのキャパシタＣがプリチャージ状
態に、言い換えるならばリセット状態にされる。上記プ
リチャージ動作によって、上記出力信号φ３は再びロウ
レベルに復旧させられる。

これにより、ノアゲート回路Ｇｌの出力信号φｌはロウ
レベルに変化に変化させられるので、再びタイマー回路
ＴＭに起動がかけられる。以上の発振動作は上記リフレ
ッシュ制御信号ＲＥＦがロウレベルであり続ける間行わ
れるものである。

上記パルス信号φ２によりリフレッシュアドレス力１り
／りＣＱ　Ｎ　Ｔは、その歩進動作を行う。また、上記
信号φ１のハ・ｆレベルへの変化によって、上記第１図
のマルチプレクサＭＰＸは、上記リフレッシエアドレス
カウンタＣ０ＵＮＴ側に切り換えられている。したがっ
て、上記リフレッシュアドレスカウンタＣ０ＵＮＴの歩
道動作によって変化されたアドレス信号ａｘＯｍａｘｌ
よりワード線選択動作が行われることによってセルフリ
フレッシュ動作が実施されることになる。

なお、上記リフレッシュ制御信号ＲＥＦのロウレベルの
期間を上記タイマー回路ＴＭの設定時間以下に短くする
と、上記リフレッシュ制御信号Ｒ訂のロウレベルに同期
して、パルス信号φ２が形成されるので、このリフレッ
シュ制御信号ＲＥ［の周期に従ったオートリフレッシュ
動作が行われるものである。

この実施例のタイマー回路ＴＭは、設定時間がプログラ
ム素子であるヒユーズ手１１Ｆによって可変にされるの
で、それが搭載された半導体チップ（ダイナミック型Ｒ
ＡＭ）のブロービングによる試験によって判定されたメ
モリセルの情報記憶時間に合わせて、落ちこぼれ的なメ
モリセルのあるものは短く、それが無いものは長く設定
されるものである。

〔効　果〕

（１）タイマー回路の時間設定を可変にすることにより
、それが搭載されたダイナミック型ＲＡＭにおけるメモ
リセルの実力（情報記憶保持時間）に合わせてセルフリ
フレッシュ周期の設定を行うことができる。これにより
、製造される大半のダイナミック型ＲＡＭのセルフリフ
レッシュ周期が長くできるから、スタンバイ（情報保持
状態）での消費電流の大幅な低減化を図ることができる
という効果が得られる。ちなみに、約２５６にビットの
ダイナミック型ＲＡＭの場合、リフレッシュ周期を４１
とした場合の消費電流は約１ｍＡであるのに対して、リ
フレッシュ周期を４００ｍにすれば、そのｌ／１００の
約１０μＡに低減できる。

（２）セルフリフレッシュ動作は、情報の記憶動作のみ
を行うスタンバイ状態、例えばバッテリーバックアンプ
時に使用されるから、上記低消費電力化によってバッテ
リー寿命を長くできるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を進展しない範囲で種々変更可
能であることはいうまでもない０例えば、タイマー回路
の時間は、３種類以上の時間に設定できるようにするも
のであってもよい、また、その時間設定のために使用さ
れるプログラム素子は、例えばポリシリコンにレーザー
アニールを施してその抵抗値を変化させるもの、又は細
いアルミニュウム線をヒユーズ手段として用いるもの、
或いはＭＯＳダイオードを破壊させるもの等種々の実施
形態を採ることができるものである。さらに、その記憶
回路の記憶情報に従ってタイマ一時間を変化させる回路
は、種々の実施形態を採ることができるものである。

また、ダイナミック型ＲＡＭの構成は、周辺回路をＣＭ
ＯＳスタティック型回路を用いて構成するもの、あるい
は、アドレス信号をそれぞれ独立した外部端子から供給
するとともに、アドレス信号の変化を検出して、内部回
路の動作に必要な一連のタイミング信号を形成する内部
同期式のもの等種々の実施形態を採ることができるもの
である。

〔利用分野〕

この発明は、上記タイマー回路を用いた自動リフレッシ
ュ回路を内蔵するダイナミック型ＲＡＭに広く利用でき
るものである。

【図面の簡単な説明】

第１図は、この発明に係るダイナミ７り型ＲＡＭの一実
施例を示すブロック図、 第２図は、第１図におけるリフレッシュ制御回路の一実
施例を示す回路図、 第３図は、そのの動作の一例を示すタイミング図である
。 ＭＣ・・メモリセル、ＤＣ・・ダミーセル、ＣＷ・・カ
ラムスイッチ、ＳＡ・・センスアンプ、ＡＲ・・アクテ
ィブリストア回路、ＲＣ−ＤＣＲ・・ロウ／カラムデコ
ーダ、ＡＤＢ・・アドレスバッファ、ＤＯＢ・・データ
信号バッファ、ＤＩＢ・・データ人カバソファ、ＴＣ・
・タイミング制御回路、ＭＰＸ・・マルチプレクサ、Ｒ
ＥＦＣ・・リフレッシュ制御回路、ＴＭ・・タイマー回
路、ＤＬ・・遅延回路、Ｃ０ＵＮＴ・・リフレッシュア
ドレスカウンタ ＾ＹＯ〜＾Ｙ１

Claims (1)

1. 【特許請求の範囲】 １、記憶回路に記憶された情報に従って、その時間設定
   が可変にされたタイマー回路と、このタイマー回路の設
   定時間に従って形成された発振パルス信号を受けてリフ
   レッシュ用アドレス信号を形成するアドレスカウンタ回
   路を含む自動リフレッシュ制御回路を内蔵することを特
   徴とするダイナミック型ＲＡＭ。 ２、上記記憶回路は、ヒューズ手段の選択的な溶断によ
   り記憶情報の書き込みが行われるものであることを特徴
   とする特許請求の範囲第１項記載のダイナミック型ＲＡ
   Ｍ。 ３、上記タイマー回路は、外部端子から供給されるリフ
   レッシュ制御信号によりそのスタート及びリセットの制
   御が行われるものであることを特徴とする特許請求の範
   囲第１又は第２項記載のダイナミック型ＲＡＭ。