JPH0789435B2

JPH0789435B2 - ダイナミツク型ｒａｍ

Info

Publication number: JPH0789435B2
Application number: JP59067697A
Authority: JP
Inventors: 一幸宮沢; 政道石原; 博昭小谷
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-04-06
Filing date: 1984-04-06
Publication date: 1995-09-27
Anticipated expiration: 2010-09-27
Also published as: JPS60211696A

Description

【発明の詳細な説明】〔技術分野〕この発明は、ダイナミック型RAMに関するもので、例え
ば、データ線を低減電圧の半分のレベルにプリチャージ
する1/2プリチャージ方式のダイナミック型RAMに利用し
て有効な技術に関するものである。

〔背景技術〕

ダイナミック型RAMにおける１ビットのメモリセルMC
は、情報記憶キャパシタCsとアドレス選択用MOSFETQmと
からなり、論理“1",“0"の情報はキャパシタCsに電荷
が有るか無いかの形で記憶される。そして、情報の読み
出しは、MSOFETQmをオン状態にしてキャパシタCsを共通
のデータ線DLにつなぎ、データ線DLの電位がキャパシタ
Csに蓄積された電荷量に応じてどのような変化が起きる
かをセンスすることによって行われる。

メモリセルMCを小さく形成し、かつ共通のデータ線DLに
多くのメモリセルをつないで高集積大容量のメモリマト
リックスにしてあるため、上記キャパシタCsと、共通デ
ータ線DLの浮遊容量Coとの関係は、Cs/Coの比が非常に
小さな値になる。したがって、上記キャパシタCsに蓄積
された電荷量によるデータ線DLの電位変化は、非常に微
小な信号となっている。

このような微小な信号を検出するための基準として、デ
ータ線を電源電圧Ｖ_ccのほゞ半分のレベルにプリチャー
ジ（ハーフプリチャージ）しておいて、このハーフプリ
チャージレベルを用いることを本願出願人において既に
開発した（例えば本願出願人によって、先に提案された
特願昭57-164831号参照。）。

しかし、このようなＶ_cc/2のプリチャージ方式にあって
は、次のような問題の生じることが本願発明者の研究に
よって明らかにされた。すなわち、第１図の波形図に示
すように、ワード線WLの選択レベルに対して、メモリセ
ルのロウレベルＬの読み出しは、ワード線WLの選択レベ
ルがアドレス選択用のMOSFETのしきい値電圧Ｖ_thに達し
た時点からデータ線への読み出しが開始される。これに
対して、メモリセルのハイレベルＨの読み出しは、デー
タ線がＶ_cc/2にプリチャージされているので、ワード線
WLの選択レベルが上記プリチャージレベルＶ_cc/2とアド
レス選択用MOSFETのしきい値電圧Ｖ_thとの和（Ｖ_cc÷２
＋Ｖ_th）のような高レベルにならないとデータ線への読
み出しが行われない。しかも、そのゲート，ソース間電
圧が小さいので比較的小コンダクタンス特性で動作する
とともに、ワード線WLが電源電圧Ｖ_ccに到達するに従っ
てその駆動能力が低下するものである。したがって、デ
ータ線に読み出されるハイレベルＨは、遅くなってしま
うものである。これによって、センスアンプSAの動作タ
イミングは、ハイレベルＨの読み出しが行われるまで待
つ必要があるため、その動作が遅くなってしまうという
問題が生じる。

〔発明の目的〕

この発明の目的は、高速動作化を図ったハーフプリチャ
ージ方式のダイナミック型RAMの高速読み出し動作を達
成することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、上記の通りである。すなわち、複
数のデータ線対の両方に交差するように配置されてなる
複数のワード線との交点にマトリックス配置されてなる
アドレス選択用MOSFETと情報記憶用キャパシタとからな
る複数のメモリセルが設けられ、上記複数のデータ線対
のハイレベルとロウレベルとを短絡してその中間電圧に
プリチャージし、上記データ線対の一方に現れるメモリ
セルからの読み出し信号をデータ線対の他方のプリチャ
ージ電圧を参照電圧としてCMOSラッチ回路を含むセンス
アンプにより増幅するダイナミック型RAMにおいて、上
記データ線対の両方に交差するように配置されなる１つ
のダミーワード線対と、かかるダミーワード線対の一方
と上記複数のデータ線対のうちの他方との間及びかかる
ダミーワード線対の他方と上記複数のデータ対のうちの
一方との間にそれぞれ設けられてなるキャパシタからな
るレベル調整回路とを設け、データ線対の一方又は他方
に接続されたメモリセルの選択を行うワード線選択動作
に同期して、データ線対の他方又は一方との間に上記キ
ャパシタを介して結合されてなるダミーワード線対の一
方又は他方を上記ワード線と逆方向のレベルに変化させ
て、かかるデータ線対の他方又は一方の電圧が上記キャ
パシタによる容量カップリングにより上記データ線対の
一方又は他方にメモリセルから時間の経過とともに読み
出されるハイレベルとロウレベルとの中間レベルとなる
ように変化させる。

〔実施例１〕第２図には、この発明に係る半導体記憶装置の一実施例
の回路図が示されている。同図の各回路素子は、公知の
CMOS（相補型MOS）集積回路の製造技術によって、特に
制限されないが、単結晶シリコンのような半導体基板上
において形成される。以下の説明において、特に説明し
ない場合、MOSFET（絶縁ゲート型電界効果トランジス
タ）はＮチャンネル型のものである。

メモリアレイＭ−ARYは、その一対の行が代表として示
されており、一対の平行に配置された相補データ線D,
に、アドレス選択用MOSFETQ15ないしQ18と情報記憶用MO
Sの容量とで構成された複数のメモリセルのそれぞれの
入出力ノードが同図に示すように所定の規則性をもって
配分されて結合されている。

プリチャージ回路PC1は、代表として示されている相補
データ線D,に設けられた回路のように、相補データ線
D,間を短絡するスイッチMOSFETQ14と、特に制限され
ないが、直列形態とされた抵抗R1,R2によって形成され
た約Ｖ_cc/2の電圧を上記一対の相補データ線D,に供給
する一対の伝送ゲートMOSFETQ45,Q46とにより構成され
る。上記各MOSFETQ14,Q45及びQ46のゲートには、共通に
プリチャージ信号φ_pcwが供給される。図示しない他の
相補データ線に対しても同様な回路が設けられる。この
実施例では、上記抵抗R1,R2によって形成された分圧電
圧Ｖ_cc/2は、他の回路に対しても共通に供給される。ま
た、その電流消費を少なくするため、上記抵抗R1〜R2の
抵抗値は、その合成抵抗値が約500KΩになるような高抵
抗値にされる。

センスアンプSAは、代表として示されたｐチャンネルMO
SFETQ7,Q9と、ｎチャンネルMOSFETQ6,Q8とからなるCMOS
ラッチ回路で構成され、その一対の入出力ノードが上記
相補データ線D,に結合されている。また、上記ラッチ
回路には、特に制限されないが、並列形態のＰチャンネ
ルMOSFETQ12,Q13を通して電源電圧Ｖ_ccが供給され、並
列形態のＮチャンネルMOSFETQ10,Q11を通して回路の接
地電圧Ｖ_ssが供給される。これらのパワースイッチMOSF
ETQ10,Q11及びMOSFETQ12,Q13は、特に制限されないが、
他の同様な行に設けられたセンスアンプSAに対して共通
に用いられる。

上記MOSFETQ10,Q12のゲートには、センスアンプSAを活
性化させる相補タイミング信号φ_pa1，_pa1が供給さ
れ、MOSFETQ11,Q13のゲートには、上記タイミング信号
φ_pa1，_pa1より遅れた、相補タイミング信号φ_pa2，
_pa2が供給される。この理由は、メモリセルからの微
小読み出し電圧でセンスアンプSAを動作させたとき、デ
ータ線のレベル落ち込みを比較的小さなコンダクタンス
特性に設定されたMOSFETQ10,Q12により電流制限を行う
ことにより防止する。そして、上記センスアンプSAでの
増幅動作によって相補データ線の電位の差を大きくした
後、比較的大きなコンダクタンス特性に設定されたMOSF
ETQ11,Q13をオン状態にして、その増幅動作を速くす
る。このように２段階に分けて、センスアンプSAの増幅
動作を行わせることによって、相補データ線のハイレベ
ル側の落ち込みを防止しつつ、高速読み出しを行うこと
ができる。

ロウデコーダＲ−DCRは、２分割されたロウデコーダＲ
−DCR1,R-DCR2によって構成される。同図には、第２の
ロウデコーダＲ−DCR2の１回路分（ワード線４本分）が
代表として示されており、例えば、アドレス信号２〜
６を受けるＮチャンネルMOSFETQ32〜Q36及びＰチャン
ネルMOSFETQ37〜Q41で構成されたCMOS回路によるNAND
（ナンド）回路で上記４本分のワード線選択信号か形成
される。このNAND回路の出力は、CMOSインバータIV1で
反転され、カットMOSFETQ28〜Q31を通して、スイッチ回
路としての伝送ゲートMOSFETQ24〜Q27のゲートに伝えら
れる。

また、図示しない第１のロウデコーダＲ−DCR1は、２ビ
ットの相補アドレス信号a0,０及びa1,１（図示せ
ず）で形成されたデコーダ信号によって選択される上記
同様な伝送ゲートMOSFETとカツトMOSFETとからなるスイ
ッチ回路を通してワード線選択タイミング信号φｘから
４通りのワード線選択タイミング信号φ_x00ないしφ_x11
を形成する。これらのワード線選択タイミング信号φ
_x00〜φ_x11は、上記伝送ゲート上記MOSFETQ24〜Q27を介
して各ワード線に伝えられる。上記ロウデコーダＲ−DC
R1とＲ−DCR2のようにロウテコーダを２分割することに
よって、ロウデコーダＲ−DCR2のピッチ（間隔）とワー
ド線のピッチとを合わせることができるので、半導体基
板上において無駄な空間が生じることなく回路素子を配
置することができる。

なお、各ワード線と接地電位との間には、MOSFETQ20〜Q
23が設けられ、そのゲートに上記NAND回路の出力が印加
されることによって、非選択時のワード線を接地電位に
固定させるものである。また、上記ワード線には、リセ
ット用のMOSFETQ1ないしQ4が設けられており、リセット
パルスφ_pwを受けてこれらのMOSFETQ1〜Q4がオン状態と
なることによって、選択されたワード線が接地レベルに
リセットされる。

カラムスイッチＣ−SWは、代表として示されているMOSF
ETQ42,Q43のように、相補データ線D,と共通相補デー
タ線CD,▲▼を選択的に結合させる。これらのMOSFE
TQ42,Q43のゲートには、カラムデコーダＣ−DCRからの
選択信号が供給される。

上記共通相補データ線CD,▲▼間には、上記共通相
補データ線CD,▲▼間を短絡するMOSFETQ44によって
構成されたプリチャージ回路が設けられる。

この共通相補データ線CD,▲▼には、上記センスア
ンプSAと同様な回路構成のメインアンプMAの一対の入出
力ノードが結合されている。

そして、メインアンプMAの出力端子は、データ出力バッ
ファDOBの入力端子に接続される。このデータ出力バッ
ファDOBは、読み出し動作の時に形成されるタイミング
信号_rwを受けて動作状態にされ、その出力信号を外部
端子I/Oから送出する。また、この外部端子I/Oから供給
された書込み信号は、書込み動作の時に形成されるタイ
ミング信号φ_rwを受けて動作状態とされ、相補書込み信
号を形成して上記共通データ線CD,▲▼に伝える。

自動リフレッシュ回路REFは、特に制限されないが、リ
フレッシュアドレス信号を形成するアドレスカウンタ
と、タイマー回路とを含んでいる。このタイマー回路
は、外部端子からのリフレッシュ制御信号▲▼
をロウレベルにすることにより起動される。すなわち、
チップ選択信号▲▼がハイレベルのときにリフレッ
シュ制御信号▲▼をロウレベルにすると、マル
チプレクサMPXの切り替え信号φ_refを出力して、マルチ
プレクサMPXを上記アドレスカウンタ側に切り替えて、
このアドレスカウンタで形成された相補アドレス信号a
０〜a８（ここで、外部から供給されるアドレス信号に
対して同相のアドレス信号a0と逆相のアドレス信号０
とを合わせて相補アドレス信号a０のように表す。この
ことは、他の相補アドレス信号についても同様であ
る。）をアドレスデコーダＲ−DCRに伝えて一本のワー
ド線選択動作によるリフレッシュ動作（オートリフレッ
シュ）を行う。このリフレッシュ制御信号▲▼
の入力毎にアドレスカウンタの歩進動作が行われるの
で、ワード線数だけ上記動作を繰り返すことにより、全
メモリセルをリフレッシュさせることができる。また、
上記リフレッシュ制御信号▲▼をロウレベルに
しつづけると、タイマー回路が作動して、一定時間毎に
パルスを発生するので、アドレスカウンタが歩進させら
れて、この間連続的なリフレッシュ動作をおこなう。

この実施例では、メモリセルの読み出し動作の高速化を
図るため、上記相補データ線D,には、次のレベル調整
回路が設けられる。すなわち、各データ線D,には、一
方の電極が接続されたキャパシタC1,C2が設けられる。
上記キャパシタC1の他方の電極は第１のダミーワード線
DWLに接続され、キャパシタC2の他方の電極は第２のダ
ミーワード線▲▼に接続される。

上記第１のダミーワード線DWL（第２のダミーワード線
▲▼）は、データ線Ｄ（）に接続されたメモリ
セルが選択状態にされた時、これに同期してハイレベル
からロウレベルに低下するようにされる。例えば、一方
のデータ線Ｄに接続されたメモリセルが選択状態にされ
た時、他方のデータ線のプリチャージレベルが読み出
し基準電圧として利用されるが、この時には第２のダミ
ーワード線▲▼がハイレベルからロウレベルにさ
れることにより、上記他方のデータ線との容量カップ
リングによって、上記プリチャージレベルを微小レベル
だけ低下させるものである。

次に、この実施例回路の動作の概要を簡単に説明する。
チップ選択信号▲▼がロウレベルになると、図示し
ないアドレスバッファ回路が動作状態になり外部端子か
らのアドレス信号を受けて、相補アドレス信号を形成す
る。このアドレスバッファ回路から供給されたアドレス
信号aiの変化をアドレス信号変化検出回路EGが検出し
て、そのアドレス信号変化検出パルスφをタイミング発
生回路TGに伝える。このタイミング発生回路TGは、上記
アドレス信号変化検出パルスφにより、タイミング信号
φ_pa1，φ_pa2をロウレベル（タイミング信号_pa1，
_pa2をハイレベル）にしてセンスアンプSAのパワースイ
ッチMOSFETをオフ状態にし、相補データ線D,を以前の
動作に従ったＶ_cc,V_ssレベルをフローティング状態で保
持させる。

次に、プリチャージ信号φ_pcwをハイレベルにして、プ
リチャージMOSFETQ14,Q45及びQ46等をオン状態にするこ
とにより、相補データ線D,を短絡してＶ_cc/2にプリチ
ャージする。この時、この実施例では、上記MOSFETQ14
のオン状態によって上述のように相補データ線D,の短
絡によるＶ_cc/2のプリチャージ動作の他、その時の電源
電圧Ｖ_ccを抵抗R1,R2によって分圧して形成されたＶ_cc/
2を上記MOSFETQ45,Q46を通して上記相補データ線D,に
それぞれ供給するものである。したがって、上記以前の
動作状態における電源電圧Ｖ_ccと、上記プリチャージ期
間での電源電圧Ｖ_ccとが異なる場合、言い換えるなら
ば、電源バンプが生じた時には、上記分圧電圧により相
補データ線D,のプリチャージレベルの補正が行われ
る。上記分圧抵抗により形成された分圧電圧は、高出力
インピーダンスを持つものであるが、上記電源バンプに
応じて補正する電圧レベルが小さいので、比較的高速に
レベル補正が行うことができるとともに、その電流消費
を最少にしている。

このプリチャージに要する時間を待って上記プリチャー
ジパルスφ_pcwはロウレベルにされる。そして、ワード
線選択タイミング信号φｘがハイレベルにされる。これ
により、マルチプレクサMPXを通して供給される相補ア
ドレス信号a０〜a８によって決まる１つのワード線が選
択される。このため、選択されたワード線に結合された
複数のメモリセルが選択され、この各メモリセルの情報
記憶用MOS容量がアドレス選択用MOSFETを介してデータ
線Ｄ（又は）に結合される。すなわち、各相補データ
線D,の１つのメモリセルの入出力ノードが一方のデー
タ線Ｄ（又は）に結合される。したがって、メモリセ
ルの蓄積電荷とそのデータ線Ｄのプリチャージ電荷との
電荷分散により、そのデータ線Ｄ（又は）に読み出し
レベルが現れる。なお、他方のデータ線（又はＤ）に
あっては、上記容量カップリングによって微少レベルだ
けプリチャージレベルが低下させられる。

次に、上記読み出しに要する時間を待って、タイミング
パルスφ_pa1，φ_pa2にハイレベルにし、タイミングパル
ス_pa1，_pa2をロウレベルにしてセンスアンプSAを動
作させる。これにより、上記相補データ線D,は、ロウ
レベル，ハイレベルに増幅される。この増幅信号が上記
メモリセルに伝えられるので上記失われかかった記憶情
報の再書込みがなされる。この時、ワード線は、特に制
限されないが、図示しないブートストラップ回路の動作
によって昇圧されるので、上記増幅されたハイレベルが
そのままレベル損失なく情報記憶用MOS容量に書込まれ
る。

なお、リフレッシュ動作は、上記アドレス信号が自動リ
フレッシュ回路REFにより形成されるものであることを
除き、上記の動作と同様であるので、その説明を省略す
る。

また、これ以降の書込み又は読み出し動作は、上記ワー
ド線選択タイミング信号ｘより遅れて形成されるカラ
ムスイッチ選択タイミング信号φｙによりカラムスイッ
チＣ−SWが選択され、タイミングパルスφ_ma1，_ma1及
びφ_ma2，_ma2，φ_rwにより、読み出しの時には、メイ
ンアンプMA,データ出力バッファDOBが動作し、書込みの
時には、データ入力バッファDIBが動作することにより
行われる。

この実施例のRAMでは、アドレス信号の変化タイミング
を検出して、書込み，読み出し及びリフレッシュ動作に
必要な内部タイミング信号を全て形成する。したがっ
て、外部からのタイミング制御が簡素化できるため、内
部同期式のスタティック型RAMと同様に扱い易いものと
なる。そして、メモリセルはダイナミック型の1MOSメモ
リセルを用いているので大メモリ容量化を実現すること
ができるものとなる。

第３図には、上記実施例回路のメモリセルの読み出し動
作を説明するための波形図が示されている。この実施例
では、一方のデータ線Ｄに接続されたメモリセルの読み
出しを行う時、そのワード線WLの選択タイミングに同期
して新たに設けたダミーワードDWLをロウレベルにし
て、キャパシタC1による容量カップリングによって、他
方のデータ線のプリチャージレベルＶ_cc/2を同図に点
線で示すように微少レベルにだけ低下させるものである
（Ｖ_cc′/2）。したがって、ハイレベルＨの読み出しに
おいて、ワード線WLの選択レベルが上述のように遅れる
ことによって、その読み出しが遅れても、読み出し基準
電圧が上記微少レベルだけ低下したＶ_cc′/2となるの
で、その差ΔＶを大きくできるものである。

これにより、基準電圧Ｖ_cc′/2に対して読み出しロウレ
ベルＬとハイレベルＨの電圧差ΔＶがほゞ同じになるタ
イミングを早くできる。これによりセンスアンプSAの動
作タイミングをその分早くできるから、読み出し動作の
高速化を図ることができる。ちなみに、本願発明者の試
算によれば、この発明を適用することによって、アクセ
スタイムをほゞ10％以上短縮することができるものであ
る。

〔実施例２〕第４図には、上記レベル調整回路の他の一実施例の回路
図が示されている。

この実施例では、ダミーセルDCによってデータ線のプリ
チャージレベルのレベル調整を行うものである。すなわ
ち、上記メモリセルと同様なスイッチMOSFETQd及びキャ
パシタC1′と、上記キャパシタC1′にロウレベルをスト
アするリセットMOSFETQd′とによりダミーセルを構成す
るものである。上記構成のダミーセルDC1,DC2を相補デ
ータ線D,にそれぞれ設け、例えば、一方のデータ線Ｄ
に接続されたメモリセルを選択した時には、ダミーワー
ド線DWL′をハイレベルにして他方のデータ線に接続
されるダミーセルDC1を選択状態にする。これにより、
他方のデータ線の浮遊容量と、上記リセットされたキ
ャパシタC1′とが接続されることによって、他方のデー
タ線のレベルを上記プリチャージレベルＶ_cc/2からＶ
_cc′/2のように微少レベルだけ低下させることができ
る。

〔効果〕

（１）ハーフプリチャージレベルを容量カップリング
又はダミーセルを用いて微少レベルだけ低下させること
により、ハイレベルとの差電圧を速いタイミングで大き
くすることができる。これによって、センスアンプの動
作タイミングを早くできるから、動作の高速化を図るこ
とができるという効果が得られる。

（２）上記ダミーセル又は単になるカップリング容量
をデータ線に１個設けるだけでよいので、極めて簡単な
回路を追加するだけで、高速動作と動作マージンの拡大
を図ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、その周辺回路
がダイナミック型回路により構成され、アドレスストロ
ーブ信号▲▼，▲▼により多重化されて外
部アドレス信号が供給されるようなダイナミック型RAM
に対しても上記同様にＶ_cc/2のプリチャージを行う場合
には、同様に適用することができる。

〔利用分野〕

この発明は、情報記憶用キャパシタと、アドレス信号選
択用のMOSFETとからなるダイナミック型メモリセルを用
いるダイナミック型RAMであって、Ｖ_cc/2のプリチャー
ジ方式を採るものに広く利用できるものである。

【図面の簡単な説明】

第１図は、Ｖ_cc/2のプリチャージ方式における動作の一
例を説明するための波形図、第２図は、この発明に係るダイナミック型RAMの一実施
例を示す回路図、第３図は、そのメモリセルの読み出し動作を説明するた
めの波形図、第４図は、読み出し基準電圧としてのプリチャージレベ
ルのレベル調整回路の他の一実施例を示す回路図であ
る。Ｍ−ARY……メモリアレイ、PC1……プリチャージ回路、
SA……センスアンプ、Ｃ−SW……カラムスイッチ、Ｒ−
DCR……ロウアドレスデコーダ、Ｃ−DCR……カラムアド
レスデコーダ、MA……メインアンプ、EG……アドレス信
号変化検出回路、TG……タイミング発生回路、REF……
自動リフレッシュ回路、DOB……データ出力バッファ、D
IB……データ入力バッファ、MPX……マルチプレクサ、D
C1,DC2……ダミーセル

Claims

【特許請求の範囲】

【請求項１】複数のデータ線対と、上記複数のデータ線対の両方に交差するように配置され
てなる複数のワード線と、上記複数のワード線と複数のデータ線対との交点にマト
リックス配置されてなるアドレス選択用MOSFETと情報記
憶用キャパシタとからなる複数のメモリセルと、上記複数のデータ線対のそれぞれをプリチャージ期間に
おいて短絡させる短絡MOSFETを含み、該短絡MOSFETによ
って上記複数のデータ線対をそれぞれのハイレベルとロ
ウレベルの中間電圧にプリチャージさせるプリチャージ
回路と、上記データ線対の一方に現れるメモリセルからの読み出
し信号をデータ線対の他方のプリチャージ電圧を参照電
圧として増幅するCMOSラッチ回路を含むセンスアンプ
と、上記データ線対の両方に交差するように配置されてなる
第１のダミーワード線と第２のダミーワード線からなる
ダミーワード線対と、上記第１のダミーワード線と上記複数のデータ線対のう
ちの他方との間及び上記第２のダミーワード線と上記複
数のデータ線対のうちの一方との間にそれぞれ設けられ
たキャパシタからなるレベル調整回路とを有し、該レベル調整回路はデータ線対の一方又は他方に接続さ
れたメモリセルの選択を行うワード線選択動作に同期し
て、データ線対の他方又は一方との間に上記キャパシタ
を介して結合されてなる第１又は第２のダミーワード線
を上記ワード線と逆方向のレベルに変化させて、かかる
データ線対の他方又は一方の電圧が上記キャパシタによ
る容量カップリングにより上記データ線対の一方又は他
方にメモリセルから時間の経過とともに読み出されるハ
イレベルとロウレベルとの中間レベルとなるように変化
させることを特徴とするダイナミック型RAM。