JP2555322B2 - ダイナミツク型ｒａｍ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ダイナミック型RAM（ランダム・アクセ
ス・メモリ）に関するもので、例えばセンスアンプを構
成する単位回路がCMOSラッチ回路により構成されるもの
に利用して有効な技術に関するものである。

〔従来の技術〕

ダイナミック型RAMにおける１ビットのメモリセル
は、情報記憶キャパシタCsとアドレス選択用MOSFETQmと
からなり、論理“1",“0"の情報はキャパシタCsに電荷
が有るか無いかの形で記憶される。情報の読み出しは、
MOSFETQmをオン状態にしてキャパシタCsを共通のデータ
線Ｄにつなぎ、データ線Ｄの電位がキャパシタCsに蓄積
された電荷量に応じてどのような変化が起きるかをセン
スすることによって行われる。上記メモリセルの読み出
し基準電圧を形成する方式として、データ線のハーフプ
リチャージ方式（又はダミーセルレス方式）が公知であ
る〔例えば、アイエスエスシーシー84、ダイジェスト
オブ テクニカル ペーバーズ（ISSCC84、DIGIST OF T
ECHNICAL PAPERS）誌第276頁〜第277頁、日経マグロウ
ヒル社1985年２月11日付『日経エレクトロニクス』第24
3頁〜第263頁参照〕。

〔発明が解決しようとする問題点〕

上記ハーフプリチャージ方式におけるセンスアンプと
してCMOSラッチ回路を用いた場合、CMOSラッチ回路に動
作電圧を供給する共通ソース線に対しても、上記同様な
ハーフプリチャージを行う必要がある。なぜなら、セン
スアンプを構成するCMOSラッチ回路におけるＰチャンネ
ルMOSFET及びＮチャンネルMOSFETの共通ソース線の電位
がそれぞれ電源電圧及び回路の接地電位のままにある
と、上記相補データ線のハーフプリチャージレベルに応
じて、これらのMOSFETが不所望にオン状態になって所望
のプリチャージ電位が得られなくなってしまう虞れがあ
るからである。

そこで、相補データ線のプリチャージ動作のときに、
上記センスアンプの共通ソース線も同様に短絡して同様
なハーフプリチャージ動作が行われる。しかしながら、
CMOSラッチ回路を構成するＰチャンネルMOSFETとＮチャ
ンネルMOSFETとを通して大きな直流電流が流れてしまう
のを防ぐ等のためには、ＰチャンネルMOSFET側のMOSFET
のサイズが小さく（コンダクタンスを小さく）設定され
る。このため、ＮチャンネルMOSFET側の共通ソース線の
寄生容量に対してＰチャンネルMOSFET側の共通ソース線
の寄生容量が小さくなり、上記プリチャージ動作のとき
に共通ソース線の電位が上記両寄生容量の容量化に従っ
てロウレベル側に偏倚してしまう。そこで、上記共通ソ
ース線の寄生容量を等しくして上記ハーフプリチャージ
電圧を得るために、ダミー容量を付加することが考えら
れる。しかし、このようにすると、センスアンプの動作
開始時に上記共通ソース線を電源電圧レベルに持ち上げ
るためのピーク電流が増大するとともに、電源電圧線の
ノイズレベルを大きくして誤動作の原因となる。

この発明の目的は、動作マージンを大きくしたCMOSセ
ンスアンプを含むダイナミック型RAMを提供することに
ある。

この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的な実施例の
概要を簡単に説明すれば、下記の通りである。すなわ
ち、複数のCMOSラッチ回路に対して共通に回路の電源電
圧と接地電位をそれぞれ供給するＰチャンネルMOSFETと
ＮチャンネルMOSFETからなるパワースイッチ回路からな
るセンスアンプにおける共通化された一方の共通ソース
線の寄生容量を他方の共通ソース線の寄生容量とほゞ等
しくさせるダミー容量を設けて、上記センスアンプが結
合される相補データ線を短絡することによって行われる
プリチャージ動作の時にオン状態にされるスイッチMOSF
ETを介して上記ダミー容量を一方の共通ソース線に接続
し、センスアンプが動作状態のときにオン状態にされる
スイッチMOSFETにより上記ダミー容量を回路の電源電圧
にプリチャージする。

〔作用〕

上記した手段によれば、センスアンプの共通ソース線
を短絡するプリチャージ動作のときに、両ソース線の容
量が等しくされているため所望のプリチャージ電位が得
られるとともに、センスアンプが動作を開始した後に上
記ダミー容量に対するプリチャージ動作が行われるた
め、センスアンプの動作開始時におけるピーク電流を小
さく抑えることができる。

〔実施例〕

第１図には、この発明に係るダイナミック型RAMの一
実施例の回路図が示されている。同図の各回路素子は、
公知のCMOS（相補型MOS）集積回路の製造技術によっ
て、１個の単結晶シリコンのような半導体基板上におい
て形成される。同図において、チャンネル（バックゲー
ト）部に矢印が付加されたMOSFETはＰチャンネル型であ
る。

特に制限されないが、集積回路は、単結晶Ｐ型シリコ
ンからなる半導体基板に形成される。ＮチャンネルMOSF
ETは、かかる半導体基板表面に形成されたソース領域、
ドレイン領域及びソース領域とドレイン領域との間の半
導体基板表面に薄い厚さのゲート絶縁膜を介して形成さ
れたポリシリコンからなるようなゲート電極から構成さ
れる。ＰチャンネルMOSFETは、上記半導体基板表面に形
成されたＮ型ウェル領域に形成される。これによって、
半導体基板は、その上に形成された複数のＮチャンネル
MOSFETの共通の基板ゲートを構成する。Ｎ型ウェル領域
は、その上に形成されたＰチャンネルMOSFETの基板ゲー
トを構成する。ＰチャンネルMOSFETの基板ゲートすなわ
ちＮ型ウェル領域は、第１図の電源端子Vccに結合され
る。基板バイアス電圧発生回路VBGは、半導体基板に供
給すべき負のバックバイアス電圧−Vbbを発生する。こ
れによって、ＮチャンネルMOSFETの基板ゲートにバック
バイアス電圧が加えられることになり、そのソース，ド
レインと基板間の寄生容量値が減少させられるため、回
路の高速動作化が図られる。

集積回路のより具体的な構造は、大まかに説明すると
次のようになる。

すなわち、単結晶Ｐ型シリコンからなり、かつＮ型ウ
エル領域が形成された半導体基板の表面部分のうち、活
性領域とされた表面部分以外、言い換えると半導体配線
領域、キャパシタ形成領域、及びＮチャンネル及びＰチ
ャンネルMOSFETのソース、ドレイン及びチャンネル形成
領域（ゲート形成領域）とされた表面部分以外には、公
知の選択酸化法によって形成された比較厚い厚さのフィ
ールド絶縁膜が形成されている。キャパシタ形成領域
は、特に制限されないが、キャパシタ形成領域上には、
比較的薄い厚さの絶縁膜（酸化膜）を介して１層目ポリ
シリコンが形成されている。１層目ポリシリコン層は、
フィールド絶縁膜上まで延長されている。１層目ポリシ
リコン層の表面には、それ自体の熱酸化によって形成さ
れた薄い酸化膜が形成されている。キャパシタ形成領域
における半導体基板表面には、特に制限されないが、イ
オン打ち込み法によるＮ型領域（チャンネル領域）が形
成される。これによって、１層目ポリシリコン層、薄い
絶縁膜及びチャンネル領域からなるキャパシタが形成さ
れる。フィールド酸化膜上の１層目ポリシリコン層は、
１種の配線とみなされる。

チャンネル形成上には、薄いゲート酸化膜を介してゲ
ート電極とするための２層目ポリシリコン層が形成され
ている。この２層目ポリシリコン層は、フィールド絶縁
膜上及び１層目ポリシリコン層上に延長される。特に制
限されないが、後で説明するメモリアレイにおけるワー
ド線及びダミーワード線は、２層目ポリシリコン層から
構成される。

フィールド絶縁膜、１層目及び２層目ポリシリコン層
によって覆われていない活性領域表面には、それらを不
純物導入マスクとして使用する公知の不純物導入技術に
よってソース、ドレイン及び半導体配線領域が形成され
ている。

１層目及び２層目ポリシリコン層上を含む半導体基板
表面に比較的厚い厚さの層間絶縁膜が形成され、この層
間絶縁膜上には、アルミニュウムからなるような導体層
が形成されている。導体層は、その下の絶縁膜に設けら
れたコンタクト孔を介してポリシリコン層、半導体領域
に電気的に結合されている。後で説明するメモリアレイ
におけるデータ線は、特に制限されないが、この層間絶
縁膜上に延長された導体層から構成される。

層間絶縁膜上及び導体層上を含む半導体基板表面は、
窒化シリコン膜とフオスフオシリケートガラス膜とから
なるようなファイナルパッシベーション膜によって覆わ
れている。

メモリアレイM-ARYは、特に制限されないが、２交点
（折り返しビット線）方式とされる。第１図には、その
一対の行が具体的に示されている。一対の平行に配置さ
れた相補データ線（ビット線又はディジット線）D,
に、アドレス選択用MOSFETQmと情報記憶用キャパシタCs
とで構成された複数のメモリセルのそれぞれの入出力ノ
ードが同図に示すように所定の規則性をもって配分され
て結合されている。

プリチャージ回路PCは、代表として示されたMOSFETQ5
のように、相補データ線D,間に設けられたＮチャンネ
ル型のスイッチMOSFETにより構成される。このMOSFETQ5
は、そのゲートにチップ非選択状態に発生されるプリチ
ャージ信号φpcが供給されることによってオン状態にさ
れる。これにより、前の動作サイクルにおいて、後述す
るセンスアンプSAの増幅動作による相補データ線D,の
ハイレベルとロウレベルを短絡して、相補データ線D,
を約Vcc/2のハーフプリチャージ電圧とする。なお、RAM
がチップ非選択状態にされ、上記プリチャージMOSFETQ5
等がオン状態にされる前に、上記センスアンプSAは非動
作状態にされる。これにより、上記相補データ線D,は
ハイインピーダンス状態でハイレベルとロウレベルを保
持するものとなっている。また、RAMが動作状態にされ
て、センスアンプSAが動作を開始する前に上記プリチャ
ージMOSFETQ5等はオフ状態にされる。これにより、相補
データ線D,は、ハイインピーダンス状態で上記ハーフ
プリチャージレベルを保持するものである。

このようなハーフプリチャージ方式にあっては、相補デ
ータ線D,のハイレベルとロウレベルを単に短絡して形
成するものであるので、低消費電力化が図られる。ま
た、センスアンプSAの増幅動作におてい、上記プリチャ
ージレベルを中心として相補データ線D,がハイレベル
とロウレベルのようにコモンモードで変化するので、容
量カップリングにより発生するノイズレベルを低減でき
るものとなる。

センスアンプSAは、その単位回路USAが例示的に示さ
れており、ＰチャンネルMOSFETQ7,Q9と、ＮチャンネルM
OSFETQ6,Q8とからなるCMOSラッチ回路で構成され、その
一対の入出力ノードが上記相補データ線D,に結合され
ている。また、上記ラッチ回路には、特に制限されない
が、並列形態のＰチャンネルMOSFETQ12,Q13を通して電
源電圧Vccが供給され、並列形態のＮチャンネルMOSFETQ
10,Q11を通して回路の接地電圧Vssが供給される。これ
らのパワースイッチMOSFETQ10,Q11及びMOSFETQ12,Q13
は、同じメモリマット内の他の同様な行に設けられたCM
OSラッチ回路（単位回路）に対して共通に用いられる。
言い換えるならば、同じメモリマット内のCMOSラッチ回
路におけるＰチャンネルMOSFETとＮチャンネルMOSFETの
ソースは、それぞれ共通ソース線PS（第１の共通ソース
線）及びNS（第２の共通ソース線）に結合される。上記
ＰチャンネルMOSFETQ7とQ9は、ＮチャンネルMOSFETQ6と
Q8に比べて、そのサイズ（コンダクタンス）が小さく設
定される。これにより、センスアンプが動作開始したと
き、上記ＰチャンネルMOSFETQ7,Q9とＮチャンネルMOSFE
TQ6,Q8とを通してそれぞれ流れる直流電流を小さくして
いる。

上記MOSFETQ10,Q12のゲートには、動作サイクルでは
センスアンプSAを活性化させる相補タイミングパルスφ
pa1,pa1が印加され、MOSFETQ11,Q13のゲートには、上
記タイミングパルスφpa1,pa1より遅れた、相補タイ
ミングパルスφpa2,pa2が印加される。このようにす
ることによって、センスアンプSAの動作は２段階に分け
られる。タイミングパルスφpa1,pa1が発生されたと
き、すなわち第１段階においては、比較的小さいコンダ
クタンスを持つMOSFETQ10及びQ12による電流制限作用に
よってメモリセルからの一対のデータ線間に与えられた
微小読み出し電圧は、不所望なレベル変動を受けること
なく増幅される。上記センスアンプSAでの増幅動作によ
って相補データ線電位の差が大きくされた後、タイミン
グパルスφpa2,pa2が発生されると、すなわち第２段
階に入ると、比較的大きなコンダクタンスを持つMOSFET
Q11,Q13がオン状態にされる。センスアンプSAの増幅動
作は、MOSFETQ11,Q13がオン状態にされることによって
速くされる。このように２段階に分けて、センスアンプ
SAの増幅動作を行わせることによって、相補データ線の
不所望なレベル変化を防止しつつデータの高速読み出し
を行うことができる。

この実施例では、上記のように各単位回路UASにおけ
るＰチャンネルMOSFETとＮチャンネルMOSFETとの素子サ
イズが異なることによって、ＰチャンネルMOSFET側の共
通ソース線PSの寄生容量値が、ＮチャンネルMOSFET側の
共通ソース線の寄生容量値に対して小さくされる。上記
両共通ソース線PSとNSとの間には、上記プリチャージ信
号φpcを受けるＮチャンネル型のスイッチMOSFETQ45が
設けられる。しかしながら、上記スイッチMOSFETQ45に
よって両共通ソース線PSとNSを短絡しても、上記のよう
な寄生容量値の相違によって上記ハーフプリチャージ電
位に等しくならない。そこで、ＰチャンネルMOSFET側の
共通ソース線PSには、スイッチMOSFETQ46を介してダミ
ー容量Cpが選択的に接続される。このダミー容量Cpの容
量値は、それと上記ＰチャンネルMOSFET側の共通ソース
線PSの寄生容量（図示せず）との合成容量値が、上記Ｎ
チャンネルMOSFET側の寄生容量（図示せず）の寄生容量
値とほゞ等しくなるように設定される。

また、上記ダミー容量Cpに対するプリチャージ動作
は、センスアンプSAの動作開始タイミングでのピーク電
流の増大を防ぐために、タイミング信号ｐを受けるＰ
チャンネル型のスイッチMOSFETQ47により行われる。こ
のタイミング信号ｐは、後述するようにセンスアンプ
SAが動作を開始した後にハイレベルからロウレベルにさ
れる。また、上記MOSFETQ47は、そのコンダクタンスが
比較的小さなコンダクタンスに設定されることによっ
て、ダミー容量Cpに対して比較的長い時間を費やしてそ
のプリチャージ動作を行う。

また、特に制限されないが、抵抗R1とR2によって比較
的正確に形成される電源電圧Vccの1/2の電圧を形成して
おいて、上記プリチャージ動作のときにスイッチMOSFET
Q48を介して上記共通ソース線NSにレベル補償用の電圧
が供給される。

ロウデコーダR-DCRは、特に制限されないが、２分割
されたロウデコーダR-DCR1とR-DCR2との組み合わせによ
って構成される。同図には、第２のロウデコーダR-DCR2
の単位回路（ワード線４本分）UDCRが代表として示され
ている。図示の構成に従うと、アドレス信号２〜ｍ
は、直列形態にされたＮチャンネル型の駆動MOSFETMOSF
ETQ32〜Q34のゲートに供給される。Ｐチャンネル型のプ
リチャージMOSFETQ35のゲートには、特に制限されない
が、チップ非選択状態のときにロウレベルにされるプリ
チャージ信号が供給される。上記プリチャージMOSFET
Q35と駆動MOSFETQ32〜Q34によりダイナミック型のナン
ド（NAND）ゲート回路が構成され、上記４本分のワード
線選択信号が形成される。上記ナンドゲート回路の出力
は、一方において、CMOSインバータIV1で反転されＮチ
ャンネル型のカットMOSFETQ28〜Q31を通して、スイッチ
回路としてのＮチャンネル型伝送ゲートMOSFETQ24〜Q27
のゲートに伝えられる。上記ナンドゲート回路は、それ
自体ダイナミック動作を行うものであるので、その出力
ノードのリーク電流によるレベル低下を補償するため
に、次のMOSFETが設けられる。上記ダイナミック型のナ
ンドゲート回路の出力ノードには、特に制限されない
が、上記出力信号を送出するCMOSインバータ回路IV1の
出力信号を受けるＰチャンネル型のスイッチMOSFETQ36
が設けられる。このスイッチMOSFETQ36には、そのゲー
トが定常的に回路の接地電位に接続され、そのコンダク
タンスが小さくされたＰチャンネル型の電流源MOSFETQ3
7によって形成された微少電流が供給される。特に制限
されないが、この電流源MOSFETQ37は、上記第２のロウ
デコーダR-DCR2を構成する他の各単位回路に対して共通
に設けられる。このように電流源MOSFETQ37を多数の単
位回路に対して共通に用いる場合には、それぞれのリー
ク電流を補うため、全体では比較的大きな電流を流すこ
とが必要とされる。このため、１つの単位回路の微少電
流のみを形成する場合の電流源MOSFETに比べて素子サイ
ズを小さくできる。すなわち、上記のような微少電流を
形成するためには、そのコンダクタンスを極めて小さく
設定することから、MOSFETのチャンネル長を長く設定す
ることになるため、その面積が比較的大きくされてしま
うからである。

上記単位回路UDCRにおいては、上記ダイナミック型の
ナンドゲート回路の出力信号がハイレベル（非選択レベ
ル）にされたとき、CMOSインバータ回路IV1の出力信号
のロウレベルによって上記スイッチMOSFETQ36がオン状
態にされる。これにより、ダイナミック型のナンドゲー
ト回路の出力ノードにMOSFETQ37により形成された微小
電流が供給されるため、出力信号を電源電圧Vccのよう
なハイレベルに維持させることができる。また、上記ナ
ンドゲート回路の出力信号がロウレベル（選択レベル）
なら、上記CMOSインバータ回路IV1の出力信号のハイレ
ベルによってスイッチMOSFETQ36はオフ状態にされる。
これにより、単位回路UDCRは、ロウレベルの出力信号を
形成するとき、上記レベル補償のための直流電流を消費
しない。

第１のロウデコーダR-DCR1は、その具体的回路を図示
しないが、２ビットの相補アドレス信号a0,０及びa1,
１で形成されたデコード信号によって選択される上記
同様な伝送ゲートMOSFETとカットMOSFETとからなるスイ
ッチ回路を通してワード線選択タイミング信号φｘから
４通りのワード線選択タイミング信号φx00ないしφx11
を形成する。これらのワード線選択タイミング信号φx0
0〜φx11は、上記伝送ゲート上記MOSFETQ24〜Q27を介し
て各ワード線に伝えられる。なお、ロウデコーダR-DCR1
は、ロウデコーダR-DCR2と類似のデコーダ回路を用いる
もの、又は完全CMOSスタティック型のデコーダであって
もよい。

特に制限されないが、タイミング信号φx00は、アド
レス信号０及び１がハイレベルにされているとき、
タイミング信号φｘに同期してハイレベルにされる。同
様に、タイミング信号φx01、φx10及びφx11は、それ
ぞれアドレス信号a0及び１、及び０及びa1、及びa0
及びa1がハイレベルにされているときタイミング信号φ
ｘに同期してハイレベルにされる。

これによって、アドレス信号a1及びa1は、複数のワー
ド線のうちのデータ線Ｄに結合されたメモリセルに対応
されたワード線群（W0、W1、以下、第１ワード線群と称
する）と、データ線Ｄに結合されたメモリセルに対応さ
れたワード線群（W2、W3、以下、第２ワード線群と称す
る）とを識別するための一種のワード線群選択信号とみ
なされる。

ロウデコーダR-DCR1とR-DCR2のようにロウデコーダを
２分割することによって、ロウデコーダR-DCR2のピッチ
（間隔）とワード線のピッチとを合わせることができ
る。その結果、無駄な空間が半導体基板上に生じない。
各ワード線と接地電位との間には、MOSFETQ20〜Q23が設
けられ、そのゲートに上記NAND回路の出力が印加される
ことによって、非選択時のワード線を接地電位に固定さ
せるものである。特に制限されないが、上記ワード線に
は、その遠端側（デコーダ側と反対側の端）にリセット
用のMOSFETQ38〜Q41が設けられており、リセットパルス
φpwを受けてこれらのMOSFETQ38〜Q41がオン状態となる
ことによって、選択されたワード線がその両端から接地
レベルにリセットされる。

カラムスイッチC-SWは、代表として示されているMOSF
ETQ42,Q43のように、相補データ線D,と共通相補デー
タ線CD,▲▼を選択的に結合させる。これらのMOSFE
TQ42,Q43のゲートには、カラムデコーダC-DCRからの選
択信号が供給される。

ロウアドレスバッファR-ADBは、外部端子から供給さ
れたロウアドレスストローブ信号▲▼に基づいて
後述するタイミング発生回路TGにより形成されたタイミ
ング信号（図示せず）により動作状態にされ、その動作
状態において上記ロウアドレスストローブ信号▲
▼に同期して外部端子から供給されたアドレス信号A0〜
Amを取り込み、それを保持するととに内部相補アドレス
信号ａ０〜ａｍを形成して上記ロウアドレスデコーダR-
DCR1及びR-DCR2に伝える。ここで、上記外部端子から供
給されたアドレス信号A0と同相の内部アドレス信号a0と
逆相の内部アドレス信号０とを合わせて相補アドレス
信号ａ０のように表している（以下、同じ）。ロウアド
レスデコーダR-DCR1とR-DCR2は、上述のように上記相補
アドレス信号ａ０〜ａｍを解読して、ワード線選択タイ
ミング信号φｘに同期してワード線の選択動作を行う。

一方、カラムアドレスバッファC-ADBは、外部端子か
ら供給されたカラムアドレスストローブ信号▲▼
に基づいて後述するタイミング発生回路TGにより形成さ
れたタイミング信号（図示せず）により動作状態にさ
れ、その動作状態において上記カラムアドレスストロー
ブ信号▲▼に同期して外部端子から供給されたア
ドレス信号A0〜Anを取り込み、それを保持するととに内
部相補アドレス信号ａ０〜ａｎを形成してカラムアドレ
スデコーダC-DCRに伝える。

カラムデコーダC-DCRは、データ線選択タイミング信
号φｙによってカラム選択タイミングが制御され、カラ
ムアドレスバッファC-ADBから供給される内部アドレス
信号a0〜anと逆相のアドレス信号０〜ｎからなる相
補アドレス信号ａ０〜ａｎを解読することによって上記
カラムスイッチC-SWに供給すべき選択信号を形成する。

なお、同図においては、ロウアドレスバッファR-ADB
とカラムアドレスバッファC-ADBを合わせてアドレスバ
ッファR,C-ADBのように表している。

上記共通相補データ線CD,▲▼間には、上記同様
なプリチャージ回路を構成するプリチャージMOSFETQ44
が設けられている。この共通相補データ線CD,▲▼
には、上記単位のセンスアンプUSAと同様な回路構成の
メインアンプMAの一対の入出力ノードが結合されてい
る。このメインアンプの出力信号は、データ出力バッフ
ァDOBを介して外部端子Doutへ送出される。読み出し動
作ならば、データ出力バッファDOBはそのタイミング信
号rwによって動作状態にされ、上記メインアンプMAの
出力信号を増幅して外部端子Doutから送出する。なお、
書込み動作なら、上記タイミング信号rwによってデー
タ出力バッファDOBの出力はハイインピーダンス状態さ
れる。

上記共通相補データ線CD,▲▼は、データ入力バ
ッファDIBの出力端子が結合される。書込み動作なら
ば、データ入力バッファDIBは、そのタイミング信号φr
wによって動作状態にされ、外部端子Dinから供給された
書込み信号に従った相補書込み信号を上記共通相補デー
タ線CD,CDに伝えることにより、選択されたメモリセル
への書込みが行われる。なお、読み出し動作なら、上記
タイミング信号φrwによってデータ入力バッファDIBの
出力はハイインピーダンス状態にされる。

上記のようにアドレス選択用MOSFETQmと情報記憶用キャ
パシタCsとからなるダイナミック型メモリセルへの書込
み動作において、情報記憶用キャパシタCsにフルライト
を行うため、言い換えるならば、アドレス選択用MOSFET
Qm等のしきい値電圧により情報記憶用キャパシタCsへの
書込みハイレベルのレベル損失が生じないようにするた
め、ワード線選択タイミング信号φｘによって起動され
るワード線ブートストラップ回路（図示せず）が設けら
れる。このワード線ブートストラップ回路は、例えばワ
ード線選択タイミング信号φｘとその遅延信号を用い
て、ワード線選択タイミング信号φｘのハイレベルを電
源電圧Vcc以上の高レベルとする。

上述した各種タイミング信号は、次のタイミング発生
回路TGにより形成される。タイミング発生回路TGは、上
記代表として示された主要なタイミング信号等を形成す
る。すなわち、このタイミング発生回路TGは、外部端子
から供給されたアドレスストローブ信号▲▼及び
▲▼と、ライトイネーブル信号▲▼とを受け
て、上記一連の各種タイミングパルスを形成する。

回路信号REFCで示されているのは、自動リフレッシュ
回路であり、リフレッシュアドレスカウンタ，タイマー
等を含んでいる。この自動リフレッシュ回路REFCは、特
に制限されないが、アドレスストローブ信号▲▼
と▲▼を受ける論理回路により、ロウアドレスス
トローブ信号▲▼がロウレベルにされる前にカラ
ムアドレスストローブ信号▲▼がロウレベルにさ
れたとき、それをリフレッシュモードとして判定し、上
記ロウアドレスストローブ信号▲▼をクロックと
するアドレスカウンタ回路により形成されたリフレッシ
ュアドレス信号a0′〜am′を送出させる。このリフレッ
シュアドレス信号a0′〜am′は、マルチプレクサ機能を
持つ上記ロウアドレスバッファR-ADBを介してロウアド
レスデコーダ回路R-DCR1及びR-DCR2に伝えられる。この
ため、リフレッシュ制御回路REFCは、リフレッシュモー
ドのとき、上記アドレスバッファR-ADBの切り換えを行
う制御信号を発生させる（図示せず）。これによって、
リフレッシュアドレス信号a0′〜am′に対応された一本
のワード線選択によるリフレッシュ動作が実行される
（CASビフォワーRASリフレッシュ）。

第２図には、上記ダイナミック型RAMの動作の一例を
説明するためのタイミング図が示されている。

ロウ及びカラムアドレスストローブ信号▲▼，
▲▼がロウレベルからハイレベルにされると、RA
Mはチップ非選択状態にされる。このチップ非選択状態
においては、ワード線タイミング信号φｘ及びセンスア
ンプの動作タイミング信号φpa（φpa1,φpa2）はロウ
レベルにされる。なお、図示しないが、Ｐチャンネル型
のパワースイッチMOSFETQ12,Q13のゲートに供給される
タイミング信号pa1とpa2は、ハイレベルにされる。
これによって、パワースイッチMOSFETQ10,Q11及びQ12,Q
13がオフ状態にされるため、センスアンプSAの動作が停
止される。これによって、センスアンプSAのの共通ソー
ス線NS及びPSは、フローティング状態でロウレベルとハ
イレベルを維持する。また、上記センスアンプSAが非動
作状態にされることに応じて、相補データ線D,も、そ
の前の動作サイクルに応じてフローティング状態でハイ
レベルとロウレベルを維持する。上記ワード線選択タイ
ミング信号φｘのロウレベルによって、選択されたワー
ド線がハイレベルからロウレベルの非選択レベルにされ
る。このようなワード線の非選択レベルの立ち下がりを
早くするために、タイミング信号φpwがハイレベルにな
って、ワード線の遠端側に設けられたスイッチMOSFETQ3
8ないしQ41等がオン状態にされる。なお、上記チップ非
選択状態とともにタイミング信号ｐがロウレベルから
ハイレベルになって、ダミー容量Cpにハイレベルのプリ
チャージ電圧を供給するスイッチMOSFETQ47がオフ状態
にされる。これによって、ダミー容量Cpは、ハイインピ
ーダンスでプリチャージレベルを維持する。

この後、プリチャージ信号φpcがロウレベルからハイ
レベルにされる。これによって、相補データ線D,間を
短絡するMOSFETQ5がオン状態になって、相補データ線D,
のハーフプリチャージ動作を行わせる。これ同時に、
センスアンプSAの共通ソース線PSとNSを短絡するスイッ
チMOSFETQ45と、上記ダミー容量Cpを共通ソース線PSに
結合させるスイッチMOSFETQ46がオン状態にされる。こ
れによって、共通ソース線PSとNSの電位（プリチャージ
レベル）は、上記ダミー容量Cpが付加されることによっ
て、上記ハイレベルとロウレベルのほゞ中間電位に等し
くされる。

そして、ロウアドレスストローブ信号▲▼がハ
イレベルからロウレベルにされると、RAMはチップ選択
状態にされる。この信号▲▼のハイレベルからロ
ウレベルへの立ち下がりタイミングで、アドレス端子か
ら供給されるアドレス信号AXがロウアドレスバッファR-
ADBに取り込まれる。このようなチップ選択状態に伴
い、上記プリチャージ動作が終了される。すなわち、タ
イミング信号φpwはロウレベルにされ、ワード線遠端側
のリセットMOSFETQ38ないしQ41をオフ状態にして、ワー
ド線のリセット状態を解除させる。また、プリチャージ
信号φpcも同様にロウレベルにされ、上記各MOSFETQ5、
Q44、Q45及びQ48がオフ状態にされる。

そして、上記アドレスバッファR-ADB及びデコーダR-D
CRの動作時間を待ってワード線選択タイミング信号φｘ
がハイレベルにされ、１本のワード線を選択状態にさせ
る。これによって、選択されたメモリセルが結合される
一方のデータ線の電位は、上記ハーフプリチャージ電位
とメモリセルの情報記憶電荷に従った微小レベルに変化
する。このとき他方のデータ線は、上記ハーフプリチャ
ージ電位のままにされる。

次に、センスアンプのタイミング信号φpa（図示しな
いpa）がハイレベル（図示しないロウレベル）にされ
ると、センスアンプSAが２つのタイミング信号φpa1,φ
pa2（pa1,pa2）による前述のような２段階にわたる
増幅動作を開始する。

このようなセンスアンプSAが増幅動作を開始した後、
タイミング信号ｐがハイレベルからロウレベルにされ
る。これによって、ＰチャンネルMOSFETQ47がオン状態
にされ、上記ダミー容量Cpに対するプリチャージ動作を
開始するものである。

また、カラムアドレスストローブ信号▲▼がハ
イレベルからロウレベルへの立ち下がりタイミングで、
アドレス端子から供給されるアドレス信号AYがカラムア
ドレスバッファR-ADBに取り込まれる。上記信号▲
▼に基づいて形成されるデータ線選択タイミング信号
φｙが発生されると、これに同期して一対の相補データ
線が共通相補データ線CD,▲▼に接続させるカラム
スイッチMOSFETがオン状態にされ、データ線の選択動作
が行われる。

以下、図示しないが、ライトイネーブル信号▲▼
がハイレベルにされる読み出し動作なら、メインアンプ
MA、及びデータ出力バッファDOBがそれぞれのタイミン
グ信号に従って動作状態にされる。また、ライトイネー
ブル信号▲▼がロウレベルの書き込み動作なら、デ
ータ入力バッファDIBがそのタイミング信号に従って動
作状態にされ、その出力信号（書き込み信号）が共通相
補データ線CD,▲▼、カラムスイッチMOSFET及び相
補データ線を通して選択されたメモリセルに伝えられ
る。

上記の実施例から得られる作用効果は、下記の通りで
ある。

（１）複数のCMOSラッチ回路に対して共通に回路の電源
電圧と接地電位をそれぞれ供給するＰチャンネルMOSFET
とＮチャンネルMOSFETからなるパワースイッチ回路から
なるセンスアンプにおける共通化された一方の共通ソー
ス線の寄生容量を他方の共通ソース線の寄生容量とほゞ
等しくさせるダミー容量を設けて、上記センスアンプが
結合される相補データ線を短絡することによって行われ
るプリチャージ動作の時にオン状態にされるスイッチMO
SFETを介して上記ダミー容量を一方の共通ソース線に接
続することによって、共通ソース線の電位を相補データ
線とほゞ同じハーフプリチャージ電位にすることができ
るとという効果が得られる。

（２）上記ダミー容量に対するプリチャージ動作をセン
スアンプが動作開始した後の適当なタイミングにより行
うとこによって、センスアンプの動作開始時におけるピ
ーク電流を小さく抑えることができる。これによって、
記憶情報に従った微小な読み出し信号の増幅動作を開始
するときに、電源電圧供給線に流れるピーク電流を抑え
ることによってノイズレベルを小さくできから、センス
アンプの動作マージンの向上を図ることができるという
効果が得られる。

（３）上記（１）により、センスアンプの共通ソース線
の電位をほゞ相補データ線と同じプリチャージレベルに
することができるから、必要に応じて設けられるレベル
補償用回路の電流供給能力を小さくできるという効果が
得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記ダイナ
ミック型RAMを構成する他の周辺回路の具体的回路構成
は、種々の実施形態を採ることができるものである。例
えば、メモリアレイが複数個からなる場合、それに応じ
て複数のセンスアンプが設けられ、それぞれに前記実施
例のようなダミー容量が付加されるものである。また、
上記プリチャージ動作は、RAMが選択状態にされるとき
のアドレスバッファやデコーダ回路の動作時間を利用し
て行うようにするものであってもよい。さらに、アドレ
ス信号は、それぞれ独立した外部端子から供給するもの
であってもよい。自動リフレッシュ回路は、特に必要と
されるものではない。

この発明は、CMOSラッチ回路を利用したセンスアンプ
を含むハーフプリチャージ方式のダイナミック型RAMに
広く利用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、複数のCMOSラッチ回路に対して共通に回
路の電源電圧と接地電位をそれぞれ供給するＰチャンネ
ルMOSFETとＮチャンネルMOSFETからなるパワースイッチ
回路からなるセンスアンプにおける共通化された一方の
共通ソース線の寄生容量を他方の共通ソース線の寄生容
量とほゞ等しくさせるダミー容量を設けて、上記センス
アンプが結合される相補データ線を短絡することによっ
て行われるプリチャージ動作の時にオン状態にされるス
イッチMOSFETを介して上記ダミー容量を一方の共通ソー
ス線に接続することによって、共通ソース線の電位を相
補データ線とほゞ同じハーフプリチャージ電位にするこ
とができる。また、上記ダミー容量に対するプリチャー
ジ動作をセンスアンプが動作開始した後の適当なタイミ
ングにより行うとこによって、センスアンプの動作開始
時におけるピーク電流を小さく抑えることができる。

【図面の簡単な説明】

第１図は、この発明に係るダイナミック型RAMの一実施
例を示す回路図、 第２図は、その動作の一例を説明するためのタイミング
図である。 M-ARY……メモリアレイ、PC……プリチャージ、SA……
センスアンプ、UAS……単位回路、C-SW……カラムスイ
ッチ、R-ADB……ロウアドレスバッファ、C-ADB……カラ
ムアドレスバッファ、R-DCR1,R-DCR2……ロウアドレス
デコーダ、C-DCR……カラムアドレスデコーダ、MA……
メインアンプ、TG……タイミング発生回路、REFC……自
動リフレッシュ回路、DOB……データ出力バッファ、DIB
……データ入力バッファ、VBG……基板バイアス発生回
路

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】複数の相補データ線と、複数のワード線
   と、それぞれアドレス選択用MOSFETと情報記憶用キャパ
   シタとからなりそれぞれ相補データ線とワード線との交
   点に設けられてなる複数のメモリセルとを持つメモリア
   レイと、 それぞれ各相補データ線間に設けられプリチャージ用タ
   イミングパルスによって各相補データ線間を短絡するよ
   うに動作されて各相補データ線を動作電圧の1/2のレベ
   ルにプリチャージせしめる複数の第１プリチャージMOSF
   ETと、 それぞれ一対の入出力ノードを持ち該一対の入出力ノー
   ドが対応する相補データ線に結合される複数の単位回路
   と、上記複数の単位回路に対して共通に設けられセンス
   アンプ活性化用のタイミングパルスによりスイッチ制御
   されるＰチャンネル型の第１パワースイッチMOSFET及び
   Ｎチャンネル型の第２のパワースイッチMOSFETとからな
   り、上記複数の単位回路のそれぞれが、ゲート、ドレイ
   ンが交差接続された状態をもって対応する一対の入出力
   ノードに結合されかつソースが第１共通ソース線に共通
   接続されてなる一対のＰチャンネル型MOSFETと、ゲー
   ト、ドレインが交差接続された状態をもって対応する上
   記一対の入出力ノードに結合されかつソースが第２共通
   ソース線に共通接続されてなる一対のＮチャンネル型MO
   SFETとからなるCMOSラッチ回路からなり、上記第１パワ
   ースイッチMOSFETが電源端子と上記第１共通ソース線と
   の間に設けられオン状態において上記第１共通ソース線
   に動作電位を与えるようにされてなり、かつ上記第２パ
   ワースイッチMOSFETが上記第２共通ソース線と接地電位
   端子との間に設けられオン状態において上記第２共通ソ
   ース線に動作電位を与えるようにされてなるセンスアン
   プと、 上記第１共通ソース線と上記第２共通ソース線との間に
   設けられ上記プリチャージ用タイミングパルスと同期す
   るタイミングパルスによって上記第１共通ソース線と上
   記第２共通ソース線との相互を短絡せしめるように動作
   されて上記第１、第２共通ソース線をプリチャージせし
   める第２プリチャージMOSFETと、 を備えてなるダイナミック型RAMであって、 上記第１共通ソース線がもつ寄生容量と上記２共通ソー
   ス線がもつ寄生容量との差を減少せしめるように作用す
   るダミー容量と、 上記第１、第２共通ソース線の一方と上記ダミー容量と
   の間に設けられ第１プリチャージMOSFETによる上記相補
   データ線のプリチャージと同期するタイミングパルスに
   よってオン状態にされる第１スイッチMOSFETと、 上記第１、第２パワースイッチMOSFETがオン状態にされ
   た後であって上記第１プリチャージMOSFET及び第２プリ
   チャージMOSFETが動作されるまでの間に発生されるタイ
   ミングパルスによって動作されて上記ダミー容量を動作
   電圧レベルにプリチャージする第２スイッチMOSFETと、 を備えてなり、上記相補データ線の上記プリチャージの
   レベルと上記第１、第２共通ソース線の上記プリチャー
   ジのレベルとの差を、上記ダミー容量、第１、第２スイ
   ッチMOSFETの動作に基づく上記ダミー容量の電荷の利用
   によって減少せしめるようにされてなることを特徴とす
   るダイナミック型RAM。
2. 【請求項２】上記第２スイッチMOSFETが、Ｐチャンネル
   型MOSFETからなり、上記第１スイッチMOSFETがＮチャン
   ネル型MOSFETからなることを特徴とする特許請求の範囲
   第１項記載のダイナミック型RAM。