JPH04281291A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、例えばダイナミック型メモリセルを用いつつ、入出
力インターフェイスをスタティック型ＲＡＭと互換性を
持たせた疑似スタティック型ＲＡＭに利用して有効な技
術に関するものである。

【０００２】

【従来の技術】情報記憶用キャパシタとアドレス選択用
ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）と
から構成されるダイナミック型メモリセルを用いたＲＡ
Ｍ（ランダム・アクセス・メモリ）として、（株）サン
エンスフォーラム発行『超ＬＳＩ総合辞典』頁４９５が
ある。

【０００３】

【発明が解決しようとする課題】ダイナミック型メモリ
セルを用いたＲＡＭでは、記憶容量の増大とともに高速
化を図ったものが開発されている。ダイナミック型メモ
リセルを用いたＲＡＭにおいては、データの破壊読み出
しを行うものであるため、メモリセルからの読み出し終
了後にそれを増幅してもとのメモリセルへ再書き込みを
行う必要がある。メモリセルの微細化と高速化に伴いメ
モリセルからの微小な読み出し信号を再書き込みに必要
なレベルまで増幅するセンスアンプの増幅動作に費やさ
れる時間がメモリアクセスタイムにも影響を及ぼすよう
になってきている。特に、入出力インターフェイスがス
タティック型ＲＡＭと互換性を持つようにされた疑似ス
タティック型ＲＡＭでは、Ｘ系とＹ系のアドレスが同時
に入力されることによってＹ系の選択動作も早くなるた
め、上記センスアンプによる再書き込みの終了を待って
メインクロック（チップイネーブル信号）をリセットし
てプリチャージ動作に移行するものであるから、センス
アンプの動作時間が直接的にメモリアクセスタイムに影
響を及ぼすものとなる。この発明の目的は、簡単な構成
により高速化を実現したセンスアンプを備えた半導体記
憶装置を提供することにある。この発明の前記ならびに
そのほかの目的と新規な特徴は、本明細書の記述および
添付図面から明らかになるであろう。

【０００４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型メモリセル
が結合された相補データ線の読み出し信号を増幅するセ
ンスアンプを時系列的なタイミングパルスに従って活性
化させる複数からなるパワースイッチＭＯＳＦＥＴのう
ち、ハイレベル側の動作電圧を与えるものであって、遅
く動作させられるパワースイッチＭＯＳＦＥＴは、デー
タ線に与えられるハイレベルより高い電圧をセンスアン
プに与えるようにする。

【０００５】

【作用】上記した手段によれば、ハイレベル側に増幅さ
れるべきデータ線を高い電圧を用いてプルアップすると
いう簡単な構成により、その立ち上がりを急峻にできる
からセンスアンプの動作の増幅動作の高速化が図られる
。

【０００６】

【実施例】図１には、この発明が適用される疑似スタテ
ィック型ＲＡＭの一実施例の要部ブロック図が示されて
いる。同図の各回路ブロック及び回路素子は、公知の半
導体集積回路の製造技術によって、単結晶シリコンのよ
うな１個の半導体基板上において形成される。同図にお
いて、チャンネル部分（バックゲート）に矢印が付加さ
れたＭＯＳＦＥＴはＰチャンネルＭＯＳＦＥＴである（
以下、同じ）。また、この発明ではＭＯＳＦＥＴは、Ｉ
ＧＦＥＴ（絶縁ゲート型電界効果トランジスタ）の意味
で用いている。

【０００７】チップイネーブル信号ＣＥは、クロック発
生回路Ｃ１Ｇに入力され、ここでクロックパルスＣ１が
形成される。アドレスバッファＡＤＢは、上記クロック
パルスＣ１により活性化されて、外部端子から供給され
るアドレス信号Ａｉの取り込みを行う。アドレス信号Ａ
ｉは、Ｘ系とＹ系の複数ビットからなるアドレス信号で
ある。すなわち、疑似スタティック型ＲＡＭでは、スタ
ティック型ＲＡＭと互換性を持たせるために、ダイナミ
ック型ＲＡＭのようにＸ系とＹ系のアドレス信号を同じ
入力端子を用いて時系列的に入力するのではなく、Ｘ系
とＹ系のアドレス信号がそれぞれ独立した外部端子から
同時に入力される。

【０００８】クロック発生回路Ｃ２Ｇは、上記クロック
発生回路Ｃ１Ｇの出力信号を受けてＸ系のアドレスデコ
ーダＲ−ＤＣＲを活性化するクロックパルスＣ２を発生
させる。これにより、Ｘ系のアドレスデコーダＲ−ＤＣ
Ｒは、上記アドレスバッファＡＤＢに取り込まれたアド
レス信号のうちＸ系の内部アドレス信号を解読してワー
ド線の選択信号を形成する。ワード線ＷＬと、一対の平
行に配置された相補データ線Ｄ，Ｄのうちの一方（例え
ばＤ）との交点にメモリセルが配置される。このワード
線ＷＬの選択動作により、メモリセルの情報記憶用キャ
パシタがデータ線Ｄに結合され、それとデータ線Ｄにお
ける寄生容量とのチャージシェアによりデータ線Ｄの電
気が微小に変化するという読み出し動作が行われる。

【０００９】クロック発生回路Ｃ３Ｇは、上記クロック
発生回路Ｃ２Ｇの出力信号を受けてワードドライバＷＤ
Ｖを活性化するクロックパルスＣ３を発生させる。これ
により、ワードドライバＷＤＶは、上記アドレスデコー
ダＲ−ＤＣＲにより形成された選択信号を受けて、それ
に対応したワード線を選択状態にする。上記クロック発
生回路Ｃ３Ｇの出力信号は、クロック発生回路Ｃ４Ｇを
通してセンスアンプ駆動回路ＳＡＤに伝えられる。

【００１０】センスアンプ駆動回路ＳＡＤにより形成さ
れたセンスアンプ活性化信号ｓｃは、時系列的なセンス
アンプ活性化パルスｓｃ１，ｓｃ２及びｓｃ３を形成す
るために用いられる。すなわち、第１パルス発生回路Ｓ
Ｃ１Ｇでは早いタイミングの活性化パルスｓｃ１が形成
され、それを受けて第２パルス発生回路ＳＣ２Ｇでは活
性化パルスｓｃ２が形成され、それを受けて第３パルス
発生回路ＳＣ３Ｇでは活性化パルスｓｃ３が形成される
。

【００１１】センスアンプは、相補データ線Ｄ，Ｄに入
出力ノードが結合されたラッチ形態のＣＭＯＳインバー
タ回路から構成される。これらラッチ形態のＣＭＯＳイ
ンバータ回路は単位回路ＵＳＡとされる。１つのメモリ
マット（又はメモリアレイ）に設けられる複数からなる
各単位回路ＵＳＡにおけるＰチャンネルＭＯＳＦＥＴの
ソースは共通ソース線ＰＳに接続される。この共通ソー
ス線ＰＳには、上記時系列的な活性化パルスｓｃ１〜ｓ
ｃ３を受けるＭＯＳＦＥＴによりハイレベル側の動作電
圧が与えられる。この実施例では、センスアンプの高速
化を図るために、早いタイミングで発生させられる活性
化パルスｓｃ１とｓｃ２を受けるＭＯＳＦＥＴとしては
ＮチャンネルＭＯＳＦＥＴを用い、内部動作電圧ＶＣＬ
を供給する。これに対して遅いタイミングで発生させら
れる活性化パルスｓｃ３を受けるＭＯＳＦＥＴとしては
ＰチャンネルＭＯＳＦＥＴを用いて、特に制限されない
が、ワード線の選択レベルに対応した昇圧電圧ＶＣＨを
与える。１つのメモリマット（又はメモリセル）に設け
られる各単位回路ＵＳＡのＮチャンネルＭＯＳＦＥＴの
ソースは共通ソース線ＮＳに接続される。この共通ソー
ス線ＮＳには、上記時系列的な活性化パルスｓｃ１〜ｓ
ｃ２を受けるＮチャンネルＭＯＳＦＥＴによりロウレベ
ル側の動作電圧であるところの回路の接地電位が与えら
れる。

【００１２】タイミング発生回路Ｃ２’Ｇは、タイミン
グ発生回路Ｃ２Ｇにより形成されたクロックパルスＣ２
を受け、Ｙ系のアドレスデコーダＣ−ＤＣＲを活性化さ
せる。これにより、Ｙ系のアドレスデコーダＣ−ＤＣＲ
は、上記アドレスバッファＡＤＢに取り込まれたアドレ
ス信号のうちＹ系の内部アドレス信号を解読してデータ
線の選択信号を形成する。このデータ線選択信号は、相
補データ線Ｄ，Ｄを共通相補データ線ＣＤ，ＣＤに接続
させるカラムスイッチＭＯＳＦＥＴのゲートに伝えられ
る。図示しないが、読み出し動作ならセンスアンプによ
り比較的大きなレベルに増幅された相補データ線Ｄ，Ｄ
の信号が共通相補データ線ＣＤ，ＣＤに伝えられ、共通
相補データ線ＣＤ，ＣＤに設けられたメインアンプがカ
ラム系のクロック発生回路により形成されたクロックパ
ルスにより活性化されて増幅動作を開始し、その増幅出
力信号は遅れて発生されるクロックパルスにより活性化
されるデータ出力バッファを通して外部端子へ送出され
る。また、書き込み動作ならデータ入力バッファを通し
て共通相補データ線ＣＤ，ＣＤにはハイレベルとロウレ
ベルの書き込み信号が入力されているので、カラム選択
動作とともに相補データ線Ｄ，Ｄには書き込み信号が伝
えられ、選択されたメモリセルには外部から入力された
書き込み信号に従った情報電荷を記憶する。

【００１３】プリチャージ制御回路ＰＣＣは、センスア
ンプ駆動回路ＳＡＤにより形成されたタイミングパルス
を受けて、データ線Ｄ，Ｄをプリチャージするプリチャ
ージ信号ｐｃを形成する。すなわち、プリチャージ回路
ＰＣＣは、センスアンプ駆動回路ＳＡＤに従いセンスア
ンプが増幅動作を開始して再書き込みが終了してワード
線がリセットされたタイミングをみはからってプリチャ
ージ信号ｐｃをハイレベルにする。これにより、相補デ
ータ線Ｄ，Ｄは、プリチャージ回路ＰＣＣを構成するス
イッチＭＯＳＦＥＴにより短絡されてそのハイレベルと
ロウレベルの中点電位ＨＶＣ（ＶＣＬ／２）にプリチャ
ージされる。

【００１４】図２には、上記疑似スタティック型ＲＡＭ
の動作の一例を説明するための波形図が示されている。 同図では、センスアンプの再書き込みまでの波形図が例
示的に示されている。チップイネーブル信号ＣＥがハイ
レベルからロウレベルに変化すると、それに応じてクロ
ックパルスＣ１がロウレベルからハイレベルに変化して
、図示しないアドレス信号Ａｉの取り込みが行われる。 クロックパルスＣ１に遅れてクロックパルスＣ２が発生
され、Ｘ系のアドレスデコーダＲ−ＤＣＲが活性化され
る。このクロックパルスＣ２に遅れてクロックパルスＣ
３が発生され、ワード線駆動回路ＷＤＶが活性化され、
その動作によりワード線ＷＬがロウレベルから昇圧され
た電圧ＶＣＨまで立ち上がる。これにより、メモリセル
のアドレス選択用ＭＯＳＦＥＴがオン状態になり、メモ
リセルが選択されたデータ線Ｄには情報記憶用キャパシ
タとのチャージシェアに従った微小電位が現れる。 同図には、情報記憶キャパシタにはハイレベルの情報電
荷が蓄積された例が示されている。

【００１５】このワード線ＷＬの選択動作とほぼ同期し
てクロックパルスＣ４が発生され、このクロックパルス
Ｃ４から遅れてセンスアンプ活性化パルスがｓｃが発生
され、それに基づいてセンスアンプ活性化パルスｓｃ１
，ｓｃ２の順に発生される。これらの活性化パルスｓｃ
１，ｓｃ２は、いずれもＮチャンネル形のパワースイッ
チＭＯＳＦＥＴを制御するものであるため、ロウレベル
からハイレベルに変化する。これらの活性化パルスｓｃ
１，ｓｃ２によりセンスアンプが増幅動作を開始して相
補データ線Ｄ，Ｄの電位は微小電位差が広がるように増
幅される。上記相補データ線Ｄ，Ｄの電位がある程度広
がると、センスアンプ活性化パルスｓｃ３が発生される
。この活性化パルスｓｃ３は、Ｐチャンネル型のパワー
スイッチＭＯＳＦＥＴを制御するものであるため、上記
昇圧電圧ＶＣＨに対応したハイレベルから回路の接地電
位のようなロウレベルに変化する。これにより、データ
線Ｄのハイレベルは、昇圧電圧ＶＣＨに向かって急速に
上昇して極短い時間内にメモリセルの再書き込みに必要
なハイレベルに到達する。

【００１６】従来のように動作電圧ＶＣＬを用いてセン
スアンプを活性化させる場合には、ハイレベルにされる
べきデータ線の電位が電圧ＶＣＬに近づくと、それに伴
いパワースイッチＭＯＳＦＥＴ及び増幅ＭＯＳＦＥＴに
流れる電流が小さくなってしまい、目標のハイレベルに
到達するに要する時間が長くなってしまう。これに対し
て、この実施例では、上記のような昇圧電圧ＶＣＨを用
いてパワースイッチＭＯＳＦＥＴ及びセンスアンプを構
成する増幅ＭＯＳＦＥＴを通して、ハイレベルにされる
べきデータ線の電位をプルアップするものであるため、
それより低いハイレベル（ＶＣＬ）のレベルには短時間
で到達するものとなる。

【００１７】図３ないし図５には、この発明が適用され
た擬似スタティック型ＲＡＭの一実施例の回路図が示さ
れている。図３にはメモリアレイとロウ系の選択回路の
回路図が示され、図４にはセンスアンプ、カラム系選択
回路の回路図が示され、図５には制御系と電源系のブロ
ック図が示されている。

【００１８】集積回路の構造は、大まかに説明すると次
のようになる。単結晶Ｐ型シリコンからなり、かつＮ型
ウエル領域が形成された半導体基板の表面部分のうち、
活性領域とされた表面部分以外、言い換えると半導体配
線領域、キャパシタ形成領域、及びＮチャンネル及びＰ
チャンネルＭＯＳＦＥＴのソース、ドレイン及びチャン
ネル形成領域（ゲート形成領域）とされた表面部分以外
には、公知の選択酸化法によって形成された比較的厚い
厚さのフィールド絶縁膜が形成されている。キャパシタ
形成領域は、特に制限されないが、キャパシタ形成領域
上には、比較的薄い厚さの絶縁膜（酸化膜）を介して１
層目ポリシリコン層が形成されている。１層目ポリシリ
コン層は、フィールド絶縁膜上まで延長されている。１
層目ポリシリコン層の表面には、それ自体の熱酸化によ
って形成された薄い酸化膜が形成されている。キャパシ
タ形成領域における半導体基板表面には、イオン打ち込
み法によるＮ型領域が形成されること、又は所定の電圧
が供給されることによってチャンネルが形成される。こ
れによって、１層目ポリシリコン層、薄い絶縁膜及びチ
ャンネル領域からなるキャパシタが形成される。フィー
ルド酸化膜上の１層目ポリシリコン層は、１種の配線と
みなされる。

【００１９】チャンネル形成領域上には、薄いゲート酸
化膜を介してゲート電極とするための２層目ポリシリコ
ン層が形成されている。この２層目ポリシリコン層は、
フィールド絶縁膜上及び１層目ポリシリコン層上に延長
される。特に制限されないが、後で説明するメモリアレ
イにおけるワード線は、２層目ポリシリコン層から構成
される。フィールド絶縁膜、１層目及び２層目ポリシリ
コン層によって覆われていない活性領域表面には、それ
らを不純物導入マスクとして使用する公知の不純物導入
技術によってソース、ドレイン及び半導体配線領域が形
成されてる。１層目及び２層目ポリシリコン層上を含む
半導体基板表面に比較的厚い厚さの層間絶縁膜が形成さ
れ、この層間絶縁膜上には、アルミニュウムからなるよ
うな導体層が形成されている。導体層は、その下の絶縁
膜に設けられたコンタクト孔を介してポリシリコン層、
半導体領域に電気的に結合される。後で説明するメモリ
アレイにおける相補データ線は、特に制限されないが、
この層間絶縁膜上に延長された導体層から構成される。 層間絶縁膜上及び導体層上を含む半導体基板表面は、窒
化シリコン膜とフオスフオシリケートガラス膜とからな
るようなファイナルパッシベーション膜によって覆われ
ている。

【００２０】図３において、例示的に示されたメモリア
レイＭＡＲＹは、特に制限されないが、２交点（折り返
しビット線）方式とされる。同図には、その一対の行が
代表として例示的に示されている。一対の平行に配置さ
れた相補データ線（ビット線又はディジット線）Ｄ０，
Ｄ０に、アドレス選択用ＭＯＳＦＥＴＱｍと情報記憶用
キャパシタＣｓとで構成された複数のメモリセルのそれ
ぞれの入出力ノードが同図に示すように所定の規則性を
もって配分されて結合されている。

【００２１】図４において、プリチャージ回路ＰＣは、
代表として示されたＭＯＳＦＥＴＱ５のように、相補デ
ータ線Ｄ０，Ｄ０間に設けられたスイッチＭＯＳＦＥＴ
により構成される。ＭＯＳＦＥＴＱ５は、そのゲートに
チップ非選択状態に発生されるプリチャージ信号ｐｃが
供給されることによって、チップ非選択状態のとき又は
メモリセルが選択状態にされる前にオン状態にされる。 これにより、前の動作サイクルにおいて、後述するセン
スアンプＳＡの増幅動作による相補データ線Ｄ０，Ｄ０
のハイレベルとロウレベルを短絡して、相補データ線Ｄ
０，Ｄ０を約ＶＣＬ／２（ＨＶＣ）のプリチャージ電圧
とする。特に制限されないが、チップが比較的長い時間
非選択状態に置かれる場合、上記プリチャージレベルは
、リーク電流等によって低下する。そこで、この実施例
では、スイッチＭＯＳＦＥＴＱ４５及びＱ４６を設けて
、ハーフプリチャージ電圧ＨＶＣを供給するようにする
。このハーフプリチャージ電圧ＨＶＣを形成する電圧発
生回路は、その具体的回路は図示しないが、上記リーク
電流等を補うよう比較的小さな電流供給能力しか持たな
いようにされる。これによって、消費電力が増大するの
を抑えている。

【００２２】ＲＡＭのチップ非選択状態等により上記プ
リチャージＭＯＳＦＥＴＱ５等がオン状態にされる前に
、上記センスアンプＳＡは非動作状態にされる。このと
き、上記相補データ線Ｄ０，Ｄ０はハイインピーダンス
状態でハイレベルとロウレベルを保持するものとなって
いる。また、ＲＡＭが動作状態にされると、センスアン
プＳＡが動作状態にされる前に上記プリチャージＭＯＳ
ＦＥＴＱ５、Ｑ４５及びＱ４６等はオフ状態にされる。 これにより、相補データ線Ｄ０，Ｄ０は、ハイインピー
ダンス状態で上記ハーフプリチャージレベルＨＶＣを保
持するものである。このようなハーフプリチャージ方式
にあっては、相補データ線Ｄ０，Ｄ０のハイレベルとロ
ウレベルを単に短絡して形成するものであるので、低消
費電力化が図られる。また、センスアンプＳＡの増幅動
作において、上記プリチャージレベルを中心として相補
データ線Ｄ０，Ｄ０がハイレベルとロウレベルのように
コモンモードで変化するので、容量カップリングにより
発生するノイズレベルを低減できるものとなる。

【００２３】センスアンプＳＡは、その単位回路ＵＳＡ
が例示的に示されており、ＰチャンネルＭＯＳＦＥＴＱ
７，Ｑ９と、ＮチャンネルＭＯＳＦＥＴＱ６，Ｑ８とか
らなるＣＭＯＳラッチ回路で構成され、その一対の入出
力ノードが上記相補データ線Ｄ０，Ｄ０に結合されてい
る。また、上記ラッチ回路には、特に制限されないが、
並列形態のＮチャンネルＭＯＳＦＥＴＱ１２，Ｑ１３を
通して電源電圧ＶＣＬとＰチャンネルＭＯＳＦＥＴＱ１
４を通して昇圧電圧ＶＣＨが供給され、並列形態のＮチ
ャンネルＭＯＳＦＥＴＱ１０，Ｑ１１を通して回路の接
地電圧ＶＳＳが供給される。これらのパワースイッチＭ
ＯＳＦＥＴＱ１０，Ｑ１１及びＭＯＳＦＥＴＱ１２〜Ｑ
１４は、同じメモリアレイ（又はメモリマット）内の他
の同様な行に設けられたラッチ回路（単位回路）に対し
て共通に用いられる。言い換えるならば、同じメモリア
レイ内のラッチ回路におけるＰチャンネルＭＯＳＦＥＴ
とＮチャンネルＭＯＳＦＥＴとはそれぞれそのソースＰ
Ｓ及びＳＮが共通接続される。上記ＭＯＳＦＥＴＱ１０
，Ｑ１２のゲートには、動作サイクルではセンスアンプ
ＳＡを活性化させるクロックパルスｓｃ１が印加され、
ＭＯＳＦＥＴＱ１１，Ｑ１３のゲートには、上記クロッ
クパルスｓｃ１より遅れて形成されるクロックパルスｓ
ｃ２が印加される。

【００２４】これにより、センスアンプＳＡの動作は、
まず２段階に分けられる。クロックパルスｓｃ１が発生
されたとき、すなわち、第１段階においては、比較的小
さいコンダクタンスを持つＭＯＳＦＥＴＱ１０及びＱ１
２による電流制限作用によってメモリセルからの一対の
データ線間に与えられた微小読み出し電圧は、不所望な
レベル変動を受けることなく増幅される。上記センスア
ンプＳＡでの増幅動作によって相補データ線電位の差が
ある程度大きくされた後、クロックパルスｓｃ２が発生
されると、言い換えるならば、第２段階に入ると比較的
大きなコンダクタンスを持つＭＯＳＦＥＴＱ１１，Ｑ１
３がオン状態にされる。センスアンプＳＡの増幅動作は
、ＭＯＳＦＥＴＱ１１，Ｑ１３がオン状態にされること
によって速くされる。そして、特に制限されないが、第
３段階に入るとクロックパルスｓｃ３が発生されて、セ
ンスアンプのハイレベル側の動作電圧を昇圧電圧ＶＣＨ
に切り換える。これにより、ハイレベルにされるべきデ
ータ線の電位を短時間内にＶＣＬのようなハイレベルに
到達させることができる。このように第１ないし第３の
３段階に分けて、センスアンプＳＡの増幅動作を行わせ
ることによって、相補データ線における不所望なレベル
変化を防止しつつデータの高速読み出しとともにその再
書き込みを早いタイミングで終了させることができる。

【００２５】この実施例における図４及び前記図１のよ
うに、センスアンプにハイレベルを供給するパワースイ
ッチＭＯＳＦＥＴとして、ＮチャンネルＭＯＳＦＥＴを
用いた場合には、同じ電流供給能力を持たせる場合の素
子サイズをＰチャンネルＭＯＳＦＥＴを用いた場合に比
べて約１／３に低減できる。ただし、ＮチャンネルＭＯ
ＳＦＥＴを用いた場合には、電圧ＶＣＬ−Ｖｔｈまでし
か電圧供給ができない。ここでＶｔｈは上記Ｎチャンネ
ルＭＯＳＦＥＴのしきい値電圧である。しかしながら、
最終的にＰチャンネルＭＯＳＦＥＴを用いて昇圧電圧Ｖ
ＣＨを供給する構成を採る場合には、第１及び第２段階
でのセンスアンプの増幅ハイレベルがＶＣＬに到達しな
い比較的小さなレベルであるから実質的には何等の問題
も生じない。これにより、パワースイッチＭＯＳＦＥＴ
が占める占有面積を小さくできるものとなる。

【００２６】図３において、Ｘ（ロウ）アドレスデコー
ダは、特に制限されないが、ゲート回路Ｇ１〜Ｇ４から
なる第１のアドレスデコーダ回路と、単位回路ＵＸＤＣ
Ｒのような第２のアドレスデコーダ回路からなるように
２分割されて構成される。同図には、第２のアドレスデ
コーダ回路を構成する１回路分（単位回路）ＵＸＤＣＲ
と、第１のアドレスデコーダ回路を構成するノア（ＮＯ
Ｒ）ゲート回路Ｇ１〜Ｇ４が示されている。なお、ゲー
ト回路Ｇ２とＧ３は回路記号が省略されている。上記単
位回路ＵＸＤＣＲは、ワード線４本分のデコード信号を
形成する。第１のＸデコーダ回路を構成する４個のゲー
ト回路Ｇ１〜Ｇ４には、下位２ビットのアドレス信号に
対応したワード線選択信号ｘ０，ｘ１の組み合わせによ
り４通りのワード線選択タイミング信号φｘ０ないしφ
ｘ３を形成する。これらのワード線選択タイミング信号
φｘ０〜φｘ３は、伝送ゲート上記ＭＯＳＦＥＴＱ２０
〜Ｑ２３を介して単位のワード線ドライバＵＷＤ０〜Ｕ
ＷＤ３に入力される。

【００２７】ワード線ドライバＷＤは、単位回路ＵＷＤ
０が代表として例示的に示されているように、Ｐチャン
ネルＭＯＳＦＥＴＱ２６とＮチャンネルＭＯＳＦＥＴＱ
２７からなるＣＭＯＳ駆動回路と、その入力と動作電圧
端子ＶＣＨとの間に設けられたＰチャンネルＭＯＳＦＥ
ＴＱ２４，Ｑ２５から構成される。ＰチャンネルＭＯＳ
ＦＥＴＱ２４のゲートには前記のようなレベル変換回路
によりレベル変換されたプリチャージ信号ｗｐｈが供給
される。ＰチャンネルＭＯＳＦＥＴＱ２５のゲートには
ワード線Ｗ０の駆動出力が供給される。すなわち、ＭＯ
ＳＦＥＴＱ２５は、内部降圧電圧ＶＣＬに従って形成さ
れたワード線選択タイミング信号φｘ０がハイレベルに
されて、ワード線Ｗ０を接地電位のような非選択レベル
にするとき、そのロウレベルを受けてＣＭＯＳ回路の入
力レベルを高電圧ＶＣＨまでプルアップしてＰチャンネ
ルＭＯＳＦＥＴＱ２６を確実にオフ状態にする。これに
より、非選択のワード線に対応したＣＭＯＳ駆動回路を
構成するＰチャンネルＭＯＳＦＥＴＱ２６とＱ２７との
間で直流電流が消費されるのを防ぐものである。Ｘアド
レスデコーダを上記のように２分割することによって、
第２のＸアドレスデコーダ回路を構成する単位回路ＵＸ
ＤＣＲのピッチ（間隔）とワード線のピッチとを合わせ
ることができる。その結果、無駄な空間が半導体基板上
に生じなくすることができる。

【００２８】ワード線の遠端側と回路の接地電位との間
にはスイッチＭＯＳＦＥＴＱ１〜Ｑ４等が設けられる。 これらのスイッチＭＯＳＦＥＴＱ１〜Ｑ４のゲートには
、それに対応したワード線Ｗ０〜Ｗ３に供給される選択
信号とは逆相の信号ＷＣ０〜ＷＣ３が供給される。これ
により、選択されたワード線に対応したスイッチＭＯＳ
ＦＥＴのみがオフ状態に、他のスイッチＭＯＳＦＥＴは
オン状態にされる。これにより、選択ワード線の立ち上
がりによる容量結合によって非選択ワード線が不所望に
中間電位に持ち上げられてしまうことを防止できる。

【００２９】図４において、ロウ（Ｘ）アドレスバッフ
ァＲ−ＡＤＢは、外部端子から供給されたチップイネー
ブル信号ＣＥに基づいて後述する制御回路ＣＯＮＴによ
り形成されたクロックパルス（図示せず）により動作状
態にされ、その動作状態において外部端子から供給され
たアドレス信号Ａ０〜Ａｍを取り込み、それを保持する
とともに上記のような降圧電圧ＶＣＬに対応してレベル
変換された内部相補アドレス信号ａ０〜ａｍを形成して
上記第１及び第２のロウアドレスデコーダに伝える。内
部相補アドレス信号ａ０〜ａｍは、外部端子から供給さ
れるアドレス信号Ａ０〜Ａｍに対して一対からなる同相
信号と逆相信号とから構成される。カラム（Ｙ）アドレ
スバッファＣ−ＡＤＢは、上記チップイネーブル信号Ｃ
Ｅに基づいて形成されたクロックパルス（図示せず）に
より動作状態にされ、その動作状態において外部端子か
ら供給されたアドレス信号Ａ０〜Ａｎを取り込み、それ
を保持するとともに上記のような降圧電圧ＶＣＬに対応
してレベル変換された内部相補アドレス信号ａ０〜ａｎ
を形成してカラムアドレスデコーダＣ−ＤＣＲに伝える
。内部相補アドレス信号ａ０〜ａｎは、上記同様に外部
端子から供給されるアドレス信号Ａ０〜Ａｎに対して一
対からなる同相信号と逆相信号とから構成される。

【００３０】カラムデコーダＣ−ＤＣＲは、基本的には
上記Ｘアドレスデコーダと類似のアドレスデコーダ回路
により構成され、クロックパルスＣ２’により活性化さ
れてカラムアドレスバッファＣ−ＡＤＢから供給される
相補アドレス信号ａ０〜ａｎを解読してカラムスイッチ
Ｃ−ＳＷに供給すべき選択信号を形成する。カラムスイ
ッチＣ−ＳＷは、代表として示されているＮチャンネル
ＭＯＳＦＥＴＱ４２，Ｑ４３のように、相補データ線Ｄ
０，Ｄ０と共通相補データ線ＣＤ，ＣＤを選択的に結合
させる。これらのＭＯＳＦＥＴＱ４２，Ｑ４３のゲート
には、上記カラムデコーダＣ−ＤＣＲからの選択信号が
供給される。上記共通相補データ線ＣＤ，ＣＤ間には、
上記同様なプリチャージ回路を構成するＮチャンネル型
のプリチャージＭＯＳＦＥＴＱ４４が設けられている。 この共通相補データ線ＣＤ，ＣＤには、上記単位のセン
スアンプＵＳＡと類似の回路構成のメインアンプＭＡの
一対の入出力ノードが結合されている。

【００３１】メイアンプＭＡの一対の出力ノードＭＯ、
ＭＯの読み出し信号は、データ出力バッファＤＯＢを介
して外部端子Ｄｏｕｔ　から外部へ送出される。読み出
し動作モードならば、データ出力バッファＤＯＢはその
活性化信号ｄｏｃによって動作状態にされ、このとき動
作状態にされるメインアンプＭＡの増幅出力信号を増幅
するとともに外部電源電圧ＶＣＣに対応したレベルにレ
ベル変換して外部端子Ｄｏｕｔ　へ送出する。書込み動
作モードなら、上記信号ｄｏｃによってデータ出力バッ
ファＤＯＢの出力端子Ｄｏｕｔ　はハイインピーダンス
状態される。

【００３２】上記共通相補データ線ＣＤ，ＣＤは、デー
タ入力バッファＤＩＢの出力端子が結合される。書込み
動作モードならば、データ入力バッファＤＩＢは、その
活性化パルスｄｉｃによって動作状態にされ、外部端子
Ｄｉｎから供給された書込み信号に従った相補書込み信
号を内部降圧電圧ＶＣＬに対応したレベルにレベル変換
して上記共通相補データ線ＣＤ，ＣＤに伝えることによ
り、選択されたメモリセルへの書込みが行われる。読み
出し動作モードなら、上記信号ｄｉｃによってデータ入
力バッファＤＩＢの出力はハイインピーダンス状態にさ
れる。

【００３３】図５において、上述した各種タイミング信
号は、制御回路ＣＯＮＴにより形成される。制御回路Ｃ
ＯＮＴは、上記代表として示された主要なタイミング信
号等のようにＲＡＭの動作に必要な各種タイミング信号
を形成する。すなわち、この制御回路ＣＯＮＴは、外部
端子から供給されたチップイネーブル信号ＣＥとライト
イネーブル信号ＷＥを受けて、上記一連の各種タイミン
グパルスを形成する。特に制限されないが、チップイネ
ーブル信号ＣＥをロウレベルに固定して、アドレス信号
の変化により連続してメモリアクセスを行う場合には、
アドレス信号変化検出回路が設けられる。すなわち、上
記アドレスバッファＲ−ＡＤＢとＣ−ＡＤＢにより形成
された内部アドレス信号を排他的論理和回路を用いて構
成されたアドレス信号変換検出回路に入力し、いずれか
１ビットのアドレス信号が変化された場合でも、その検
出パルスをチップイネーブル信号に代りに用いて内部の
プリチャージ（リセット）と前記のようなＲＡＭの動作
に必要なクロックパルスを形成する。

【００３４】回路記号ＲＥＦＣで示されているのは、自
動リフレッシュ回路であり、リフレッシュアドレスカウ
ンタ等を含んでいる。この自動リフレッシュ回路ＲＥＦ
Ｃは、特に制限されないが、リフレッシュ制御信号ＲＦ
ＳＨとチップイネーブル信号ＣＥとを受ける論理回路に
より、オートリフレッシュとセルフリフレッシュを識別
してＣＥをクロックとするオートリフレッシュと、内部
のタイマー回路によるセルフリフレッシュを行う。

【００３５】内部降圧回路ＶＣＬＧは、外部端子から供
給される約５Ｖのような電源電圧ＶＣＣを受けて、約３
．３Ｖのような安定化された内部降圧電圧ＶＣＬを発生
させる。内部昇圧回路ＶＣＨＧは、この安定化された内
部降圧電圧ＶＣＬに基づいて形成されるパルス信号を受
けて、ワード線の選択動作及びセンスアンプに必要な昇
圧電圧を形成する。基板電圧発生回路ＶＢＧは、特に制
限されないが、上記安定化された内部降圧電圧ＶＣＬに
基づいて形成されるパルス信号を受けて、基板に与える
負のバイアス電圧−Ｖｂｂを発生させる。

【００３６】図６には、他の一実施例の要部回路図が示
されている。この実施例では、センスアンプを活性化さ
せるパワースイッチＭＯＳＦＥＴとして、ハイレベル側
のスイッチＭＯＳＦＥＴを全てＰチャンネルＭＯＳＦＥ
Ｔにより構成する。そして、その動作電圧としては全て
昇圧電圧ＶＣＨとする。このようにＰチャンネルＭＯＳ
ＦＥＴを用いた場合には、クロックパルスｓｃ１〜ｓｃ
３としてはＶＣＨのようなハイレベルからロウレベルに
変化するものを形成すればよい。このようにセンスアン
プの動作直後から昇圧電圧ＶＣＨを用いる場合、その電
流供給能力が不足するならセンスアンプ専用の昇圧回路
を設けるようにすればよい。すなわち、ワード線ドライ
バ用とセンスアンプ用のそれぞれに昇圧回路を設けるよ
うにしてもよい。あるいは、内部動作電圧として電源電
圧ＶＣＣを降圧した電圧ＶＣＬを用いるとき、降圧電圧
ＶＣＬに対して実質的に昇圧電圧の関係にある電源電圧
ＶＣＣを用いるものとしてもよい。このことは、前記図
１又は図４のセンスアンプにおいても同様である。

【００３７】図７には、更に他の一実施例の回路図が示
されている。この実施例では、センスアンプを活性化さ
せるパワースイッチＭＯＳＦＥＴとして、前記同様にハ
イレベル側のスイッチＭＯＳＦＥＴを全てＰチャンネル
ＭＯＳＦＥＴにより構成する。そして、その動作電圧と
しては第１段階と第２段階のように早いタイミングで動
作するものは降圧電圧ＶＣＬを用い、第３段階で動作す
るものは昇圧電圧ＶＣＨとする。この場合には、昇圧電
圧ＶＣＨ側から降圧電圧ＶＣＬ側に直流電流が流れたり
、昇圧電圧ＶＣＨが出力できなくなるのを防ぐために逆
流防止ダイオードＤが挿入される。

【００３８】図８には、更に他の一実施例の回路図が示
されている。この実施例では、センスアンプを活性化さ
せるパワースイッチＭＯＳＦＥＴとして、ハイレベル側
のスイッチＭＯＳＦＥＴを全てＮチャンネルＭＯＳＦＥ
Ｔにより構成する。そして、その動作電圧としては第１
段階と第２段階のように早いタイミングで動作するもの
は降圧電圧ＶＣＬを用い、第３段階で動作するものは昇
圧電圧ＶＣＨとする。この場合にも、昇圧電圧ＶＣＨ側
から降圧電圧ＶＣＬ側に直流電流が流れたり、昇圧電圧
ＶＣＨが出力できなくなるのを防ぐために逆流防止ダイ
オードＤが挿入される。このようにＮチャンネルＭＯＳ
ＦＥＴを用いた場合には、ハイレベル側のパワースイッ
チ部の専有面積を小さくできる。この構成に代え、図６
と同様に第１段階及び第２段階で動作するスイッチＭＯ
ＳＦＥＴにより昇圧電圧ＶＣＨを供給する構成としても
よい。このようにＮチャンネルＭＯＳＦＥＴを用いた場
合には、そのしきい値電圧Ｖｔｈだけ出力電圧が低下し
てしまう。それ故、昇圧電圧ＶＣＨは、ＶＣＨ−Ｖｔｈ
＞ＶＣＬのように設定すればよい。

【００３９】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）　　ダイナミック型メモリセルを用いたＲＡＭに
おいて、センスアンプを時系列的なタイミングパルスに
従って活性化させる複数からなるパワースイッチＭＯＳ
ＦＥＴのうち、ハイレベル側の動作電圧を与えるもので
あって遅く動作させられるパワースイッチＭＯＳＦＥＴ
は、データ線に与えられるハイレベルより高い昇圧電圧
をセンスアンプに供給するようにすることにより、ハイ
レベル側に増幅されるべきデータ線を高い電圧を用いて
プルアップできるから再書き込みに必要なハイレベルま
で急峻に立ち上げることができる。これにより実質的な
センスアンプの動作の高速化が図られるという効果が得
られる。 （２）　　上記（１）により、メモリセルの再書き込み
を短時間で終了させることができるからメモリサイクル
タイムを高速化できるという効果が得られる。 （３）　　センスアンプに比較的早いタイミングでハイ
レベル側の動作電圧を供給するパワースイッチＭＯＳＦ
ＥＴとしてＮチャンネルＭＯＳＦＥＴを用いることによ
り、その専有面積を小さくできるという効果が得られる
。 （４）　　Ｘ系とＹ系のアドレス信号を同時に供給する
疑似スタティック型ＲＡＭにあっては、上記（１）及び
（２）により高速化が可能になるという効果が得られる
。

【００４０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本願発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
アドレスバッファやアドレスデコーダは、ＣＭＯＳ回路
等のようにＭＯＳＦＥＴを用いて構成されるもの他、Ｃ
ＭＯＳ回路とバイポーラ型トランジスタとを組み合わせ
たＢｉ−ＣＭＯＳ回路を用いるものであってもよい。こ
の場合には、メモリセルの選択動作がＣＭＯＳ回路等の
ようなＭＯＳＦＥＴを用いた場合に比べていっそう速く
できるから、メモリアクセスタイム中に占めるセンスア
ンプの動作時間の割合が高くなる。したがって、この実
施例のようなセンスアンプを用いることにより、高速動
作化が可能になるものである。したがって、Ｂｉ−ＣＭ
ＯＳ回路等を用いた場合のように、Ｘ系とＹ系のアドレ
ス信号が時系列的に入力されるダイナミック型ＲＡＭに
おいても、上記のようなセンスアンプの高速化に伴い高
速動作化が図られるものである。あるいは、それほど周
辺回路の動作が速く無いものでも、センスアンプの高速
化により動作タイミングマージンが大きくできるもので
ある。

【００４１】ダイナミック型ＲＡＭや疑似スタティック
型ＲＡＭのようにダイナミック型メモリセルを用いた半
導体記憶装置の内部回路は、降圧電圧を用いるもの他、
外部端子から供給される電圧を動作電圧として用いるも
のであってもよい。この場合、電源電圧は約５Ｖのよう
に比較的高い電圧の他、約３Ｖ程度の低い電圧とするも
のであってもよい。このように内部回路を外部電源電圧
により動作させる場合には、内部昇圧回路を用いて上記
センスアンプの動作電圧を形成すればよい。センスアン
プの活性化パルスは、前記のように３段階に分けられる
もの他、２段階に分けて後半の活性化パルスにより昇圧
電圧等の高い電圧をセンスアンプに供給する構成を採る
ものであってもよい。この後半に動作させられるパワー
スイッチＭＯＳＦＥＴの動作電圧をＶＣＬからＶＣＨに
切り換えるスイッチＭＯＳＦＥＴをシリーズに設ける構
成を採るものであってもよい。ダイナミック型メモリセ
ルの読み出し基準電圧は、相補データ線のハーフプリチ
ャージ電圧を用いるもの他、ダミーセルを用いて形成さ
れるものとしてもよい。この発明は、ダイナミック型メ
モリセルを用いた半導体記憶装置に広く利用できるもの
である。

【００４２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型メモリセル
を用いたＲＡＭにおいて、センスアンプを時系列的なタ
イミングパルスに従って活性化させる複数からなるパワ
ースイッチＭＯＳＦＥＴのうち、ハイレベル側の動作電
圧を与えるものであって遅く動作させられるパワースイ
ッチＭＯＳＦＥＴは、データ線に与えられるハイレベル
より高い昇圧電圧をセンスアンプに供給するようにする
ことにより、ハイレベル側に増幅されるべきデータ線を
高い電圧を用いてプルアップできるから再書き込みに必
要なハイレベルまで急峻に立ち上げることができる。こ
れにより実質的なセンスアンプの動作の高速化が図られ
る。

【図面の簡単な説明】

【図１】この発明が適用された疑似スタティック型ＲＡ
Ｍの一実施例を示す要部ブロック図である。

【図２】図１の疑似スタティック型ＲＡＭの動作の一例
を示す要部波形図である。

【図３】この発明が適用された擬似スタティック型ＲＡ
Ｍの一実施例を示すメモリアレイとロウ系の選択回路の
回路図である。

【図４】この発明が適用された擬似スタティック型ＲＡ
Ｍの一実施例を示すセンスアンプ、カラム系選択回路の
回路図である。

【図５】この発明が適用された擬似スタティック型ＲＡ
Ｍの一実施例を示す制御系と電源系のブロック図である
。

【図６】この発明の他の一実施例を示す要部回路図であ
る。

【図７】この発明の更に他の一実施例を示す要部回路図
である。

【図８】この発明の更に他の一実施例を示す要部回路図
である。

【符号の説明】

Ｃ１Ｇ〜Ｃ４Ｇ，Ｃ２’Ｇ…クロックパルス発生回路、
ＳＡＤ…センスアンプ駆動回路、ＰＣＣ…プリチャージ
制御回路、ＷＤＶ…ワードドライバ、ＳＣ１Ｇ〜ＳＣ３
Ｇ…第１〜第３パルス発生回路、ＭＡＲＹ…メモリアレ
イ、ＷＤ…ワード線ドライバ、ＰＣ…プリチャージ回路
、ＵＳＡ…センスアンプ単位回路、ＳＡ…センスアンプ
、ＭＡ…メインアンプ、Ｃ−ＳＷ…カラムスイッチ、Ａ
ＤＢ…アドレスバッファ、Ｒ−ＤＣＲ…Ｘ系アドレスデ
コーダ、Ｃ−ＤＣＲ…Ｙ系アドレスデコーダ、ＣＯＮＴ
…制御回路、ＲＥＦＣ…自動リフレッシュ回路、ＤＯＢ
…データ出力バッファ、ＤＩＢ…データ入力バッファ、
ＶＢＧ…基板バイアス発生回路、Ｇ１〜Ｇ８…ゲート回
路、ＵＷＤ０〜ＵＷＤ３…ワード線ドライバ単位回路、
ＶＣＬＧ…内部降圧回路、ＶＣＨＧ…内部昇圧回路。

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　情報記憶用キャパシタとアドレス選択
   用ＭＯＳＦＥＴからなるメモリセルがワード線とデータ
   線との交点にマトリックス配置されて構成されたメモリ
   アレイと、上記メモリアレイの一対からなる相補データ
   線の電位を増幅するセンスアンプと、このセンスアンプ
   を時系列的なタイミングパルスに従って活性化させる複
   数からなるパワースイッチＭＯＳＦＥＴとを含み、ハイ
   レベル側の動作電圧を与える複数からなるパワースイッ
   チＭＯＳＦＥＴのうち遅く動作させられるパワースイッ
   チＭＯＳＦＥＴがセンスアンプに与える動作電圧として
   データ線に伝えられるハイレベルより高い電圧を用いる
   ことを特徴とする半導体記憶装置。
2. 【請求項２】　　上記データ線に伝えられるハイレベル
   より高い電圧は、内部昇圧回路により形成されるもので
   あることを特徴とする請求項１の半導体記憶装置。
3. 【請求項３】　　上記ハイレベルの動作電圧を与える複
   数からなるパワースイッチＭＯＳＦＥＴのうち、早いタ
   イミングで動作させられるものはＮチャンネルＭＯＳＦ
   ＥＴを用い、上記のように遅く動作させられて高い電圧
   をセンスアンプに供給するものはＰチャンネルＭＯＳＦ
   ＥＴを用いるものであることを特徴とする請求項１又は
   請求項２の半導体記憶装置。
4. 【請求項４】　　上記半導体記憶装置は入出力インター
   フェイスがスタティック型ＲＡＭと互換性を持つように
   された疑似スタティック型ＲＡＭであることを特徴とす
   る請求項１、請求項２又は請求項３の半導体記憶装置。