JPS62121996A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体装置に関するもので、例えば、周辺
回路が０ＭＯ３（相補型ＭＯ３）回路により構成され、
基板バイアス電圧発生回路を内蔵したダイナミック型Ｒ
ＡＭ　（ランダム・アクセス・メモリ）に利用して有効
な技術に関するものである。

〔背景技術〕

ダイナミック型ＲＡＭにおける低消費電力化と、高速動
作化等のためにアドレスバッファやアドレスデコーダ等
の周辺回路としてＰチャンネル間Ｏ３ＦＥＴ　（絶縁ゲ
ート型電界効果トランジスタ）とＮチャンネルＭＯＳＦ
ＥＴとの組み合わせで構成されたＣＭＯＳ回路を用いる
ことが公知である（例えば、日経マグロウヒル社１９８
５年２月１１日付「日経エレクトロニクス１頁２４３〜
頁２６３参照）。

ところで、ダイナミック型メモリセルは、情報記憶用キ
ャパシタに電荷が有るか無いかの形態で記憶情報を保持
する。上記キャパシタに蓄積された′４ｉ荷は、基板に
発生ずるマイノリティ　（少数）キャリアと結合して消
滅させられる。このため、上記記憶情報が失われる前に
続み出して、これを増幅して再び同じメモリセルに書き
込むというリフレッシュが必要となる。リフレッシュ周
期が短いと、ダイナミック型ＲＡＭの読み出し、書き込
みの丸めの時間が制限され、また減少するという問題か
ある。そこで、リフレッシュ周期（メモリセルの情報保
持時間）を長くするために、基板に負のバイアス電圧を
供給して、上記マイノリティキャリアを吸収してしまう
ことが効果的である。

例えば、ＮチャンネルＭＯ３ＦＥＴにより構成されたク
イナミンク型ＲＡＭにあっては、基板バイアス回路を内
蔵させている（基板バイアス回路に関しては、例えば特
開昭５５−１３５６６号公報参照）。

しかしながら、０Ｍ０３回路を有するダイナミック型Ｒ
ＡＭに基板バイアス回路を内蔵した場合においては、次
の問題が生ずる。基板バイアス回路の駆動電流が小さい
ため、電源投入直後においてＰ型基板の電位は、基板と
電源電圧Ｖｃｃが供給されるＮ型ウェル領域との容量結
合によって正の電位（例えば＋０．６　Ｖ程度）に持ち
上げられてしまう、これにより、基板上に形成されたＮ
チャンネルＭＯＳ　Ｆ　ＥＴのソース、ドレインと基板
とが極めて順バイアスに近い状態にされるので、ランチ
アップが生じやすい状態にされる。このような不安定な
状態で、トリガとなる電流が上記いずれかの領域に供給
されると、予期しない寄生サイリスク素子がオン状態に
され、ランチアップを生じてしまうという虞れがある。

特に、ダイナミック型ＲＡＭにおいては、ロウアドレス
ストローブ信号ＲＡＳのロウレベルが入力されることに
よって、ランチアンプを生じる虞れがある。すなわち、
信号ＲＡＳによって、メモリアクセス動作が起動される
と、−斉に内部回路が動作状態にされ、内部回路を構成
する複数のＭＯＳＦＥＴに電流が流れる。これによって
、上記正の電位に持ち上げられた基板内に基板電流が発
生ずる。この基板電流によって、さらに基板の電位が上
袢せしめられることにより、上記基板とＮチャンネルＭ
Ｏ３ＦＥＴのソース、ドレインとが順バイアスされる。

したがって、信号ＲＡＳのロウレベルの入力によって、
−斉に内部回路が動作させられることに起因して生ずる
基板電流が、ラッチアップのトリガとなり易いという問
題がある。

〔発明の目的〕

この発明の目的は、簡単な構成により電源投入時におけ
るラッチアップの発生を防止した半導体装置を提供する
ことにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、基板バイアス電圧発生回路の出力電圧がソー
スに供給され、ゲートに回路の接地電位が与えられたＭ
ＯＳＦＥＴのドレインに高抵抗手段を設けて電圧検出回
路を構成し、この電圧検出回路の検出出力に基づいて上
記基板バイアス電圧が所望の電圧に到達するまでの間、
外部端子から供給される実質的なチップ選択信号の受け
付けを禁止するものである。

〔実施例〕

第１図には、この発明をダイナミック型ＲＡＭに適用し
た場合の一実施例の回路図が示されている。同図の各回
路素子は、公知のＣＭＯ５集積回路の製造技術によって
、１個の単結晶払すコンのような半導体基板上において
形成される。同図において、ソース・ドレイン間に直線
が付加されたＭＯＳＦＥＴはＰチャンネル型であって、
上記直線の付加されないＮチャンネルＭＯＳ　Ｆ　ＥＴ
と区別される。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。Ｐチャンネル領域　Ｓ　Ｆ　ＥＴは、上記半
導体基板に形成されたＮ型ウェル領域に形成される。こ
れによって、半導体基板は、その上に形成された複数の
ＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成す
る。Ｎ型ウェル領域は、その上に形成されたＰチャンネ
ルＭＯ３ＦＥＴの基板ゲートを構成する。Ｐチャンネル
ＭＯ３ＦＥＴの基板ケートすなわちＮ型ウェル領域は、
第１図の電源端子Ｖｃｃに結合される。基板バイアス電
圧発生回路ＶＢＧは、半導体基板に供給すべき負のバン
クバイアス電圧−ｖｂｂを発生する。これによって、Ｎ
チャンネルＭＯＳＦＥＴの基板ゲート、すなわち半導体
基板にバックバイアス電圧が加えられることになり、そ
のソース、ドレインと基板間の寄生容量値が減少させら
れるため回路の高速動作化を図ることができる。また、
基板に発生するマイノリティキャリアを吸収できるので
、リフレッシュ周期を長くすることができる。

集積回路のより具体的な構造は、大まかに説明すると次
のようになる。

すなわち、単結晶Ｐ型シリコンからなり、かつＮ型ウェ
ル領域が形成された半導体基板の表面部分のうち、活性
領域とされた表面部分以外、言い換えると半導体配線領
域、キャパシタ形成領域、及びＮチャンネル及びＰチャ
ンネルＭＯ３ＦＥＴのソース、ドレイン及びチャンネル
形成領域（ゲート形成領域）とされた表面部分以外には
、公知の選択酸化法によって形成された比較厚い厚さの
フィールド絶縁膜が形成されている。特に制限されない
が、キャパシタ形成領域上には、比較的薄い厚さの絶縁
膜（酸化膜）を介して１層目ポリシリコン層が形成され
ている。１層目ポリシリコン層は、フィールド絶縁膜上
まで延長されている。

１層目ポリシリコン層の表面には、それ自体の熱酸化に
よって形成された酸化膜が形成されている。

キャパシタ形成領域における半導体基板表面には、イオ
ン打ち込み法によるＮ型領域が形成されること、又は所
定の電圧が供給されることによってチャンネルが形成さ
れる。これによって、１層目ポリシリコン層、薄い絶縁
膜及びチャンネル領域からなるキャパシタが形成される
。フィールド酸化膜上の１層目ポリシリコン層は、１種
の配線とみなされる。

チャンネル形成上には、薄いゲート酸化膜を介してゲー
ト電極とするための２層目ポリシリコン層が形成されて
いる。この２層目ポリシリコン層は、フィールド絶縁膜
上及び１層目ポリシリコン層上に延長される。特に制限
されないが、後で説明するメモリアレイにおけるワード
線及びダミーワード線は、２層目ポリシリコン層から構
成される。

フィールド絶縁膜、１層目及び２層目ポリシリコン層に
よって覆われていない活性領域表面には、それらを不純
物導入マスクとして使用する公知の不純物導入技術によ
ってソース、ドレイン及び半導体配線領域が形成されて
る。

１層目及び２層目ポリシリコン層上を含む半導体基板表
面に比較的厚い厚さの眉間絶縁膜が形成され、この眉間
絶縁膜上には、アルミニュウムからなるような導体層が
形成されている。導体層は、その下の絶縁膜に設けられ
たコンタクト孔を介してポリシリコン層、半導体領域に
電気的に結合されている。後で説明するメモリアレイに
おけるデータ線は、特に制限されないが、この眉間絶縁
膜上に延長された導体層から構成される。

眉間絶縁膜上及び導体層上を含む半導体基板表面は、窒
化シリコン膜とフォスフオシリケードガラス膜とからな
るようなファイナルパッシベーシヨン膜によって覆われ
ている。

メモリアレイＭ−ＡＲＹは、特に制限されないが、２交
点（折り返しビット線）方式とされる。

第１図には、その一対の行が具体的に示されている。一
対の平行に配置された相補データ線（ビット線又はディ
ジット線）Ｄ、Ｄに、Ｎチャンネル型のアドレス選択用
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍと情報記憶用キャパシタ
Ｃ３とで構成された複数のメモリセルのそれぞれの入出
力ノードが同図に示すように所定の規則性をもって配分
されて結合されている。

なお、Ｖｇは約Ｖｃｃ／２の電圧であり、キャパシタＣ
ｓの共通の一方の電極に印加される。

プリチャージ回路ＰＣは、代表として示されたＮチャン
ネルＭＯ３ＦＥＴＱ５のように、相補データ線り、Ｄ間
に設けられたスイッチＭ　ＯＳ　Ｆ　ＥＴＱ５により構
成される。このＭＯ３ＦＥＴＱ５は、そのゲートにチッ
プ非選択時に発生されるプリチャージ信号φｐｃが供給
されることによって、チップ非選択状態のときにオン状
態にされる。これにより、前の動作サイクルにおいて、
後述するセンスアンプＳＡの増幅動作による相補データ
線り、Ｄのハイレベルとロウレベルを短絡して、相補デ
ータ線り、Ｄを約Ｖｃｃ／２のプリチャージ電圧とする
。なお、ＲＡＭがチップ非選択状態にされ、上記プリチ
ャージＭＯ３ＦＥＴＱ５等がオン状態にされる前に、上
記センスアンプＳＡは非動作状態にされる。これにより
、上記相補データ線り、Ｄはハイインピーダンス状態で
ハイレベルとロウレベルを保持するものとなっている。

また、ＲＡＭが動作状態にされると、センスアンプＳＡ
が動作状態にされる前に上記プリチャージＭＯ５ＦＥＴ
Ｑ５等はオフ状態にされる。これにより、相補データ線
り、Ｄは、ハイインピーダンス状態で上記ハーフプリチ
ャージレベルを保持するものである。

このようなハーフプリチャージ方式にあっては、相補デ
ータ線り、Ｄのハイレベルとロウレベルを単に短絡して
形成するものであるので、低消費電力化が図られる。ま
た、センスアンプＳＡの増幅動作におてい、上記プリチ
ャージレベルを中心として相補データ線り、Ｄがハイレ
ベルとロウレベルのようにコモンモードで変化するので
、容量カップリングにより発生するノイズレベルを低減
できるものとなる。

センスアンプＳＡは、その単位回路ＵＳＡが例示的に示
されており、ＰチャンネルＭＯＳ　Ｆ　ＥＴＱ７．Ｑ９
と、ＮチャンネルＭＯ３ＦＥＴＱ６゜Ｑ８とからなるＣ
ＭＯＳランチ回路で構成され、その一対の入出カフノー
ドが上記相補データ線り。

■に結合されている。また、上記う・ノチ回路には、特
に制限されないが、並列形態のＰチャンネルＭＯ３ＦＥ
ＴＱ１２．Ｑ１３を通して電源電圧Ｖｃｃが供給され、
並列形態のト（チャンネルＭＯ３ＦＥＴＱＩＯ，Ｑｌｌ
を通して回路の接地電圧Ｖｓｓが供給される。これらの
パワースイッチＭＯ５ＦＥＴＱｉＯ，Ｑｌｌ及びＭＯＳ
ＦＥＴＱＩ２．Ｑ１３は、同じメモリマット内の４６の
行に対して同様に設けられたランチ回路（単位回＠）に
対して共通に用いられる。言い換えるならば、同じメモ
リマント内のランチ回路におけるＰチセンネルＭＯ３Ｆ
　Ｅ　ＴとＮチャンネルＭＯＳＦＥＴとはそれぞれその
ソースＰＳ及びＳＮが共通接続される。

上記ＭＯ５ＦＥＴＱＩＯ，Ｑ１２のゲートには、動作サ
ーイクルではセンスアンプＳＡを活性化させる相補タイ
ミングパルスφｐａｌ　＋　　φｐａｌが印加され、Ｍ
ＯＳＦＥＴＱＩ　ｌ、Ｑｌ　３のゲートには、上記タイ
ミングパルスφｐａｌ　＋　　φｐａｌより遅れた、相
補タイミングパルスφｐａ２　＊　　φｐａ２が印加さ
れる。このようにすることによって、センスアンプＳＡ
の動作は２段階に分けられる。タイミングパルスφρａ
ｌ、φｐａｌが発生されたとき、すなわち第１段階にお
いては、比較的小さいコンダクタンスを持つＭＯ３ＦＥ
ＴＱＩＯ及びＱ１２による電流制限作用によってメモリ
セルからの一対のデータ線間に与えられた微小読み出し
電圧は、不所望なレベル変動を受けることなく増幅され
る。上記センスアンプＳＡでの増幅動作によって相補デ
ータ線電位の差が大きくされた後、タイミングパルスφ
ｐａ２＋φｐａ２が発生されると、すなわち第２段階に
入ると、比較的大きなコンダクタンスを持つＭＯＳＦＥ
ＴＱＩ　１．Ｑｌ　３がオン状態にされる。

センスアンプＳＡの増幅動作は、ＭＯＳＦＥＴＱＩ１、
Ｑ１３がオン状態にされることによって速くされる。こ
のように２段階に分けて、センスアンプＳＡの増幅動作
を行わせることによって、相補データ線の不所望なレベ
ル変化を防止しつつ、データの高速読み出しを行うこと
ができる。

ロウデコーダＲ−ＯＣＲは、特に制限されないが、２分
割されたロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２との
組み合わせによって構成される。

同図には、第２のロウデコーダＲ−ＤＣＲ２の１回路分
（ワード線４本分）が代表として示されている。図示の
構成に従うと、アドレス信号７２〜τｍを受けるＮチ中
ンネルＭＯ５ＦＥＴＱ３２〜Ｑ３４と、ＰチャンネルＭ
Ｏ３ＦＥＴＱ３５〜Ｑ３７とで構成されたＣＭＯ３回路
によるＮＡＮＤ（ナンド）回路で上記４本分のワード線
選択信号が形成される。このＮＡＮＤ回路の出力は、Ｃ
ＭＯＳインバータＩＶＩで反転され、Ｎチャンネル型の
カットＭＯ３ＦＥＴＱ２８〜Ｑ３１を通して、スイッチ
回路としてのＮチャンネル型の伝送ゲー）ＭＯＳＦＥＴ
Ｑ２４〜Ｑ２７のゲートに伝えられる。

第１のロウデコーダＲ−ＤＣＲ１は、その具体的回路を
図示しないが、２ビツトの相補アドレス信号ａＱ、ＴＯ
及びａｌ、丁ｌで形成されたデコード信号によってワー
ド線選択タイミング信号φＸから４通りのワード線選択
タイミング信号φｘ００ないしφｘｌｌを形成する。こ
れらのワード線選択タイミング信号φｘ００〜φｘｌｌ
は、上記伝送ゲー）ＭＯＳＦＥＴＱ２４〜Ｑ２７を介し
て各ワード線に伝えられる。

特に制限されないが、タイミング信号φｘｏＯは、アド
レス信号ａＱ及びａｌがロウレベルにされているとき、
タイミング信号φＸに同期してハイレベルにされる。同
様に、タイミング信号φｘＯ１、φｘｌｏ及びφｘｌｌ
は、それぞれアドレス信号ａＯ及びａｌ、及びａＯ及び
Ｔ１、及び７０及びＴ１がロウレベルにされているとき
タイミング信号φＸに同期してハイレベルにされる。

これによって、アドレス信号ａ１及び丁１は、複数のワ
ード線のうちのデータ線りに結合されたメモリセルに対
応されたワード線群（ＷＯｌＷｌ、以下、第１ワード線
群と称する）と、データ線りに結合されたメモリセルに
対応されたワード線群（Ｗ２、Ｗ３、以下、第２ワード
線群と称する）とを識別するための一種のワード線群選
択信号とみなされる。

ロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２のようにロウ
デコーダを２分割することによって、ロウデコーダＲ−
ＤＣＲ２のピッチ（間隔）とワード線のピッチとを合わ
せることができる。その結果、無駄な空間が半導体基板
上に生じない。咎ワード線と接地電位との間には、Ｎチ
ャンネル）Ａ　０５ＦＥＴＱ２０〜Ｑ２３が設けられ、
そのゲートに上記ＮＡＮＤ回路の出力が印加されること
によって、非選択時のワード綿を接地電位に固定させる
ものである。

特に制限されないが、上記ワード線には、その遠端側（
デコーダ側と反対側の端）にリセット用のＭＯ３ＦＥＴ
ＱＩ〜Ｑ４が設けられており、リセットパルスφｐ−を
受けてこれらのＭ　ＯＳ　Ｆ’　Ｅ　ＴＱ１〜Ｑ４がオ
ン状態となることによって、選択されたワード線がその
両端から接地レベルにリセットされる。

カラムスイッチＣ−５Ｗは１１代表として示されている
ＮチャンネルＭＯ３ＦＥＴＱ４２．Ｑ４３のように、相
補データ線り、　Ｄと共通相補データ線ＣＤ、ＣＤを選
択的に結合させる。これらのＭＯＳＦＥＴＱ４２．Ｑ４
３のゲートには、カラムデコーダＣ−ＤＣＲからの選択
信号が供給される。

ロウアドレスバッファＲ−ＡＤＨは、外部端子から供給
されたロウアドレスストローブ信号ＲＡＳに基づいて後
述、するタイミング発生回路ＴＧにより形成されたタイ
ミング信号（図示せず）により動作状態にされ、その動
作状態において上記ロウアドレスストローブ信号ＲＡＳ
に同期して外部端子から供給されたアドレス信号ＡＯ−
Ａｍを取り込み、それを保持するとともに内部相補アド
レス信号１０〜ａｍを形成して上記ロウアドレスデコー
ダＲ−ＤＣＲ１及びＲ−ＤＣＲ２に伝える。

ここで、上記外部端子から供給されたアドレス信号ＡＯ
と同相の内部アドレス信号ａＯと逆相の内部アドレス信
号「Ｏとを合わせて相補アドレス信号互０のように表し
てルする（以下、同じ）。ロウアドレスデコーダＲ−Ｄ
ＣＲ１とＲ−ＤＣＲ２は、上述のように上記相補アドレ
ス信号１０〜ａｍを解読して、ワード線選択タイミング
信号φＸに同期してワード線の選択動作を行う。

一方、カラムアドレスバッファＣ−ＡＤＢは、外部勾子
から供給されたカラムアドレスストローブ信号ＣＡＳに
基づいて後述するタイミング発生回路ＴＧにより形成さ
れたタイミング信号（図示せず）により動作状態にされ
、その動作状態において上記カラムアドレスストローブ
信号ＣＡＳに同期して外部端子から供給されたアドレス
信号ＡＯ〜Ａｎを取り込み、それを保持するととに内部
相補アドレス信号土０〜土ｎを形成してカラムアドレス
デコーダＣ−ＤＣＨに伝える。

カラムデコーダＣ−ＤＣＲは、データ線選択タイミング
信号φｙによっ°ζカラム選択タイミングが制御され、
カラムアドレスバッファＣ−ＡＤＨから供給される相補
アドレス信号土０〜ａｎを解読することによって上記カ
ラムスイッチＣ−５Ｗに供給すべき選択信号を形成する
。

なお、同図においては、ロウアドレスバッファＲ−ＡＤ
ＢとカラムアドレスバッファＣ−ＡＤＢを合わせてアド
レスバッフプＲ，Ｃ−ＡＤＨ（７）ように表している。

上記共通相補データ線ＣＤ、ＣＤ間には、上記同様なプ
リチャージ回路を構成するＮチャンネル型のプリチャー
ジＭＯ３ＦＥＴＱ４４が設けられている。この共通相補
データ線ＣＤ、ＣＤには、上記単位のセンスアンプＵＳ
Ａと同様な回路構成のメインアンプＭＡの一対の入出力
ノードが結合されている。このメインアンプの出力信号
は、データ出力バッファＤＯＢを介して外部端子Ｄｏｕ
ｔへ送出される。読み出し動作ならば、データ出力バッ
ファＤＯＢはそのタイミング信号φｒｗによって動作状
態にされ、上記メインアンプＭＡの出力信号を増幅して
外部端子Ｉ１０から送出する。なお、書込み動作なら、
上記タイミング信号φｒｗによってデータ出力バッファ
ＤＯＢの出力はハイインピーダンス状態される。

上記共通相補データ線ＣＤ、ＣＤには、データ入力バッ
ファＤＩＢの出力端子が結合される。書込み動作ならば
、データ入力バッファＤＩＢは、そのタイミング信号φ
ｒ−によって動作状態にされ、外部端子Ｄｉｎから供給
された書込み信号に従った相？ｉｌｉ書込み信号を形成
し、これを上記共通相補データ線ＣＤ、ＣＤに伝えるこ
とにより、選択されたメモリセルへの書込みが行われる
。なお、読み出し動作なら、上記タイミング信号ψｒ−
によってデータ入力バッファＤＩＢの出力はハイインピ
ーダンス状態にされる。

上記のようにアドレス選択用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ
　ｍと情報記憶用キャパシタＣｓとからなるグイナミソ
ク型メモリセルへの書込み動作において、情報記憶用キ
ャパシタＣｓにフルライトを行うため、言い換えるなら
ば、アドレス選択用ＭＯＳ　Ｆ　ＥＴＱｍ等のしきい値
電圧により情報記憶用キャパシタＣｓへの書込みハイレ
ベルのレベル損失が生じないようにするため、ワード線
選択タイミング信号φＸによって起動されるワード線ブ
ートストラップ回路（図示せず）が設けられる。このワ
ード線ブートストラップ回路は、ワード線選択タイミン
グ信号φＸとその遅延信号を用いて、ワード線選択タイ
ミング信号φＸのハイレベルを電源電圧Ｖｃｃ以上の高
レベルとする。

上述した各種タイミング信号は、次のタイミング発生回
路ＴＧにより形成される。タイミング発生回路ＴＯは、
上記代表として示された主要なタイミング信号等を形成
する。すなわち、この夕・ｆミング発生回路ＴＧは、外
部端子から供給されたアドレスストローブ信号ＲＡＳ及
びＣＡＳと、ライトイネーブル信号ＷＥとを受けて、上
記一連の各種タイミングパルスを形成する。

回路記号ＲＥＦＣで示されているのは、自動リフレッシ
ュ回路であり、リフレッシュアドレスカウンタ等を含ん
でいる。この自動リフレッシュ回路ＲＥＦＣは、特に制
限されないが、アドレストスロープ信号ＲＡＳとＣＡＳ
を受ける論理回路により、ロウアドレスストローブ信号
ＲＡＳがロウレベルにされる前にカラムアドレスストロ
ーブ信号ＣＡＳがロウレベルにされたとき、それをリフ
レッシュモードとして判定し、上記ロウアドレスストロ
ーブ信号ＲＡＳをクロックとするアドレスカウンタ回路
により形成されたリフレッシュアドレス信号ａＱｌ　〜
ａｍ’　を送出させる。このリフレッシュアドレス信号
ａＱｌ　〜ａｍ”　は、マルチプレクサ機能を持つ上記
ロウアドレスバッファＲ−ＡＤＢを介してロウアドレス
デコーダ回路Ｒ−ＤＣＲ１及びＲ−ＤＣＲ２に伝えられ
る。このため、リフレッシュ制御回路ＲＥＦＣは、リフ
レッシュモードのとき、上記アドレスバッファＲ−ＡＤ
Ｂの切り換えを行う制御信号を発生させる（図示せず）
。これによって、リフレッシュアドレス信号ａＯ゛〜ａ
ｍ’　に対応された一本のワード線選択によるリフレッ
シュ動作が実行される（ＣＡＳビフォワーＲＡＳリフレ
ッシュ）。

電圧検出回路ＶＣは、上記基板バイアス発生回路ＶＢＧ
により形成された基板バイアス電圧−Ｖｂｂを受けて、
それが所望の負電位にされることをモニターして、その
検出出力ｖＳを上記タイミング発生回路ＴＧの入力回路
に伝える。すなわち、電源投入直後において基板バイア
ス電圧−ｖｂｂが所望の負電位にされる迄の間、上記検
出出力によって上述のようなアドレスマルチ方式のダイ
ナミック型ＲＡＭにおける実質的なチップ選択信号（メ
モリアクセス信号）であるロウアドレスストローブ信号
ＲＡＳの取り込みを禁止、言い換えるならば、ＲＡＳ信
号がロウレベルにされてもそれを内部回路に伝達するの
を禁止してメモリアクセスを無効にさせるものである。

第２図には、上記基板バイアス電圧発生回路ＶＢＧと電
圧検出回路ＶＣ及びタイミング発生回路ＴＧに含まれる
入力回路の一実施例の回路図が示されている。

同図において、インバータ回路ＩＶ２〜ＩＶ９は、特に
制限されないが、ＣＭＯＳ回路から構成され、集積回路
の外部端子を構成する電源端子■ｃｃと基準電位端子も
しくはアース端子との間に加えられる＋５ｖのような正
電源電圧によって動作される。

基板バイアス電圧発生回路ＶＢＧは、半導体基板に供給
すべき負のバンクバイアス電圧−ｖｂｂを発生する。こ
れによって、ＮチャンネルＭＯ３ＦＥＴの基板ゲートに
負のバックバイアス電圧が加えられることになる。

この実施例の基板バイアス電圧発生回路ＶＢＧは、リン
グ状に縦列接続された３個（奇数個であればよい）のイ
ンバータ回路ＴＶ５〜ＩＶ７により構成された発振回路
ＯＳＣの発振出力信号を受け、その波形整形と増幅を行
うＣＭＯＳインバータ回路ＩＶ８．ＩＶ９及び次の整流
回路もしくはレベル変換回路から構成される。整流回路
は、上記ＣＭＯＳインバータ回路ＩＶ９の出力から得ら
れる発振パルスは、信号をその一方の電極に受けるキャ
パシタＣ１と、このキャパシタＣ１の他方の電極と回路
の接地電位点Ｖｓｓとの間に設けられたダイオード形態
のＮチャンネルＭＯＳＦＥＴＱ５０と、上記キャパシタ
Ｃ１の他方の電極と基板との間に設けられたダイオード
形態のＮチャンネルＭＯ３ＦＥＴＱ５１とからなる。こ
の基板と回路の接地電位点Ｖｓｓとの間には、ＭＯＳ　
Ｆ　ＥＴのソースと基板間からなるような接合容量や配
線容量等からなる寄生容量Ｃ２が存在する。上記ダイオ
ード形態のＭＯＳＦＥＴＱ５０は、インバータ回路ＩＶ
９から出力されたパルスがハイレベル（電源電圧Ｖｃｃ
）のときキャパシタＣ１を介して供給される正の電圧に
よってオン状態となる。これにより、キャパシタＣ１は
ハイレベルによってプリチャージされる。次に、発振パ
ルスがロウレベル（回路の接地電位）にされたとき、す
なわち、キャパシタＣ１の一方の電極がロウレベルにさ
れたとき、キャパシタＣ１の他方の電極は、−（Ｖｃｃ
−Ｖｔｈ）の負電位となる。ここで、ｖｔｂはＭＯ５Ｆ
　Ｅ　Ｔ　Ｑ　５０のしきい値電圧である。この負電位
によりダイオード形態のＭＯＳＦＥＴＱ５１はオン状態
にされる。これに応じて、キャパシタＣ１の他方の電極
に与えられた負の電位がＭＯＳＦＥＴＱ５１を介して上
記寄生容量Ｃ２に伝えられる。すなわち、基板には−ｖ
ｂｂの基板バンクバイアス電圧が与えられる。

上記基板バイアス電圧−ｖｂｂが所定の負電位にされた
のを検出（モニター）するため、電圧検出回路ＶＣが設
けられる。電圧検出回路ＶＣは、次の各回路素子により
構成される。Ｐチ苓ンネルＭＯＳＦＥＴＱ４Ｂは、その
ゲートに定常的に回路の接地電位が供給されることによ
って定常的にオン状態にされ、高抵抗負荷としての動作
を行う。

このＭＯＳＦＥＴＱ４８のドレインと基板（−Ｖｂｂ）
との間には、そのゲートに回路の接地電位が供給された
ＮチャンネルＭＯ３ＦＥＴＱ４９が設けられる。上記Ｍ
Ｏ５ＦＥＴＱ４８とＱ４９の接続点の電圧は、そのソー
スに回路の接地電位が与えられた出力ＭＯ３ＦＥＴＱ４
７のゲートに供給される。

このレベル検出部の動作は、次のようになる。

基板バイアス電圧−ｖｂｂの絶対値が上記ＭＯ３ＦＥＴ
Ｑ４９のしきい値電圧ｖｔｈより小さいレベルの時、こ
のＭＯ３ＦＥＴＱ４９はオフ状態にされる。これによっ
て、上記ＭＯ３ＦＥＴＱ４８とＱ４９の接続点の電位は
、はソ°電源電圧Ｖｃｃのようなハイレベルにされる。

これにより、上記出力ＭＯ３ＦＥ〒Ｑ４７はオン状態に
なる。

一方、上記基板バイアス電圧−ｖｂｂの絶対値が上記Ｍ
　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　４９のしきい値電圧ｖｔｈよ
り大きなレベルにされた時、このＭＯＳ　Ｆ　ＥＴＱ　
４９はオン状態にされる。これに応じて、上記ＭＯ３Ｆ
ＥＴＱ４８とＱ４９の接続点の電位は、はソ′回路の接
地電位以）のロウレベルにされる。これによって出力Ｍ
ＯＳＦＥＴＱ４７はオフ状態にされる。上記負荷ＭＯ３
ＦＥＴＱ４８は、そのコンダクタンスが極めて小さい値
、すなわち、微少電流しか流さないような橿めて小さく
コンダクタンスに設定される。これにより、電圧検出回
路ＶＣの動作により、基板バイアス電圧−ｖｂｂのレベ
ルが絶対値的に小さくされるのを必要最小に制限するも
のである。

上記出力ＭＯ３ＦＥＴＱ４７のドレインから得られる検
出出力ＶＳは、タイミング発生回路ＴＧの入カバソファ
としての縦列形態にされたＣＭＯＳインバータ回路Ｉ　
Ｖ　２ないしＩＶ４のうち、例えば、インバータ回路Ｉ
Ｖ３の入力端子に供給される。言い換えるならば、出力
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　４７のドレインは、上記イ
ンバータ回路ＩＶ３の入力端子に結合される。

上記入力バッファを構成する初段インバータ回路ＩＶ２
の入力端子には、外部端子を介して供給されるロウアド
レスストローブ信号ＲＡＳが供給される。上記人力バッ
ファの出力段インバータ回路ＩＶ４の出力から得られる
内部信号ＲＡＳは、前記タイミング発生回路ＴＧに伝え
られる。なお、上記インバータ回路ＩＶ２の入力には、
静電破壊防止回路が設けられるが、この発明には直接関
係が無いので、同図では省略されている。

この実施例では、電源投入により基板バイアス電圧発生
回路ＶＢＧが動作を開始して、その出力電圧−ｖｂｂが
ＭＯ３ＦＥＴＱ４９のしきい値電圧以下にされる迄の間
、出力ＭＯ３ＦＥＴＱ４７はオン状態にされる。これに
よって、インバータ回路ＩＶ２を通して供給されるロウ
アドレスストローブ信号ＲＡＳのレベルに無関係に、イ
ンバータ回路ＩＶ３の入力信号は、回路の接地電位に固
定される。したがって、ロウアドレスストローブ信号Ｒ
ＡＳは、以降の回路に伝達されない。つまり、アドレス
マルチ方式のメモリにおいて、実質的なチップ選択信号
であるロウアドレスストローブ信号ＲＡＳは、このメモ
リに受け付けられない。

基板バイアス電圧発生回路ＶＢＧが動作して、その出力
電圧−ｖｂｂの電位が十分低くされて、そルベルが上記
ＭＯ３ＦＥＴＱ４９のしきい値電圧以下の負レベルにさ
れると、これに応じてＰｗｌ　０ＳＦＥＴＱ４．９はオ
ン状態にされる。このＭＯＳＦＥＴＱ４９のオン状態に
より、出力ＭＯ３ＦＥＴＱ４７はオン状態からオフ状態
に切り換えられる。したがって、インバ・−夕回路ＩＶ
３の入力信号は、インバータ回路の出力信号に従ったレ
ベルにされる。つまり、ロウアドレスストローブ信号Ｒ
Ａ　Ｓに従った信号にされる。これにより、ロウアドレ
スストローブ信号ＲＡＳをロウレベルにすると、内部回
路に起動がかかり、所定のメモリアクセスが開始される
。

この実施例では、電源投入により基板バイアス発生回路
ＶＧＧが動作を開始して、その基板バイアス電圧−ｖｂ
ｂが所定の負電位以下に低下させられる迄の間、その実
質的なチップ選択信号であるロウアドレスストローブ信
号ＲＡＳの入力が禁止されるため、基板電位が正電位等
にされている不安定状態での内部回路の動作が禁止され
る。これにより、前述のような予期しない寄生サイリス
タ素子によるラッチアップを防止できるものである。

なお、ＣＭＯ３回路にあっては、必然的にＮチャンネル
ＭＯＳ　Ｆ　ＥＴとＰチャンネルＭＯ３ＦＥＴ及びウェ
ル領域からなる寄生サイリスク素子が構成されるが、そ
のレイアウトが適当に設定ささることによって、上記の
ように電源投入直後に基板の電位が正の電位にされただ
けで直ちにラッチアップが生じることはない。

〔効　果〕

（１１ＣＭ　ＯＳ回路を含む半導体装置において、基板
バイアス電圧発生回路を内蔵させることにより、動作の
高速化やマイノリティキャリアの影響を防止するととも
に、素子間の寄生ＭＯＳ　Ｆ　ＥＴの発生を防止できる
とともに、基板バイアス電圧をモニターして所望の電位
にされるまでの間内部回路の動作を禁止させることによ
り、電源投入時でのラッチアンプを確実に防止すること
ができるという効果が得られる。

（２）上記電圧検出回路（モニター回路）として、ＭＯ
ＳＦＥＴのしきい値電圧を利用するものであるので、極
めて簡単な回路により上記ラッチアンプを防止すること
ができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、基板バイアス
回路は、チップ非選択状態におけるリーク電流を補うよ
うな微少電流供給能力しか持たない回路と、メモリアク
セス時に比較的大きな電流供給能力を持つ回路とにより
構成することによって、スタンバイ状態での低消費電力
化を図るものであってもよい。発振回路は、リングオシ
レータに限られず、例えば原発振回路の出力を受けるク
ロックパルス発生回路のような信号発生回路であっても
よい。

第２図に示した電圧検出回路ＶＣは、これに限定されな
い。高抵抗負荷としてのＰチャンネルＭＯ３ＦＥＴＱ４
Ｂは、高抵抗ポリシリコン層に置き換えるものとしても
よい。また、インバータ回路ＩＶ３を論理ゲート回路に
より構成し、出力ＭＯ５ＦＥＴＱ４７を省略して、ＭＯ
ＳＦＥＴＱ４９のドレイン出力によって上記論理ゲート
回路における信号伝達を禁止するものとしてもよい。

インバータ回路ＩＶ２が外部端子から受ける信号は、ロ
ウアドレスストローブ信号ＲＡＳに限られず、実質的な
チップ選択信号であればよい。

基板バイアスにおける基板は制限的でない。例えば、半
導体基板に形成されたウェル領域にバンクバイアス電圧
が加えられる場合、そのウェル領域が基板バイアスにお
ける基板とみなされる。

半導体メモリそれ自体が一個の独立した半導体基板に形
成されているか否かは、本質的では無い。

１つの半導体基板上に、例えばマイクロプロセッシング
ユニットのような回路とともに形成される半導体メモリ
もまた、本発明で言う意味の半導体メモリを構成する。

さらに、ダイナミック型ＲＡＭのメモリセルの読み出し
動作に必要とされる基準電圧は、ダミーセルを用いて形
成するものであってもよい。また、上記ダイナミック型
ＲＡＭを構成する他の周辺回路の具体的回路構成は、種
々の実施形態を採ることができるものである０例えば、
アドレス信号は、それぞれ独立した外部端子から供給す
るものであってもよい。この場合には、チップ選択信号
によってその動作／非動作の制御が行われる。自動リフ
レッシュ回路は、特に必要とされるものではない。

上記基板バイアス回路が内蔵される半導体メモリは、上
記ダイナミック型ＲＡＭの他、上記基板にバックバイア
スが供給されることによって、基板上に形成されるＭＯ
ＳＦＥＴの寄生容量が減らされることによる動作の高速
化や素子間に構成される寄生ＭＯＳＦＥＴのしきい値電
圧が高くできるから、高密度に素子が形成されるスタテ
ィック型ＲＡＭ、各種ＲＯＭ等であってもよい。

〔利用分野〕

この発明は、ＣＭＯ５回路と基板バイアス電圧発生回路
を具備する各種半導体メモリに広（利用できる。さらに
、この発明は、０Ｍ０３回路と基板バイアス電圧発生回
路を具備する半導体装置であって、実質的なチップ選択
ＣＭＯ３又は回路の起動信号によって、スタンバイ　（
又はスリーブ）状態がとかれ、内部回路が実質的な動作
を開始するような半導体装置（例えばマイクロコンピュ
ータ等）にも利用することができる。

【図面の簡単な説明】

第１図は、この発明が適用されたダイナミック型ＲＡＭ
の一実施例を示す回路図、 第２図は、その基板バイアス発生回路と電圧検出回路及
びタイミング発生回路に含まれる入力回路の一実施例を
示す回路図である。 Ｍ−ＡＲＹ・・メモリアレイ、ＰＣ・・プリチャージ回
路、ＳＡ・・センスアンプ、Ｃ−５Ｗ・・カラムスイッ
チ、Ｒ，Ｃ−ＡＤＢ・・アドレスバッファ、Ｒ−ＤＣＲ
・・ロウアドレスデコーダ、Ｃ−ＤＣＲ・・カラムアド
レスデコーダ、ＭＡ・・メインアンプ、ＴＧ・・タイミ
ング発生回路、ＲＥＦＣ・・自動リフレッシュ回路、Ｄ
ＯＢ・・データ出力バッファ、ＤＩＢ・・データ人カバ
・７フア、ＶＢＧ・・基板バイアス発生回路、ＶＣ・・
電圧検出回路

Claims (1)

1. 【特許請求の範囲】 １、ＮチャンネルＭＯＳＦＥＴとＰチャンネルＭＯＳＦ
   ＥＴとの組み合わせで構成されたＣＭＯＳ回路と、発振
   出力信号を受けて基板にバックバイアス電圧を供給する
   基板バイアス発生回路と、上記基板バイアス電圧発生回
   路の出力電圧がソースに供給され、ゲートに回路の接地
   電位が与えられたＭＯＳＦＥＴとこのＭＯＳＦＥＴのド
   レインと電源電圧端子との間に設けられた高抵抗手段と
   からなる電圧検出回路と、この電圧検出回路の検出出力
   に基づいて外部端子から供給される実質的なチップ選択
   信号の受け付けを禁止する入力回路とを具備することを
   特徴とする半導体装置。 ２、上記半導体装置は、ダイナミック型ＲＡＭであり、
   上記入力回路は、実質的なチップ選択信号を受ける縦列
   形態にされた複数のインバータ回路からなり、上記電圧
   検出回路の出力信号を受けるＭＯＳＦＥＴのオン状態に
   よって、上記インバータ回路の相互接続点のレベルを固
   定して強制的にチップ非選択状態に維持させるものであ
   ることを特徴とする特許請求の範囲第１項記載の半導体
   装置。