JPH0237593A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、基板バイアス発生回路を有する半導体装置に
設けられる電圧検出回路に関するものである。

（従来の技術） 従来、このような分野の技術としては、特開昭６２−１
２１９９６号公報に記載されるものがあった。以下、そ
の構成を図を用いて説明する。

第２図は従来の半導体装置における電圧検出回路の一構
成例を示す回路図である。

この半導体装置は、例えば周辺回路が相補型ＭｏＳトラ
ンジスタ（以下、ＣＭＯ８という）回路により構成され
、基板バイアス発生回路及び電圧検出回路を内蔵したダ
イナミック型のランダム・アクセス・メモリ（以下、Ｒ
ＡＭという）を示している。第２図の機能回路１は、メ
モリセルアレイ、センスアンプ、及びアドレスデコーダ
等で構成され、それらが半導体基板上に集積回路の形で
形成されている。８ｉ能回路１の半導体基板には、基板
バイアス発生回路２から出力される負のバイアス電圧ｖ
ｂｂが供給され、タイミング発生回路３から出力される
各種の制御信号φを入力して該機能回路１がデータの読
出し動作、あるいは書込み動作を行う機能を有している
。基板バイアス発生回路２及びタイミング発生回路３に
は、電圧検出回路４が接続されている。

基板バイアス発生回路２は、発振回Ｈ１０及び駆動回路
２０より構成されている。発振回路１０は、Ｐチャネル
ＭＯＳトランジスタ（以下、ＰＭＯ８という）及びＮチ
ャネルＭＯ３）ランジスタ（以下、ＮＭＯ８という）で
構成される奇数個のインバータ１１，１２．１３を有し
、それらがリング状に接続されて一定周期の信号ｏＳＣ
を出力する回路である。駆動回路２は、容ｘ２１、ＮＭ
Ｏ８２２，２３及び接合容量２４を有し、容量２１が信
号Ｏ８ＣとノードＮ１間に接続され、そのノードＮ１が
ＮＭＯ３２２のドレイン及びゲートに接続されると共に
ＮＭＯ８２３のソースに接続されている。ＮＭＯ３２２
のソースが接地電位Ｖｓｓに接続されると共に、ＮＭＯ
８２Ｂのドレイン及びゲートがバイアス電圧ｖｂｂ出力
用のノードＮ２に接続され、そのノードＮ２と接地電位
Ｖｓｓの間に接合容量２４が接続されている。

タイミング発生回路３は、電圧検出回路４から出力され
る検出信号Ｓ４に基づきロウアドレスストローブ信号τ
τＫを入力し、さらに図示しないコラムアドレスストロ
ーブ信号てτミ及びライトイネーブル信号ｗｂ“を入力
し、各種の制御信号φを生成する回路である。電圧検出
回路４は、負のバイアス電圧ｖｂｂが一定値以下になる
と検出信号Ｓ４を出力する回路であり、ソースがバイア
ス１１・ｚ圧ｖｂｂに、ゲートが接続電位Ｖｓｓにそれ
ぞれ接続されたＮＭＯ３３０を有し、そのＮＭＯ３３０
のドレインが高抵抗手段であるＰＭＯ８３１を介して電
源電圧Ｖｃｃに接続さている。

以上の構成において、電源電圧Ｖｃｃを投入すると、基
板バイアス発生図２８２中の発振回路１０から発振信号
Ｏ８Ｃが出力される。すると、駆動回路２０の容量２１
．２４は、信号ＯＳＣの振幅に合わせてオン、オフ動作
するＮＭＯ８２２゜２３を通して充放電を繰り遅し、負
のバイアス電圧ｖｂｂをノードＮ２から出力して機能回
路１の半導体基板及び電圧検出回路４へ供給する。電圧
検出回路４では、バイアス電圧ｖｂｂが負方向へ低下し
ていき、ＮＭＯ８３０のゲート・ソース間電圧Ｖｇｓが
そのＮＭＯ８３０の閾値電圧ｖｔｈよりも大きくなると
、該ＮＭＯ３３０がオンする。

ＮＭＯ８３０がオンすると、電源電圧ＶｃｃがらＰＭＯ
３３１及びＮＭＯ８３０を通してノードＮ２の方向に電
流が流れ、検出信号Ｓ４が出力されてタイミング発生回
路３へ与えられる。これにより、タイミング発生回路３
はロウアドレススト１１−ブ信号Ｆ＜ＡＳを入力し、各
種の制御信号φを出力して機能回路１に供給する。機能
回路１は制御信号φにより動作を開始し、データの読出
しあるいは書込み動作を行う。

この種の装置では、電源投入により基板バイアス発生回
路２が動作を開始し、その回路２から出力されるバイア
ス電圧ｖｂｂが所定の負電圧以下Ｇこ低下するまでの間
、チップ選択信号であるロウアドレスストローブ信号Ｒ
ＡＳの入力が禁止されるため、基板電位が正電位等にさ
れている不安定状態での機能回路１の動作が禁止される
。これにより、機能回路１における半導体基板中の寄生
サイリスク素子によるラッチアップの発生を防止できる
。

（発明が解決しようとする課題） しかしながら、上記構成の電圧検出回路４では、電源投
入後、電源電圧ＶｃｃからＰＭＯ８３１及びＮＭＯ３３
０を通って基板バイアス発生回路２内のノードＮ２に電
流が流れ込むため、負のバイアス電圧ｖｂｂのレベルが
上昇し、それによってバイアス電圧ｖｂｂが所定の負電
位になるのに時間がかかり、機能回路１内でラッチアッ
プ発生等による誤動作がおこり、それらを解決すること
が困難であった。

本発明は前記従来技術が持っていた課題として、安定し
たバイアス電圧の出力を阻害し、それによって機能回路
に誤動作が生じる点について解決した電圧検出回路を提
供するものである。

（課題を解決するための手段） 本発明は前記課題を解決するために、半導体基板に複数
の素子が形成された機能回路と、発信信号によりバイア
ス電圧を生成しそのバイアス電圧を前記半導体基板に供
給する基板バイアス発生回路とを備えた半導体装置に設
けられ、前記バイアス電圧を検出して前記機能回路の動
作を制御するための検出信号を出力する電圧検出回路に
おいて、前記バイアス電圧をゲート入力とし、ソースを
接地電位に接続すると共に、ドレインを高抵抗手段を介
して電源電圧に接続したＰＭＯ８を設けたものである。

（作用） 本発明によれば、以上のように電圧検出回路を構成した
ので、ＰＭＯ８はそのゲートに入力されるバイアス電圧
のレベルにより、高抵抗手段側のドレインとソースとの
間の導通状態が変わり、バイアス電圧のレベルに応じた
検出信号を出力する。

これにより、電圧検出回路から基板バイアス発生回路へ
電流が流れず、電源投入時におけるバイアス電圧の安定
化までの時間が短くなる。従って前記課題を解決できる
のである。

（実施例） 第１図は本発明の実施例を示す半導体装置における電圧
検出回路の回路図であり、従来の第２図中の要素と同一
の要素には同一の符号が付されている。

この半導体装置は、従来と同様にダイナミック型ＲＡＭ
を示し、機能回路１、基板バイアス発生回路２及びタイ
ミング発生回路３を有すると共に、従来と異なる構成の
電圧検出回路４０を備えている。

電圧検出回路４０は、基板バイアス発生回路２から出力
される負のバイアス電圧ｖｂｂに応じたレベルの検出信
号Ｓ４０を出力する回路であり、スイッチ機能を有する
２ＭＯ８４１と、高抵抗手段であるＰＩＶＩＯ８４２と
で構成されている。ＰＭＯ３４１のソースは接地電位Ｖ
ｓｓに、ゲートは駆動回路２０のノードＮ２にそれぞれ
接続されている。さらにこの２ＭＯ８４１のドレインは
、タイミング発生回路３に接続されると共に、ゲートを
接地電位Ｖｓｓに接続したＰＭＯ３４２を介して電源電
圧Ｖｃｃに接続されている。ここで、２ＭＯ８４１と４
２の相互コンダクタンスｇｍは、バイアス電圧ｖｂｂが
充分な負の電位になるまではＰＩＶＩＯ３４２の方が大
きくなるように設定されている。

次に、動作を説明する。

電源電圧Ｖｃｃを投入すると、基板バイアス発生回路２
が動作を開始し、その回路２内の発振回路１０が一定周
期の発振信号Ｏ８Ｃを出力し、その出力信号○ＳＣを駆
動回路２０に供給する。駆動回路２０では、発振信号Ｏ
８Ｃが“ＨＩＴレベルの時、容量２１を通してＮＭＯ３
２２がオンし、その容量２１が充電される。発振信号Ｏ
８Ｃがｎ　Ｌ　＋＋レベルになると、容量２１を通して
ノードＮ１が負電位となり、ＮＭＯ３２３がオンしてノ
ードＮ１上の負電位が接合容量２４に伝えられる。

このように発振信号Ｏ８Ｃの振幅に合わせて容量２１．
２４が充放電を繰り返し、ノードＮ２上のバイアス電圧
ｖｂｂが負方向へ低下していく。

バイアス電圧ｖｂｂが所定の負電位以下になるまでは、
電圧検出回路４０のＰＭＯ３４１がオフ状態になってい
るため、電源電圧ＶｃｃからＰＭＯ８４２を通してタイ
ミング発生回路３へ出力される検出信号Ｓ４０のレベル
が電源電圧Ｖｃｃに追随していく。バイアス電圧ｖｂｂ
が徐々に負方向に低下していくと、ＰＭＯ３４１の相互
コンダクタンスｇｌＩｌが大きくなってその２ＭＯ８４
１のドレインからソースに向けて電流が流れ、検出信号
Ｓ４０のレベルが接地電位Ｖｓｓへと変化していく。検
出信号Ｓ４０が接地電位Ｖｓｓレベルになると、タイミ
ング発生回路３はロウアドレススＩ〜ローブ信号πτ百
を入力し、各種の制御信号φを出力して機能回路１に供
給する。機能回８１は制御信号φにより動作を開始し、
データの読出しあるいは書込み動作を行う。

本実施例では、バイアス電圧ｖｂｂを電圧検出回路４０
中の２ＭＯ８４１のゲートに供給しているので、電圧検
出回路４０から基板バイアス発生回路２中のノードＮ２
へ電流が流れない。そのため、ノードＮ２上のバイアス
電圧ｖｂｂは、電源投入後、急速に所定の負電位まで低
下するため、機能図＃１１における半導体基板中のラッ
チアップの発生等の誤動作を簡単な回路で的確に防止で
きる。

第３図は本発明の他の実施例を示す半導体装置における
電圧検出回路の回路図であり、第１図中の要素と同一の
要素には同一の符号が付されている。

この半導体装置では、半導体基板上に形成される機能回
路１００を、スタティック型ＲＡＭや読出し専用メモリ
（ＲＯＭ＞等の他のメモリで構成しなり、あるいは信号
処理回路等で構成し、第１図と同一の電圧検出回路４０
を用いてその検出信号Ｓ４０で直接に該機能回路１００
の動作をＩＩＩ御するようにしたのである。このような
構成にしても第１図の実施例とほぼ同様の利点が得られ
る。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

（ａ）　　電圧検出回路４０において、ＰＭＯ８４２は
高抵抗ボッシリコン層やＮＭＯ８等の他の高抵抗手段で
置き換えてもよい。また、ＰＭＯＳ４１のドレインにバ
ッファを接続し、そのバッファによって検出信号Ｓ４０
の駆動能力を向上させるようにしてもよい。

（ｂ）　　基板バイアス発生回路２は、第１図以外の回
路で構成することも可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、電圧検出
回路のＰＭＯ５のゲートにバイアス電圧を供給する構成
にしたので、電圧検出回路から基板バイアス発生回路へ
電流が流れない。そのため、電源投入時においてバイア
ス電圧を急速に所定レベルにすることが可能となり、電
源投入時のラッチアップの発生等による誤動作を簡単な
回路で的確に防市できる。

【図面の簡単な説明】

第１図は本発明の実施例を示す半導体装置における電圧
検出回路の回路図、第２図は従来の半導体装置における
電圧検出回路の回路図、第３図は本発明の他の実施例を
示す半導体装置における電圧検出回路の回路図である。 １．１００・・・・・・機能回路、２・・・・・・基板
バイアス発生回路、４０・・・・・・電圧検出回路、４
１．４２・・・・・・Ｉ）ＭＯＳ、Ｓ４０・・・・・・
検出信号、ｖｂｂ・・・・・・バイアス電圧。

Claims (1)

1. 【特許請求の範囲】 半導体基板に複数の素子が形成された機能回路と、発信
   信号によりバイアス電圧を生成しそのバイアス電圧を前
   記半導体基板に供給する基板バイアス発生回路とを備え
   た半導体装置に設けられ、前記バイアス電圧を検出して
   前記機能回路の動作を制御するための検出信号を出力す
   る電圧検出回路において、 前記バイアス電圧をゲート入力とし、ソースを接地電位
   に接続すると共に、ドレインを高抵抗手段を介して電源
   電圧に接続したＰチャネルＭＯＳトランジスタを設けた
   ことを特徴とする電圧検出回路。