JPS61221920A - 電源電圧検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は電源電圧を検出する電源電圧検出回路に係り
、特に動作電圧に制限のある半導体集積回路に内蔵され
る電源電圧検出回路に関する。

〔発明の技術的背景］ 電気的にデータ消去可能なリード・オンリー・メモリー
（ＥＥＰＲＯＭ）では、データの書き込み、消去の際に
は通常の読み出し時に用いられる電源電圧よりもはるか
に大きな高電圧が使用される。この種の半導体集積回路
では、外部から供給される電源電圧を昇圧して上記のよ
うな高電圧を得るようにしており、必要な高電圧を得る
ためには外部電源電圧がある値以上にされていなければ
ならない。すなわち、このような半導体集積回路は動作
電源電圧に制限がある。このため、外部電源電圧を検出
し、これがある値以下ならば特定の回路が動作しないよ
うにする配慮が必要である。

また、上記のような半導体集積回路の他、一般の半導体
集積回路でも電源投入の際に誤動作の発生を防ぐため、
外部電源電圧を検出する必要がある。

このような用途に使用される従来の電源電圧検出回路と
しては例えば第４図のようなものが良く知られている。

この回路は、ＰチャネルのＭＯＳトランジスタ（以下、
ＰＭＯＳトランジスタと称する）１とＮチャネルのＭＯ
Ｓトランジスタ（以下、ＮＭＯＳトランジスタと称する
）２を電源電圧ｖＤＤ印加点と基準の電源電圧Ｖｓｅ印
加点との間に直列に挿入し、ＰＭＯＳトランジスタ１の
ゲートはＶｓｅ印加点に接続して常時オン状態に設定し
、また上記両トランジスタ１．２の共通接続端子３で得
られる電圧を２段のインバータ４および５で順次、反転
増幅することにより、後段のインバータ５の出力端子６
から検出信号を得るようにしている。そしてこの回路で
は、ＰＭＯＳトランジスタ１のコンダクタンスを小さく
、ＮＭＯＳトランジスタ２のコンダクタンスを大きく設
定し、かつ初段のインバータ４の回路しきい値電圧をＶ
ｏｏとＶｓｓの中間ではなく■８Ｂ側に近いかなり低い
電圧に設定するようにしている。

第５図は上記回路の各回路点における電圧変化を示す波
形図であり、１１は電源電圧ｖＤＤの変化を、１２はト
ランジスタ１．２の接続点３で得られる電圧の変化を、
１３は後段のインバータ５の出力端子６における信号電
圧の変化をそれぞれ示す。

この回路では、トランジスタ１のコンダクタンスがトラ
ンジスタ２よりも大きくされているので、電源電圧ｖＤ
Ｄ（電圧１１）が一定の傾斜で上昇していく場合に、共
通接続端子３の電圧１２は電源電圧ＶＤＤに対して１／
３ないし１／４の傾斜で上昇する。ここでインバータ４
の回路しきい値電圧は低く設定されており、共通接続端
子３の電圧１２がこのインバータ４の低い反転電圧を横
切ることによりインバータ４の出力信号が反転し、この
後、インバータ５の出力信号（電圧１３）も反転して検
出出力が得られるものである。

［背景技術の問題点］ しかしながら、上記のような従来回路では、インバータ
４の回路しきい値電圧が■ＤＤとＶａｓの中間ではなく
ｖ８８側に近いかなり低い電圧に設定されているので、
製造時におけるＭＯＳトランジスタの特性のばらつきに
より、この回路しきい値電圧が大きく変動する。また、
共通接続端子３における電圧１２の変化が小さいので、
この電圧１２がインバータ４の回路しきい値電圧付近に
存在している時間が長くなり、トランジスタの特性がわ
ずかに変化しても検出電圧は大きく変動してしまう。

［発明の目的］ この発明は上記のような事情を考慮してなされたもので
あり、その目的はトランジスタの特性のばらつきに影響
されずに常に安定して電源電圧の検出を行なうことがで
きる電源電圧検出回路を提供することにある。

［発明の概要］ 上記目的を達成するためこの発明にあっては、プルアッ
プ用のＰチャネルＭＯＳトランジスタのソース、ドレイ
ン間を電源電圧印加点と検出信号出力端子との間に挿入
し、プルダウン用のＮチャネルＭＯＳトランジスタのソ
ース、ドレイン間を上記検出信号出力端子と基準電圧印
加点との間に挿入し、このＮチャネルＭＯＳトランジス
タは常時オン状態に設定し、定電圧回路により上記電源
電圧印加点に印加される電圧から一定電圧を発生し、こ
の一定電圧を上記ＰチャネルＭＯＳトランジスタのゲー
トに供給するようにしている。

［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明の一実施例による構成を示す回路図で
ある。電源電圧Ｖｏｏ印加点と検出信号を得るための検
出信号出力端子２１との間には、この端子２１を電源電
圧ＶＤＤにプルアップするためのＰＭＯＳトランジスタ
２２のソース、ドレイン間が挿入されている。上記検出
信号出力端子２１と基準の電源電圧Ｖｏｏ印加点との間
には、端子２１を電圧ＶｅｓにプルダウンするためのＮ
ＭＯ８トランジスタ２３のソース、ドレイン間が挿入さ
れている。上記ＭＯＳトランジスタ２２のゲートには、
後に説明する定電圧回路３０で発生される一定電圧が供
給されている。上記ＭＯＳトランジスタ２３のゲートに
は電圧ｖＤＤが供給されており、このトランジスタ２３
は常時オン状態にされている。上記検出信号出力端子２
１で得られる電圧は、２段のインバータ２４および２５
で順次反転増幅され、後段のインバータ２５の出力端子
２６から増幅された検出信号が得られるようになってい
る。また、上記ＮＭＯＳトランジスタ２３のコンダクタ
ンスはＰＭＯＳトランジスタ２２よりも小さくされてい
る。

上記定電圧回路３０は上記電源電圧ＶＤＤから一定電圧
を発生する周知のものであり、次のように構成されてい
る。すなわち、ＮＭＯＳトランジスタ３１のドレインが
ｖＤＤ印加点に接続され、ソースが定電圧出力端子３２
、すなわち前記ＰＭＯＳトランジスタ２２のゲートに接
続されている。

ＮＭＯ８トランジスタ３３のドレインおよびゲートが上
記定電圧出力端子３２に接続され、ソースが前記Ｖｏｏ
印加点に接続されている。ＮＭＯＳトランジスタ３４の
ドレインが上記トランジスタ３１のゲートに、ゲートが
上記トランジスタ３３のゲートに、ソースがＶｏｏ印加
点にそれぞれ接続されている。

さらに上記トランジスタ３４のドレインのプルアップ用
としてＮＭＯ８トランジスタ３５のソースがトランジス
タ３４のドレインに接続されており、このトランジスタ
３５のドレインおよびゲートはＶｏ。

印加点に接続されている。なお、上記実施例で使用され
ているＭＯＳトランジスタは全てエンへンスメント型の
ものであるとする。

次に上記のような構成の回路の動作を第２図の波形図を
用いて説明する。すなわち第２図は上記回路の各回路点
における電圧変化を示す波形図であり、４１は電源電圧
Ｖａｎの変化を、４２は定電圧回路３０における定電圧
出力端子３２で得られる電圧の変化を、４３は検出信号
出力端子２１における検出電圧の変化を、４４は後段の
インバータ２５の出力端子２６における信号電圧の変化
をそれぞれ示す。

第２図に示すように、電源電圧ＶＤＤが上昇していくと
、ＶＤＤが低い領域では定電圧回路３０の定電圧出力端
子３２で得られる電圧４２はＶＤＤと同様の傾斜で上昇
する。次にＶＤＤがある程度高くなると、ｖＤＤが上昇
しても電圧４２の傾斜はなだらかなものとなり、その値
はＶｏｏにかかわらずほぼ一定にされφ。

次にこの状態でざらにｖＤＤが上昇し、トランジスタ２
２のゲートに供給されている一定電圧とＶＤＤとの差が
、ＰＭＯＳトランジスタ２２のしきい値電圧ｖｔｈより
も大きくなると、始めてこのトランジスタ２２がオン状
態にされる。ここでＮＭＯＳトランジスタ２３のコンダ
クタンスはトランジスタ２２よりも小さくなるように設
定されているので、トランジスタ２２がオン状態にされ
ることにより検出信号出力端子２１の電圧４３はＶａｎ
からｖＤＤに近い電圧に急激に変化する。そしてこの端
子２１の電圧４３は極めて狭い電圧範囲でインバータ２
４の回路しきい値電圧を通過するので、インバータ２４
の出力信号は急激に反転し、これに続くインバータ２５
の出力端子２６の電圧４４も急激に変化する。

ここで、上記検出信号出力端子２１の電圧４３はＶｓｓ
からＶＤＤに近い電圧に急激に変化するので、従来回路
のようにこの電圧がインバータの回路しきい値電圧付近
に存在している時間が長いことにより生じていたトラン
ジスタの特性変化に基づく検出電圧の変動の問題は除去
される。また電圧４３が大きな振幅でかつ急激に変化す
るので、インバータ２４の回路しきい値電圧を従来のよ
うに低くするという設定は不要であり、通常のインバー
タと同様にＶｏｏとＶｓｓｓの中央に設定することがで
き、これによってインバータ２４の回路しきい値電圧自
体の変動も大幅に押さえることができ、さらにこれによ
って検出電圧の変動を押さえることができる。この結果
、この実施例回路では、検出される電源電圧Ｖｏｏの値
はトランジスタの特性のばらつき等に影響されず常に一
定にすることができる。

第３図はこの発明の他の実施例の構成を示す回路図であ
る。上記実施例回路では、定電圧回路３０においてトラ
ンジスタ３４のドレインのプルアップ用としてエンハン
スメント型のＭＯＳトランジスタ３５を用いていたが、
この実施例回路ではデプレッション型のＭＯＳトランジ
スタ３６を用いるようにしたものである。従って、この
場合、トランジスタ３６のゲートは電源電圧Ｖｏｏ印加
点ではなくそのソースに接続している。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記各実施例では定電圧回路３０が図示するように４個
のＭＯＳトランジスタで構成されたものである場合につ
い説明したが、これは電源電圧■ＤＤから一定の電圧を
発生するようなものであればどのような構成のものであ
ってもよ′い。

［発明の効果］ 以上説明したようにこの発明によれば、トランジスタの
特性のばらつきに影響されずに常に安定した電源電圧の
検出を行なうことができる電源電圧検出回路を提供する
ことができる。

【図面の簡単な説明】

第１図は一実施例の構成を示す回路図、第２図は上記実
施例回路の動作を説明するための波形図、第３図はこの
発明の他の実施例の構成を示す回路図、第４図は従来回
路の回路図、第５図は上記従来回路の動作を説明するた
めの波形図である。 ２１−・・検出信号出力端子、２２・・・ＰチャネルＭ
ＯＳトランジスタ、２３・・・ＮチャネルＭＯＳトラン
ジスタ、２４．２５−・・インバータ、３０・・・定電
圧回路。 出願人代理人　弁理士　鈴江武彦 第１図 第３図 第４図

Claims (3)

【特許請求の範囲】
1. （１）ソース、ドレイン間が電源電圧印加点と検出信号
   出力端子との間に挿入されたプルアップ用のＰチャネル
   ＭＯＳトランジスタと、ソース、ドレイン間が上記検出
   信号出力端子と基準電圧印加点との間に挿入され常時オ
   ン状態にされたプルダウン用のＮチャネルＭＯＳトラン
   ジスタと、上記電源電圧印加点に印加される電圧から一
   定電圧を発生し上記ＰチャネルＭＯＳトランジスタのゲ
   ートに供給する定電圧回路とを具備したことを特徴とす
   る電源電圧検出回路。
2. （２）前記定電圧回路は、ドレインが前記電源電圧印加
   点に、ソースが定電圧出力端子にそれぞれ接続された第
   １のＭＯＳトランジスタと、上記定電圧出力端子にドレ
   インおよびゲートが接続され、かつソースが前記基準電
   圧印加点に接続された第２のＭＯＳトランジスタと、ド
   レインが上記第１のＭＯＳトランジスタのゲートに、ソ
   ースが前記基準電圧印加点に、かつゲートが上記第２の
   ＭＯＳトランジスタのゲートにそれぞれ接続された第３
   のＭＯＳトランジスタとから構成されている特許請求の
   範囲第１項に記載の電源電圧検出回路。
3. （３）前記第３のＭＯＳトランジスタのドレインと前記
   電源電圧印加点との間にはプルアップ用のＭＯＳトラン
   ジスタが挿入されている特許請求の範囲第２項に記載の
   電源電圧検出回路。