KR890004763B1 - 어드레스천이 검지회로 - Google Patents

어드레스천이 검지회로 Download PDF

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KR890004763B1 KR1019850000954A KR850000954A KR890004763B1 KR 890004763 B1 KR890004763 B1 KR 890004763B1 KR 1019850000954 A KR1019850000954 A KR 1019850000954A KR 850000954 A KR850000954 A KR 850000954A KR 890004763 B1 KR890004763 B1 KR 890004763B1
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Abstract

내용 없음.

Description

어드레스천이 검지회로
제 1 도는 종래의 어드레스천이 검지회로도.
제 2 도는 제 1 도의 동작을 나타내는 타임챠트.
제 3 도는 종래의 인버터회로도.
제 4 도는 종래 인버터회로의 입출력 특성도.
제 5 도는 히스테리시스특성을 갖는 인버터회로도.
제 6 도는 제 5 도에 따른 입출력특성도.
제 7 도는 본 발명의 일실시예를 나타내는 회로도.
제 8 도는 본 발명의 다른 실시예를 나타내는 회로도.
제 9 도는 잡음을 포함한 어드레스신호 파형도.
제10도는 종래회로와 본 발명에 따른 실시예의 잡음에 대한 작동영역의 비교도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 노아회로 2 : 인버터
3 : 펄스발생회로 50 : 전압단자
60, 61 : 클럭게이트 Ar : 어드레스신호
CE,
Figure kpo00001
: 칩이네이블신호
본 발명은 반도체 LSI(대규모 집적회로)회로에 있어서, 여러잡음(노이즈)에 대하여 안정한 동작을 보증하는 어드레스천이 검지회로에 관한 것이다.
반도체 LSI회로의 집적도향상에 따라 칩내에서 소비되는 전류가 증대하여 여러 노이즈가 유기되므로써 회로동작불량의 원인이 되고 있다.
제 1 도는 어드레스신호의 변화를 검출해서 펄스를 발생하는 어드레스천이 회로이다. Ar은 어드레스신호, CE는 준비시 "L"(로우레벨)이 되어서 회로내부의 동작을 금지하기 위한 신호(칩이네이블신호),
Figure kpo00002
는 상기 이네이블신호와 위상이 반대인 신호이다. 1은 트랜지스터(11~14)로 된 노아회로, 2는 트랜지스터(15)(16)로 된 인버터, 3은 트랜지스터(20~49)로 되며 입력부의 전압변화를 검출해서 펄스를 발생시키는 펄스발생회로, 50은 전압단자이다.
통상의 동작시에 신호(CE)는 "H"(하이레벨),
Figure kpo00003
는 "L"로 되어있다. 어드레스신호(Ar)가 변화하는 경우에 내부 절점의 변화상태는 제 2 도에 도시되어 있다. 우선 어드레스(Ar)가 "L"에서 "H"로 변화하는 경우를 고찰하면 다음과 같다. 초기에 절점(a1)은 "H", 절점(a2)은 "L", 절점(a3)은 "H", 절점(a4)은 "L", 절점(a7)은 "H"로 되어있다. 절점(a8)은 P챈널 트랜지스터(20)에 의해 풀-엎(pull-up)되어 있기 때문에 "H"로 되어 있다.
절점(a9)은 "L", 절점(a10)은 "H"로 되어있기 때문에 클럭게이트(60)는 접속되어 있다. 한편, 클럭게이트(61)는 개방되어 있기 때문에 절점(a5)(a6)의 데이터 사이에는 귀환이 오히려 안정된 데이터를 보호하여 지속시키고 있다.
어드레스신호(Ar)가 "H"로 변화하면 절점(a4)이 "H"로 변화하고 N챈널 트랜지스터(22)가 도통된다. 초기에 절점(a7)이 "H"가 되어 트랜지스터(24)가 도통되므로 트랜지스터(22)(24)로 통하는 경로가 도통되고, 절점(a8)은 "L"로 떨어진다. 그리하여 절점(a9)은 "H"로, 절점(a10)은 "L"로 되어 클럭게이트(60)가 개방된다. 이와같이 변화된 어드레스신호(Ar)의 데이터가 전달되어 절점(a7)이 "L"로 되므로 트랜지스터(24)는 도통되지 않는다.
그렇게 되면 지금까지 도통되어 있던 트랜지스터(22)(24)(25)를 통한 방전경로가 차단되며 절점(a8)이 다시 "H"로 풀업됨에 따라 절점(a9)은 "L"로, 절점(a10)은 "H"로 되므로 클럭게이트(60)가 접속되는 일련의 동작이 종료된다. 이러한 과정으로 절점(a11)에서는 어떤폭을 갖는 펄스를 발생한다.
어드레스신호(Ar)가 "L"로 변화하는 경우에도 마찬가지로, 먼저 절점(a3)이 "H"로 변화하여 트랜지스터(21)가 도통된다. 초기에 절점(a6)이 "H"이어서 트랜지스터(23)가 도통되므로 트랜지스터(21)(23)(25)를 통한 경로가 도통되고, 절점(a8)이 "L"로 떨어진다. 그에따라 절점(a9)이 "H"로, 절점(a10)이 "L"로 되므로 클럭게이트(60)가 개방된다. 위와 같이 변화되는 어드레스신호(Ar)의 데이터가 전달되어 절점(a6)이 "L"로 되므로 트랜지스터(23)는 도통되지 않는다. 그렇게되면 지금까지 도통되어 있던 트랜지스터(21)(23)(25)로 통하는 방전경로가 차단되어서 절점(a8)이 다시 "H"로 풀엎되므로 절점(a9)은 "L", 절점(a10)은 "H"로 되며, 클럭게이트(60)이 접속된다. 이러한 과정에 의해 절점(a11)에서는 일정 폭을 갖는 펄스가 발생한다.
위와같이 제 1 도에 도시된 회로는 어드레스신호(Ar)의 변화 ("L"로부터 "H"로, 또는 "H"로부터 "L"로)를 검출하고, 절점(a11)에서는 일정 폭을 갖는 펄스신호를 형성하는 회로이며, 내부동기형 메모리회로 등에 응용된다. 즉 내부동기형 메모리회로에 있어서, 어드레스신호가 비동기로 변화되기 때문에 그 변화 때마다 회로내부에서 펄스를 발생시키고, 이것을 이용하여 내부상태의 초기화와 회로동작의 제어등을 행한다. 제 1 도에 도시된 회로는 메모리회로의 어드레스 입력부에 사용하는 것으로서 절점(a11)에서 발생하는 펄스에 의해서 메모리회로 동작의 제어를 행하게 된다. 따라서 정상적인 동작제어를 행하기 위해 절점(a11)에서 발생하는 신호의 펄스폭과 타이밍등이 적절한 규격으로 설정되어 있지 않으면 안되고, 상기 회로의 안정된 동작이 충분히 보증되지 않으면 안된다.
상술한 바와같이 제 1 도의 회로에 있어서, 입력신호(Ar)의 변화는 내부로 전달되어서 어드레스천이 검지회로를 동작시킨다. 그런데 지금 어드레스신호(Ar)가 일정한 레벨일때에는 어떠한 잡음에 기인해서 상기 레벨이 미소하게 변화된다.
통상의 미소변동이라면 상기 신호의 변화는 입력단의 노아게이트(1)에서 감지되지 않으며 신호변화가 내부 회로로 전달되는 일이 없다. 그러나 신호(Ar)의 레벨이 입력단게이트에 대한 증폭율이 큰 곳에 설정되어 있다면 상기 레벨의 미소한 변동을 입력단게이틀 통하여 증폭되고, 내부회로에 있어서는 입력신호의 변화로써 인식한다. 따라서 이러한 변화는 어드레스천이 검지회로를 동작시켜 절점(a11)에서 발생되는 펄스가 회로계전체의 제어를 행하게 되는 것이다. 그러나 본래는 정상적인 신호(Ar)의 변화를 검출해서 생기는 동작이 아니라 미소한 잡음신호를 검출해서 나온 것이므로, 발생된 신호의 펄스폭과 타이밍등이 적절한 규칙으로 설정되어 있지 않으며, 회로계의 동작불량, 오동작의 요인이 될 수 있다.
전술한 설명에서는 어드레스신호(Ar)에 잡음이 실렸을 경우에 대해서 설명하였으나, 예컨대 회로계의 전원선에 잡음이 실려서 입력단게이트의 소스전위가 변동될때에도 마찬가지 동작이 일어날 수 있다. 왜냐하면 전기회로는 전원을 기준으로 입력신호 레벨을 정하기 때문에 전원에 잡음이 있으면 입력신호 레벨에 잡음이 생긴것과 같은 것이 되기 때문이다. 특히 반도체 LSI의 집적도가 향상되고, 침내에서 소비되는 전류가 증가됨과 더불어 전원선의 전위변동은 무시할 수 없는 정도가 되어 있으며, 앞으로도 이러한 경향은 계속될 전망이다. 이와같이 제 1 도에 도시된 종래의 회로는 여러가지 잡음에 대해 회로가 불안정한 동작을 할수 있기 때문에 안정된 동작을 보증하기 위하여 적극적인 대책이 필요하게 된다.
본 발명은 입력단게이트 혹은 입력단에 접속되는 부분에다 잡음에 대하여 응답하기 어려운 회로를 사용하므로써, 입력단부분에서 잡음의 영향을 차단하여 내부회로로 잡음의 영향이 전달되지 않도록 한 것이다.
이하 도면에 의거 본 발명의 일실시예를 설명하면 다음과 같다. 제 3 도는 통상의 CMOS인버터회로이고, 제 4 도는 상기 인버터회로의 입출력특성도이다. 이에 대해 제 5 도는 본 발명에서 사용하는 잡음에 대해 응답하기 어렵도록 된(슈미트트리거특성)회로에, 제 6 도는 제 5 도에 따른 입출력특성도로써 도시된 바와 같이 입력신호(Vin)와 출력신호의 변화경로가 다르다. 이러한 동작을 제 5 도의 회로도에 의거 설명하면 다음과 같다.
우선 입력신호(Vin)가 "H"에서 "L"로 떨어지는 경우에, 최초의 출력(Vout)은 "L"이므로 트랜지스터(74)는 오프되어 있고, 입력(Vin)에 대한 출력(Vout)의 응답은 트랜지스터(71~73)의 콘덕턴스비에 의해 결정되는 인버터특성을 나타낸다. 따라서 입력(Vin)이 상기 인버터회로의 시작값(V1)에 달한때에 출력(Vout)은 "L"에서 "H" 로 천이한다.
역으로, 입력(Vin)이 "L"에서 "H"로 올라가는 경우에, 최초의 출력(Vout)은 "H"이기 때문에 트랜지스터(74)는 오프되어 있고, VB점은 "H"이다. VB는 트랜지스터(72)의 소스전위이기 때문에 트랜지스터(72)의 시작전압은 기판효과를 받아서 상승하고 있다. 따라서 입력(Vin)의 상승하더라도 트랜지스터(72)는 온되지 않고 출력은 "H"를 계속 유지하고 있다. 입력(Vin)의 상승과 더불어 트랜지스터(72)는 강하게 온되기 때문에 점차로 VB의 전위는 내려간다. VB점 전위의 하강과 더불어 트랜지스터(72)의 낮은쪽 임계전압도 내려간다. 그리고 트랜지스터(72)의 게이드와 소스간 전압이 트랜지스터(72)의 낮은쪽 임계전압을 넘었을때 트랜지스터(72)는 온되고, 출력(Vout)도 내려간다.
출력(Vout)의 하강은 트랜지스터(74)의 전달콘덕턴스를 작게해서 VB를 내리고, 그것은 더욱더 출력(Vout)을 하강시킨다. 이와같이 정귀환이 걸려서 출력(Vout)은 급격히 하강하게 된다. 이때 입력신호(Vin)를 상부임계전압인 V2로 하면 이 전압은 입력(Vin)이 하강하는 경우의 회로에서 하부 임계전압인 V1과는 다르며, 제 5 도에 도시된 회로의 입출력특성이 제 6 도에 도시된 바와같이, 입력(Vin)의 상승과 하강이 다른 경로를 거치게 되어 히스테리시스특성을 갖게되며, 이 특성은 △V폭을 가진 입력전압에 대해서 불감대 영역이 존재한다. 이러한 영역의 존재때문에 △V이하의 진폭을 갖는 잡음에 대해 출력(Vout)은 응답하지 않는다. 이와같은 회로를 입력단게이트(1) 혹은 이에 접속된 인버터(2)부분에 사용하면 내부회로로 잡음이 전달되는 일이 없게 된다.
제 7 도는 어드레스천이 검지회로의 입력단게이트(1)에 제 5 도의 히스테리시스회로를 사용하여서 입력단부분에 어드레스신호(Ar)의 잡음영향을 차단하도록 한 것이다. 입력단게이트(1)는 준비시에 전류가 통하여 흐르는 것을 방지하기 때문에 신호(
Figure kpo00004
)와 신호(Ar)와의 노아논리를 취하고 있으며, 이러한 논리를 살린채 제 5 도의 트랜지스터(72)(74)로 히스테리시스특성을 지니게 하고 있다.
제 8 도는 입력단게이트(1)에 접속된 인버터(2)에 히스테리시스특성을 지니게 한 것으로, 인버터(2)는 제 5 도의 인버터와 같은 회로가 된다. 즉 MOS입력단게이트에 있어서는 통상 입력전위의 TTL(Transistor Transistor Logic)레벨에서 MOS레벨의 변환을 행한다. 이러한 변환을 적절하게 행하기 위해서는 입력단회로는 될 수 있는대로 단순한 회로로 구성하고, 여유를 갖는 설계로 행하지 않으면 안된다. 따라서 7도에 도시된 바와같이 입력단게이트에 히스테리시스회로를 적용하는 것은 상술한 바와같이 때로는 설계상 곤란을 겪게되는 수가 있다. 여기서 입력단게이트(1)에 대해서가 아니라 입력단게이트(1)에 접속되는 인버터(2)에 대해 히스테리시스회로를 적용해서 잡음에 대처하는 편이 유리하다.
어드레스신호(Ar)에 제 9 도에 도시된 바와같은 진폭 △V, 주기△T의 주기적 잡음이 실린 경우에 어드레스천이 검지회로의 작동여부를 조사하면, 진폭△V가 큰만큼 또한 주기△T가 큰만큼 잡음은 증폭되어 회로가 동작하기 쉽게 된다. 따라서 회로가 동작하게 되는 영역은 △T와 △T이 함수로써 표시된다. 제 1 도에 도시된 종래회로의 작동영역(C)과 본 발명의 실시예에 따른 작동영역(d)이 △T와 △V의 함수로써 계산된 결과가 제10도에 도시되어 있다. 제10도에 설명되어 있듯이 본 발명의 실시예를 이용하므로써 d와 같이 작동영역이 대폭 좁아지는 것을 알 수 있다. 결국 입력신호나 전원선에 잡음이 실리더라도 그에 따라 내부회로가 작동한다는 것은 매우 어렵게 되어진 것이다.
상기한 바와같이 본 발명에 의하면 잡음에 강한 어드레스천이 검지회로의 구성이 가능해져서 반도체 LSI의 고집적화, 대용량화와 더불어 중요한 문제가 되고 있는 잡음에 대한 대책으로서 커다란 효과를 얻을 수 있는 장점이 있다.

Claims (2)

  1. 입력부의 전압변화를 검출해서 펄스를 발생하는 펄스발생회로와 펄스발생회로의 전단에 설치되어서 어드레스신호와 칩이네이블신호에 대해 노아논리를 구성하는 노아회로로 구성된 어드레스천이 검지회로에 있어서, 상기 노아회로는 어드레스신호에 대한 입력관계로써 히스테리시스특성을 갖는 것을 특징으로 하는 어드레스천이 검치회로.
  2. 입력부의 전압변화를 검출해서 펄스를 발생하는 펄스발생회로와 펄스발생회로의 전단에 설치되어서 어드레스신호와 칩이네이블신호에 대해 노아논리를 구성하는 제 1 회로 및 상기 펄스발생회로와 제 1 회로사이에 설치된 인버터로 구성된 어드레스천이 검지회로에 있어서, 상기 인버터회로가 히스테리시스특성을 갖는 것을 특징으로 하는 어드레스천이 검지회로.
KR1019850000954A 1984-03-06 1985-02-15 어드레스천이 검지회로 KR890004763B1 (ko)

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