JP3263658B2 - アドレス遷移検出回路 - Google Patents
アドレス遷移検出回路Info
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- JP3263658B2 JP3263658B2 JP08363398A JP8363398A JP3263658B2 JP 3263658 B2 JP3263658 B2 JP 3263658B2 JP 08363398 A JP08363398 A JP 08363398A JP 8363398 A JP8363398 A JP 8363398A JP 3263658 B2 JP3263658 B2 JP 3263658B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Description
【０００１】
【発明の属する技術分野】本発明は、アドレス情報の変
化を検出してタイミング信号を生成するアドレス遷移検
出回路に関する。
化を検出してタイミング信号を生成するアドレス遷移検
出回路に関する。
【０００２】
【従来の技術】図５は、半導体メモリ装置の構成を示す
ブロック図である。メモリセルアレイ１は、複数のメモ
リセルが行列配置され、メモリセルトランジスタの各行
及び各列に沿って複数のワード線及びビット線がそれぞ
れ配置される。デコーダ２は、メモリセルアレイ１に接
続され、アドレス情報に応答してワード線及びビット線
の一つを活性化することにより、メモリセルアレイ１内
に配置された複数のメモリセルのうちの１つを選択す
る。センスアンプ３は、メモリセルアレイ１に接続さ
れ、選択されたメモリセルに記憶された情報を、例え
ば、ビット線の電位変動に基づいて読み出してデータ出
力を得る。アドレス遷移検出（ＡＴＤ）回路４は、アド
レス情報を受け取り、その変化を検出してタイミング信
号を生成する。即ち、メモリ装置では、アドレス情報の
変化のタイミングと各部の動作タイミングとを整合させ
る必要があり、アドレス情報の変化を検出してタイミン
グ信号を生成するように構成される。そして、クロック
発生回路５は、ＡＴＤ回路４に接続され、ＡＴＤ回路４
から入力されるタイミング信号に応答して各部の動作タ
イミングを決定するクロック信号を発生する。
ブロック図である。メモリセルアレイ１は、複数のメモ
リセルが行列配置され、メモリセルトランジスタの各行
及び各列に沿って複数のワード線及びビット線がそれぞ
れ配置される。デコーダ２は、メモリセルアレイ１に接
続され、アドレス情報に応答してワード線及びビット線
の一つを活性化することにより、メモリセルアレイ１内
に配置された複数のメモリセルのうちの１つを選択す
る。センスアンプ３は、メモリセルアレイ１に接続さ
れ、選択されたメモリセルに記憶された情報を、例え
ば、ビット線の電位変動に基づいて読み出してデータ出
力を得る。アドレス遷移検出（ＡＴＤ）回路４は、アド
レス情報を受け取り、その変化を検出してタイミング信
号を生成する。即ち、メモリ装置では、アドレス情報の
変化のタイミングと各部の動作タイミングとを整合させ
る必要があり、アドレス情報の変化を検出してタイミン
グ信号を生成するように構成される。そして、クロック
発生回路５は、ＡＴＤ回路４に接続され、ＡＴＤ回路４
から入力されるタイミング信号に応答して各部の動作タ
イミングを決定するクロック信号を発生する。
【０００３】図６は、ＡＴＤ回路４の構成を示す回路図
であり、図７は、その動作を説明するタイミング図であ
る。ＡＴＤ回路４は、アドレス情報の変化を検出する検
出部４ａ及びノイズ波形を除去する整形部４ｂより構成
される。尚、これらの検出部４ａ及び整形部４ｂは、ア
ドレス情報のビット数に応じた数だけ並列に設けられ、
それらの出力の論理和が最終的なタイミング信号として
出力されるように構成される。
であり、図７は、その動作を説明するタイミング図であ
る。ＡＴＤ回路４は、アドレス情報の変化を検出する検
出部４ａ及びノイズ波形を除去する整形部４ｂより構成
される。尚、これらの検出部４ａ及び整形部４ｂは、ア
ドレス情報のビット数に応じた数だけ並列に設けられ、
それらの出力の論理和が最終的なタイミング信号として
出力されるように構成される。
【０００４】検出部４ａは、遅延素子Ｄ１及びＥＸＯＲ
ゲートＥ１を含み、アドレス信号（アドレス情報の１ビ
ット）がそのままＥＸＯＲゲートＥ１の入力の一方に与
えられると共に、アドレス信号が遅延素子Ｄ１を介して
ＥＸＯＲゲートＥ１の入力の他方に与えられる。ＥＸＯ
ＲゲートＥ１は、２つの入力の状態が異なるときに出力
が立ち上げられるため、図７に示すように、アドレス信
号が変化したときに立ち上がり、遅延素子Ｄ１の遅延期
間に一致する期間ｔ１を経過した後に立ち下がる検出出
力が得られる。
ゲートＥ１を含み、アドレス信号（アドレス情報の１ビ
ット）がそのままＥＸＯＲゲートＥ１の入力の一方に与
えられると共に、アドレス信号が遅延素子Ｄ１を介して
ＥＸＯＲゲートＥ１の入力の他方に与えられる。ＥＸＯ
ＲゲートＥ１は、２つの入力の状態が異なるときに出力
が立ち上げられるため、図７に示すように、アドレス信
号が変化したときに立ち上がり、遅延素子Ｄ１の遅延期
間に一致する期間ｔ１を経過した後に立ち下がる検出出
力が得られる。
【０００５】整形部４ｂは、遅延素子Ｄ２、ＮＡＮＤゲ
ートＮ１及びインバータＩ１を含み、検出部４ａからの
検出出力がそのままＮＡＮＤゲートＮ１の入力の一方に
与えられると共に、その検出出力が遅延素子Ｄ２を介し
てＮＡＮＤゲートＮ１の入力の他方に与えられる。そし
て、ＮＡＮＤゲートＮ１の出力が、インバータＩ１を介
して整形出力として出力される。ＮＡＮＤゲートＮ１
は、２つの入力の状態が共にハイレベルのときに出力が
立ち上げられるため、図７に示すように、検出出力の立
ち上がりのみが遅延素子Ｄ２の遅延期間に一致する期間
ｔ２だけ遅延された整形出力が得られる。この整形部４
ｂによれば、パルスの時間幅が期間ｔ２に達していない
場合、そのパルスは、ノイズと見なされて除去される。
従って、アドレス信号に混入したノイズの影響を受けて
検出出力が一時的に反転したとしても、最終的に出力さ
れるタイミング信号に影響が及ぶことはなくなる。
ートＮ１及びインバータＩ１を含み、検出部４ａからの
検出出力がそのままＮＡＮＤゲートＮ１の入力の一方に
与えられると共に、その検出出力が遅延素子Ｄ２を介し
てＮＡＮＤゲートＮ１の入力の他方に与えられる。そし
て、ＮＡＮＤゲートＮ１の出力が、インバータＩ１を介
して整形出力として出力される。ＮＡＮＤゲートＮ１
は、２つの入力の状態が共にハイレベルのときに出力が
立ち上げられるため、図７に示すように、検出出力の立
ち上がりのみが遅延素子Ｄ２の遅延期間に一致する期間
ｔ２だけ遅延された整形出力が得られる。この整形部４
ｂによれば、パルスの時間幅が期間ｔ２に達していない
場合、そのパルスは、ノイズと見なされて除去される。
従って、アドレス信号に混入したノイズの影響を受けて
検出出力が一時的に反転したとしても、最終的に出力さ
れるタイミング信号に影響が及ぶことはなくなる。
【０００６】
【発明が解決しようとする課題】ノイズ等の影響によっ
てアドレス信号が一時的に反転した場合、検出部４ａで
は、図８に示すように、アドレス信号の立ち下がりのタ
イミングと、そのタイミングから遅延素子Ｄ１の遅延期
間に一致する期間ｔ１だけ遅れたタイミングで検出出力
が立ち上げられる。このような検出出力は、アドレス信
号が反転している期間が遅延素子Ｄ１の遅延期間よりも
短いときに現れる。ここで、ノイズの影響を受けて検出
出力が一時的に立ち上がっている期間が、整形部４ｂの
遅延素子Ｄ２の遅延期間よりも長くなると、整形部４ｂ
は、検出出力の立ち上がりの部分を完全に除去すること
ができなくなる。このような整形出力から得られるタイ
ミング信号に基づいてクロック発生回路５がクロック信
号を生成すると、各部の回路が誤動作し、メモリセルか
ら正しいデータを読み出すことができなくなる。例え
ば、センスアンプ３では、ビット線の容量やメモリセル
の応答速度に従う周期でビット線を充放電したときの電
位変動を検出するように構成されるため、不定期間のノ
イズに影響されたタイミング信号に応答してクロック信
号が生成されると、安定した判定結果を得られるなくな
る。
てアドレス信号が一時的に反転した場合、検出部４ａで
は、図８に示すように、アドレス信号の立ち下がりのタ
イミングと、そのタイミングから遅延素子Ｄ１の遅延期
間に一致する期間ｔ１だけ遅れたタイミングで検出出力
が立ち上げられる。このような検出出力は、アドレス信
号が反転している期間が遅延素子Ｄ１の遅延期間よりも
短いときに現れる。ここで、ノイズの影響を受けて検出
出力が一時的に立ち上がっている期間が、整形部４ｂの
遅延素子Ｄ２の遅延期間よりも長くなると、整形部４ｂ
は、検出出力の立ち上がりの部分を完全に除去すること
ができなくなる。このような整形出力から得られるタイ
ミング信号に基づいてクロック発生回路５がクロック信
号を生成すると、各部の回路が誤動作し、メモリセルか
ら正しいデータを読み出すことができなくなる。例え
ば、センスアンプ３では、ビット線の容量やメモリセル
の応答速度に従う周期でビット線を充放電したときの電
位変動を検出するように構成されるため、不定期間のノ
イズに影響されたタイミング信号に応答してクロック信
号が生成されると、安定した判定結果を得られるなくな
る。
【０００７】そこで本発明は、メモリセル部分及びその
周辺部分の回路が誤動作しないように、アドレス変化の
タイミングを示すタイミング信号を整形することを目的
とする。
周辺部分の回路が誤動作しないように、アドレス変化の
タイミングを示すタイミング信号を整形することを目的
とする。
【０００８】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、行列配置された複数のメモリセルのアドレスを指定
するアドレス信号の変化に応答して一定の時間幅で検出
パルスが立ち上げられる検出出力を発生する検出部と、
上記検出出力に上記一定の時間幅よりも短く所定の時間
幅に達しないパルスが立ち上がったとき、このパルスを
除去して整形出力を発生する整形部と、を有するアドレ
ス遷移検出回路であって、上記整形部は、２入力型の第
１の論理ゲートと、上記第１の論理ゲートの出力を受け
て、出力を上記第１の論理ゲートの入力の一方に与える
インバータと、上記第１の論理ゲートの入力の一方と一
定電位との間に接続されてゲートに上記検出出力が印加
されるトランジスタと、上記第１の論理ゲートの出力の
立ち上がり及び立ち下がりをそれぞれ遅延する第１及び
第２の遅延素子と、上記第１及び第２の遅延素子の最終
段の出力を上記第１の論理ゲートの入力の他方に与える
帰還路と、を備え、上記第１及び第２の遅延素子の最終
段から上記整形出力を得ることにある。
解決するために成されたもので、その特徴とするところ
は、行列配置された複数のメモリセルのアドレスを指定
するアドレス信号の変化に応答して一定の時間幅で検出
パルスが立ち上げられる検出出力を発生する検出部と、
上記検出出力に上記一定の時間幅よりも短く所定の時間
幅に達しないパルスが立ち上がったとき、このパルスを
除去して整形出力を発生する整形部と、を有するアドレ
ス遷移検出回路であって、上記整形部は、２入力型の第
１の論理ゲートと、上記第１の論理ゲートの出力を受け
て、出力を上記第１の論理ゲートの入力の一方に与える
インバータと、上記第１の論理ゲートの入力の一方と一
定電位との間に接続されてゲートに上記検出出力が印加
されるトランジスタと、上記第１の論理ゲートの出力の
立ち上がり及び立ち下がりをそれぞれ遅延する第１及び
第２の遅延素子と、上記第１及び第２の遅延素子の最終
段の出力を上記第１の論理ゲートの入力の他方に与える
帰還路と、を備え、上記第１及び第２の遅延素子の最終
段から上記整形出力を得ることにある。
【０００９】本発明によれば、タイミング信号に所定の
時間幅に達しないパルスが立ち上げられたとき、そのパ
ルスの幅が、回路の誤動作を招かない時間幅まで引き延
ばされる。このタイミング信号を受けて回路が動作する
と、読み出し動作が繰り返されるが、アドレス情報自体
に変更がなければ、同じデータが繰り返し読み出される
ため、メモリ装置の出力データに変化はない。
時間幅に達しないパルスが立ち上げられたとき、そのパ
ルスの幅が、回路の誤動作を招かない時間幅まで引き延
ばされる。このタイミング信号を受けて回路が動作する
と、読み出し動作が繰り返されるが、アドレス情報自体
に変更がなければ、同じデータが繰り返し読み出される
ため、メモリ装置の出力データに変化はない。
【００１０】
【発明の実施の形態】図１は、本発明のアドレス遷移検
出回路の第１の実施形態を示す回路図であり、図２は、
その動作を説明するタイミング図である。変化点検出部
１０は、図６に示す検出部４ａと同一機能のものであ
り、アドレス信号ＡＤＲの立ち上がり及び立ち下がりの
タイミングで一定の時間幅のパルスを立ち上げる検出出
力ＤＳを発生する。尚、具体的な回路構成については、
図６に示す検出部４ａと同一である必要はない。
出回路の第１の実施形態を示す回路図であり、図２は、
その動作を説明するタイミング図である。変化点検出部
１０は、図６に示す検出部４ａと同一機能のものであ
り、アドレス信号ＡＤＲの立ち上がり及び立ち下がりの
タイミングで一定の時間幅のパルスを立ち上げる検出出
力ＤＳを発生する。尚、具体的な回路構成については、
図６に示す検出部４ａと同一である必要はない。
【００１１】Ｎチャンネル型のトランジスタ１１は、変
化点検出部１０で生成される検出出力ＤＳがゲートに印
加され、ＮＯＲゲート１２の入力の一方と接地点との間
に接続される。ＮＯＲゲート１２は、入力の一方がトラ
ンジスタ１１を介して接地され、入力の他方が後述する
帰還路１６に接続される。インバータ１３は、入力がＮ
ＯＲゲート１２の出力に接続され、出力がＮＯＲゲート
１２の入力の一方に接続される。第１の遅延素子１４
は、ＮＯＲゲート１２の出力に接続され、ＮＯＲゲート
１２の出力信号の立ち上がりを遅延する。第２の遅延素
子１５は、第１の遅延素子１４の出力に接続され、第１
の遅延素子１４の出力信号の立ち下がりを遅延する。帰
還路１６は、第２の遅延素子１５の出力とＮＯＲゲート
１２の入力の他方との間を接続し、第２の遅延素子１５
の出力信号をＮＯＲゲート１２に入力する。そして、第
２の遅延素子１５の出力信号が整形出力ＣＳとしてクロ
ック生成回路（図示せず）へ供給される。
化点検出部１０で生成される検出出力ＤＳがゲートに印
加され、ＮＯＲゲート１２の入力の一方と接地点との間
に接続される。ＮＯＲゲート１２は、入力の一方がトラ
ンジスタ１１を介して接地され、入力の他方が後述する
帰還路１６に接続される。インバータ１３は、入力がＮ
ＯＲゲート１２の出力に接続され、出力がＮＯＲゲート
１２の入力の一方に接続される。第１の遅延素子１４
は、ＮＯＲゲート１２の出力に接続され、ＮＯＲゲート
１２の出力信号の立ち上がりを遅延する。第２の遅延素
子１５は、第１の遅延素子１４の出力に接続され、第１
の遅延素子１４の出力信号の立ち下がりを遅延する。帰
還路１６は、第２の遅延素子１５の出力とＮＯＲゲート
１２の入力の他方との間を接続し、第２の遅延素子１５
の出力信号をＮＯＲゲート１２に入力する。そして、第
２の遅延素子１５の出力信号が整形出力ＣＳとしてクロ
ック生成回路（図示せず）へ供給される。
【００１２】続いて、回路の動作を説明する。ここで、
アドレス信号ＡＤＲにノイズが混入して瞬間的に状態が
反転したとすると、変化点検出部１０は、その状態の変
化を検出して時間幅Ｗ１のパルスが立ち上がる検出出力
ＤＳを発生する。尚、変化点検出部１０については、図
６の検出部４ａと同一の回路構成とした場合、パルスが
２度立ち上がることになるが、この説明においては、パ
ルスが１度しか立ち上がらないものとする。
アドレス信号ＡＤＲにノイズが混入して瞬間的に状態が
反転したとすると、変化点検出部１０は、その状態の変
化を検出して時間幅Ｗ１のパルスが立ち上がる検出出力
ＤＳを発生する。尚、変化点検出部１０については、図
６の検出部４ａと同一の回路構成とした場合、パルスが
２度立ち上がることになるが、この説明においては、パ
ルスが１度しか立ち上がらないものとする。
【００１３】検出出力ＤＳが立ち上がると、トランジス
タ１１がオンし、トランジスタ１１のドレイン側、即
ち、ＮＯＲゲート１２の入力の一方（ａ点）が接地され
る。ここで、トランジスタ１１は、インバータ１３と比
較して、駆動能力が大きく設定されており、ａ点の電位
は接地電位まで引き下げられる。ａ点の電位が立ち下が
ると、ＮＯＲゲート１２が反転し、ＮＯＲゲート１２の
出力側（ｂ点）の電位が立ち上がる。ａ点及びｂ点の電
位は、ｂ点の電位が立ち上がった後には、クロスカップ
リングされたＮＯＲゲート１２及びインバータ１３によ
りラッチされるため、すぐに検出出力ＤＳが立ち下がっ
てトランジスタ１１がオフした後でも安定して維持され
る。
タ１１がオンし、トランジスタ１１のドレイン側、即
ち、ＮＯＲゲート１２の入力の一方（ａ点）が接地され
る。ここで、トランジスタ１１は、インバータ１３と比
較して、駆動能力が大きく設定されており、ａ点の電位
は接地電位まで引き下げられる。ａ点の電位が立ち下が
ると、ＮＯＲゲート１２が反転し、ＮＯＲゲート１２の
出力側（ｂ点）の電位が立ち上がる。ａ点及びｂ点の電
位は、ｂ点の電位が立ち上がった後には、クロスカップ
リングされたＮＯＲゲート１２及びインバータ１３によ
りラッチされるため、すぐに検出出力ＤＳが立ち下がっ
てトランジスタ１１がオフした後でも安定して維持され
る。
【００１４】ｂ点の電位が立ち上がると、この立ち上が
りが第１の遅延素子１４により遅延され、第１の遅延素
子１４の遅延期間に一致した期間ｔ１だけ遅れたタイミ
ングで第１の遅延素子１４の出力側（ｃ点）の電位が立
ち上がる。第１の遅延素子１４は、主として立ち上がり
を遅延するものであり、ｃ点の電位の立ち下がりのタイ
ミングは、ｂ点の立ち下がりのタイミングに対して大き
く遅れることはない。また、第２の遅延素子１５は、主
として立ち下がりを遅延するため、第２の遅延素子１５
の出力側の電位、即ち、整形出力ＣＳは、ｃ点の電位が
立ち上がりのタイミングから大きく遅れることなく立ち
上がる。整形出力ＣＳが立ち上がると、ＮＯＲゲート１
２が反転し、ｂ点の電位が立ち下がる。さらに、ｂ点の
電位の立ち下がりに応答して、インバータ１３が反転す
ると、この時点ではトランジスタ１１がオフしているた
め、ａ点の電位は立ち上げられる。
りが第１の遅延素子１４により遅延され、第１の遅延素
子１４の遅延期間に一致した期間ｔ１だけ遅れたタイミ
ングで第１の遅延素子１４の出力側（ｃ点）の電位が立
ち上がる。第１の遅延素子１４は、主として立ち上がり
を遅延するものであり、ｃ点の電位の立ち下がりのタイ
ミングは、ｂ点の立ち下がりのタイミングに対して大き
く遅れることはない。また、第２の遅延素子１５は、主
として立ち下がりを遅延するため、第２の遅延素子１５
の出力側の電位、即ち、整形出力ＣＳは、ｃ点の電位が
立ち上がりのタイミングから大きく遅れることなく立ち
上がる。整形出力ＣＳが立ち上がると、ＮＯＲゲート１
２が反転し、ｂ点の電位が立ち下がる。さらに、ｂ点の
電位の立ち下がりに応答して、インバータ１３が反転す
ると、この時点ではトランジスタ１１がオフしているた
め、ａ点の電位は立ち上げられる。
【００１５】ｃ点の電位が立ち下がると、この立ち下が
りが第２の遅延素子１５により遅延され、第２の遅延素
子１５の遅延期間に一致した期間ｔ２だけ遅れたタイミ
ングで整形出力ＣＳが立ち下がる。ここで、ＮＯＲゲー
ト１２は、整形出力ＣＳが立ち下がったとしても、ａ点
の電位が立ち上がったままであるため、ｂ点の電位は立
ち下げられたまま変化しない。この状態のまま、次の検
出出力ＤＳの立ち上がりを待つ待機状態となる。
りが第２の遅延素子１５により遅延され、第２の遅延素
子１５の遅延期間に一致した期間ｔ２だけ遅れたタイミ
ングで整形出力ＣＳが立ち下がる。ここで、ＮＯＲゲー
ト１２は、整形出力ＣＳが立ち下がったとしても、ａ点
の電位が立ち上がったままであるため、ｂ点の電位は立
ち下げられたまま変化しない。この状態のまま、次の検
出出力ＤＳの立ち上がりを待つ待機状態となる。
【００１６】以上のようにして、整形出力ＣＳは、検出
出力ＤＳのパルスの時間幅に関係なく、所定の時間幅で
立ち上げられるようになる。このときの時間幅は、主
に、第２の遅延素子１５の遅延期間ｔ２によって設定さ
れる。従って、ノイズの影響によって検出出力ＤＳで短
い時間幅のパルスが立ち上げられたとしても、整形出力
ＣＳでは、そのパルスの時間幅が十分な幅まで引き延ば
されるため、この整形出力ＣＳを受ける回路は、アドレ
スが変化したときと同じように、正しく動作する。整形
出力ＣＳを受ける回路とは、例えば、図５に示すクロッ
ク生成回路５であり、このクロック生成回路５が正常に
動作すれば、その周辺回路が誤動作することはない。通
常のメモリ装置の場合、外部から供給するアドレス情報
が変化していないときに読み出し動作が繰り返されて
も、同一アドレスのメモリセルから繰り返しデータが読
み出されるだけであり、データ出力が変化することはな
いため、動作的に問題はない。
出力ＤＳのパルスの時間幅に関係なく、所定の時間幅で
立ち上げられるようになる。このときの時間幅は、主
に、第２の遅延素子１５の遅延期間ｔ２によって設定さ
れる。従って、ノイズの影響によって検出出力ＤＳで短
い時間幅のパルスが立ち上げられたとしても、整形出力
ＣＳでは、そのパルスの時間幅が十分な幅まで引き延ば
されるため、この整形出力ＣＳを受ける回路は、アドレ
スが変化したときと同じように、正しく動作する。整形
出力ＣＳを受ける回路とは、例えば、図５に示すクロッ
ク生成回路５であり、このクロック生成回路５が正常に
動作すれば、その周辺回路が誤動作することはない。通
常のメモリ装置の場合、外部から供給するアドレス情報
が変化していないときに読み出し動作が繰り返されて
も、同一アドレスのメモリセルから繰り返しデータが読
み出されるだけであり、データ出力が変化することはな
いため、動作的に問題はない。
【００１７】ところで、図１に示す回路においては、以
下のような問題が発生することがある。アドレス信号Ａ
ＤＲに連続してノイズが混入し、検出出力ＤＳが短い周
期で連続して立ち上がった場合、２度目の検出出力ＤＳ
の立ち上がりが無視され、アドレス信号ＡＤＲが十分に
安定する前に整形出力ＣＳが立ち下がってしまうことが
ある。即ち、図２において波線で示すように、時間幅Ｗ
１のパルスが立ち上がった後、ａ点の電位が立ち上がる
よりも早いタイミングで時間幅Ｗ２のパルスが立ち上が
ると、そのパルスの立ち上がりがＮＯＲゲート１２では
無視されることになる。このとき、アドレス信号ＡＤＲ
に混入したノイズが長い期間で波形を乱していると、そ
の乱れが安定してから十分な期間を経過することなく整
形出力ＣＳが立ち下がってしまう。このように、アドレ
ス信号ＡＤＲが安定してから十分な時間を経過しないう
ちに整形出力ＣＳが立ち下がると、間違ったアドレスが
指定されるおそれがあり、正しいデータが読み出されな
くなる。
下のような問題が発生することがある。アドレス信号Ａ
ＤＲに連続してノイズが混入し、検出出力ＤＳが短い周
期で連続して立ち上がった場合、２度目の検出出力ＤＳ
の立ち上がりが無視され、アドレス信号ＡＤＲが十分に
安定する前に整形出力ＣＳが立ち下がってしまうことが
ある。即ち、図２において波線で示すように、時間幅Ｗ
１のパルスが立ち上がった後、ａ点の電位が立ち上がる
よりも早いタイミングで時間幅Ｗ２のパルスが立ち上が
ると、そのパルスの立ち上がりがＮＯＲゲート１２では
無視されることになる。このとき、アドレス信号ＡＤＲ
に混入したノイズが長い期間で波形を乱していると、そ
の乱れが安定してから十分な期間を経過することなく整
形出力ＣＳが立ち下がってしまう。このように、アドレ
ス信号ＡＤＲが安定してから十分な時間を経過しないう
ちに整形出力ＣＳが立ち下がると、間違ったアドレスが
指定されるおそれがあり、正しいデータが読み出されな
くなる。
【００１８】図３は、本発明のアドレス遷移検出回路の
第２の実施形態を示す回路図であり、図４は、その動作
を説明するタイミング図である。この第２の実施形態に
おいては、検出出力ＤＳが短い周期で連続して立ち上が
ったときには、整形出力ＣＳの立ち下がりを遅らせるよ
うに構成される。この第２の実施形態においては、変化
点検出部１０とトランジスタ１１との間に第３の遅延素
子１７が追加され、さらに、帰還路１６の途中にＮＯＲ
ゲート１８及びインバータ１９が追加されている。その
他の部分の構成は、図１に示す構成と同一である。
第２の実施形態を示す回路図であり、図４は、その動作
を説明するタイミング図である。この第２の実施形態に
おいては、検出出力ＤＳが短い周期で連続して立ち上が
ったときには、整形出力ＣＳの立ち下がりを遅らせるよ
うに構成される。この第２の実施形態においては、変化
点検出部１０とトランジスタ１１との間に第３の遅延素
子１７が追加され、さらに、帰還路１６の途中にＮＯＲ
ゲート１８及びインバータ１９が追加されている。その
他の部分の構成は、図１に示す構成と同一である。
【００１９】第３の遅延素子１７は、変化点検出部１０
に接続され、検出出力ＤＳを遅延してトランジスタ１１
のゲートに印加する。ＮＯＲゲート１８は、入力の一方
にインバータ１９の出力が接続され、入力の他方に検出
出力ＤＳが入力される。このＮＯＲゲート１８の出力が
ＮＯＲゲート１２の他方の入力に接続される。インバー
タ１９は、入力が帰還路１６に接続され、出力がＮＯＲ
ゲート１８の入力の一方に接続される。
に接続され、検出出力ＤＳを遅延してトランジスタ１１
のゲートに印加する。ＮＯＲゲート１８は、入力の一方
にインバータ１９の出力が接続され、入力の他方に検出
出力ＤＳが入力される。このＮＯＲゲート１８の出力が
ＮＯＲゲート１２の他方の入力に接続される。インバー
タ１９は、入力が帰還路１６に接続され、出力がＮＯＲ
ゲート１８の入力の一方に接続される。
【００２０】続いて、回路の動作について説明する。こ
こで、検出出力ＤＳは、ノイズの影響により、時間幅Ｗ
１のパルスに続いて、時間幅Ｗ２のパルスを立ち上げる
ものとする。検出出力ＤＳが時間幅Ｗ１のパルスの始ま
りで立ち上がると、第３の遅延素子１７の遅延期間に一
致する期間ｔ３だけ遅れたタイミングでトランジスタ１
１がオンしてａ点が接地され、ａ点の電位が接地電位ま
で引き下げられる。ａ点の電位が立ち下がると、ＮＯＲ
ゲート１２が反転してｂ点の電位が立ち上がる。ａ点及
びｂ点の電位は、ＮＯＲゲート１２及びインバータ１３
によりラッチされ、トランジスタ１１のオン／オフに関
係なく安定して維持される。
こで、検出出力ＤＳは、ノイズの影響により、時間幅Ｗ
１のパルスに続いて、時間幅Ｗ２のパルスを立ち上げる
ものとする。検出出力ＤＳが時間幅Ｗ１のパルスの始ま
りで立ち上がると、第３の遅延素子１７の遅延期間に一
致する期間ｔ３だけ遅れたタイミングでトランジスタ１
１がオンしてａ点が接地され、ａ点の電位が接地電位ま
で引き下げられる。ａ点の電位が立ち下がると、ＮＯＲ
ゲート１２が反転してｂ点の電位が立ち上がる。ａ点及
びｂ点の電位は、ＮＯＲゲート１２及びインバータ１３
によりラッチされ、トランジスタ１１のオン／オフに関
係なく安定して維持される。
【００２１】ｂ点の電位が立ち上がると、この立ち上が
りが第１の遅延素子１４により遅延され、第１の遅延素
子１４の遅延期間に一致した期間ｔ１だけ遅れたタイミ
ングでｃ点の電位が立ち上がる。このとき、ｃ点の電位
の立ち下がりのタイミングはｂ点の電位の立ち下がりの
タイミングに対して大きく遅れることはなく、また、整
形出力ＣＳの立ち上がりのタイミングは、ｃ点の電位が
立ち上がりのタイミングから大きく遅れることない。整
形出力ＣＳが立ち上がると、インバータ１９が反転し、
ＮＯＲゲート１８の入力の一方が立ち下げられる。この
とき、検出出力ＤＳで時間幅Ｗ２のパルスが立ち上がっ
ていると、ＮＯＲゲート１８は反転せず、ＮＯＲゲート
１８の出力側（ｄ点）の電位は変化しない。このＮＯＲ
ゲート１８が、時間幅Ｗ２のパルスの立ち下がりまで待
って反転すると、ｄ点の電位は、この時点で立ち上がる
ことになる。ｄ点の電位が立ち上がると、ＮＯＲゲート
１２が反転し、ｂ点の電位が立ち下がる。そして、ｂ点
の電位の立ち下がりに応答してインバータ１３が反転す
ると、ａ点の電位は立ち上がる。この第２の実施形態に
おいては、図２に示す第１の実施形態と比較して、この
ｂ点の電位の立ち下がりのタイミングが、検出出力ＤＳ
の時間幅Ｗ２のパルスの分だけ遅くなっている。
りが第１の遅延素子１４により遅延され、第１の遅延素
子１４の遅延期間に一致した期間ｔ１だけ遅れたタイミ
ングでｃ点の電位が立ち上がる。このとき、ｃ点の電位
の立ち下がりのタイミングはｂ点の電位の立ち下がりの
タイミングに対して大きく遅れることはなく、また、整
形出力ＣＳの立ち上がりのタイミングは、ｃ点の電位が
立ち上がりのタイミングから大きく遅れることない。整
形出力ＣＳが立ち上がると、インバータ１９が反転し、
ＮＯＲゲート１８の入力の一方が立ち下げられる。この
とき、検出出力ＤＳで時間幅Ｗ２のパルスが立ち上がっ
ていると、ＮＯＲゲート１８は反転せず、ＮＯＲゲート
１８の出力側（ｄ点）の電位は変化しない。このＮＯＲ
ゲート１８が、時間幅Ｗ２のパルスの立ち下がりまで待
って反転すると、ｄ点の電位は、この時点で立ち上がる
ことになる。ｄ点の電位が立ち上がると、ＮＯＲゲート
１２が反転し、ｂ点の電位が立ち下がる。そして、ｂ点
の電位の立ち下がりに応答してインバータ１３が反転す
ると、ａ点の電位は立ち上がる。この第２の実施形態に
おいては、図２に示す第１の実施形態と比較して、この
ｂ点の電位の立ち下がりのタイミングが、検出出力ＤＳ
の時間幅Ｗ２のパルスの分だけ遅くなっている。
【００２２】ｃ点の電位が立ち下がると、この立ち下が
りが第２の遅延素子１５により遅延され、第２の遅延素
子１５の遅延期間に一致した期間ｔ２だけ遅れたタイミ
ングで整形出力ＣＳが立ち下がる。ここで、整形出力Ｃ
Ｓが立ち下がってインバータ１９と共にＮＯＲゲート１
８が反転し、ｄ点の電位が立ち下がっても、ａ点の電位
が立ち上がったままであるため、ＮＯＲゲート１２は反
転せず、ｂ点の電位は変化しない。この状態のまま、次
の検出出力ＤＳの立ち上がりを待つ待機状態となる。
りが第２の遅延素子１５により遅延され、第２の遅延素
子１５の遅延期間に一致した期間ｔ２だけ遅れたタイミ
ングで整形出力ＣＳが立ち下がる。ここで、整形出力Ｃ
Ｓが立ち下がってインバータ１９と共にＮＯＲゲート１
８が反転し、ｄ点の電位が立ち下がっても、ａ点の電位
が立ち上がったままであるため、ＮＯＲゲート１２は反
転せず、ｂ点の電位は変化しない。この状態のまま、次
の検出出力ＤＳの立ち上がりを待つ待機状態となる。
【００２３】以上のようにして、整形出力ＣＳは、検出
出力ＤＳのパルスの時間幅に関係なく、所定の時間幅で
立ち上げられる。そして、短い周期で連続して検出出力
ＤＳのパルスが立ち上げられたときでも、そのパルスの
時間幅に応じて整形出力ＣＳの立ち下がりが遅延される
ことになるため、整形出力ＣＳの立ち下がりのタイミン
グでアドレスを指定するようにしても、誤動作は生じな
くなる。
出力ＤＳのパルスの時間幅に関係なく、所定の時間幅で
立ち上げられる。そして、短い周期で連続して検出出力
ＤＳのパルスが立ち上げられたときでも、そのパルスの
時間幅に応じて整形出力ＣＳの立ち下がりが遅延される
ことになるため、整形出力ＣＳの立ち下がりのタイミン
グでアドレスを指定するようにしても、誤動作は生じな
くなる。
【００２４】
【発明の効果】本発明によれば、アドレス信号が瞬間的
に反転して検出部で検出出力に時間幅の短いパルスが立
ち上げられたとしても、そのパルスの時間幅が整形部で
引き延ばされるため、整形出力を受けて動作する回路が
誤動作するのを防止できる。さらに、ノイズが連続して
混入し、検出出力で連続してパルスが立ち上げられた場
合でも、アドレス信号が安定してから十分な時間を経過
した後に整形出力が立ち下げられるようになる。従っ
て、アドレスの指定が不安定なまま読み出し動画繰り返
されるのを防止できる。
に反転して検出部で検出出力に時間幅の短いパルスが立
ち上げられたとしても、そのパルスの時間幅が整形部で
引き延ばされるため、整形出力を受けて動作する回路が
誤動作するのを防止できる。さらに、ノイズが連続して
混入し、検出出力で連続してパルスが立ち上げられた場
合でも、アドレス信号が安定してから十分な時間を経過
した後に整形出力が立ち下げられるようになる。従っ
て、アドレスの指定が不安定なまま読み出し動画繰り返
されるのを防止できる。
【図１】本発明のアドレス遷移検出回路の第１の実施形
態を示す回路図である。
態を示す回路図である。
【図２】図１のアドレス遷移検出回路の動作を説明する
タイミング図である。
タイミング図である。
【図３】本発明のアドレス遷移検出回路の第２の実施形
態を示す回路図である。
態を示す回路図である。
【図４】図３のアドレス遷移検出回路の動作を説明する
タイミング図である。
タイミング図である。
【図５】メモリ装置の構成を示すブロック図である。
【図６】従来のアドレス遷移検出回路の構成を示す回路
図である。
図である。
【図７】図６のアドレス遷移検出回路の第１の動作を説
明するタイミング図である。
明するタイミング図である。
【図８】図６のアドレス遷移検出回路の第２の動作を説
明するタイミング図である。
明するタイミング図である。
１ メモリセルアレイ ２ デコーダ ３ センスアンプ ４ アドレス遷移検出回路 ４ａ 検出部 ４ｂ 整形部 ５ クロック発生回路 １０ 変化点検出部 １１ トランジスタ １２、１８ ＮＯＲゲート １３、１９ インバータ １４、１５、１７ 遅延素子 １６ 帰還路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/41
Claims (1)
- 【請求項１】 行列配置された複数のメモリセルのアド
レスを指定するアドレス信号の変化に応答して一定の時
間幅で検出パルスが立ち上げられる検出出力を発生する
検出部と、上記検出出力に上記一定の時間幅よりも短く
所定の時間幅に達しないパルスが立ちあがったとき、こ
のパルスを除去して整形出力を発生する整形部と、を有
するアドレス遷移検出回路であって、上記整形部は、２
入力型の第１の論理ゲートと、上記第１の論理ゲートの
出力を受けて、出力を上記第１の論理ゲートの入力の一
方に与えるインバータと、上記第１の論理ゲートの入力
の一方と一定電位との間に接続されるトランジスタと、
上記第１の論理ゲートの出力の立ち上がり及び立ち下が
りをそれぞれ遅延する第１及び第２の遅延素子と、上記
第１及び第２の遅延素子の最終段の出力を入力の一方に
受けると共に、上記検出出力を入力の他方に受け、その
出力を上記第１の論理ゲートの入力の他方に与える第２
の論理ゲートと、上記検出出力を遅延させて上記トラン
ジスタのゲートに与える第３の遅延素子と、を備え、上
記第１及び第２の遅延素子の最終段から上記整形出力を
得ることを特徴とするアドレス遷移検出回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08363398A JP3263658B2 (ja) | 1998-03-30 | 1998-03-30 | アドレス遷移検出回路 |
| TW088100727A TW497101B (en) | 1998-03-30 | 1999-01-19 | Address transfer detecting circuit |
| US09/275,737 US6016284A (en) | 1998-03-30 | 1999-03-24 | Address transition detector for memory device |
| KR1019990010857A KR100556179B1 (ko) | 1998-03-30 | 1999-03-29 | 어드레스 천이 검출 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08363398A JP3263658B2 (ja) | 1998-03-30 | 1998-03-30 | アドレス遷移検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11283371A JPH11283371A (ja) | 1999-10-15 |
| JP3263658B2 true JP3263658B2 (ja) | 2002-03-04 |
Family
ID=13807882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08363398A Expired - Fee Related JP3263658B2 (ja) | 1998-03-30 | 1998-03-30 | アドレス遷移検出回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6016284A (ja) |
| JP (1) | JP3263658B2 (ja) |
| KR (1) | KR100556179B1 (ja) |
| TW (1) | TW497101B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6999263B2 (ja) | 2016-11-01 | 2022-01-18 | 芝浦機械株式会社 | 複数のボールネジの製造方法及び工作機械 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3376997B2 (ja) * | 2000-03-13 | 2003-02-17 | 日本電気株式会社 | ワンショット信号発生回路 |
| KR100668725B1 (ko) * | 2001-04-04 | 2007-02-05 | 주식회사 하이닉스반도체 | 센스앰프 인에이블 회로 |
| US7266039B2 (en) * | 2005-07-08 | 2007-09-04 | Winbond Electronics Corp. | Circuitry and method for adjusting signal length |
| US7268589B2 (en) * | 2005-12-16 | 2007-09-11 | Actel Corporation | Address transition detector for fast flash memory device |
| JP2013025831A (ja) * | 2011-07-15 | 2013-02-04 | Taiyo Yuden Co Ltd | 半導体メモリ装置 |
| US10074493B2 (en) * | 2016-11-21 | 2018-09-11 | Aeroflex Colorado Springs Inc. | Radiation-hardened break before make circuit |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60187993A (ja) * | 1984-03-06 | 1985-09-25 | Toshiba Corp | アドレス・トランジシヨン・デイテクタ回路 |
| JPH0476888A (ja) * | 1990-07-18 | 1992-03-11 | Nec Corp | 半導体記憶装置 |
| KR100229119B1 (ko) * | 1990-10-16 | 1999-11-01 | 이데이 노부유끼 | 동기형 메모리장치의 타이밍 제어회로 |
| US5757718A (en) * | 1996-02-28 | 1998-05-26 | Nec Corporation | Semiconductor memory device having address transition detection circuit for controlling sense and latch operations |
| EP0794618B1 (en) * | 1996-03-06 | 2001-09-12 | STMicroelectronics S.r.l. | Address transition detection circuit |
| KR100189740B1 (ko) * | 1996-03-11 | 1999-06-01 | 구본준 | 어드레스 천이 검출 회로 |
| US5875152A (en) * | 1996-11-15 | 1999-02-23 | Macronix International Co., Ltd. | Address transition detection circuit for a semiconductor memory capable of detecting narrowly spaced address changes |
-
1998
- 1998-03-30 JP JP08363398A patent/JP3263658B2/ja not_active Expired - Fee Related
-
1999
- 1999-01-19 TW TW088100727A patent/TW497101B/zh not_active IP Right Cessation
- 1999-03-24 US US09/275,737 patent/US6016284A/en not_active Expired - Lifetime
- 1999-03-29 KR KR1019990010857A patent/KR100556179B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6999263B2 (ja) | 2016-11-01 | 2022-01-18 | 芝浦機械株式会社 | 複数のボールネジの製造方法及び工作機械 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW497101B (en) | 2002-08-01 |
| US6016284A (en) | 2000-01-18 |
| JPH11283371A (ja) | 1999-10-15 |
| KR19990078368A (ko) | 1999-10-25 |
| KR100556179B1 (ko) | 2006-03-03 |
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