JPS60187993A - アドレス・トランジシヨン・デイテクタ回路 - Google Patents
アドレス・トランジシヨン・デイテクタ回路Info
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- JPS60187993A JPS60187993A JP59042753A JP4275384A JPS60187993A JP S60187993 A JPS60187993 A JP S60187993A JP 59042753 A JP59042753 A JP 59042753A JP 4275384 A JP4275384 A JP 4275384A JP S60187993 A JPS60187993 A JP S60187993A
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- JP
- Japan
- Prior art keywords
- circuit
- address
- signal
- input
- noise
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- Pending
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体ＬＳＩ （大規模集積回路）回路におい
て種々の雑音（ノイズ）に対して安定した動作を保証す
るアドレス・トランジション・ディテクタ回路に関する
。
て種々の雑音（ノイズ）に対して安定した動作を保証す
るアドレス・トランジション・ディテクタ回路に関する
。
半導体ＬＳＩ回路の集積度の向−ヒに伴ないチップ内で
消費される電流が増大し、ぞーれが種々のノイズを誘起
して回路動作不良の原因となっている。
消費される電流が増大し、ぞーれが種々のノイズを誘起
して回路動作不良の原因となっている。
第１図はアドレス信号の変化を検出してパルスを発生す
るアドレス・トランクシヨン・ディテクタ回路である。
るアドレス・トランクシヨン・ディテクタ回路である。
Ａｒはアドレス信号、ＣＥはスタンドパイ時に” Ｌ″
′（低レベル）となって回路内部の動作を禁止するため
の信号（チップイネーブル信号）、ＣＥはその逆相の信
号である。１はトランジスタ１１〜１４よりなるノア回
路、２はトランジスタ１５．１６よりなるインバータ、
３はトランジスタ２０〜４９よりなリ、入力部の電圧変
化を検出してｉ９ルスを発生するパルス発生回路、５ｏ
は電源端子である。
′（低レベル）となって回路内部の動作を禁止するため
の信号（チップイネーブル信号）、ＣＥはその逆相の信
号である。１はトランジスタ１１〜１４よりなるノア回
路、２はトランジスタ１５．１６よりなるインバータ、
３はトランジスタ２０〜４９よりなリ、入力部の電圧変
化を検出してｉ９ルスを発生するパルス発生回路、５ｏ
は電源端子である。
通常の動作時には信号ＣＥＶ′ｉ″″Ｈ”（高レベル）
、詩はＬ″となっている。アドレス信号Ａｒが変化した
時の内部ノードの変化の様子は第２図に示される。まず
アドレスＡｒがＬ”がら“Ｈ”へ変化した場合を考える
。最初ノードａ、はＩＩ Ｈ＃、ノードａ２はＬ”、ノ
ードａ３は１Ｈ″、ノードａ４はＬ”、ノードａｖは１
Ｈ″となっている。ノードａ８はＰチャネルトランジス
タ２ｏによってゾルアップされているため ＩＩＨ”と
なっている。ノードａ９は“Ｌ”、ａ、。はＨ”となっ
ているためクロックドゲ−トロｏは閉じている。一方ク
ロックドゲート６ノは開いているためノードｌＬ６．ａ
。
、詩はＬ″となっている。アドレス信号Ａｒが変化した
時の内部ノードの変化の様子は第２図に示される。まず
アドレスＡｒがＬ”がら“Ｈ”へ変化した場合を考える
。最初ノードａ、はＩＩ Ｈ＃、ノードａ２はＬ”、ノ
ードａ３は１Ｈ″、ノードａ４はＬ”、ノードａｖは１
Ｈ″となっている。ノードａ８はＰチャネルトランジス
タ２ｏによってゾルアップされているため ＩＩＨ”と
なっている。ノードａ９は“Ｌ”、ａ、。はＨ”となっ
ているためクロックドゲ−トロｏは閉じている。一方ク
ロックドゲート６ノは開いているためノードｌＬ６．ａ
。
のデータの間には帰還がかがって安定したデータを保持
している。
している。
アドレス信号ＡｒがＨ′１に変化するとノードａ４が“
ＨＩＴに変化し、Ｎチャネルトランジスタ２２が導通す
る。最初ノードａ７は°′Ｈ″でトランジスタ２４は導
通しているため、トランジスタ２２．２４．２５を通し
た経路が導通し、ノードａ、はＬ”に下がる。それにと
もない、ノードａ、は“ＨＩＩに、ノード”１０は“Ｌ
”になり、クロックドダート６ｏが開く。これにょシ変
化した信号Ａｒのデータが伝わってノードａ、は“Ｌ
ＩＩとなり、トランジスタ２４は非導通になる。すると
今まで導通していたトランジスタ２２，２４．２５を通
した放電経路が遮断され、ノードａ８は再び” Ｈ″′
にゾルアップされることになり、それに伴ないノードａ
、は” Ｌ ”にａｌｏは“Ｈ″′になり、クロックド
ゲート６０が閉って一連の動作は終了する。この過程で
ノート”ａ、、にはある幅をもったパルスを発生する。
ＨＩＴに変化し、Ｎチャネルトランジスタ２２が導通す
る。最初ノードａ７は°′Ｈ″でトランジスタ２４は導
通しているため、トランジスタ２２．２４．２５を通し
た経路が導通し、ノードａ、はＬ”に下がる。それにと
もない、ノードａ、は“ＨＩＩに、ノード”１０は“Ｌ
”になり、クロックドダート６ｏが開く。これにょシ変
化した信号Ａｒのデータが伝わってノードａ、は“Ｌ
ＩＩとなり、トランジスタ２４は非導通になる。すると
今まで導通していたトランジスタ２２，２４．２５を通
した放電経路が遮断され、ノードａ８は再び” Ｈ″′
にゾルアップされることになり、それに伴ないノードａ
、は” Ｌ ”にａｌｏは“Ｈ″′になり、クロックド
ゲート６０が閉って一連の動作は終了する。この過程で
ノート”ａ、、にはある幅をもったパルスを発生する。
アドレス信号Ａｒが”Ｌ″′に変化する場合も同様に、
まずノードａ３がＨｎへ変化してトランジスタ２１が導
通ずる。最初ノードａ６が１Ｈ”でトランジスタ２３は
導通しているため、トランジスタ２１．２３．２５を通
した経路が導通し、ノードａ８は′Ｌ”に下がる。それ
に伴ないノードａ、はＨ”に、ａｌＧはＬ”になり、ク
ロックドダート６０が開く。これにより変化した信号Ａ
ｒのデータが伝わってノードａ６はＬ′″となり、トラ
ンジスタ２３は非導通になる。すると今まで導通してい
たトラン・ノスタ２１，２３．２５を通した放電経路が
遮断され、ノー）” ａ ８が再び“Ｈ”にプルアップ
されてノードａ、は°°Ｌ”、ａＩｏはＨ”になり、ク
ロックドゲート６０は閉じる。この過程でやはりノード
ａｌｌにはある幅をもったパルスが発生する。
まずノードａ３がＨｎへ変化してトランジスタ２１が導
通ずる。最初ノードａ６が１Ｈ”でトランジスタ２３は
導通しているため、トランジスタ２１．２３．２５を通
した経路が導通し、ノードａ８は′Ｌ”に下がる。それ
に伴ないノードａ、はＨ”に、ａｌＧはＬ”になり、ク
ロックドダート６０が開く。これにより変化した信号Ａ
ｒのデータが伝わってノードａ６はＬ′″となり、トラ
ンジスタ２３は非導通になる。すると今まで導通してい
たトラン・ノスタ２１，２３．２５を通した放電経路が
遮断され、ノー）” ａ ８が再び“Ｈ”にプルアップ
されてノードａ、は°°Ｌ”、ａＩｏはＨ”になり、ク
ロックドゲート６０は閉じる。この過程でやはりノード
ａｌｌにはある幅をもったパルスが発生する。
このように第１図に示された回路はアドレス信号Ａｒの
変化（” Ｌ ″から“Ｈ＃、或いはＨ″から“Ｌ ”
） ’（ｒ検出し、ノードａｌｌにある幅をもった・
セルス信号を形成する回路であり、内部同期型のメモリ
回路などに応用されている。即ち内部同期型メモリ回路
においては、アドレス信号が非同期に変化するためその
変化のたびに回路内部で・９ルスを発生し、これを用い
て内部状態のイニシャライズ、回路動作の制御等を行な
う。第１図の回路はメモリ回路のアドレス入力部に用い
られ、ノードａｌｌにジら生した）やルスにより、メモ
リ回路動作の制御を行なう。従って正常な動作制御を行
なうために、ノーＰａ１゜に発生する信号の・ぐルス幅
、タイミング等が適格に設定されていなければならず、
この回路の安定動作が充分に保証されねばならない。
変化（” Ｌ ″から“Ｈ＃、或いはＨ″から“Ｌ ”
） ’（ｒ検出し、ノードａｌｌにある幅をもった・
セルス信号を形成する回路であり、内部同期型のメモリ
回路などに応用されている。即ち内部同期型メモリ回路
においては、アドレス信号が非同期に変化するためその
変化のたびに回路内部で・９ルスを発生し、これを用い
て内部状態のイニシャライズ、回路動作の制御等を行な
う。第１図の回路はメモリ回路のアドレス入力部に用い
られ、ノードａｌｌにジら生した）やルスにより、メモ
リ回路動作の制御を行なう。従って正常な動作制御を行
なうために、ノーＰａ１゜に発生する信号の・ぐルス幅
、タイミング等が適格に設定されていなければならず、
この回路の安定動作が充分に保証されねばならない。
上述したように第１図の回路において、入力信号Ａｒの
変化は内部に伝わってアドレス・トランジション・ディ
テクタ回路を動作させる。ところが今アドレス信号Ａｒ
が一定のレベルにある時、何らかの雑音に起因してこの
レベルが微小に変化したとする。通常の微小変動であれ
ばその信号の変化は入力段ゲート１で感知されず、信号
変化が内部に伝わるということはない。しかし信号Ａｒ
のレベルが入力段ダートに対する増幅率の太きいところ
に設定されているとしたら、上記レベルの微小変動は入
力段ダートを通して増幅され、内部回路においては入力
信号の変化として認識される。従ってこの変化は、アド
レス・トランジション・ディテクタ回路を動作させ、メ
ートａｌｌに発生した／４’ルスが回路系全体の制御を
行なうことになる。しかし本来は正常な信号Ａ「の変化
を検出しての動作ではなく、微小なノイズ信号を検出し
てのものであるから、発生した信号のパルス幅、タイミ
ング等が適格に設定されておらず、回路系の動作不良、
誤動作の要因となり得る。
変化は内部に伝わってアドレス・トランジション・ディ
テクタ回路を動作させる。ところが今アドレス信号Ａｒ
が一定のレベルにある時、何らかの雑音に起因してこの
レベルが微小に変化したとする。通常の微小変動であれ
ばその信号の変化は入力段ゲート１で感知されず、信号
変化が内部に伝わるということはない。しかし信号Ａｒ
のレベルが入力段ダートに対する増幅率の太きいところ
に設定されているとしたら、上記レベルの微小変動は入
力段ダートを通して増幅され、内部回路においては入力
信号の変化として認識される。従ってこの変化は、アド
レス・トランジション・ディテクタ回路を動作させ、メ
ートａｌｌに発生した／４’ルスが回路系全体の制御を
行なうことになる。しかし本来は正常な信号Ａ「の変化
を検出しての動作ではなく、微小なノイズ信号を検出し
てのものであるから、発生した信号のパルス幅、タイミ
ング等が適格に設定されておらず、回路系の動作不良、
誤動作の要因となり得る。
上記の説明では信号Ａｒにノイズがのった場合について
述べたが、例えば回路系の電源線にノイズがのって入力
段ダートのソース電位が変動することによっても同様の
ことが起こり得る。
述べたが、例えば回路系の電源線にノイズがのって入力
段ダートのソース電位が変動することによっても同様の
ことが起こり得る。
なぜなら′電気回路は、電源を基準に入力信号レベルを
定めるから、電源にノイズがあれば、入力信号レベルに
ノイズが生じたのと等価に考えられるからである。特に
半導体ＬＳ１回路の集積度が向上し、チップ内で消費さ
れる電流が増大すると共に電源線の電位変動は無視でき
ない程度になっており、今後この傾向は増すものと思わ
れる。このように第１図の従来回路は、種々の雑音に対
して回路動作不良を起こしやすく、安定した動作を保証
するため積極的な対策が必須であると云える。
定めるから、電源にノイズがあれば、入力信号レベルに
ノイズが生じたのと等価に考えられるからである。特に
半導体ＬＳ１回路の集積度が向上し、チップ内で消費さ
れる電流が増大すると共に電源線の電位変動は無視でき
ない程度になっており、今後この傾向は増すものと思わ
れる。このように第１図の従来回路は、種々の雑音に対
して回路動作不良を起こしやすく、安定した動作を保証
するため積極的な対策が必須であると云える。
本発明は上記実情に鑑みてなされたもので、アドレス信
号或いは電源線にのった微小信号（ノイズ）に対して、
容易に応答することのないアドレス・トランゾション・
ディテクタ回路を提供しようとするものである。
号或いは電源線にのった微小信号（ノイズ）に対して、
容易に応答することのないアドレス・トランゾション・
ディテクタ回路を提供しようとするものである。
不発明は、ノイズに対して応答しにくい回路を、入力段
ダート或いはそれに続く部分に用いることにより、入力
段部分でノイズの影響を遮断し、内部回路にはノイズの
影響を伝えないようにしたものである。
ダート或いはそれに続く部分に用いることにより、入力
段部分でノイズの影響を遮断し、内部回路にはノイズの
影響を伝えないようにしたものである。
以下図面を参照して本発明の一実施例を説明する。第３
図は通常のＣＭＯＳインノ々−夕回路、第４図はその入
出力特性である。これに対し第５図は本発明において使
用するノイズに対して斤答しにくい（シュミットトリガ
特性）回路例、第６図はその入出力特性で、図示される
ようにこれは入力信号Ｖｌｎの立ち上がりと立ち下がり
とで、出力信号の変化する経路が異なる。この動作を第
５図の回路に従って説明する。
図は通常のＣＭＯＳインノ々−夕回路、第４図はその入
出力特性である。これに対し第５図は本発明において使
用するノイズに対して斤答しにくい（シュミットトリガ
特性）回路例、第６図はその入出力特性で、図示される
ようにこれは入力信号Ｖｌｎの立ち上がりと立ち下がり
とで、出力信号の変化する経路が異なる。この動作を第
５図の回路に従って説明する。
まず入力信号Ｖｌｎが“ＨＩＩから“Ｌ′″へ下がる場
合、最初出力Ｖ。ｕｔはＬ′″であるためトランジスタ
７４はオフしており、入力Ｖ、ｎに対する出力Ｖｏｕｔ
の応答はトランジスタ７１〜７３のコンダクタンス比に
よって決まるインバータ特性を示す。従って入力ｖＩｎ
がそのインバータの回路しきい値Ｖ、に達した時に出力
■。、ｔはＬ”からＨＩＩへ遷移する。
合、最初出力Ｖ。ｕｔはＬ′″であるためトランジスタ
７４はオフしており、入力Ｖ、ｎに対する出力Ｖｏｕｔ
の応答はトランジスタ７１〜７３のコンダクタンス比に
よって決まるインバータ特性を示す。従って入力ｖＩｎ
がそのインバータの回路しきい値Ｖ、に達した時に出力
■。、ｔはＬ”からＨＩＩへ遷移する。
逆に入力ＶｌｎがＩＩ Ｌ ＩＩからＨＩ＋へ上がる場
合、最初出力Ｖ。ｕｔはＨ″′であるためトランジスタ
２４はオンしており、ＶＢ点は“Ｈ３１である。
合、最初出力Ｖ。ｕｔはＨ″′であるためトランジスタ
２４はオンしており、ＶＢ点は“Ｈ３１である。
このＶＢはトランジスタ７２のソース電位であるため、
トランジスタ７２のしきい値電圧は基板効果を受けて上
昇している。従って入力Ｖｌｎが上昇してもトランシス
タフ２はオンせず、出力ｖ０ｕｔはＨ＃を保持している
。入力Ｖｉｎの上昇と共にトランジスタ７２は強くオン
するため、次第にｖＢの電位は下がってくる。ｖＢの電
位の下降と共にトランジスタ７２のしきい値電圧も下が
ってくる。そしてトランジスタ７２のダート、ソース間
′亀圧がトランジスタ７２のしきい値電圧を超えたとき
トランクスタフ２はオンし、出力Ｖ。ｕｔが下降する。
トランジスタ７２のしきい値電圧は基板効果を受けて上
昇している。従って入力Ｖｌｎが上昇してもトランシス
タフ２はオンせず、出力ｖ０ｕｔはＨ＃を保持している
。入力Ｖｉｎの上昇と共にトランジスタ７２は強くオン
するため、次第にｖＢの電位は下がってくる。ｖＢの電
位の下降と共にトランジスタ７２のしきい値電圧も下が
ってくる。そしてトランジスタ７２のダート、ソース間
′亀圧がトランジスタ７２のしきい値電圧を超えたとき
トランクスタフ２はオンし、出力Ｖ。ｕｔが下降する。
このＶ。ｕｔの下降はトランジスタ７４の伝達コンダク
タンスを小さくシてＶ、を下げ、それは益々出力Ｖ。ｕ
ｔを下降させる。
タンスを小さくシてＶ、を下げ、それは益々出力Ｖ。ｕ
ｔを下降させる。
このようにボッチイブなフィードバックがかかり、出力
Ｖ。ｕｔは急峻に下降することになる。この時の入力信
号ｖｉｎ ｋ ｖ２ とすると、この値は入力■１ｎが
下降する場合の回路しきい値Ｖ、とは異なり、第５図に
示す回路の入出力特性は第６図に示すように、入力ｖＩ
ｎの上昇と下降で異なった経路をたどり、ヒステリシス
特性を有することになり、この特性はΔＶの幅をもった
入力電圧に対して不感帯領域が存在する。この領域の存
在のため、ΔＶ以下の振幅の雑音に対して出力Ｖ。ｕｔ
は応答しない。このような回路を入力段ダート１或いは
それに続くインバータ２の部分に用いれば、内部回路に
雑音の影響を伝えることがなくなるものである。
Ｖ。ｕｔは急峻に下降することになる。この時の入力信
号ｖｉｎ ｋ ｖ２ とすると、この値は入力■１ｎが
下降する場合の回路しきい値Ｖ、とは異なり、第５図に
示す回路の入出力特性は第６図に示すように、入力ｖＩ
ｎの上昇と下降で異なった経路をたどり、ヒステリシス
特性を有することになり、この特性はΔＶの幅をもった
入力電圧に対して不感帯領域が存在する。この領域の存
在のため、ΔＶ以下の振幅の雑音に対して出力Ｖ。ｕｔ
は応答しない。このような回路を入力段ダート１或いは
それに続くインバータ２の部分に用いれば、内部回路に
雑音の影響を伝えることがなくなるものである。
第７図はアドレス・トランジション・ディテクタ回路の
入力段ゲート１に第５図のヒステリシス回路を用い、入
力段部分でアドレス信号Ａｒのノイズの影響を遮断する
ようにしたものである。入力段ダートｌはスタンドバイ
時に電流が貫通消費されるのを防ぐため、信号ＣＥと信
号Ａｔとのノア論理をとっており、この論理を生かした
まま第５図のトランジスタ７２．７４でヒステリシス特
性をもたせている。
入力段ゲート１に第５図のヒステリシス回路を用い、入
力段部分でアドレス信号Ａｒのノイズの影響を遮断する
ようにしたものである。入力段ダートｌはスタンドバイ
時に電流が貫通消費されるのを防ぐため、信号ＣＥと信
号Ａｔとのノア論理をとっており、この論理を生かした
まま第５図のトランジスタ７２．７４でヒステリシス特
性をもたせている。
第８図は入力段ゲート１に続くインバータ２にヒステリ
シス特性をもたせたもので、インバータ２は第５図その
ままの回路となる。即ちＭＯ８人力段ｆ−）においては
、通常、入力電位のＴＴＬ （Ｔｒａｎｓｉｓｔｏｒ
Ｔｒａｎｓｌａｔｏｒ Ｌｏｇｉｃ）レベルからＭＯＳ
レベルへの変換を行なう。この変換を適格に行なうため
には、入力段ダートはできるだけ単純な回路で構成し、
余裕をもった設計が行なわれねばならない。従って第７
図の如く入力段ダートにヒステリシス回路を適用するこ
とは、時として上述したように設計を困難なものとする
ことがある。そこで入力段ゲート１に対してではなく、
それに続くインバータ２に対してヒステリシス回路を適
用してノイズに対する対処を行なった方が有利である。
シス特性をもたせたもので、インバータ２は第５図その
ままの回路となる。即ちＭＯ８人力段ｆ−）においては
、通常、入力電位のＴＴＬ （Ｔｒａｎｓｉｓｔｏｒ
Ｔｒａｎｓｌａｔｏｒ Ｌｏｇｉｃ）レベルからＭＯＳ
レベルへの変換を行なう。この変換を適格に行なうため
には、入力段ダートはできるだけ単純な回路で構成し、
余裕をもった設計が行なわれねばならない。従って第７
図の如く入力段ダートにヒステリシス回路を適用するこ
とは、時として上述したように設計を困難なものとする
ことがある。そこで入力段ゲート１に対してではなく、
それに続くインバータ２に対してヒステリシス回路を適
用してノイズに対する対処を行なった方が有利である。
アドレス信号Ａｒに、第９図に示す如く振幅Δ■、周期
ΔＴの周期的ノイズがのった場合、アドレス・トランジ
ション・ディテクタ回路が作動するか否かを調べた。振
幅ΔＶが大きいほど、壕だ周期ΔＴが大きいほどノイズ
は増幅され、回路が作動されやすくなる。従って回路が
作動してしまう領域はΔＴとΔＶの関数として表わせる
。第１図に示した従来回路の作動領域Ｃと本発明の実施
例の作動領域ｄをΔＴとΔＶの関数として計算した結果
を第１０図に示す。
ΔＴの周期的ノイズがのった場合、アドレス・トランジ
ション・ディテクタ回路が作動するか否かを調べた。振
幅ΔＶが大きいほど、壕だ周期ΔＴが大きいほどノイズ
は増幅され、回路が作動されやすくなる。従って回路が
作動してしまう領域はΔＴとΔＶの関数として表わせる
。第１図に示した従来回路の作動領域Ｃと本発明の実施
例の作動領域ｄをΔＴとΔＶの関数として計算した結果
を第１０図に示す。
この図から明らかなように、・本発明の実施例を用いる
ことによりｄの如く作動領域が大幅に狭まることが分る
。つまり入力信号或いは電源線にノイズがのっても、そ
れが原因となって内部回路が作動するようなことは非常
に起こりにくくなるものである。
ことによりｄの如く作動領域が大幅に狭まることが分る
。つまり入力信号或いは電源線にノイズがのっても、そ
れが原因となって内部回路が作動するようなことは非常
に起こりにくくなるものである。
以上説明した如く本発明によれば、ノイズに強いアドレ
ス・トランジション・ディテクタ回路の構成が可能とな
り、半導体ＬＳＩ回路の尚集積化、大容叶化にともなっ
て重要な問題となりつつあるノイズに対する対策として
大きな効果を奏するものである。
ス・トランジション・ディテクタ回路の構成が可能とな
り、半導体ＬＳＩ回路の尚集積化、大容叶化にともなっ
て重要な問題となりつつあるノイズに対する対策として
大きな効果を奏するものである。
第１図は従来のアドレス・）・ランノ／ヨン・ディテク
タ回路図、第２図は同回路の動作を示すタイミング波形
図、第３図は従来のインバータ回路図、第４図はその入
出力特性図、第５図はヒステリシス特性を施こしたイン
バータ回路図、第６図はその入出力特性図、第７図は本
発明の一実施例の回路図、第８図は本発明の他の実施例
の回路図、第９図はノイズを含んだアドレス信号波形図
、第１０図は従来回路と本発明の実施例回路のノイズに
対する作動領域比較図である。 １・・・ノア回路、２・・インバータ、３・・・パルス
発生回路。 出願人代理人 弁理士 鈴 江 武 彦第２図 第３図 第４図 第５図 第７図 旦
タ回路図、第２図は同回路の動作を示すタイミング波形
図、第３図は従来のインバータ回路図、第４図はその入
出力特性図、第５図はヒステリシス特性を施こしたイン
バータ回路図、第６図はその入出力特性図、第７図は本
発明の一実施例の回路図、第８図は本発明の他の実施例
の回路図、第９図はノイズを含んだアドレス信号波形図
、第１０図は従来回路と本発明の実施例回路のノイズに
対する作動領域比較図である。 １・・・ノア回路、２・・インバータ、３・・・パルス
発生回路。 出願人代理人 弁理士 鈴 江 武 彦第２図 第３図 第４図 第５図 第７図 旦
Claims (2)
- （１） 入力部の電圧変化を検出して・やルスを発生す
るパルス発生回路と、該回路の前段に設けられアドレス
信号とチップイネーブル信号に対してノア論理を構成し
かつアドレス信号に対する入力関係としてヒステリシス
特性を有する回路とを具備したことを特徴とするアドレ
ス・トランジシヨン・ディテクタ回路。 - （２）入力部の電圧変化を検出してパルスを発生するｉ
＋ルス発生回路と、該回路の前段に設けられアドレス信
号とチップイネーブル信号に対してノア論理を構成する
第１の回路と、前記パルス発生回路と第１の回路との間
に介挿されヒステリシス特性を有するイン・々−夕とを
具備したことを特徴とするアト°レス・トランジション
・ディテクタ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59042753A JPS60187993A (ja) | 1984-03-06 | 1984-03-06 | アドレス・トランジシヨン・デイテクタ回路 |
| KR1019850000954A KR890004763B1 (ko) | 1984-03-06 | 1985-02-15 | 어드레스천이 검지회로 |
| US06/708,508 US4687954A (en) | 1984-03-06 | 1985-03-05 | CMOS hysteresis circuit with enable switch or natural transistor |
| DE8585102529T DE3585239D1 (de) | 1984-03-06 | 1985-03-06 | Transistorschaltung fuer halbleitervorrichtung mit hysterese-verhalten und ihre herstellungsverfahren. |
| EP85102529A EP0154337B1 (en) | 1984-03-06 | 1985-03-06 | Transistor circuit for semiconductor device with hysteresis operation and manufacturing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59042753A JPS60187993A (ja) | 1984-03-06 | 1984-03-06 | アドレス・トランジシヨン・デイテクタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60187993A true JPS60187993A (ja) | 1985-09-25 |
Family
ID=12644758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59042753A Pending JPS60187993A (ja) | 1984-03-06 | 1984-03-06 | アドレス・トランジシヨン・デイテクタ回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS60187993A (ja) |
| KR (1) | KR890004763B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165785A (ja) * | 1986-01-17 | 1987-07-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH02177083A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | 半導体記憶回路装置 |
| US5796674A (en) * | 1996-03-22 | 1998-08-18 | Sharp Kabushiki Kaisha | Signal transition detection circuit |
| KR100556179B1 (ko) * | 1998-03-30 | 2006-03-03 | 산요덴키가부시키가이샤 | 어드레스 천이 검출 회로 |
-
1984
- 1984-03-06 JP JP59042753A patent/JPS60187993A/ja active Pending
-
1985
- 1985-02-15 KR KR1019850000954A patent/KR890004763B1/ko not_active IP Right Cessation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165785A (ja) * | 1986-01-17 | 1987-07-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0411954B2 (ja) * | 1986-01-17 | 1992-03-03 | Mitsubishi Electric Corp | |
| JPH02177083A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | 半導体記憶回路装置 |
| US5796674A (en) * | 1996-03-22 | 1998-08-18 | Sharp Kabushiki Kaisha | Signal transition detection circuit |
| KR100556179B1 (ko) * | 1998-03-30 | 2006-03-03 | 산요덴키가부시키가이샤 | 어드레스 천이 검출 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR850007149A (ko) | 1985-10-30 |
| KR890004763B1 (ko) | 1989-11-25 |
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