JPH1188146A - レベルインターフェース回路 - Google Patents

レベルインターフェース回路

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JPH1188146A
JPH1188146A JP9239910A JP23991097A JPH1188146A JP H1188146 A JPH1188146 A JP H1188146A JP 9239910 A JP9239910 A JP 9239910A JP 23991097 A JP23991097 A JP 23991097A JP H1188146 A JPH1188146 A JP H1188146A
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Kazuhiro Ninomiya
和博 二宮
Toshiya Uchida
敏也 内田
Hiroko Michiji
ひろ子 道地
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

(57)【要約】 【課題】ＬＶＴＴＬとＳＳＴＬの両方のレベルインター
フェース回路機能を実現する。 【解決手段】ＬＶＴＴＬの入力ＩＮとレファレンスレベ
ルＶref により動作する第一のインターフェース回路
を、内部電源Ｖiiを電源にした差動増幅回路で構成し、
ＳＳＴＬの入力ＩＮとレファレンスレベルＶref により
動作する第二のインターフェース回路を、外部電源Ｖcc
を電源にした差動増幅回路で構成し、ＬＶＴＴＬとＳＳ
ＴＬの判定回路の判定結果により、両インターフェース
回路の電流源トランジスタを選択的に導通させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、異なるインターフ
ェース規格の入力とレファレンスレベルに対応すること
ができるレベルインターフェース回路に関する。
【０００２】
【従来の技術】ダイナミックＲＡＭやその他の集積回路
装置に対するインターフェースは、従来からＬＶＴＴＬ
（Low Voltage Transistor Transistor Logic)が広く利
用されてきた。このＬＶＴＴＬは、５Ｖ電源電圧による
ＴＴＬレベルに対して、やや低い３．３Ｖの電源電圧を
利用した低電圧ＴＴＬレベルである。ＬＶＴＴＬでは、
Ｈレベルが２．０Ｖ以上、Ｌレベルが０．８Ｖ以下であ
ることが仕様上義務付けられている。そして、レファレ
ンスレベルＶref は、その中間の１．４Ｖに固定され
る。このＬＶＴＴＬは、システムのバスは開放端で使用
されることから、高速動作のもとではリンギングによる
ノイズが大きくなる欠点を有する。
【０００３】そこで、近年において高速動作に適したイ
ンターフェースとしてＳＳＴＬ（Series Stub Terminat
ion Logic)が提唱されている。このＳＳＴＬでは、シス
テムのバスを所定の抵抗で終端させて、高速動作時のノ
イズの発生を防止する。ＳＳＴＬでは、レファレンスレ
ベルＶref は、電源電圧Ｖccの０．４５倍近傍（０．４
３〜０．４７倍）のレベルであり、電源電圧の変動に併
せてレファレンスレベルＶref も変動する。そして、信
号のＨレベルは、レファレンスレベルＶref から０．２
Ｖ高いレベルに、信号のＬレベルは、レファレンスレベ
ルＶref から０．２Ｖ低いレベルに設定される。
【０００４】図８は、上記の両インターフェースのＬＶ
ＴＴＬとＳＳＴＬのレベルの関係を示す図である。ＬＶ
ＴＴＬの場合は、上記の通り電源電圧Ｖccにかかわら
ず、レファレンスレベルＶref がグランドＶssから約
１．４Ｖ高いレベルに設定されていて、一般に集積回路
装置内部で生成される。また、ＳＳＴＬの場合は、レフ
ァレンスレベルＶref が電源電圧Ｖccの変動に応じて変
動し、集積回路装置には外部からレファレンスレベルＶ
ref が供給される。即ち、ＳＳＴＬの場合は、システム
バス全体が、電源Ｖccの変動に追従してレファレンスレ
ベルＶref 及び信号のＨまたはＬレベルも変動するプラ
ットフォームであり、電源電圧の変動に強い。
【０００５】図７は、従来のレベルインターフェース回
路の例を示す図である。この例では、入力ＩＮとレファ
レンスレベルＶref がゲートに供給されるＮ型トランジ
スタＱ１，Ｑ２と、それらの共通ソース端子ｎｓとグラ
ンドＶssとの間に設けられ、イネーブル信号ＥＮにより
制御される電流源トランジスタＱ３と、更に、トランジ
スタＱ１，Ｑ２のドレインと内部電源Ｖiiとの間にＰ型
トランジスタＰ１，Ｐ２からなる負荷回路を有する。こ
の負荷回路は、カレントミラー回路を構成し、両側の電
流値がトランジスタＰ１，Ｐ２の面積に比例した値に制
御される。また、内部電源Ｖiiは電源電圧Ｖccから生成
される低い電圧であり、電源電圧Ｖccの変動の影響を受
けない固定電位を有する。出力端子ＯＵＴは、トランジ
スタＱ１のドレインに接続され、図示しない後段のＣＭ
ＯＳ回路に与えられる。
【０００６】このレベルインターフェース回路は、外部
から与えられる入力ＩＮをレファレンスレベルＶref と
比較し、入力のＨレベルとＬレベルに応じて、後段のＣ
ＭＯＳ回路のレベルに整合したレベルの信号を出力端子
ＯＵＴに生成する。
【０００７】
【発明が解決しようとする課題】しかしながら、上記し
たレベルインターフェース回路を、例えばＬＶＴＴＬに
適合させて回路設計を行うと、ＳＳＴＬの入力ＩＮとレ
ファレンスレベルＶrefに対して、十分な動作マージン
を有することができない。
【０００８】今仮に、図７に示される通り、内部電源Ｖ
iiが負荷回路のＰ型トランジスタＰ１，Ｐ２のソースに
供給されたとすると、ＬＶＴＴＬに対応したレファレン
スレベルＶref と入力ＩＮがトランジスタＱ２，Ｑ１の
ゲートに供給される場合は、正常に動作する。しかし、
トランジスタＱ２，Ｑ１のゲートにＳＳＴＬに対応した
レファレンスレベルＶref と入力ＩＮが供給されると、
電源電圧Ｖccの変動による上昇によりレファレンスレベ
ルＶref （＝Ｖcc×０．４５）及び入力ＩＮも上昇し、
共通ソースノードｎｓに対してゲート電圧が高くなりす
ぎ、トランジスタＱ１，Ｑ２が飽和領域で動作する可能
性がある。その結果、出力ＯＵＴが十分な振幅を有しな
いことになり、正常な差動回路動作が不可能になる。逆
に、電源電圧Ｖccの変動による下降により、レファレン
スレベルＶref （＝Ｖcc×０．４５）及び入力ＩＮも下
降し、共通ソースノードｎｓに対してゲート電圧が低く
なりすぎ、トランジスタＱ１，Ｑ２が十分導通できない
領域で動作する可能性がある。その場合も、出力ＯＵＴ
に適切な振幅を持つ信号を生成できなくなる。
【０００９】この様に、電源電圧に依存しないＬＶＴＴ
Ｌのインターフェースと、電源電圧に依存したレベルを
有するＳＳＴＬのインターフェースとを上記の差動回路
で対応することは困難である。
【００１０】そこで、本発明の目的は、異なるインター
フェースの信号に対応することが可能なレベルインター
フェース回路を提供することにある。
【００１１】更に、本発明の別の目的は、固定電位のレ
ベルを有するインターフェースと、電源電圧に依存した
レベルを有するインターフェースの両方に対応可能なレ
ベルインターフェース回路を提供することにある。
【００１２】
【課題を解決するための手段】上記の目的を達成する為
に、第一の発明は、固定電位のＨレベル、Ｌレベル及び
その中間の第一のレファレンスレベルを有する第一のイ
ンターフェースの入力、または、電源電圧に応じて決め
られた第二のレファレンスレベル、Ｈレベル、Ｌレベル
を有する第二のインターフェースの入力が供給され、前
記入力と前記レファレンスレベルを比較して出力を生成
するレベルインターフェース回路において、前記入力と
第一のレファレンスレベルがそれぞれのゲートに供給さ
れ、ソースが共通接続された第一及び第二のトランジス
タと、該第一及び第二のトランジスタのソース側に接続
された第一の電流源トランジスタと、該第一及び第二の
トランジスタのドレインと前記電源電圧より低い固定の
内部電圧との間に設けられた第一の負荷回路とを有する
第一のインターフェース回路と、前記入力と第二のレフ
ァレンスレベルがそれぞれのゲートに供給され、ソース
が共通接続された第三及び第四のトランジスタと、該第
三及び第四のトランジスタのソース側に接続された第二
の電流源トランジスタと、該第三及び第四のトランジス
タのドレインと前記電源電圧との間に設けられた第二の
負荷回路とを有する第二のインターフェース回路と、前
記入力が第一または第二のインターフェースのいずれか
に対応するかを判定し、それに応じて前記第一または第
二の電流源トランジスタを導通する選択回路とを有する
ことを特徴とする。
【００１３】第一のインターフェース回路は、ＬＶＴＴ
Ｌのインターフェースに最適な構成を有し、第二のイン
ターフェース回路は、ＳＳＴＬのインターフェースに最
適な構成を有するので、それぞれ適正なレベルインター
フェース機能を提供することができる。
【００１４】上記の目的を達成する為に、第二の発明
は、固定電位のＨレベル、Ｌレベル及びその中間の第一
のレファレンスレベルを有する第一のインターフェース
の入力、または、電源電圧に応じて決められた第二のレ
ファレンスレベル、Ｈレベル、Ｌレベルを有する第二の
インターフェースの入力が供給され、前記入力と前記レ
ファレンスレベルを比較して出力を生成するレベルイン
ターフェース回路において、前記入力とレファレンスレ
ベルがそれぞれのゲートに供給されソースが共通接続さ
れた第一及び第二のトランジスタと、該第一及び第二の
トランジスタのソース側に接続された電流源トランジス
タと、該第一及び第二のトランジスタのドレインにそれ
ぞれ接続された負荷回路と、前記負荷回路と前記電源電
圧との間に設けられた電圧制御用トランジスタとを有
し、前記入力が第一または第二のインターフェースのい
ずれかに対応するかを判定し、それに応じて前記電圧制
御用トランジスタのインピーダンスを高くまたは低くす
る電圧制御回路を更に有することを特徴とする。
【００１５】上記発明では、負荷回路に印加される電圧
が、ＬＶＴＴＬの場合は内部電源と同等の電位となり、
ＳＳＴＬの場合は外部電源と同等となる。従って、実質
的に、上記第一の発明と同等の回路を構成することがで
きる。
【００１６】上記の目的を達成する為に、第三の発明
は、固定電位のＨレベル、Ｌレベル及びその中間の第一
のレファレンスレベルを有する第一のインターフェース
の入力、または、電源電圧に応じて決められた第二のレ
ファレンスレベル、Ｈレベル、Ｌレベルを有する第二の
インターフェースの入力が供給され、前記入力と前記レ
ファレンスレベルを比較して出力を生成するレベルイン
ターフェース回路において、前記入力とレファレンスレ
ベルがそれぞれのゲートに供給されソースが共通接続さ
れた第一及び第二のトランジスタと、該第一及び第二の
トランジスタのソース側に接続された電流源トランジス
タと、該第一及び第二のトランジスタのドレインと前記
電源電圧との間にそれぞれ設けられた負荷回路とを有
し、前記入力が第一または第二のインターフェースのい
ずれかに対応するかを判定し、それに応じて前記電流源
トランジスタのインピーダンスを低くまたは高くする選
択回路を更に有することを特徴とする。
【００１７】ＬＶＴＴＬに対しては、第一及び第二のト
ランジスタの共通ソースノードが低めの電位となり、Ｓ
ＳＴＬに対しては同共通ソースノードが高めの電位とな
り、それぞれのレファレンスレベルＶref に対して、第
一及び第二のトランジスタの動作範囲を最適な領域に保
つことができる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態の例に
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
【００１９】図１は、本発明の実施の形態例のレベルイ
ンターフェース回路を示す図である。この例では、ＬＶ
ＴＴＬの入力ＩＮとレファレンスレベルＶref に対応し
た第一のインターフェース回路ＩＦ１と、ＳＳＴＬの入
力ＩＮとレファレンスレベルＶref に対応した第二のイ
ンターフェース回路ＩＦ２とを有する。更に、外部から
与えられるレファレンスレベルＶref を検出することに
よりＬＶＴＴＬの信号かＳＳＴＬの信号かを判定する判
定回路１００と、その出力ｎ１０によりいずれか一方の
インターフェース回路ＩＦ１，ＩＦ２を活性化するイン
バータ１０１，ＮＯＲゲート１０２，１０３からなる選
択回路とを有する。ＮＯＲゲート１０２，１０３には、
入力イネーブル信号ＥＮが入力として与えられる。
【００２０】ＬＶＴＴＬの入力ＩＮとレファレンスレベ
ルＶref に対応した第一のインターフェース回路ＩＦ１
は、ゲートに入力ＩＮが与えられるＮ型トランジスタ１
１１とゲートにレファレンスレベルＶref が与えられる
Ｎ型トランジスタ１１２とがソース共通接続され、その
ソース端子ｎ１とグランドＶssとの間に電流源トランジ
スタ１１３が設けられる。また、ソース共通のトランジ
スタ１１１，１１２のゲートと内部電源Ｖiiとの間に
は、従来例と同様のＰ型トランジスタ１０９，１１０か
らなる負荷回路が設けられる。この負荷回路はカレント
ミラー回路を構成する。そして、トランジスタ１１１の
ドレイン端子ｎ１１が、トランスファーゲートトランス
ファー１１６，１１７を介して出力端子ＯＵＴに接続さ
れる。
【００２１】一方、ＳＳＴＬの入力ＩＮとレファレンス
レベルＶref に対応した第二のインターフェース回路Ｉ
Ｆ２は、ゲートに入力ＩＮが与えられるＮ型トランジス
タ１０６とゲートにレファレンスレベルＶref が与えら
れるＮ型トランジスタ１０７とがソース共通接続され、
そのソース端子ｎ２とグランドとの間に電流源トランジ
スタ１０８が設けられる。また、ソース共通のトランジ
スタ１０６，１０７のゲートと電源電圧Ｖccとの間に
は、従来例と同様のＰ型トランジスタ１０４，１０５か
らなる負荷回路が設けられる。この負荷回路はカレント
ミラー回路を構成する。そして、トランジスタ１０６の
ドレイン端子ｎ１２が、トランスファーゲートトランス
ファー１１４，１１５を介して出力端子ＯＵＴに接続さ
れる。
【００２２】ＬＶＴＴＬ／ＳＳＴＬ判定回路１００は、
具体的回路は後述するが、外部から与えられるレファレ
ンスレベルＶref を判定して、ＬＶＴＴＬの場合にＬレ
ベル、ＳＳＴＬの場合にＨレベルの出力ｎ１０を生成す
る。従って、ＬＶＴＴＬが検出されると、出力ｎ１０の
Ｌレベルと入力イネーブル信号ＥＮの活性化レベルのＬ
レベルとにより、ＮＯＲゲート１０３の出力がＨレベル
となり、トランジスタ１１３が導通し、ＬＶＴＴＬ用の
インターフェース回路ＩＦ１が活性化される。また、Ｓ
ＳＴＬが検出されると、出力ｎ１０のＨレベルと入力イ
ネーブル信号ＥＮの活性化レベルのＬレベルとにより、
ＮＯＲゲート１０２の出力がＨレベルとなり、トランジ
スタ１０８が導通し、ＳＳＴＬ用のインターフェース回
路ＩＦ２が活性化される。
【００２３】第一のインターフェース回路ＩＦ１は、負
荷回路のＰ型トランジスタ１０９，１１０のソースに外
部電源Ｖccの変動に依存しない固定の内部電源Ｖiiが与
えられる。その結果、トランジスタ１０９，１１０と電
源トランジスタ１１３とのインピーダンス比を、共通ソ
ースノードｎ１がＬＶＴＴＬの入力ＩＮとレファレンス
レベルＶref のレベルに最適なレベルになる様に設定す
ることで、回路の動作マージンを最適にすることができ
る。即ち、電源電圧Ｖccの変動に依存しない入力ＩＮと
レファレンスレベルＶref に対して、同じく電源電圧Ｖ
ccの変動に依存しない内部電源Ｖiiを使用することで、
差動回路を構成するトランジスタ１１１，１１２のソー
スノードｎ１も固定させることができ、トランジスタ１
１１，１１２のゲートソース間電圧を最適にし、その動
作領域を最適な領域に維持することができる。更に、内
部電源Ｖiiが固定電位にあるので、外部電源Ｖccを使用
する場合に比較して、トランジスタ１１１のドレインノ
ードｎ１１のＨレベルとＬレベルを、後段の内部のＣＭ
ＯＳ回路に整合したレベルにすることができる。
【００２４】尚、第一のインターフェース回路ＩＦ１に
外部電源Ｖccが接続されると、外部電源Ｖccの変動に伴
い、トランジスタ１１１のドレインノードｎ１１のレベ
ルの変動し、後段のＣＭＯＳ回路の閾値に整合しない出
力となり好ましくない。
【００２５】第二のインターフェース回路ＩＦ２は、負
荷回路のＰ型トランジスタ１０４，１０５のソースに外
部電源Ｖccが与えられる。外部電源Ｖccは、例えば仕様
上は３．０Ｖ〜３．６Ｖの変動が許容されている。外部
電源Ｖccが上昇する場合は、負荷回路のトランジスタ１
０４、１０５のインピーダンスが低下し、ソースノード
ｎｓは上昇する。その時、外部電源Ｖccから生成される
レファレンスレベルＶref と入力ＩＮのレベルも同様に
上昇するので、差動動作するトランジスタ１０６，１０
７のゲート・ソース間電圧は電源変動の影響を余り受け
ずに、最適な動作領域に維持される。その結果、トラン
ジスタ１０６のドレインノードｎ１２には、後段のＣＭ
ＯＳ回路の閾値に整合した振幅の信号が生成される。
【００２６】一方、外部電源Ｖccが下降する場合は、負
荷回路のトランジスタ１０４、１０５のインピーダンス
が上昇し、ソースノードｎｓは下降する。その時、外部
電源Ｖccから生成されるレファレンスレベルＶref と入
力ＩＮのレベルも同様に下降するので、差動動作するト
ランジスタ１０６，１０７のゲート・ソース間電圧は電
源変動の影響を余り受けずに、最適な動作領域に維持さ
れる。その結果、トランジスタ１０６のドレインノード
ｎ１２には、後段のＣＭＯＳ回路の閾値に整合した振幅
の信号が生成される。即ち、第二のインターフェース回
路ＩＦ２は、外部電源Ｖccの変動に強い特性を有する。
従来例で説明した様な、外部電源Ｖccの変動によりトラ
ンジスタ１０６，１０７が飽和したりカットオフしたり
することは防止される。
【００２７】図２は、図１の実施の形態例の変形例であ
る。図１と同じ部分には同じ引用番号を付している。こ
の例では、入力端子ＩＮとインターフェース回路のトラ
ンジスタ１０６，１１１のゲートとの間に、ＣＭＯＳト
ランスファーゲート１２０，１２１，１２２，１２３が
設けられ、ＬＶＴＴＬ／ＳＳＴＬ判定回路１００の出力
ｎ１０及びその反転信号で制御される。
【００２８】判定回路１００がＬＶＴＴＬを検出して出
力ｎ１０をＬレベルにすると、インバータ１０１の出力
はＨレベルとなり、Ｎ型トランジスタ１２２とＰ型トラ
ンジスタ１２３とが導通し、入力ＩＮは第一のインター
フェース回路ＩＦ１のトランジスタ１１１のゲートに与
えられる。その時、トランジスタ１２０，１２１からな
るトランスファーゲートが非導通状態になるので、入力
端子ＩＮのゲート容量は、トランジスタ１０６の分だけ
少なくなる。トランスファーゲートの接合容量は、ゲー
ト容量に比較して小さいので、図２の例では、入力端子
ＩＮに接続される容量は、図１の例よりも少なくなる。
尚、トランスファーゲート１１６，１１７も、同様に判
定回路の出力により導通して、トランジスタ１１１のド
レインノードｎ１１が出力端子ＯＵＴに接続される。
【００２９】判定回路１００がＳＳＴＬを検出して出力
ｎ１０をＨレベルにすると、トランスファー１２０，１
２１が導通し、入力端子ＩＮが第二のインターフェース
回路ＩＦ２のトランジスタ１０６のゲートに接続され、
第一のインターフェース回路ＩＦ１のトランジスタ１１
１のゲートは切り離される。尚、トランスファーゲート
１１４，１１５も、同様に判定回路の出力により導通し
て、トランスファー１０６のドレインノードｎ１２が出
力端子ＯＵＴに接続される。
【００３０】［第二の実施の形態例］図３は、本発明の
第二の実施の形態例のレベルインターフェース回路を示
す図である。この例は、ゲートに入力ＩＮが与えられる
トランジスタ３０６とゲートにレファレンスレベルＶre
f が与えられるトランジスタ３０７とをソース共通接続
し、そのソースノードｎｓとグランドＶssとの間に入力
イネーブル信号ＥＮが与えられる電流源トランジスタ２
０８を設ける。更に、トランジスタ３０６，３０７のド
レイン側に、Ｐ型トランジスタ３０４，３０５からなる
負荷回路を接続する。ここまでの構成は、従来例と同等
である。
【００３１】更に、本実施の形態例では、負荷回路のト
ランジスタ３０４，３０５のソースノードｎ３１、ｎ３
２と外部電源Ｖccとの間に、ソースノードｎ３１，ｎ３
２の電圧を制御する電圧制御用のＰ型トランジスタ３０
２，３０３が設けられる。そして、トランジスタ３０
２，３０３のゲートは、電圧制御回路３０１の出力ｎ３
０で制御される。更に、電圧制御回路３０１は、ＬＶＴ
ＴＬ／ＳＳＴＬ判定回路１００の出力ｎ１０により制御
される。
【００３２】今仮に、判定回路１００がレファレンスレ
ベルＶref からＬＶＴＴＬを判定したとすると、電圧制
御回路３０１の出力ｎ３０は、Ｐ型トランジスタ３０
２，３０３が完全に導通しない動作範囲で動作するレベ
ルに制御される。具体的には、出力ｎ３０のレベルは、
外部電源Ｖccから閾値電圧Ｖｔｈ程度低いレベルに制御
される。その結果、トランジスタ３０２，３０３はある
程度の高いインピーダンスを有して導通し、ノードｎ３
１、ｎ３２は、外部電源Ｖccより低い電位に制御され
る。そのため、入力ＩＮとレファレンスレベルＶref に
外部電源Ｖccの変動に依存しない固定電位が与えられる
場合、外部電源Ｖccの変動による出力ＯＵＴへの影響
を、抑えることができる。
【００３３】逆に、判定回路１００がレファレンスレベ
ルＶref からＳＳＴＬを判定したとすると、電圧制御回
路３０１の出力ｎ３０は、Ｐ型トランジスタ３０２，３
０３が完全に導通するするレベルに制御される。具体的
には、出力ｎ３０のレベルは、外部電源Ｖccから閾値電
圧Ｖｔｈ以上十分に低いレベル（例えばグランドレベ
ル）に制御される。その結果、トランジスタ３０２，３
０３のインピーダンスは低くなり、実質的に、ノードｎ
３１、ｎ３２は、外部電源Ｖccの電位に制御される。し
たがって、ノードｎ３１，ｎ３２には、外部電源Ｖccの
変動がそのまま伝えられる。
【００３４】ＳＳＴＬの場合は、入力ＩＮとレファレン
スレベルＶref が外部電源Ｖccから決められているの
で、それらが外部電源Ｖccの変動と同様に変動しても、
トランジスタ３０６，３０７の動作範囲が大きく変動す
ることはない。この動作は、図１における第二のインタ
ーフェース回路ＩＦ２と全く同じである。
【００３５】図４は、両インターフェースの判定回路の
例を示す図である。この判定回路は、集積回路装置のレ
ファレンスレベル端子４２に供給されるレベルを、抵抗
４０１，４０２で分割したノードｎ４１のレベルと比較
することにより、ＬＶＴＴＬ又はＳＳＴＬの判別を行
う。ＬＶＴＴＬのインターフェースの場合は、レファレ
ンスレベル端子４２には、外部電源Ｖccが供給されるか
或いはフローティングになる。一方、ＳＳＴＬのインタ
ーフェースの場合は、レファレンスレベル端子４２に
は、外部からレファレンスレベルＶref が与えられる。
このレファレンスレベルＶref は、外部電源Ｖccの４５
％の電位を有する。従って、ノードｎ４１の電位を、Ｓ
ＳＴＬのインターフェースの時に供給されるレファレン
スレベルＶref と外部電源Ｖccとの間に設定すること
で、トランジスタ４０５，４０６の差動回路により、端
子４２に与えられる電位を検出することができる。
【００３６】尚、電流源トランジスタ４０７はゲートに
外部電源Ｖccが与えられ、導通状態にある。また、トラ
ンジスタ４０３，４０４はカレントミラー回路構成の負
荷回路である。トランジスタ４０６のドレイン端子がイ
ンバータ４０９，４１０を介して出力ｎ１０として出力
される。
【００３７】今仮に、ＬＶＴＴＬのインターフェースと
すると、レファレンスレベル端子４２は電源Ｖccかフロ
ーティング状態にあるので、プルアップ抵抗４０８によ
り、トランジスタ４０６のゲートの電位は、レファレン
ス電位のノードｎ４１よりも高くなる。従って、トラン
ジスタ４０６のドレインはＬレベルとなり、出力ｎ１０
もＬレベルとなる。
【００３８】一方、ＳＳＴＬのインターフェースとする
と、レファレンスレベル端子４２はレファレンスレベル
Ｖref が与えられるので、ノードｎ４１よりも低くな
り、トランジスタ４０６のドレインはＨレベルとなり、
出力ｎ１０もＨレベルとなる。
【００３９】かくして、判定回路１００は、ＬＶＴＴＬ
の時は出力ｎ１０をＬレベルにし、ＳＳＴＬの時は出力
ｎ１０をＨレベルにする。
【００４０】図５は、電圧制御回路３０１の例を示す図
である。この回路では、判定回路１００の判定出力ｎ１
０に応じて、抵抗５０２と５０３による抵抗分割により
ノードｎ５０に生成した電位またはグランドＶssを出力
ｎ３０に供給する。即ち、判定回路１００が、ＬＶＴＴ
Ｌのインターフェースを検出して出力ｎ１０をＬレベル
にすると、トランスファーゲート５０４，５０５が導通
し、出力ｎ３０にノードｎ５０の電位が出力される。一
方、判定回路１００が、ＳＳＴＬのインターフェースを
検出して出力ｎ１０をＨレベルにすると、トランスファ
ーゲート５０６，５０７が導通し、出力ｎ３０にグラン
ド電位Ｖssが出力される。
【００４１】そして、図３に戻り、出力ｎ３０がノード
ｎ５０の中間的なレベルの時は、Ｐ型トランジスタ３０
２，３０３はインピーダンスが高い導通状態に制御さ
れ、ノードｎ３１，ｎ３２は、外部電源Ｖccよりも低い
電位に制御される。しかも、外部電源Ｖccの変動に応じ
て、ノードｎ５０の電位も変動するので、のーどｎ３
１，ｎ３２は内部電源Ｖiiと同等の固定電位となる。一
方、出力ｎ３０がグランドＶssの時は、Ｐ型トランジス
タ３０２，３０３はインピーダンスが低い導通状態に制
御され、ノードｎ３１，ｎ３２は外部電源Ｖccと同じ電
位になる。
【００４２】［第三の実施の形態例］図６は第三の実施
の形態例のレベルインターフェース回路を示す図であ
る。この例は、ゲートに入力ＩＮが与えられるトランジ
スタ２０６とゲートにレファレンスレベルＶref が与え
られるトランジスタ２０７とがソース共通接続され、そ
のソースノードｎｓに、ＬＶＴＴＬ用の電流源トランジ
スタ２０８とＳＳＴＬ用の電流源トランジスタ２０９を
接続する。そして、トランジスタ２０６，２０７のドレ
インと外部電源Ｖccとの間に、Ｐ型トランジスタ２０
４，２０５からなる負荷回路が設けられる。この負荷回
路は、カレントミラー回路である。
【００４３】更に、この例では、ＬＶＴＴＬ／ＳＳＴＬ
判定回路１００の判定出力ｎ１０により、電流源トラン
ジスタ２０８と２０９が制御される。ＬＶＴＴＬのイン
ターフェースが検出されるときは、出力ｎ１０がＬレベ
ルになり、入力イネーブル信号ＥＮが活性状態のＬレベ
ルの時に、ＮＯＲゲート２０２を介してトランジスタ２
０８が導通する。一方、ＳＳＴＬのインターフェースが
検出されるときは、出力ｎ１０がＨレベルになり、入力
イネーブル信号ＥＮが活性状態のＬレベルの時に、ＮＯ
Ｒゲート２０３を介してトランジスタ２０９が導通す
る。
【００４４】そして、ＬＶＴＴＬ用の電流源トランジス
タ２０８の導通状態のインピーダンスは、ＳＳＴＬ用の
電流源トランジスタ２０９の導通状態のインピーダンス
よりも低くなるよう設計される。その結果、ＬＶＴＴＬ
用の電流源トランジスタ２０８が導通する場合は、ソー
スノードｎｓの電位が、ＳＳＴＬ用の電流源トランジス
タ２０が導通する場合よりも低くなる。この様に、ソー
スノードｎｓの電位が制御されることにより、それぞれ
のインピーダンスに適応した差動トランジスタ２０６，
２０７の動作を保障することができる。
【００４５】即ち、インターフェースの仕様上は、ＬＶ
ＴＴＬの場合のレファレンスレベルＶref は、既に述べ
た通り１．４Ｖ固定である。一方、ＳＳＴＬの場合のレ
ファレンスレベルＶref は、３．０〜３．６Ｖが許容さ
れる外部電源Ｖccの０．４３〜０．４７倍と規定されて
いる。その為、ＳＳＴＬの場合のレファレンスレベルＶ
ref は、最高値で１．７Ｖ、最低値で１．３Ｖとなる。
従って、総じて、ＳＳＴＬの場合のレファレンスレベル
Ｖref （１．７〜１．３Ｖ）がＬＶＴＴＬの場合のレフ
ァレンスレベルＶref （１．４Ｖ）よりも高くなる。
【００４６】その為、上記した第三の実施の形態例で
は、ＬＶＴＴＬの場合は、トランジスタ２０８を導通さ
せて低いインピーダンスの電流源トランジスタとし、ソ
ースノードｎｓの電位を低く設定する。一方、ＳＳＴＬ
の場合は、トランジスタ２０９を導通させて高いインピ
ーダンスの電流源トランジスタとし、ソースノードｎｓ
の電位を高く設定する。その結果、差動トランジスタ２
０６，２０７のレファレンスレベルＶref とソースノー
ドｎｓとの電位差は、それぞれのレファレンスレベルＶ
ref の電位にかかわらず変動が少なくなる。その結果、
レベルインターフェース回路の動作マージンを適正にす
ることができる。
【００４７】
【発明の効果】以上説明した通り、本発明によれば、異
なるインターフェースの入力信号及びレファレンスレベ
ルＶref に対応して、動作マージンを適正に保って動作
することができるレベルインターフェース回路を提供す
ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態例のレベルインターフェー
ス回路を示す図である。
【図２】図１の実施の形態例の変形例である。
【図３】本発明の第二の実施の形態例のレベルインター
フェース回路を示す図である。
【図４】インターフェースの判定回路の例を示す図であ
る。
【図５】電圧制御回路の例を示す図である。
【図６】本発明の第三の実施の形態例のレベルインター
フェース回路を示す図である。
【図７】従来のレベルインターフェース回路の例を示す
図である。
【図８】インターフェースのＬＶＴＴＬとＳＳＴＬのレ
ベルの関係を示す図である。
【符号の説明】
ＩＦ１ 第一のインターフェース回路 ＩＦ２ 第二のインターフェース回路 １０６，１０７ 第一、第二のトランジスタ １０８ 電流源トランジスタ １１１，１１２ 第三、第四のトランジスタ １１３ 電流源トランジスタ １００ 判定回路 ３０２，３０３ 電圧制御トランジスタ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】固定電位のＨレベル、Ｌレベル及びその中
    間の第一のレファレンスレベルを有する第一のインター
    フェースの入力、または、電源電圧に応じて決められた
    第二のレファレンスレベル、Ｈレベル、Ｌレベルを有す
    る第二のインターフェースの入力が供給され、前記入力
    と前記レファレンスレベルを比較して出力を生成するレ
    ベルインターフェース回路において、 前記入力と第一のレファレンスレベルがそれぞれのゲー
    トに供給され、ソースが共通接続された第一及び第二の
    トランジスタと、該第一及び第二のトランジスタのソー
    ス側に接続された第一の電流源トランジスタと、該第一
    及び第二のトランジスタのドレインと前記電源電圧より
    低い固定の内部電圧との間に設けられた第一の負荷回路
    とを有する第一のインターフェース回路と、 前記入力と第二のレファレンスレベルがそれぞれのゲー
    トに供給され、ソースが共通接続された第三及び第四の
    トランジスタと、該第三及び第四のトランジスタのソー
    ス側に接続された第二の電流源トランジスタと、該第三
    及び第四のトランジスタのドレインと前記電源電圧との
    間に設けられた第二の負荷回路とを有する第二のインタ
    ーフェース回路と、 前記入力が第一または第二のインターフェースのいずれ
    かに対応するかを判定し、それに応じて前記第一または
    第二の電流源トランジスタを導通する選択回路とを有す
    ることを特徴とするレベルインターフェース回路。
  2. 【請求項２】請求項１において、 更に、前記選択回路の判定に応じて、前記第一または第
    二のトランジスタのドレインまたは第三または第四のト
    ランジスタのドレインを、前記出力が供給される出力端
    子に接続するスイッチ回路を有することを特徴とするレ
    ベルインターフェース回路。
  3. 【請求項３】請求項１において、 更に、前記選択回路の判定に応じて、前記第一のトラン
    ジスタのゲートまたは第三のトランジスタのゲートを、
    前記入力が供給される入力端子に接続するスイッチ回路
    を有することを特徴とするレベルインターフェース回
    路。
  4. 【請求項４】固定電位のＨレベル、Ｌレベル及びその中
    間の第一のレファレンスレベルを有する第一のインター
    フェースの入力、または、電源電圧に応じて決められた
    第二のレファレンスレベル、Ｈレベル、Ｌレベルを有す
    る第二のインターフェースの入力が供給され、前記入力
    と前記レファレンスレベルを比較して出力を生成するレ
    ベルインターフェース回路において、 前記入力とレファレンスレベルがそれぞれのゲートに供
    給されソースが共通接続された第一及び第二のトランジ
    スタと、該第一及び第二のトランジスタのソース側に接
    続された電流源トランジスタと、該第一及び第二のトラ
    ンジスタのドレインにそれぞれ接続された負荷回路と、
    前記負荷回路と前記電源電圧との間に設けられた電圧制
    御用トランジスタとを有し、 前記入力が第一または第二のインターフェースのいずれ
    かに対応するかを判定し、それに応じて前記電圧制御用
    トランジスタのインピーダンスを高くまたは低くする電
    圧制御回路を更に有することを特徴とするレベルインタ
    ーフェース回路。
  5. 【請求項５】固定電位のＨレベル、Ｌレベル及びその中
    間の第一のレファレンスレベルを有する第一のインター
    フェースの入力、または、電源電圧に応じて決められた
    第二のレファレンスレベル、Ｈレベル、Ｌレベルを有す
    る第二のインターフェースの入力が供給され、前記入力
    と前記レファレンスレベルを比較して出力を生成するレ
    ベルインターフェース回路において、 前記入力とレファレンスレベルがそれぞれのゲートに供
    給されソースが共通接続された第一及び第二のトランジ
    スタと、該第一及び第二のトランジスタのソース側に接
    続された電流源トランジスタと、該第一及び第二のトラ
    ンジスタのドレインと前記電源電圧との間にそれぞれ設
    けられた負荷回路とを有し、 前記入力が第一または第二のインターフェースのいずれ
    かに対応するかを判定し、それに応じて前記電流源トラ
    ンジスタのインピーダンスを低くまたは高くする選択回
    路を更に有することを特徴とするレベルインターフェー
    ス回路。
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