JP2000013202A - トライステート感知回路とこれを備える信号発生回路 - Google Patents

トライステート感知回路とこれを備える信号発生回路

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Abstract

(57)【要約】 【課題】トライステート感知回路とこれを備える信号発
生回路を提供する。 【解決手段】このトライステート感知回路は、第1及び
第2スイッチング部３１及び３３、並びに感知信号発生
部３５を備える。第1スイッチング部３１は第1電圧値以
上の出力信号ＰＯＵＴに応答して活性される第1応答信
号ＲＥＳ１を発生する。第2スイッチング部３３は第1電
圧値より高い所定の第2電圧値以上の出力信号に応答し
て活性される第2応答信号ＲＥＳ２を発生する。感知信
号発生部３５は出力信号ＰＯＵＴが第1電圧値より高く
第2電圧値より低い電圧レベルである時に、第1及び第2
応答信号ＲＥＳ１及びＲＥＳ２によって活性される感知
信号ＰＤＩＣＢを発生する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特にハイレベルであるかローレベルあるかが不明確
な状態の電圧を感知するトライステート感知回路とこれ
を備える信号発生回路に関する。
【０００２】
【従来の技術】一般的に、半導体装置は、ＣＭＯＳレベ
ルの出力信号を発生する多数の回路を内蔵する。アナロ
グ-デジタル変換器、データ入力バッファ、データ出力
バッファ、アドレス入力バッファなどが代表的なもので
ある。これらの回路は、アナログ信号が入力されても出
力信号を発生する回路であって、正確なハイレベル又は
ローレベルではない入力信号に従って、正確なハイレベ
ル又はローレベルであるＣＭＯＳレベルの出力信号を発
生する。
【０００３】そして、半導体装置は、二つの入力信号の
電圧レベルを比較してＣＭＯＳレベルの出力信号を発生
する回路も内蔵する。比較器、感知増幅器、差動増幅
器、基準電圧発生回路又は任意電圧を発生する内部回路
などがその例に属する。
【０００４】ところが、半導体装置が受信する二つの入
力信号の間の電圧レベル差がほぼ０に近い程度に小さな
場合には、その出力信号の電圧はトライステート(trist
ate)レベルになる可能性がある。
【０００５】例として、差動増幅器が受信する二つの入
力信号の電圧が同一であり、差動増幅器自体のオフセッ
トがなく、差動増幅器の出力信号をバッファリングする
各インバータのプルアップ／プルダウン動作が対称的で
あると仮定する。この場合、最終出力は、ハイレベルで
あるかローレベルであるかが判別できないトライステー
トレベルとなる。
【０００６】ところが、インバータをはじめとする各種
デジタル回路の入力信号として、トライステート電圧レ
ベルの信号が印加される場合には、その出力信号はノイ
ズに非常に弱く、また、回路の電流消耗が非常に大きく
なる。
【０００７】
【発明が解決しようとする課題】本発明は、上記の背景
に鑑みてなされたものであり、トライステート状態を感
知するトライステート感知回路を提供することを目的と
する。
【０００８】また、本発明は、出力信号がトライステー
ト状態になることを防止するための信号発生回路を提供
することを目的とする。
【０００９】
【課題を解決するための手段】本発明に係るトライステ
ート感知回路は、所定の出力信号を発生する半導体装置
の信号発生回路において、所定の第1電圧値以上の前記
出力信号に応答して活性化される第1応答信号を発生す
る第1スイッチング部と、前記第1電圧値より高い所定の
第2電圧値以上の前記出力信号に応答して活性化される
第2応答信号を発生する第2スイッチング部及び前記出力
信号が前記第1電圧値より高く前記第2電圧値より低い電
圧レベルである時に、前記第1並びに第2応答信号に応答
して活性化される感知信号を発生する感知信号発生部と
を備える。
【００１０】前記トライステート感知回路は、前記感知
信号を貯蔵する容量性貯蔵部をさらに備えることが好ま
しい。
【００１１】本発明に係る他の信号発生回路は、所定の
アナログ信号を受信して出力信号を発生する主回路と、
前記出力信号を受信して、前記出力信号がトライステー
トレベルである場合に、前記出力信号がＣＭＯＳレベル
になるように制御する制御信号を前記主回路に供給する
トライステート補償回路とを備える。
【００１２】本発明に係る更に他の信号発生回路は、二
つ以上の入力信号の電圧レベルを比較して出力信号を発
生する主回路と、前記出力信号を受信して、前記出力信
号がトライステートレベルである場合に、前記出力信号
がＣＭＯＳレベルになるように制御する制御信号を前記
主回路に供給するトライステート補償回路とを備える。
【００１３】本発明に係るトライステート感知回路によ
れば、信号発生回路の出力信号がトライステート電圧レ
ベルになることを感知し、これに基づいて該出力信号の
トライステート状態が解消される。したがって、本発明
の信号発生回路を用いる半導体装置は、例えば、ノイズ
に強い他、電流の消耗が低減されるという利点を有す
る。
【００１４】
【発明の実施の形態】本発明及びその動作上の利点並び
に本発明の実施によって達成される目的を十分に理解す
るためには、本発明の望ましい実施の形態を例示する添
付図面及び添付図面に記載された内容を参照すべきであ
る。
【００１５】図1は、本発明の好適な実施の形態に係る
信号発生回路を概略的に示す図面である。図1に示すよ
うに、本発明の好適な実施の形態に係る信号発生回路
は、主回路10並びにトライステート補償回路20を備え
る。
【００１６】主回路10は、入力される二つの入力信号PI
N1、PIN2の電圧レベルを比較し、出力信号POUTを出力す
る回路である。主回路10は、例えば、比較器、感知増幅
器、差動増幅器、定電圧発生器、感知増幅器、定電圧発
生器、又は入力される二つの信号の電圧レベルを比較し
て所定のレベルの電圧を発生する内部電圧発生回路等と
して実施され得る。
【００１７】また、主回路10は、アナログ信号を入力し
てＣＭＯＳレベルの出力信号を出力する回路として実施
されてもよい。すなわち、主回路10は、半導体装置のデ
ータ入力バッファ、アドレス入力バッファ、データ出力
バッファ又はアナログ-デジタル変換器等として実施さ
れてもよい。
【００１８】トライステート補償回路20は、出力信号PO
UTを受信して該出力信号POUTがＣＭＯＳレベルであるか
否かを判断する。そして、出力信号POUTがＣＭＯＳレベ
ルでなくトライステートのレベルである場合、トライス
テート補償回路20は、出力信号POUTがＣＭＯＳレベルに
なるように制御する制御信号PCONを主回路10に供給す
る。
【００１９】図2は、図1に示す信号発生回路の実施例を
示す図面である。図2に示す主回路10は、二つの入力信
号PIN1、PIN2の電圧差を感知して増幅する差動増幅器で
ある。この差動増幅器は、差動増幅部11とバッファ部13
とで構成される。
【００２０】差動増幅部11は、2個のPMOSトランジスタP
1、P2と、3個のNMOSトランジスタN1、N2、N3とで構成さ
れる。バッファ部13は、3個の連続されたインバータI
1、I2、I3で構成される。
【００２１】したがって、主回路10の二つの入力信号PI
N1、PIN2がほぼ同一の電圧レベルである時、主回路10の
出力信号POUTは、ロジックハイであるのかロジックロー
であるのかが不明確なトライステートレベル（中間電
位）になる。
【００２２】図2に示す実施例では、トライステート補
償回路20は、感知部21、ホールド部23並びに補償部25を
備える。
【００２３】感知部21は、出力信号POUTがトライステー
トの電圧レベルである時に活性される感知信号PDICBを
発生する。そして、ホールド部23は、感知信号PDICBと
主回路制御信号PDNとに応答して、トライステート表示
信号PDSを発生する。ここで、主回路制御信号PDNは、主
回路10がアナログ-デジタル変換又は比較動作を開始す
る前に、所定の期間だけ活性化されるパルス信号であ
る。そして、当該期間は、主回路制御信号PDNの反転信
号PDNBがローレベルに活性化される。この時、PMOSトラ
ンジスタM1がターンオンされ、差動増幅器11の出力は、
ハイレベルにプリチャージされる。
【００２４】すなわち、主回路制御信号PDNは、主回路1
0がアナログ-デジタル変換又は比較動作を開始する前
に、所定の期間だけハイレベルになって、トライステー
ト表示信号PDSをローレベルにディスエーブルさせる。
そして、主回路制御信号PDNの反転信号PDNBは、主回路1
0が動作する時はハイレベルになり、一方、動作しない
時はローレベルになって制御信号PCONがフローティング
状態になることを防止する。
【００２５】トライステート表示信号PDSは、感知信号P
DICBに応答してトグルされ、主回路制御信号PDNに応答
して再びトグルされる。
【００２６】補償部25は、本実施例では、ソースが接地
電圧VSSに連結され、ドレーンが主回路10内の出力バッ
ファ部13の入力端と連結され、ホールド部23の出力信号
であるトライステート表示信号PDSによってゲーティン
グされるNMOSトランジスタN4で構成される。
【００２７】したがって、補償部25は、出力信号POUTの
電圧がトライステートレベルである時、ハイレベルにな
るトライステート表示信号PDSに応答して接地電圧VSSレ
ベルの制御信号PCONを発生する。
【００２８】すなわち、入力信号PIN1、PIN2がほぼ同一
のレベルである時、出力信号POUTはトライステートレベ
ルになることがあり、この時、制御信号PCONはローレベ
ルになる。そして、ローレベルの制御信号PCONが、主回
路10内の出力バッファ部13の入力端に供給され、これに
より出力信号POUTがハイレベルになる。この信号発生回
路によれば、以上のような動作を通じて、出力信号POUT
のトライステート状態が解消される。
【００２９】図3は、図2に示す感知部21の実施例を示す
図面である。図3に示す感知部21は、第1スイッチング部
31、第2スイッチング部33並びに感知信号発生部35を備
える。
【００３０】この実施例では、第1スイッチング部31
は、プルアップ部31a並びにプルダウン部31bを備える。
より詳しくは、この実施例では、プルアップ部31aはPMO
SトランジスタP3で構成され、プルダウン部31bはNMOSト
ランジスタN5で構成される。ここで、PMOSトランジスタ
P3は、NMOSトランジスタN5に比べて非常に小さな導電特
性を有する。導電特性は、例えば、トランジスタのスレ
ショルド電圧の調節や抵抗値の調節などにより決定する
ことができる。
【００３１】したがって、前記第1スイッチング部31
は、0Vよりは大きくて第2電圧値よりは小さい第1電圧値
(図5のa参照)にスイッチング点を有する。すなわち、プ
ルアップ部31aは、前記第1電圧値以下の電圧の出力信号
POUTに応答して"ターンオン"され、プルダウン部31b
は、前記第1電圧値以上の電圧の出力信号POUTに応答し
て"ターンオン"される。
【００３２】その結果、図5に示すように、第1スイッチ
ング部31の出力信号である第1応答信号RES1は、出力信
号POUTの電圧が第1電圧値a以下である時はローレベル
に、第1電圧値a以上である時はハイレベルになる。
【００３３】この実施例では、第2スイッチング部33
は、プルアップ部33a並びにプルダウン部33bを備える。
より詳しくは、この実施例では、プルアップ部33aはPMO
SトランジスタP4で構成され、プルダウン部33bはNMOSト
ランジスタN6で構成される。ここで、NMOSトランジスタ
N6は、PMOSトランジスタP4に比べて非常に小さな導電特
性を有する。導電特性は、前述のように、例えば、トラ
ンジスタのスレショルド電圧の調節や抵抗値の調節など
により決定することができる。
【００３４】したがって、第2スイッチング部33は、第1
電圧値より大きい第2電圧値(図5のb参照)にスイッチン
グ点を有する。すなわち、プルアップ部33aは、第2電圧
値以下のの電圧の出力信号POUTに応答して"ターンオン"
され、プルダウン部33bは、第2電圧値以上の電圧の出力
信号POUTに応答して"ターンオン"される。
【００３５】その結果、図5に示すように、第2スイッチ
ング部33の出力信号である第2応答信号RES2は、出力信
号POUTの電圧が第2電圧値b以下である時はハイレベル
に、第2電圧値b以上の時はローレベルになる。
【００３６】この実施例では、感知信号発生部35は、第
1応答信号RES1と第2応答信号RES2とを入力信号として、
感知信号PDICBを発生するNANDゲートで構成される。し
たがって、感知信号PDICBは、第1応答信号RES1と第2応
答信号RES2が共にハイレベルに活性化される期間(図5の
ａ〜ｂの期間)においてローレベルに活性化される。
【００３７】この実施例の感知部21は、図3に示すよう
に、感知信号PDICB端と接地電圧VSSとの間に容量性貯蔵
部37をさらに備える。容量性貯蔵部37は、キャパシタC1
で構成され、感知信号PDICBの情報を貯蔵する機能を有
する。したがって、出力信号POUTに若干の変動が発生し
ても、感知信号PDICBはハイレベルを維持する。しか
し、出力信号POUTが所定の時間を越えて低下すると、感
知信号PDICBはローレベルにトグルされる。
【００３８】図4は、図2に示すホールド部23の実施例を
示す図面である。この実施例では、ホールド部23は、ト
ライステート応答部41並びにラッチング部43を備える。
【００３９】トライステート応答部41は、感知信号PDIC
BによってゲーティングされるPMOSトランジスタP5と主
回路制御信号PDNによってゲーティングされるNMOSトラ
ンジスタN7とで構成される。
【００４０】したがって、トライステート応答部41の出
力端42のレベルは、感知信号PDICBがローレベルに活性
化されることによりハイレベルにトグルされる。そし
て、トライステート応答部41の出力端42のレベルは、新
たな比較動作の前又は後に、所定の期間だけハイレベル
に活性化される主回路制御信号PDNに応答して再びロー
レベルにトグルされる。
【００４１】ラッチング部43は、トライステート応答部
41の出力信号をラッチしてトライステート表示信号PDS
を出力する。
【００４２】図5は、出力信号POUTの電圧レベルに依存
する主要信号の電圧レベルを示す図面である。これを参
照して、図2の信号発生回路の動作を全体的に説明すれ
ば、次の通りである。
【００４３】出力信号POUTがトライステートの区間a〜b
で、第1応答信号RES1並びに第2応答信号RES2が共にハイ
レベルになり、これにより感知信号PDICBはローレベル
になり、トライステート表示信号PDSはハイレベルにな
る。すると、図2に示す補償部25のNMOSトランジスタN4
が"ターンオン"され、制御信号PCONはローレベルにな
る。したがって、バッファ部13の出力信号である出力信
号POUTはハイレベルになる。
【００４４】以上のように、本発明の好適な実施の形態
によれば、最初にトライステート状態の電圧レベルであ
った出力信号POUTはハイレベルに駆動され、トライステ
ート状態が解消される。
【００４５】以上の説明は、本発明の例示に過ぎず、本
技術分野の通常の知識を有する者であれば、多様な変形
例や均等な実施例を採用することができる。
【００４６】例えば、上記の実施の形態では、主回路10
として、二つの入力信号の電圧レベルを比較し、その差
を増幅して出力する差動増幅器を挙げたが、主回路とし
て、例えば、入力バッファ、出力バッファ、アナログ-
デジタル変換器などのアナログ信号を出力信号として変
換する回路等を採用することもできる。また、主回路と
して、二つの入力信号を比較してＣＭＯＳレベルの出力
信号を出力する比較器、感知増幅器、入力電圧を基準電
圧と比較して出力電圧を発生する基準電圧発生回路、半
導体装置の任意の内部回路等を採用することもできる。
【００４７】また、上記の実施の形態では、主回路とし
て、ハイレベル又はローレベルのデジタル信号を発生す
る回路を挙げたが、主回路は、ハイレベル又はローレベ
ルのデジタル信号を発生しない回路であってもよい。
【００４８】また、上記の実施の形態では、MOSトラン
ジスタで構成された回路を挙げたが、例えば、これらを
バイポーラトランジスタで構成することも可能である。
【００４９】すなわち、本発明の技術的範囲は、特許請
求の範囲の記載に基づいて決定される。
【００５０】
【発明の効果】本発明によれば、出力信号がトライステ
ート状態になることを防止することができる。
【図面の簡単な説明】
【図１】本発明の好適な実施の形態に係る信号発生回路
を概略的に示す図面である。
【図２】図1に示す信号発生回路の実施例を示す図面で
ある。
【図３】図2に示す感知部の実施例を示す図面である。
【図４】図2に示すホールド部の実施例を示す図面であ
る。
【図５】出力信号POUTの電圧レベルに依存する主要信号
の電圧レベルを示す図面である。
【符号の説明】
10 主回路 20 補償回路 PIN1 入力信号 PIN2 入力信号 POUT 出力信号 PCON 制御信号

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 所定の出力信号を発生する半導体装置の
    信号発生回路において、 所定の第1電圧値以上の前記出力信号に応答して活性化
    される第1応答信号を発生する第1スイッチング部と、 前記第1電圧値より高い所定の第2電圧値以上の前記出力
    信号に応答して活性化される第2応答信号を発生する第2
    スイッチング部と、 前記出力信号が前記第1電圧値より高く前記第2電圧値よ
    り低い電圧レベルである時、前記第1並びに第2応答信号
    に応答して活性化される感知信号を発生する感知信号発
    生部と、 を備えることを特徴とするトライステート感知回路。
  2. 【請求項２】 前記トライステート感知回路は、 前記
    感知信号を貯蔵する容量性貯蔵部をさらに備えることを
    特徴とする請求項１に記載のトライステート感知回路。
  3. 【請求項３】 前記第1スイッチング部は、 前記第1電圧値以下の前記出力信号に応答してターンオ
    ンされるプルアップ部と、 前記第1電圧値以上の前記出力信号に応答してターンオ
    ンされるプルダウン部と、 を有することを特徴とする請求項１又は請求項２に記載
    のトライステート感知回路。
  4. 【請求項４】 前記第2スイッチング部は、 前記第2電圧値以下の前記出力信号に応答してターンオ
    ンされるプルアップ部と、 前記第2電圧値以上の前記出力信号に応答してターンオ
    ンされるプルダウン部と、 を有することを特徴とする請求項１又は請求項２に記載
    のトライステート感知回路。
  5. 【請求項５】 半導体装置において、 所定の入力信号を受信して出力信号を発生する主回路
    と、 前記出力信号を受信して、前記出力信号がトライステー
    トレベルの場合に、前記出力信号がＣＭＯＳレベルにな
    るように制御する制御信号を前記主回路に供給するトラ
    イステート補償回路と、 を備えることを特徴とする信号発生回路。
  6. 【請求項６】 前記トライステート補償回路は、 前記出力信号の電圧がトライステートレベルであること
    を感知して活性化される感知信号を発生する感知部と、 前記感知信号の活性化に応答してトグルされ、主回路制
    御信号に応答して再びトグルされるトライステート表示
    信号を発生するホールド部と、 前記出力信号の電圧がトライステートレベルである時、
    前記トライステート表示信号に応答してＣＭＯＳ電圧レ
    ベルの出力信号を発生する補償部と、 を有することを特徴とする請求項５に記載の信号発生回
    路。
  7. 【請求項７】 前記感知部は、 所定の第1電圧値以上の前記出力信号に応答して活性さ
    れる第1応答信号を発生する第1スイッチング部と、 所定の第1電圧値以上の前記出力信号に応答して活性さ
    れる第1応答信号を発生する第1スイッチング部と、 前記第1電圧値より高い所定の第2電圧値以下の前記出力
    信号に応答して活性される第2応答信号を発生する第2ス
    イッチング部と、 前記出力信号が前記第1電圧値より高く前記第2電圧値よ
    り低い電圧レベルである時に、前記第1並びに第2応答信
    号に応答して活性される感知信号を発生する感知信号発
    生部と、 を有することを特徴とする請求項６に記載の信号発生回
    路。
  8. 【請求項８】 前記ホールド部は、 前記感知信号の活性化に応答してトグルされ、主回路制
    御信号に応答して再びトグルされる出力信号を発生する
    トライステート応答部と、 前記トライステート応答部の出力信号をラッチするラッ
    チ部と、 を有することを特徴とする請求項６に記載の信号発生回
    路。
  9. 【請求項９】 前記主回路は、入力バッファ、出力バッ
    ファ、アナログ-デジタル変換器、定電圧発生器、並び
    に所定の内部電圧を発生する内部電圧発生回路から選択
    されるいずれか１つであることを特徴とする請求項５に
    記載の信号発生回路。
  10. 【請求項１０】 半導体装置において、 二つ以上の入力信号の電圧レベルを比較して出力信号を
    発生する主回路と、 前記出力信号を受信して、前記出力信号がトライステー
    トレベルである場合に、前記出力信号がＣＭＯＳレベル
    になるように制御する制御信号を前記主回路に供給する
    トライステート補償回路と、 を備えることを特徴とする信号発生回路。
  11. 【請求項１１】 前記トライステート補償回路は、 前記出力信号の電圧がトライステートレベルであること
    を感知して活性化される感知信号を発生する感知部と、 前記感知信号の活性化に応答してトグルされ、主回路制
    御信号に応答して再びトグルされるトライステート表示
    信号を発生するホールド部と、 前記出力信号の電圧がトライステートレベルである時
    に、前記トライステート表示信号に応答してＣＭＯＳ電
    圧レベルの出力信号を発生するＣＭＯＳ電圧発生部と、 を有することを特徴とする請求項１０に記載の信号発生
    回路。
  12. 【請求項１２】 前記感知部は、 所定の第1電圧値以上の前記出力信号に応答して活性さ
    れる第1応答信号を発生する第1スイッチング部と、 前記第1電圧値より高い所定の第2電圧値以下の前記出力
    信号に応答して活性される第2応答信号を発生する第2ス
    イッチング部と、 前記出力信号が前記第1電圧値より高く前記第2電圧値よ
    り低い電圧レベルである時に、前記第1並びに第2応答信
    号に応答して活性される感知信号を発生する感知信号発
    生部と、 を有することを特徴とする請求項１１に記載の信号発生
    回路。
  13. 【請求項１３】 前記ホールド部は、 前記感知信号の活性化に応答してトグルされ、主回路制
    御信号に応答して再びトグルされる出力信号を発生する
    トライステート応答部と、 前記トライステート応答部の出力信号をラッチするラッ
    チ部と、 を有することを特徴とする請求項１１に記載の信号発生
    回路。
  14. 【請求項１４】 前記主回路は、比較器、差動増幅器、
    感知増幅器、定電圧発生器、並びに入力される二つの信
    号の電圧レベルを比較して所定のレベルの電圧を発生す
    る内部電圧発生回路のうちいずれか１つであることを特
    徴とする請求項１０に記載の信号発生回路。
  15. 【請求項１５】 半導体装置において、 所定の入力信号を受信して出力信号を発生する主回路
    と、 前記出力信号を受信して、前記出力信号がトライステー
    トレベルである場合に、トライステートレベルである前
    記出力信号を補償して前記出力信号がハイレベル"1"又
    はローレベル"0"として認識されるように制御する制御
    信号を前記主回路に供給するトライステート補償回路
    と、 を備えることを特徴とする信号発生回路。
  16. 【請求項１６】 前記トライステート補償回路は、 前記出力信号の電圧がトライステートレベルであること
    を感知して活性化される感知信号を発生する感知部と、 前記感知信号の活性化に応答してトグルされ、主回路制
    御信号に応答して再びトグルされるトライステート表示
    信号を発生するホールド部と、 前記出力信号の電圧がトライステートレベルである時
    に、前記トライステート表示信号に応答してＣＭＯＳ電
    圧レベルの出力信号を発生する補償部と、 を有することを特徴とする請求項１５に記載の信号発生
    回路。
  17. 【請求項１７】 前記感知部は、 所定の第1電圧値以上の前記出力信号に応答して活性さ
    れる第1応答信号を発生する第1スイッチング部と、 所定の第1電圧値以上の前記出力信号に応答して活性さ
    れる第1応答信号を発生する第1スイッチング部と、 前記第1電圧値より高い所定の第2電圧値以下の前記出力
    信号に応答して活性される第2応答信号を発生する第2ス
    イッチング部と、 前記出力信号が前記第1電圧値より高くて前記第2電圧値
    より低い電圧レベルである時に、前記第1並びに第2応答
    信号に応答して活性される感知信号を発生する感知信号
    発生部と、 を有することを特徴とする請求項１６に記載の信号発生
    回路。
  18. 【請求項１８】 前記ホールド部は、 前記感知信号の活性化に応答してトグルされ、主回路制
    御信号に応答して再びトグルされる出力信号を発生する
    トライステート応答部と、 前記トライステート応答部の出力信号をラッチするラッ
    チ部と、 を有することを特徴とする請求項１６に記載の信号発生
    回路。
  19. 【請求項１９】 前記主回路は、入力バッファ、出力バ
    ッファ、アナログ-デジタル変換器、定電圧発生器、並
    びに所定の内部電圧を発生する内部電圧発生回路のうち
    １つであることを特徴とする請求項１５に記載の信号発
    生回路。
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