JPH02100414A - 中間レベル検出回路 - Google Patents
中間レベル検出回路Info
- Publication number
- JPH02100414A JPH02100414A JP63253506A JP25350688A JPH02100414A JP H02100414 A JPH02100414 A JP H02100414A JP 63253506 A JP63253506 A JP 63253506A JP 25350688 A JP25350688 A JP 25350688A JP H02100414 A JPH02100414 A JP H02100414A
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- Japan
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- Pending
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- 230000000644 propagated effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 10
- 101100219315 Arabidopsis thaliana CYP83A1 gene Proteins 0.000 description 2
- 101100269674 Mus musculus Alyref2 gene Proteins 0.000 description 2
- 101100140580 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) REF2 gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は中間レベル検出回路に関する。
従来の半導体集積回路は、回路に中間レベルの電圧が信
号として入力された場合、回路内部で貫通電流が流れ場
合によっては内部のレジスタを反転させる危険性があっ
た。そこで、入力信号に対して中間レベル検出回路を設
けることにより、回路に中間レベルの入力信号が入力さ
れた場合、それを検出して回路内部に入力されないよう
にする必要があった。中間レベルを検出する技術として
は従来から差動型のオペアンプを２個使用する事による
検出方法がある。第５図は、その１例で電源に対し抵抗
を用いて基準電圧ＲＥＦＩ、ＲＥＦ２を作り差動型オペ
アンプ２１．２２の出力によりＲＥＦＩとＲＥＦ２の間
にＩＮの入力電圧があった時にＯＵＴにＨｉレベルが出
る様になっている。
号として入力された場合、回路内部で貫通電流が流れ場
合によっては内部のレジスタを反転させる危険性があっ
た。そこで、入力信号に対して中間レベル検出回路を設
けることにより、回路に中間レベルの入力信号が入力さ
れた場合、それを検出して回路内部に入力されないよう
にする必要があった。中間レベルを検出する技術として
は従来から差動型のオペアンプを２個使用する事による
検出方法がある。第５図は、その１例で電源に対し抵抗
を用いて基準電圧ＲＥＦＩ、ＲＥＦ２を作り差動型オペ
アンプ２１．２２の出力によりＲＥＦＩとＲＥＦ２の間
にＩＮの入力電圧があった時にＯＵＴにＨｉレベルが出
る様になっている。
上述した従来の差動型オペアンプによる中間レベル検出
は、差動型オペアンプ２１．２２にＤＣ電流が流れるた
め消費電力が大きいという欠点と、差動式オペアンプを
用いるため、回路規模が大きいという欠点を有している
。
は、差動型オペアンプ２１．２２にＤＣ電流が流れるた
め消費電力が大きいという欠点と、差動式オペアンプを
用いるため、回路規模が大きいという欠点を有している
。
本発明の目的は、低消費電力で、しかも回路規模の小さ
い中間レベル検出回路を提供することにある。
い中間レベル検出回路を提供することにある。
本発明の中間レベル検出回路は、第１及び第２の電源端
子と第１乃至第４の節点と、前記第１の電源端子と前記
第１の節点との間にソース・ドレイン路が接続された一
導電型の第１のＭＯＳトランジスタと、前記第２の端子
と前記第２の節点との間にソース・ドレイン路が接続さ
れた逆導電型の第２のＭＯＳトランジスタと、前記第１
及び第２のＭＯＳトランジスタのゲートに入力電圧を印
加する手段と、前記第３の節点をクロック信号が一方の
論理レベル状態の時前記第２の電源端子に接続し他方の
論理レベル状態の時前記第１の接点に接続する第１の制
御手段と前記第４の節点を前記クロック信号が前記一方
の論理レベル状態の時前記第２の節点に接続し前記他方
の論理レベル状態の時前記第１の電源端子に接続する第
２の制御手段と、前記第３及び第４の節点の電圧を受は
前記入力電圧が中間レベル時に中間レベル検出信号を出
力する回路手段とを含んで構成される。
子と第１乃至第４の節点と、前記第１の電源端子と前記
第１の節点との間にソース・ドレイン路が接続された一
導電型の第１のＭＯＳトランジスタと、前記第２の端子
と前記第２の節点との間にソース・ドレイン路が接続さ
れた逆導電型の第２のＭＯＳトランジスタと、前記第１
及び第２のＭＯＳトランジスタのゲートに入力電圧を印
加する手段と、前記第３の節点をクロック信号が一方の
論理レベル状態の時前記第２の電源端子に接続し他方の
論理レベル状態の時前記第１の接点に接続する第１の制
御手段と前記第４の節点を前記クロック信号が前記一方
の論理レベル状態の時前記第２の節点に接続し前記他方
の論理レベル状態の時前記第１の電源端子に接続する第
２の制御手段と、前記第３及び第４の節点の電圧を受は
前記入力電圧が中間レベル時に中間レベル検出信号を出
力する回路手段とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を説明するための回路図
である。同図に示すように、第１のＰ型ＭＯ８トランジ
スタ１のゲートがＩＮ信号、ソースが電源にドレイン側
が第２のＰ型ＭＯ８トランジスタ３のソースに接続され
ている。また第１のＮ型ＭＯ８トランジスタ２はソース
がＧＮＤにドレインは第２のＰ型ＭＯ８トランジスタ３
のドレインと接続され両者のゲート信号はクロックφ及
び■である。ここでクロックφがロウレベルの時、第２
のＰ型ＭＯ８トランジスタ３がオンになり、ＩＮ信号が
第１のＰ型ＭＯＳトランジスタ１の論理しきい値以下の
電圧で印加されると第１のＰ型ＭＯ８＋−ランジスタ１
がオンとなり第２のＰｕＭＯＳトランジスタ３のドレイ
ン電圧はハイレベルになるため、ＮＡＮＤゲート８にハ
イレベルが入力される。この時ＩＮ信号が第２のＮ型Ｍ
Ｏ８トランジスタ５の論理しきい値以上の電圧であると
、第２のＮ型ＭＯ８トランジスタ５がオンして、第３の
Ｎ型ＭＯ８トランジスタ４のドレイン電圧はロウレベル
になる。従ってインバータ８によりＮＡＮＤ回路８にハ
イレベルが入力され、最終的にＥＲＲ信号がハイレベル
となる。以上説明したようにクロックφがロウレベルで
ＩＮ信号が第２のＮ型ＭＯ３トランジスタ５の論理しき
い値の電圧より大きく、第１のＰ型ＭＯ８トランジスタ
１の論理しきい値以下の時、すなわち、中間レベルの時
に、ＥＲＲ信号がハイレベルとなる。クロックφがハイ
レベルの時は、ＭＯＳトランジスタ９゜１０によりＩＮ
信号はオフされ、ＥＲＲ信号は出力されない。更に、ク
ロックφがロウレベルの時でも、ＩＮ信号が第１のＰ型
ＭＯ８トランジスタ１のしきい値より大きい電圧の時は
、第１のＰ型ＭＯ８トランジスタ１がオフであるため、
ＮＡＮＤゲート８に入力される信号はローレベルのまま
で、ＥＲＲ信号もローレベルである。同様にＩＮ信号が
第２のＮ型ＭＯ３トランジスタのしきい値以下の電圧の
時は、第２のＮ型ＭＯ８トランジスタ５がオフであるた
め、ＮＡＮＤゲート８に入力される信号は、ローレベル
のままであり、ＥＲＲ信号もローレベルである。
である。同図に示すように、第１のＰ型ＭＯ８トランジ
スタ１のゲートがＩＮ信号、ソースが電源にドレイン側
が第２のＰ型ＭＯ８トランジスタ３のソースに接続され
ている。また第１のＮ型ＭＯ８トランジスタ２はソース
がＧＮＤにドレインは第２のＰ型ＭＯ８トランジスタ３
のドレインと接続され両者のゲート信号はクロックφ及
び■である。ここでクロックφがロウレベルの時、第２
のＰ型ＭＯ８トランジスタ３がオンになり、ＩＮ信号が
第１のＰ型ＭＯＳトランジスタ１の論理しきい値以下の
電圧で印加されると第１のＰ型ＭＯ８＋−ランジスタ１
がオンとなり第２のＰｕＭＯＳトランジスタ３のドレイ
ン電圧はハイレベルになるため、ＮＡＮＤゲート８にハ
イレベルが入力される。この時ＩＮ信号が第２のＮ型Ｍ
Ｏ８トランジスタ５の論理しきい値以上の電圧であると
、第２のＮ型ＭＯ８トランジスタ５がオンして、第３の
Ｎ型ＭＯ８トランジスタ４のドレイン電圧はロウレベル
になる。従ってインバータ８によりＮＡＮＤ回路８にハ
イレベルが入力され、最終的にＥＲＲ信号がハイレベル
となる。以上説明したようにクロックφがロウレベルで
ＩＮ信号が第２のＮ型ＭＯ３トランジスタ５の論理しき
い値の電圧より大きく、第１のＰ型ＭＯ８トランジスタ
１の論理しきい値以下の時、すなわち、中間レベルの時
に、ＥＲＲ信号がハイレベルとなる。クロックφがハイ
レベルの時は、ＭＯＳトランジスタ９゜１０によりＩＮ
信号はオフされ、ＥＲＲ信号は出力されない。更に、ク
ロックφがロウレベルの時でも、ＩＮ信号が第１のＰ型
ＭＯ８トランジスタ１のしきい値より大きい電圧の時は
、第１のＰ型ＭＯ８トランジスタ１がオフであるため、
ＮＡＮＤゲート８に入力される信号はローレベルのまま
で、ＥＲＲ信号もローレベルである。同様にＩＮ信号が
第２のＮ型ＭＯ３トランジスタのしきい値以下の電圧の
時は、第２のＮ型ＭＯ８トランジスタ５がオフであるた
め、ＮＡＮＤゲート８に入力される信号は、ローレベル
のままであり、ＥＲＲ信号もローレベルである。
本実施例によれば、トランジスタを用いた低消費電力で
回路規模が小さい回路によって、２つのトランジスタの
しきい値の間の電圧すなわち中間レベルにＩＮ信号であ
った時、ＥＲＲ信号がハイレベルとなる。なお、入力信
号が中間レベルの時にクロック信号φがロウレベルから
ハイレベルに変化するとＮＡＮＤゲート８の出力はロウ
レベルからハイレベルに変化することになるが、この時
、トランジスタ９，１０はオフ状態となるのでインバー
タ１１の入力はロウレベルにチャージされることになり
、その出力はハイレベルを保持する。
回路規模が小さい回路によって、２つのトランジスタの
しきい値の間の電圧すなわち中間レベルにＩＮ信号であ
った時、ＥＲＲ信号がハイレベルとなる。なお、入力信
号が中間レベルの時にクロック信号φがロウレベルから
ハイレベルに変化するとＮＡＮＤゲート８の出力はロウ
レベルからハイレベルに変化することになるが、この時
、トランジスタ９，１０はオフ状態となるのでインバー
タ１１の入力はロウレベルにチャージされることになり
、その出力はハイレベルを保持する。
かくして中間レベルの入力信号が供給されている期間ク
ロック信号の変化にかかわらずハイレベルのＥＲＲ信号
が得られる。
ロック信号の変化にかかわらずハイレベルのＥＲＲ信号
が得られる。
第２図（ａ）は本発明の第２の実施例を説明するための
回路図、第２図（ｂ）はこの回路の波形図である。本実
施例はバスの保障されるサンプル期間において中間レベ
ルを検出する事によりバス上でのデータの衝突検出を行
う。すなわち、第１のレジスタ１３に入力される信号Ｒ
Ｄ １．と、第２のレジスタ１４に入力される信号ＲＤ
２が同時にハイレベルとなり、２つのレジスタ１３及び
１４が同時に活性化してバス１２内に２つのデータが入
力されてしまった場合、すなわち中間レベル検出回路の
ＩＮに中間レベルのデータが入力された時に、第２図（
ｂ）に示すようにクロック信号■がハイレベルの間ＥＲ
Ｒ信号がハイレベルとなり、警告装置等を作動させる。
回路図、第２図（ｂ）はこの回路の波形図である。本実
施例はバスの保障されるサンプル期間において中間レベ
ルを検出する事によりバス上でのデータの衝突検出を行
う。すなわち、第１のレジスタ１３に入力される信号Ｒ
Ｄ １．と、第２のレジスタ１４に入力される信号ＲＤ
２が同時にハイレベルとなり、２つのレジスタ１３及び
１４が同時に活性化してバス１２内に２つのデータが入
力されてしまった場合、すなわち中間レベル検出回路の
ＩＮに中間レベルのデータが入力された時に、第２図（
ｂ）に示すようにクロック信号■がハイレベルの間ＥＲ
Ｒ信号がハイレベルとなり、警告装置等を作動させる。
本実施例により、従来よりも低消費電力で回路規模の小
さい回路が可能となる。
さい回路が可能となる。
第３図は本発明の第３の実施例を説明するための回路図
である。本実施例は、入力信号が中間レベルの時にレジ
スタ等の回路への入力をカットする回路である。すなわ
ち、入力バッファ３０は入力信号と中間レベル検出回路
１５からの出力を入力としている。入力が中間レベルの
時、中間レベル検出回路１５はハイレベルの信号を出力
するため、入力バッファ３０の出力はロウレベルに固定
され中間レベルの信号が伝播されることはない。
である。本実施例は、入力信号が中間レベルの時にレジ
スタ等の回路への入力をカットする回路である。すなわ
ち、入力バッファ３０は入力信号と中間レベル検出回路
１５からの出力を入力としている。入力が中間レベルの
時、中間レベル検出回路１５はハイレベルの信号を出力
するため、入力バッファ３０の出力はロウレベルに固定
され中間レベルの信号が伝播されることはない。
第４図は本発明の第４の実施例を説明するための回路図
である。すなわち、中間レベル検出回路１５からの信号
によりＰ型ＭＯ８トランジスタ３１及びＮ型ＭＯ８トラ
ンジスタ３２を制御し、中間レベルの信号が入力された
場合、２つのトランジスタにより入力信号はカットされ
るため、中間レベルの信号の伝播が防止される。
である。すなわち、中間レベル検出回路１５からの信号
によりＰ型ＭＯ８トランジスタ３１及びＮ型ＭＯ８トラ
ンジスタ３２を制御し、中間レベルの信号が入力された
場合、２つのトランジスタにより入力信号はカットされ
るため、中間レベルの信号の伝播が防止される。
以上説明したように本発明は、２つのＭｏＳトランジス
タのしきい値を利用することにより、入力信号の電圧レ
ベルが２つのしきい値の間、すなわち中間レベルの時に
ＥＲＲ信号が１クロック間出力されることにより、中間
レベルの伝播を防止し、しかも低消費電力で回路規模が
小さくできる効果を有する。
タのしきい値を利用することにより、入力信号の電圧レ
ベルが２つのしきい値の間、すなわち中間レベルの時に
ＥＲＲ信号が１クロック間出力されることにより、中間
レベルの伝播を防止し、しかも低消費電力で回路規模が
小さくできる効果を有する。
第１図は本発明の第１の実施例を説明するための中間レ
ベル検出回路の回路図、第２図（ａ）は本発明の第２の
実施例を説明するための回路図、第２図（ｂ）はその波
形図、第３図は本発明の第３の実施例を説明するための
回路図、第４図は本発明の第４の実施例を説明するため
の回路図、第５図は従来例を説明するための回路図であ
る。 １・・・・・・第１のＰ型ＭＯ８トランジスタ、２・・
・・・・第１のＮ型ＭＯ３トランジスタ、３・・・・・
・第２のＰ型ＭＯ８トランジスタ、４・・・・・・第３
のＮ型ＭＯＳトランジスタ、５・・・・・・第２のＮ型
ＭＯ８トランジスタ、６・・・・・・第３のＰ型ＭＯ８
トランジスタ、７・・・・・・インバーター回路、８・
・・・・・ＮＡＮＤＡＮＤ回路・・・・・Ｎ型ＭＯ８ト
ランジスタ、１０・・・・・・Ｐ型ＭＯ８トランジスタ
、１１・・・・・・インバーター回路、１２・・・・・
・バス、１３・・・・・・第１のレジスタ、１４・・・
・・・第２のレジスタ、１５・・・・・・中間レベル検
出回路、２１・・・・・・差動型オペアンプ、２２・・
・・・・差動型オペアンプ、２３・・・・・・ＡＮＤ回
路。 代理人 弁理士 内 原 晋 第１図 Ｅにｌ 届う図 ｑン門しヘル挾汁暫ヨに名、 月４回
ベル検出回路の回路図、第２図（ａ）は本発明の第２の
実施例を説明するための回路図、第２図（ｂ）はその波
形図、第３図は本発明の第３の実施例を説明するための
回路図、第４図は本発明の第４の実施例を説明するため
の回路図、第５図は従来例を説明するための回路図であ
る。 １・・・・・・第１のＰ型ＭＯ８トランジスタ、２・・
・・・・第１のＮ型ＭＯ３トランジスタ、３・・・・・
・第２のＰ型ＭＯ８トランジスタ、４・・・・・・第３
のＮ型ＭＯＳトランジスタ、５・・・・・・第２のＮ型
ＭＯ８トランジスタ、６・・・・・・第３のＰ型ＭＯ８
トランジスタ、７・・・・・・インバーター回路、８・
・・・・・ＮＡＮＤＡＮＤ回路・・・・・Ｎ型ＭＯ８ト
ランジスタ、１０・・・・・・Ｐ型ＭＯ８トランジスタ
、１１・・・・・・インバーター回路、１２・・・・・
・バス、１３・・・・・・第１のレジスタ、１４・・・
・・・第２のレジスタ、１５・・・・・・中間レベル検
出回路、２１・・・・・・差動型オペアンプ、２２・・
・・・・差動型オペアンプ、２３・・・・・・ＡＮＤ回
路。 代理人 弁理士 内 原 晋 第１図 Ｅにｌ 届う図 ｑン門しヘル挾汁暫ヨに名、 月４回
Claims (1)
- 第１及び第２の電源端子と、第１乃至第４の節点と、前
記第１の電源端子と前記第１の節点との間にソース・ド
レイン路が接続された一導電型の第１のＭＯＳトランジ
スタと、前記第２の電源端子と前記第２の節点との間に
ソース・ドレイン路が接続された逆導電型の第２のＭＯ
Ｓトランジスタと、前記第１及び第２のＭＯＳトランジ
スタのゲートに入力電圧を印加する手段と、前記第３の
節点をクロック信号が一方の論理レベル状態の時前記第
２の電源端子に接続し他方の論理レベル状態の時前記第
１の接点に接続する第１の制御手段と、前記第４の節点
を前記クロック信号が前記一方の論理レベル状態の時前
記第２の節点に接続し前記他方の論理レベル状態の時前
記第１の電源端子に接続する第２の制御手段と、前記第
３及び第４の節点の電圧を受け前記入力電圧が中間レベ
ル時に中間レベル検出信号を出力する回路手段とを含む
ことを特徴とする中間レベル検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63253506A JPH02100414A (ja) | 1988-10-06 | 1988-10-06 | 中間レベル検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63253506A JPH02100414A (ja) | 1988-10-06 | 1988-10-06 | 中間レベル検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02100414A true JPH02100414A (ja) | 1990-04-12 |
Family
ID=17252325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63253506A Pending JPH02100414A (ja) | 1988-10-06 | 1988-10-06 | 中間レベル検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02100414A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6184701B1 (en) | 1998-05-29 | 2001-02-06 | Samsung Electronics Co., Ltd. | Integrated circuit devices having metastability protection circuits therein |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5539935A (en) * | 1978-09-13 | 1980-03-21 | Hitachi Ltd | Paper tape reading device |
| JPS63191410A (ja) * | 1987-02-03 | 1988-08-08 | Fuji Electric Co Ltd | 波形変換回路 |
-
1988
- 1988-10-06 JP JP63253506A patent/JPH02100414A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5539935A (en) * | 1978-09-13 | 1980-03-21 | Hitachi Ltd | Paper tape reading device |
| JPS63191410A (ja) * | 1987-02-03 | 1988-08-08 | Fuji Electric Co Ltd | 波形変換回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6184701B1 (en) | 1998-05-29 | 2001-02-06 | Samsung Electronics Co., Ltd. | Integrated circuit devices having metastability protection circuits therein |
| KR100304691B1 (ko) * | 1998-05-29 | 2001-09-29 | 윤종용 | 트라이스테이트 보상회로를구비하는 출력신호 발생회로 |
| US6384619B1 (en) | 1998-05-29 | 2002-05-07 | Samsung Electronics Co., Ltd. | Integrated circuit devices having metastability protection circuits therein |
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