JPS61154313A - 出力インバ−タの貫通電流防止回路 - Google Patents
出力インバ−タの貫通電流防止回路Info
- Publication number
- JPS61154313A JPS61154313A JP59276303A JP27630384A JPS61154313A JP S61154313 A JPS61154313 A JP S61154313A JP 59276303 A JP59276303 A JP 59276303A JP 27630384 A JP27630384 A JP 27630384A JP S61154313 A JPS61154313 A JP S61154313A
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- JP
- Japan
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- channel
- terminal
- channel mos
- mos transistor
- gate
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力インバータの貫通電流防止回路に関するも
のである。
のである。
例えば電子時計において、モータ駆動用お工びアラーム
駆動用等の出力インバータの貫通電流全防止するために
第４図の工うな回路構成を用いたものがある。同図にお
いて−ＰＩ ＋ Ｎｌはそれぞれ出力インバータを構
成するＰチャネルお工びＮチャネルＭＯＳトランジスタ
（以下、それぞれＰヤネルお工びＮチャネルと呼称する
。）−０１＋Ｏｔはゲート容量、Ｇ、、Ｇ鵞はＲ−８フ
リップフロップ回路を構成するゲート回路である。Ｔ。
駆動用等の出力インバータの貫通電流全防止するために
第４図の工うな回路構成を用いたものがある。同図にお
いて−ＰＩ ＋ Ｎｌはそれぞれ出力インバータを構
成するＰチャネルお工びＮチャネルＭＯＳトランジスタ
（以下、それぞれＰヤネルお工びＮチャネルと呼称する
。）−０１＋Ｏｔはゲート容量、Ｇ、、Ｇ鵞はＲ−８フ
リップフロップ回路を構成するゲート回路である。Ｔ。
〜Ｔ６はインバータで、インバータＴ＋−Ｔ＊ｔｌ遅延
用のものである。
用のものである。
以上の工うな構成にすることによって、端子ａに８ｇ５
図ａの入力パルスが供給ちれると、端子す。
図ａの入力パルスが供給ちれると、端子す。
Ｃにはそれぞれ第５１留す、ｃのように、ゲート回路Ｇ
＋、ＧｔおよびインバータＴ１〜Ｔ４に工って上記人力
パルスが遅延されて生じる。第５図かられかるとうシ、
端子すの出力は端子Ｃの出力と比べて、立上シで時間１
．だけ早く、立下シで時間１．だけ遅れる。この時間の
間ｆ１．ＰチャネルＰ、およびＮチャネルＮ１はともに
オフになるため１貫通電流全防止できるものである。
＋、ＧｔおよびインバータＴ１〜Ｔ４に工って上記人力
パルスが遅延されて生じる。第５図かられかるとうシ、
端子すの出力は端子Ｃの出力と比べて、立上シで時間１
．だけ早く、立下シで時間１．だけ遅れる。この時間の
間ｆ１．ＰチャネルＰ、およびＮチャネルＮ１はともに
オフになるため１貫通電流全防止できるものである。
上記従来のものでは、インバータの遅延時間に工って１
両チャネルがともにオフとなる時間を作っているため、
このオフ時間は非常に短いものであった。そのため、Ｐ
チャネルＰＩ とＮチャネルＭｌのゲート容量の相違お
よび配線抵抗のばらつきなどによって、上記オフ時面が
十分とれない場合があった。オフ時間を十分とろうとす
ると遅延用インバータの段ａ’を多くしなければならな
いという問題があった。
両チャネルがともにオフとなる時間を作っているため、
このオフ時間は非常に短いものであった。そのため、Ｐ
チャネルＰＩ とＮチャネルＭｌのゲート容量の相違お
よび配線抵抗のばらつきなどによって、上記オフ時面が
十分とれない場合があった。オフ時間を十分とろうとす
ると遅延用インバータの段ａ’を多くしなければならな
いという問題があった。
さらに、上記の他に、遅延用インバータのトランジスタ
のに値のばらつきの問題がある。っまシ。
のに値のばらつきの問題がある。っまシ。
Ｋ値が大きくなって駆動能力が高すると、遅延時間が短
くなり、オフ時間が短くなってしまうという問題があっ
た。
くなり、オフ時間が短くなってしまうという問題があっ
た。
本発明は、僅かな素子で貫通電流ケ彷止でき。
しかもトランジスタのに値の変動による影４！を受けな
いようにしたものである。
いようにしたものである。
本発明は、ゲートに共通に入力信号？受けるＮチャネル
とＮチャネルの間に抵抗素子？接続し、上記Ｎチャネル
と上記Ｎチャネルの出力側をそれぞれ出力インバータの
ＮチャネルとＮチャネルのゲートに接続したものである
。
とＮチャネルの間に抵抗素子？接続し、上記Ｎチャネル
と上記Ｎチャネルの出力側をそれぞれ出力インバータの
ＮチャネルとＮチャネルのゲートに接続したものである
。
第１図において、Ｐ！、Ｎ、はそれぞれゲートに共通に
入力信号を供給されるＮチャネルおよび）ｌチャネル、
ＦｌｅＮｌｌは互いに並列に接続したＮチャネルお工び
Ｎチャネルで、ｒチャネルＰ。
入力信号を供給されるＮチャネルおよび）ｌチャネル、
ＦｌｅＮｌｌは互いに並列に接続したＮチャネルお工び
Ｎチャネルで、ｒチャネルＰ。
お工びＮチャネルＮ、閣に接続した抵抗素子を構成する
ものである。セしてＮチャネル１ｍの出力側はＰチャネ
ルＰ、のゲートに、ＮチャネルＮｔの出力側はＮチャネ
ルＮ１のゲートに接続しである。第２図は第１図の等価
回路を示したものである。
ものである。セしてＮチャネル１ｍの出力側はＰチャネ
ルＰ、のゲートに、ＮチャネルＮｔの出力側はＮチャネ
ルＮ１のゲートに接続しである。第２図は第１図の等価
回路を示したものである。
以上の構成において、ＰチャネルＰ３お工びＮチャネル
Ｎ、のオン抵抗ＲｓはＰチャネルア鵞お工びＮチャネル
Ｎ１のオン抵抗Ｒ，，Ｒ，ニジ十分大きくなるように設
計しておく。
Ｎ、のオン抵抗ＲｓはＰチャネルア鵞お工びＮチャネル
Ｎ１のオン抵抗Ｒ，，Ｒ，ニジ十分大きくなるように設
計しておく。
そこで端子ａが第３図ａのごとく＠１１から＠０”に反
転すると、ＰチャネルＰ１＊Ｐｌがオンになる。そのた
め、端子すはＰチャネルＰ１のオン抵抗Ｒ，とゲート容
量ＯＩとで決まる時定数で充電され、この時定数は小さ
いので端子すは第３図すのように急速に充電されていく
。一方、端子Ｃは、端子すの電圧に工って、Ｐチャネル
Ｐ１のオン抵抗Ｒ３とゲート容量Ｃ！で決まる時定数で
充電され、この時定数は大きいので端子Ｃは第３図Ｃの
工うに緩慢に充電されていく。いま、ＰチャネルＰ、の
スレッショルド電圧？！−第３図すの電圧Ｖｔｐ に
設定し、ＮナヤネルＮ、のスレッショルド電圧を第３図
Ｃの電圧Ｖｔｎ に設定しておくと、ＰチャネルＥｌ
とＮチャネルＮ１が時間ｔ３の間、ともにオフになる
。
転すると、ＰチャネルＰ１＊Ｐｌがオンになる。そのた
め、端子すはＰチャネルＰ１のオン抵抗Ｒ，とゲート容
量ＯＩとで決まる時定数で充電され、この時定数は小さ
いので端子すは第３図すのように急速に充電されていく
。一方、端子Ｃは、端子すの電圧に工って、Ｐチャネル
Ｐ１のオン抵抗Ｒ３とゲート容量Ｃ！で決まる時定数で
充電され、この時定数は大きいので端子Ｃは第３図Ｃの
工うに緩慢に充電されていく。いま、ＰチャネルＰ、の
スレッショルド電圧？！−第３図すの電圧Ｖｔｐ に
設定し、ＮナヤネルＮ、のスレッショルド電圧を第３図
Ｃの電圧Ｖｔｎ に設定しておくと、ＰチャネルＥｌ
とＮチャネルＮ１が時間ｔ３の間、ともにオフになる
。
つぎに、端子ａが＠０＃から＠１”に反転すると、Ｎチ
ャネルＮ、、ｍｓがオンになる。そのため、端子ｃはＮ
チャネル１１＋１のオン抵抗Ｒ１とゲート容量Ｃ，で決
まる時定数によって、第３図Ｃの工うに急速に放電する
。一方、端子ｂｈ低抵抗３を介すため、第５図すのよう
に緩慢に放電する。したがって１時間ｔ４の間、Ｐチャ
ネルＩ’１お工びＮチャネルＮ１がともにオフになる。
ャネルＮ、、ｍｓがオンになる。そのため、端子ｃはＮ
チャネル１１＋１のオン抵抗Ｒ１とゲート容量Ｃ，で決
まる時定数によって、第３図Ｃの工うに急速に放電する
。一方、端子ｂｈ低抵抗３を介すため、第５図すのよう
に緩慢に放電する。したがって１時間ｔ４の間、Ｐチャ
ネルＩ’１お工びＮチャネルＮ１がともにオフになる。
以上の工うに、端子ａがレベル反転したときには必ずＰ
チャネルＰ、お工びＮチャネルＮ１がともにオフになる
時間が得られ、貫通電流を防止できるのである。しかも
、ＰチャネルＦｌ＋Ｐ３およびＮチャネルＮ、、、Ｉｓ
のに値がばらついても、上記オフ時間は第２図の抵抗Ｒ
，〜Ｒ３の比で決まるため、に値の影響金受けずにオフ
時間全設定できる。
チャネルＰ、お工びＮチャネルＮ１がともにオフになる
時間が得られ、貫通電流を防止できるのである。しかも
、ＰチャネルＦｌ＋Ｐ３およびＮチャネルＮ、、、Ｉｓ
のに値がばらついても、上記オフ時間は第２図の抵抗Ｒ
，〜Ｒ３の比で決まるため、に値の影響金受けずにオフ
時間全設定できる。
因みに−１，５Ｖ系のクロック用モータの駆動回路に用
いた場合についてみると、 Ｖｔｐ＝１．ＯＶ、Ｖｔｎ＝０１５． ＯＨ＝ＣＨ＝
５０ｐＦとし、各チャネルのゲート長りお工びゲート幅
Ｗヶ。
いた場合についてみると、 Ｖｔｐ＝１．ＯＶ、Ｖｔｎ＝０１５． ＯＨ＝ＣＨ＝
５０ｐＦとし、各チャネルのゲート長りお工びゲート幅
Ｗヶ。
Ｐｔ ＊ Ｎｔ ：１！ｆ＝２０μ、Ｌ＝６μＰｓ、
Ｎ３ ；Ｗ＝６μ、ｆ＝＝５０μ” ’ ＋ Ｎｌ
： Ｗ ＝１へ０００μ、Ｌ＝６μとすると、オフ時間
ｔＯＩＮＦは Ｌ １０μＡ となる。
Ｎ３ ；Ｗ＝６μ、ｆ＝＝５０μ” ’ ＋ Ｎｌ
： Ｗ ＝１へ０００μ、Ｌ＝６μとすると、オフ時間
ｔＯＩＮＦは Ｌ １０μＡ となる。
つｔｂ−ゲート１個分の面積で、インバータ１２段分の
遅延時間を得ることができるのである。
遅延時間を得ることができるのである。
なお上記の実施例では、抵抗素子としてＮチャネルとＰ
チャネルを並列接続したものを用いたが。
チャネルを並列接続したものを用いたが。
単に抵抗を接続しても工い。
本発明に工れば、ゲートに共通に入力信号を供給される
ＰチャネルとＮチャネル金直列に接続し。
ＰチャネルとＮチャネル金直列に接続し。
このｒチャネルとＮチャネル間に抵抗素子を接続し、上
記アチャネルとＮチャネルの出力側をそれぞれ出力イン
バータのｒチャネルとＮチャネルのゲートに接続したの
で、極めて簡単な構成？付加するだけで出力インバータ
の貫通電流全抑制することができる。しかもトランジス
タのに値の変動による影響を受は難く、安定したオフ時
間が得られる。
記アチャネルとＮチャネルの出力側をそれぞれ出力イン
バータのｒチャネルとＮチャネルのゲートに接続したの
で、極めて簡単な構成？付加するだけで出力インバータ
の貫通電流全抑制することができる。しかもトランジス
タのに値の変動による影響を受は難く、安定したオフ時
間が得られる。
第１図は本発明の一実施例を示した電気回路図、第２図
は第１図の等価回路図、第５図は第１図の動作説明のた
めの電圧波形図、第４図は従来の回路構成の一例ｒ示し
た電気回路図、第５図は第４図の動作説明のためのタイ
ムチャートである。 Ｐ１〜Ｐ３・・・ＰチャネルＭＯＳトランジスタＮ、−
Ｎ、・・・ＮチャネルＭＯＳ）ランジスタ以上 □時間 第４図 第５因
は第１図の等価回路図、第５図は第１図の動作説明のた
めの電圧波形図、第４図は従来の回路構成の一例ｒ示し
た電気回路図、第５図は第４図の動作説明のためのタイ
ムチャートである。 Ｐ１〜Ｐ３・・・ＰチャネルＭＯＳトランジスタＮ、−
Ｎ、・・・ＮチャネルＭＯＳ）ランジスタ以上 □時間 第４図 第５因
Claims (2)
- （１）ゲートに共通に入力信号を供給されるＰチャネル
ＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを
直列に接続し、上記ＰチャネルＭＯＳトランジスタと上
記ＮチャネルＭＯＳトランジスタとの間に抵抗素子を設
け、上記ＰチャネルＭＯＳトランジスタの出力側を出力
インバータのＰチャネルＭＯＳトランジスタのゲートに
接続し、上記ＮチャネルＭＯＳトランジスタの出力側を
上記出力インバータのＮチャネルＭＯＳトランジスタの
ゲートに接続したことを特徴とする出力インバータの貫
通電流防止回路。 - （２）上記抵抗素子は、ＰチャネルＭＯＳトランジスタ
とＮチャネルＭＯＳトランジスタとを並列に接続したも
のである特許請求の範囲第１項記載の出力インバータの
貫通電流防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59276303A JPS61154313A (ja) | 1984-12-27 | 1984-12-27 | 出力インバ−タの貫通電流防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59276303A JPS61154313A (ja) | 1984-12-27 | 1984-12-27 | 出力インバ−タの貫通電流防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61154313A true JPS61154313A (ja) | 1986-07-14 |
Family
ID=17567568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59276303A Pending JPS61154313A (ja) | 1984-12-27 | 1984-12-27 | 出力インバ−タの貫通電流防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61154313A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6441526A (en) * | 1987-08-08 | 1989-02-13 | Mitsubishi Electric Corp | Signal converting circuit |
| EP0552803A3 (ja) * | 1992-01-22 | 1994-02-16 | Dainippon Printing Co Ltd |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5057162A (ja) * | 1973-09-17 | 1975-05-19 | ||
| JPS55141828A (en) * | 1979-04-23 | 1980-11-06 | Hitachi Ltd | Complementary type mis circuit |
-
1984
- 1984-12-27 JP JP59276303A patent/JPS61154313A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5057162A (ja) * | 1973-09-17 | 1975-05-19 | ||
| JPS55141828A (en) * | 1979-04-23 | 1980-11-06 | Hitachi Ltd | Complementary type mis circuit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6441526A (en) * | 1987-08-08 | 1989-02-13 | Mitsubishi Electric Corp | Signal converting circuit |
| EP0552803A3 (ja) * | 1992-01-22 | 1994-02-16 | Dainippon Printing Co Ltd | |
| EP0982928A2 (en) * | 1992-01-22 | 2000-03-01 | Dai Nippon Printing Co., Ltd. | Halftone image device and its driving circuit |
| EP0982928A3 (en) * | 1992-01-22 | 2000-03-08 | Dai Nippon Printing Co., Ltd. | Halftone image device and its driving circuit |
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