JPS6226604B2 - - Google Patents
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- JPS6226604B2 JPS6226604B2 JP56005110A JP511081A JPS6226604B2 JP S6226604 B2 JPS6226604 B2 JP S6226604B2 JP 56005110 A JP56005110 A JP 56005110A JP 511081 A JP511081 A JP 511081A JP S6226604 B2 JPS6226604 B2 JP S6226604B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
この発明は三状態入力回路、特にMOSトラン
ジスタで構成され、かつ低消費電力で動作する三
状態入力回路に関するものである。 三状態入力回路は、信号入力端子に“Ｌ”また
は“Ｈ”レベル信号が入力された状態、または、
信号入力端子の“開放”状態の３つの状態を判定
して、２ビツトのバイナリ信号として出力するも
のである。この型の信号入力回路は、デイジタル
回路装置の端子数の削減を可能にするため、高集
積度の半導体集積回路の設計に極めて有効であ
る。 従来のＣ―MOS構造の三状態入力回路を第１
図に示す。この図において、信号入力端子１は抵
抗１０および１１の各一端に接続されているとと
もに、ＮチヤンネルMOS FET２およびＰチヤン
ネルMOS FET３の各々のゲートにも接続されて
いる。抵抗１０の他端は第１固定電源電位（たと
えば正電位）入力端子６に接続されている。この
第１固定電源電位入力端子６には、Ｐチヤンネル
MOS FET３のソースと抵抗４の一端も接続され
ている。抵抗４の他端はＮチヤンネルMOS FET
２のドレインに接続され、そのドレインは第２信
号出力端子９に接続されている。Ｐチヤンネル
MOS FET３のドレインは第１信号出力端子８に
接続されるとともに、抵抗５の一端に接続されて
いる。そして、抵抗５の他端はＮチヤンネル
MOS FET２のソースおよび抵抗１１の他端とと
もに第２固定電源電位（たとえばグランド電位）
入力端子７に接続されている。 第２図ａはＮチヤンネルMOS FET２の電位レ
ベル図であり、電源電位１２（たとえば5V）か
らスレツシヨルド電位１４（たとえば2V）まで
の斜線部は、このMOS FET２の導通領域を示
し、グランド電位１３（たとえば0V）からスレ
ツシヨルド電位１４までは遮断領域を示してい
る。 第２図ｂはＰチヤンネルMOS FET３の電位レ
ベル図であり、電源電位１２からスレツシヨルド
電位１５（たとえば3V）までは、このMOS
FET３の遮断領域を示し、グランド電位１３か
らスレツシヨルド電位１５までの斜線部は導通領
域を示している。 以下、第１図に示した従来の三状態入力回路の
動作説明を行う。 いま、第１固定電源電位入力端子６へ＋5V、
第２固定電源電位入力端子７に0Vを加え、信号
入力端子１へ“Ｌ”レベル0Vを加えたとする
と、ＮチヤンネルMOS FET２はソース・ドレイ
ン間が遮断し、ＰチヤンネルMOS FET３はソー
ス・ドレイン間が導通する。よつて、Ｎチヤンネ
ルMOS FET２のドレインは“Ｈ”レベルとな
り、また、ＰチヤンネルMOS FET３のドレイン
にも、抵抗５がプルダウン抵抗として動作するた
め“Ｈ”レベルが生じ、このレベルが、各々、出
力端子９および８より出力される。 次に、信号入力端子１を開放（オープン）状態
とすると、信号入力端子１には、抵抗１０および
１１からなる分圧回路により分圧された電圧が発
生する。いま、抵抗１０および１１の抵抗値が同
程度（たとえば10KΩ〜100KΩで同程度）であ
るならば、信号入力端子１に約2.5Vが得られ、
この分圧電圧がＰおよびＮチヤンネルMOS FET
３，２を導通させる。よつて、Ｎチヤンネル
MOS FET２のドレイン側には第２固定電源電位
レベル（“Ｌ”レベル）が生じ、Ｐチヤンネル
MOS FET３のドレイン側には第１固定電源電位
レベル（“Ｈ”レベル）が生じ、各々のレベルは
第２および第１信号出力端子９，８より出力され
る。 次に、信号入力端子１に“Ｈ”レベル（5V）
を入力すると、ＮチヤンネルMOSトランジスタ
２はソース・ドレイン間が導通し、Ｐチヤンネル
MOS FET３はソース・ドレイン間が遮断するこ
とになる。よつて、ＮチヤンネルMOS FET２の
ドレインは第２固定電源電位と導通して“Ｌ”レ
ベルとなり、ＰチヤンネルMOS FET３のドレイ
ン側も“Ｌ”レベルとなり、各々のレベルは第２
および第１信号入力端子９，８より出力される。 以上の入出力関係をまとめると、第１表のよう
になる。
ジスタで構成され、かつ低消費電力で動作する三
状態入力回路に関するものである。 三状態入力回路は、信号入力端子に“Ｌ”また
は“Ｈ”レベル信号が入力された状態、または、
信号入力端子の“開放”状態の３つの状態を判定
して、２ビツトのバイナリ信号として出力するも
のである。この型の信号入力回路は、デイジタル
回路装置の端子数の削減を可能にするため、高集
積度の半導体集積回路の設計に極めて有効であ
る。 従来のＣ―MOS構造の三状態入力回路を第１
図に示す。この図において、信号入力端子１は抵
抗１０および１１の各一端に接続されているとと
もに、ＮチヤンネルMOS FET２およびＰチヤン
ネルMOS FET３の各々のゲートにも接続されて
いる。抵抗１０の他端は第１固定電源電位（たと
えば正電位）入力端子６に接続されている。この
第１固定電源電位入力端子６には、Ｐチヤンネル
MOS FET３のソースと抵抗４の一端も接続され
ている。抵抗４の他端はＮチヤンネルMOS FET
２のドレインに接続され、そのドレインは第２信
号出力端子９に接続されている。Ｐチヤンネル
MOS FET３のドレインは第１信号出力端子８に
接続されるとともに、抵抗５の一端に接続されて
いる。そして、抵抗５の他端はＮチヤンネル
MOS FET２のソースおよび抵抗１１の他端とと
もに第２固定電源電位（たとえばグランド電位）
入力端子７に接続されている。 第２図ａはＮチヤンネルMOS FET２の電位レ
ベル図であり、電源電位１２（たとえば5V）か
らスレツシヨルド電位１４（たとえば2V）まで
の斜線部は、このMOS FET２の導通領域を示
し、グランド電位１３（たとえば0V）からスレ
ツシヨルド電位１４までは遮断領域を示してい
る。 第２図ｂはＰチヤンネルMOS FET３の電位レ
ベル図であり、電源電位１２からスレツシヨルド
電位１５（たとえば3V）までは、このMOS
FET３の遮断領域を示し、グランド電位１３か
らスレツシヨルド電位１５までの斜線部は導通領
域を示している。 以下、第１図に示した従来の三状態入力回路の
動作説明を行う。 いま、第１固定電源電位入力端子６へ＋5V、
第２固定電源電位入力端子７に0Vを加え、信号
入力端子１へ“Ｌ”レベル0Vを加えたとする
と、ＮチヤンネルMOS FET２はソース・ドレイ
ン間が遮断し、ＰチヤンネルMOS FET３はソー
ス・ドレイン間が導通する。よつて、Ｎチヤンネ
ルMOS FET２のドレインは“Ｈ”レベルとな
り、また、ＰチヤンネルMOS FET３のドレイン
にも、抵抗５がプルダウン抵抗として動作するた
め“Ｈ”レベルが生じ、このレベルが、各々、出
力端子９および８より出力される。 次に、信号入力端子１を開放（オープン）状態
とすると、信号入力端子１には、抵抗１０および
１１からなる分圧回路により分圧された電圧が発
生する。いま、抵抗１０および１１の抵抗値が同
程度（たとえば10KΩ〜100KΩで同程度）であ
るならば、信号入力端子１に約2.5Vが得られ、
この分圧電圧がＰおよびＮチヤンネルMOS FET
３，２を導通させる。よつて、Ｎチヤンネル
MOS FET２のドレイン側には第２固定電源電位
レベル（“Ｌ”レベル）が生じ、Ｐチヤンネル
MOS FET３のドレイン側には第１固定電源電位
レベル（“Ｈ”レベル）が生じ、各々のレベルは
第２および第１信号出力端子９，８より出力され
る。 次に、信号入力端子１に“Ｈ”レベル（5V）
を入力すると、ＮチヤンネルMOSトランジスタ
２はソース・ドレイン間が導通し、Ｐチヤンネル
MOS FET３はソース・ドレイン間が遮断するこ
とになる。よつて、ＮチヤンネルMOS FET２の
ドレインは第２固定電源電位と導通して“Ｌ”レ
ベルとなり、ＰチヤンネルMOS FET３のドレイ
ン側も“Ｌ”レベルとなり、各々のレベルは第２
および第１信号入力端子９，８より出力される。 以上の入出力関係をまとめると、第１表のよう
になる。
【表】
この表より明らかなように、信号入力端子１へ
入力される“Ｈ”、“オープン”、“Ｌ”レベルは、
２ビツトのバイナリ信号にデコードされて出力さ
れる。 しかるに、以上のような従来の三状態入力回路
は次のような欠点がある。 (1) 信号入力端子１の如何なる状態においても常
に電流が流れ、低消費電力を必要とする回路装
置内では使用困難であつた。たとえば、第１固
定電源電位入力端子６が６〜16Vで数100μＡ
程度の電流が流れる。 (2) 分圧回路を構成する抵抗１０，１１は部品点
数を削減するため、半導体基板表面に拡散して
形成されるが、実際には、抵抗１０，１１は
各々設計値を中心として同方向に変動しない。
したがつて、分圧された電圧が変動するため、
ＰチヤンネルおよびＮチヤンネルMOS FET
３，２を共に導通させるバイアス電位が得にく
い。 (3) ＰおよびＮチヤンネルMOS FET３，２のス
レツシヨルド電位ＶTは、製造工程の条件によ
り変動するため、正確に設計値に一致させるこ
とが困難である。実際には、Ｐチヤンネル
MOS FET３およびＮチヤンネルMOS FET２
の導通領域が狭くなる傾向にあり、MOS FET
２，３のＶTが接近する。したがつて、信号入
力端子１がオープン状態であることを判定する
動作範囲が狭くなるため、誤動作の原因とな
る。特に、従来回路では、実用上、5V以下の
電源電圧で動作させることは困難である。 この発明は前記の点に鑑みなされたもので、低
消費電力化を図ることができ、かつ製造工程中に
生じるMOS FETのスレツシヨルド電位ＶTの変
動による誤動作を防止し得、さらには5V以下の
低電源電圧で安定に動作する三状態入力回路を提
供することを目的とする。 すなわち、この発明の三状態入力回路は、タイ
ミング信号により順次周期的に入力状態を判定
し、その結果を記憶手段に保持した後、２ビツト
バイナリ信号として出力することを特徴とする。 以下この発明の実施例を図面を参照して説明す
る。 第３図はこの発明の第１の実施例であり、第１
負荷手段としての抵抗２１は一端が第１固定電源
電位（たとえば正電位）入力端子１７に接続され
ている。第１スイツチ手段としてのＮチヤンネル
MOS FET１９はドレインが信号入力部である信
号入力端子１６に接続される一方、ソースが抵抗
２１の他端に接続される。また、ゲートは第２タ
イミング信号入力端子２４に接続されている。第
２負荷手段としての抵抗２２は一端が第２固定電
源電位（たとえばグランド電位）入力端子１８に
接続されている。第２スイツチ手段としてのＰチ
ヤンネルMOS FET２０はドレインが信号入力端
子１６に接続される一方、ソースが抵抗２２の他
端に接続される。また、ゲートは第１タイミング
信号入力端子２３に接続されている。抵抗２１の
他端は第１記憶手段としてのデーターフリツプフ
ロツプ２５のデーター入力端子Ｄに接続される。
このデーターフリツプフロツプ２５はクロツク信
号入力端子φが第４タイミング信号入力端子２７
に接続されるとともに、出力端子Ｑが第１信号出
力部である第１信号出力端子２９に接続されてい
る。抵抗２２の他端は第２記憶手段としてのデー
ターフリツプフロツプ２６のデータ入力端子Ｄに
接続されている。このデーターフリツプフロツプ
２６はクロツク信号入力端子φが第３タイミング
信号入力端子２８に接続されるとともに、出力端
子Ｑが第２信号出力部である第２信号出力端子３
０に接続されている。 第４図ａ，ｂ，ｃ，ｄは第１ないし第４タイミ
ング信号入力端子２３，２４，２８，２７に入力
される周期Ｔのタイミング信号を示す。第４図ａ
の第１タイミング信号は第１タイミング信号入力
端子２３に、第４図ｂの第２タイミング信号は第
２タイミング信号入力端子２４に、第４図ｃの第
３タイミング信号は第３タイミング信号入力端子
２８に、第４図ｄの第４タイミング信号は第４タ
イミング信号入力端子２７にそれぞれ入力され
る。 以下、第４図の信号波形図を参照して第３図の
三状態入力回路の動作について説明する。 第１固定電源電位入力端子１７に＋5Vの電
位、第２固定電源電位入力端子１８に0Vの電位
が加えられ、第１ないし第４タイミング信号入力
端子２３，２４，２８，２７の各々には第４図
ａ，ｂ，ｃ，ｄの周期Ｔのタイミング信号が入力
される。 いま、信号入力端子１６に“Ｌ”レベル信号が
入力され、かつ第１タイミング信号入力端子２３
に“Ｈ”レベル信号が入力され、第２ないし第４
タイミング信号入力端子２４，２８，２７に
“Ｌ”レベル信号が入力されているものとする。 これにより、ＮチヤンネルMOS FET１９およ
びＰチヤンネルMOS FET２０は共にオフ状態と
なるため、データーフリツプフロツプ２５のデー
ター入力端子Ｄは“Ｈ”レベル、データーフリツ
プフロツプ２６のデーター入力端子Ｄは“Ｌ”レ
ベルとなる。 次に、第１タイミング信号入力端子２３が
“Ｈ”レベルから“Ｌ”レベル（第４図ａのｅ区
間）に変化すると、ＰチヤンネルMOS FET２０
はオン状態となり、データーフリツプフロツプ２
６のデーター入力端子Ｄは“Ｌ”レベルを保持す
る。 次に、第１タイミング信号が“Ｌ”から“Ｈ”
レベルに変化してＰチヤンネルMOS FET２０が
再びオフ状態となる直前、第３タイミング信号が
データーフリツプフロツプ２６のクロツク信号入
力端子φに入力されると、この第３タイミング信
号の立上がりで、データー入力端子Ｄの信号レベ
ルが読み込まれるため、第２信号出力端子３０に
“Ｌ”レベルが出力される。 第１タイミング信号入力端子２３の“Ｈ”レベ
ル状態で再びＰチヤンネルMOS FET２０はオフ
状態となり、データーフリツプフロツプ２６のデ
ーター入力端子Ｄは“Ｌ”レベル状態となる。 次に、第２タイミング信号が“Ｌ”レベルから
“Ｈ”レベル（第４図ｂのｆ区間）に変化する
と、ＮチヤンネルMOS FET１９はオン状態とな
り、データーフリツプフロツプ２５のデーター入
力端子Ｄを“Ｌ”レベルにする。 次に、第２タイミング信号が“Ｈ”から“Ｌ”
レベルに変化してＮチヤンネルMOS FET１９が
再びオフ状態となる直前、第４タイミング信号が
データーフリツプフロツプ２５のクロツク信号入
力端子φに入力されると、この第４タイミング信
号の立上がりでデーター入力端子Ｄの信号レベル
が読み込まれるため、第１信号出力端子２９に
“Ｌ”レベル信号が出力される。 したがつて、“Ｌ”レベル信号が信号入力端子
１６に入力されると、第１および第２信号出力端
子２９，３０は共に“Ｌ”レベルとなる。 次に、信号入力端子１６がオープン状態では次
のように動作する。 第１タイミング信号入力端子２３に“Ｈ”レベ
ル信号が入力され、第２ないし第４タイミング信
号入力端子２４，２８，２７に“Ｌ”レベル信号
が入力されると、ＰチヤンネルMOS FET２０お
よびＮチヤンネルMOS FET１９は共にオフ状態
となるため、データーフリツプフロツプ２５のデ
ーター入力端子Ｄは“Ｈ”レベル、データーフリ
ツプフロツプ２６のデーター入力端子Ｄは“Ｌ”
レベルとなる。 次に、第１タイミング信号が“Ｈ”から“Ｌ”
に変化すると、ＰチヤンネルMOSトランジスタ
２０はオン状態となるが、信号入力端子１６がオ
ープン状態なのでデーターフリツプフロツプ２６
のデーター入力端子Ｄは“Ｌ”レベルのままであ
る。ここで、ＰチヤンネルMOS FET２０が再び
オフ状態となる直前、第３タイミング信号の立上
がりで第２信号出力端子３０に“Ｌ”レベルが出
力される。 第１タイミング信号入力端子２３が“Ｈ”レベ
ル状態でＰチヤンネルMOS FET２０はオフ状態
であり、その後、第２タイミング信号入力端子２
４が“Ｌ”レベルから“Ｈ”レベルになると、Ｎ
チヤンネルMOS FET１９は導通状態となる。次
に、ＮチヤンネルMOS FET１９が再びオフ状態
となる直前、第４タイミング信号がデーターフリ
ツプフロツプ２５のクロツク信号入力端子φに入
力されると、この第４タイミング信号の立上がり
でデーター入力端子Ｄの信号が読み込まれるた
め、第１信号出力端子２９に“Ｈ”レベルが出力
される。 したがつて、信号入力端子１６がオープン状態
であると、第１および第２信号出力端子２９，３
０は各々“Ｈ”および“Ｌ”レベルとなる。 次に、信号入力端子１６に“Ｈ”レベル信号が
入力され、かつ第１タイミング信号入力端子２３
が“Ｈ”レベル、第２ないし第４タイミング信号
入力端子２４，２８，２７が“Ｌ”レベルである
と仮定する。 これにより、ＰチヤンネルMOS FET２０およ
びＮチヤンネルMOS FET１９は共にオフ状態と
なるため、データーフリツプフロツプ２５のデー
ター入力端子Ｄは“Ｈ”レベルとなり、データー
フリツプフロツプ２６のデーター入力端子Ｄは
“Ｌ”レベルとなる。 次に、第１タイミング信号入力端子２３が
“Ｈ”レベルから“Ｌ”レベルに変化すると、Ｐ
チヤンネルMOS FET２０はオン状態となり、デ
ーターフリツプフロツプ２５のデーター入力端子
Ｄは“Ｈ”レベルになる。 次に、ＰチヤンネルMOS FET２０が再びオフ
状態となる直前、第３タイミング信号がデーター
フリツプフロツプ２６のクロツク信号入力端子φ
に入力されると、この第３タイミング信号の立上
がりで第２信号出力端子３０に“Ｈ”レベルが出
力される。 第２タイミング信号入力端子２４の“Ｈ”レベ
ルでＮチヤンネルMOS FET１９は導通状態とな
り、データーフリツプフロツプ２５のデーター入
力端子Ｄは“Ｈ”レベル状態となる。次に、Ｎチ
ヤンネルMOS FET１９が再びオフ状態となる直
前、第４タイミング信号がデーターフリツプフロ
ツプ２５のクロツク信号入力端子φに入力される
と、この第４タイミング信号の立上がりで第１信
号出力端子２９に“Ｈ”レベルが出力される。 したがつて、信号入力端子１６に“Ｈ”レベル
信号が入力されると、第１および第２信号出力端
子２９，３０は共に“Ｈ”レベルとなる。 以上の入出力関係をまとめると第２表のように
なる。
入力される“Ｈ”、“オープン”、“Ｌ”レベルは、
２ビツトのバイナリ信号にデコードされて出力さ
れる。 しかるに、以上のような従来の三状態入力回路
は次のような欠点がある。 (1) 信号入力端子１の如何なる状態においても常
に電流が流れ、低消費電力を必要とする回路装
置内では使用困難であつた。たとえば、第１固
定電源電位入力端子６が６〜16Vで数100μＡ
程度の電流が流れる。 (2) 分圧回路を構成する抵抗１０，１１は部品点
数を削減するため、半導体基板表面に拡散して
形成されるが、実際には、抵抗１０，１１は
各々設計値を中心として同方向に変動しない。
したがつて、分圧された電圧が変動するため、
ＰチヤンネルおよびＮチヤンネルMOS FET
３，２を共に導通させるバイアス電位が得にく
い。 (3) ＰおよびＮチヤンネルMOS FET３，２のス
レツシヨルド電位ＶTは、製造工程の条件によ
り変動するため、正確に設計値に一致させるこ
とが困難である。実際には、Ｐチヤンネル
MOS FET３およびＮチヤンネルMOS FET２
の導通領域が狭くなる傾向にあり、MOS FET
２，３のＶTが接近する。したがつて、信号入
力端子１がオープン状態であることを判定する
動作範囲が狭くなるため、誤動作の原因とな
る。特に、従来回路では、実用上、5V以下の
電源電圧で動作させることは困難である。 この発明は前記の点に鑑みなされたもので、低
消費電力化を図ることができ、かつ製造工程中に
生じるMOS FETのスレツシヨルド電位ＶTの変
動による誤動作を防止し得、さらには5V以下の
低電源電圧で安定に動作する三状態入力回路を提
供することを目的とする。 すなわち、この発明の三状態入力回路は、タイ
ミング信号により順次周期的に入力状態を判定
し、その結果を記憶手段に保持した後、２ビツト
バイナリ信号として出力することを特徴とする。 以下この発明の実施例を図面を参照して説明す
る。 第３図はこの発明の第１の実施例であり、第１
負荷手段としての抵抗２１は一端が第１固定電源
電位（たとえば正電位）入力端子１７に接続され
ている。第１スイツチ手段としてのＮチヤンネル
MOS FET１９はドレインが信号入力部である信
号入力端子１６に接続される一方、ソースが抵抗
２１の他端に接続される。また、ゲートは第２タ
イミング信号入力端子２４に接続されている。第
２負荷手段としての抵抗２２は一端が第２固定電
源電位（たとえばグランド電位）入力端子１８に
接続されている。第２スイツチ手段としてのＰチ
ヤンネルMOS FET２０はドレインが信号入力端
子１６に接続される一方、ソースが抵抗２２の他
端に接続される。また、ゲートは第１タイミング
信号入力端子２３に接続されている。抵抗２１の
他端は第１記憶手段としてのデーターフリツプフ
ロツプ２５のデーター入力端子Ｄに接続される。
このデーターフリツプフロツプ２５はクロツク信
号入力端子φが第４タイミング信号入力端子２７
に接続されるとともに、出力端子Ｑが第１信号出
力部である第１信号出力端子２９に接続されてい
る。抵抗２２の他端は第２記憶手段としてのデー
ターフリツプフロツプ２６のデータ入力端子Ｄに
接続されている。このデーターフリツプフロツプ
２６はクロツク信号入力端子φが第３タイミング
信号入力端子２８に接続されるとともに、出力端
子Ｑが第２信号出力部である第２信号出力端子３
０に接続されている。 第４図ａ，ｂ，ｃ，ｄは第１ないし第４タイミ
ング信号入力端子２３，２４，２８，２７に入力
される周期Ｔのタイミング信号を示す。第４図ａ
の第１タイミング信号は第１タイミング信号入力
端子２３に、第４図ｂの第２タイミング信号は第
２タイミング信号入力端子２４に、第４図ｃの第
３タイミング信号は第３タイミング信号入力端子
２８に、第４図ｄの第４タイミング信号は第４タ
イミング信号入力端子２７にそれぞれ入力され
る。 以下、第４図の信号波形図を参照して第３図の
三状態入力回路の動作について説明する。 第１固定電源電位入力端子１７に＋5Vの電
位、第２固定電源電位入力端子１８に0Vの電位
が加えられ、第１ないし第４タイミング信号入力
端子２３，２４，２８，２７の各々には第４図
ａ，ｂ，ｃ，ｄの周期Ｔのタイミング信号が入力
される。 いま、信号入力端子１６に“Ｌ”レベル信号が
入力され、かつ第１タイミング信号入力端子２３
に“Ｈ”レベル信号が入力され、第２ないし第４
タイミング信号入力端子２４，２８，２７に
“Ｌ”レベル信号が入力されているものとする。 これにより、ＮチヤンネルMOS FET１９およ
びＰチヤンネルMOS FET２０は共にオフ状態と
なるため、データーフリツプフロツプ２５のデー
ター入力端子Ｄは“Ｈ”レベル、データーフリツ
プフロツプ２６のデーター入力端子Ｄは“Ｌ”レ
ベルとなる。 次に、第１タイミング信号入力端子２３が
“Ｈ”レベルから“Ｌ”レベル（第４図ａのｅ区
間）に変化すると、ＰチヤンネルMOS FET２０
はオン状態となり、データーフリツプフロツプ２
６のデーター入力端子Ｄは“Ｌ”レベルを保持す
る。 次に、第１タイミング信号が“Ｌ”から“Ｈ”
レベルに変化してＰチヤンネルMOS FET２０が
再びオフ状態となる直前、第３タイミング信号が
データーフリツプフロツプ２６のクロツク信号入
力端子φに入力されると、この第３タイミング信
号の立上がりで、データー入力端子Ｄの信号レベ
ルが読み込まれるため、第２信号出力端子３０に
“Ｌ”レベルが出力される。 第１タイミング信号入力端子２３の“Ｈ”レベ
ル状態で再びＰチヤンネルMOS FET２０はオフ
状態となり、データーフリツプフロツプ２６のデ
ーター入力端子Ｄは“Ｌ”レベル状態となる。 次に、第２タイミング信号が“Ｌ”レベルから
“Ｈ”レベル（第４図ｂのｆ区間）に変化する
と、ＮチヤンネルMOS FET１９はオン状態とな
り、データーフリツプフロツプ２５のデーター入
力端子Ｄを“Ｌ”レベルにする。 次に、第２タイミング信号が“Ｈ”から“Ｌ”
レベルに変化してＮチヤンネルMOS FET１９が
再びオフ状態となる直前、第４タイミング信号が
データーフリツプフロツプ２５のクロツク信号入
力端子φに入力されると、この第４タイミング信
号の立上がりでデーター入力端子Ｄの信号レベル
が読み込まれるため、第１信号出力端子２９に
“Ｌ”レベル信号が出力される。 したがつて、“Ｌ”レベル信号が信号入力端子
１６に入力されると、第１および第２信号出力端
子２９，３０は共に“Ｌ”レベルとなる。 次に、信号入力端子１６がオープン状態では次
のように動作する。 第１タイミング信号入力端子２３に“Ｈ”レベ
ル信号が入力され、第２ないし第４タイミング信
号入力端子２４，２８，２７に“Ｌ”レベル信号
が入力されると、ＰチヤンネルMOS FET２０お
よびＮチヤンネルMOS FET１９は共にオフ状態
となるため、データーフリツプフロツプ２５のデ
ーター入力端子Ｄは“Ｈ”レベル、データーフリ
ツプフロツプ２６のデーター入力端子Ｄは“Ｌ”
レベルとなる。 次に、第１タイミング信号が“Ｈ”から“Ｌ”
に変化すると、ＰチヤンネルMOSトランジスタ
２０はオン状態となるが、信号入力端子１６がオ
ープン状態なのでデーターフリツプフロツプ２６
のデーター入力端子Ｄは“Ｌ”レベルのままであ
る。ここで、ＰチヤンネルMOS FET２０が再び
オフ状態となる直前、第３タイミング信号の立上
がりで第２信号出力端子３０に“Ｌ”レベルが出
力される。 第１タイミング信号入力端子２３が“Ｈ”レベ
ル状態でＰチヤンネルMOS FET２０はオフ状態
であり、その後、第２タイミング信号入力端子２
４が“Ｌ”レベルから“Ｈ”レベルになると、Ｎ
チヤンネルMOS FET１９は導通状態となる。次
に、ＮチヤンネルMOS FET１９が再びオフ状態
となる直前、第４タイミング信号がデーターフリ
ツプフロツプ２５のクロツク信号入力端子φに入
力されると、この第４タイミング信号の立上がり
でデーター入力端子Ｄの信号が読み込まれるた
め、第１信号出力端子２９に“Ｈ”レベルが出力
される。 したがつて、信号入力端子１６がオープン状態
であると、第１および第２信号出力端子２９，３
０は各々“Ｈ”および“Ｌ”レベルとなる。 次に、信号入力端子１６に“Ｈ”レベル信号が
入力され、かつ第１タイミング信号入力端子２３
が“Ｈ”レベル、第２ないし第４タイミング信号
入力端子２４，２８，２７が“Ｌ”レベルである
と仮定する。 これにより、ＰチヤンネルMOS FET２０およ
びＮチヤンネルMOS FET１９は共にオフ状態と
なるため、データーフリツプフロツプ２５のデー
ター入力端子Ｄは“Ｈ”レベルとなり、データー
フリツプフロツプ２６のデーター入力端子Ｄは
“Ｌ”レベルとなる。 次に、第１タイミング信号入力端子２３が
“Ｈ”レベルから“Ｌ”レベルに変化すると、Ｐ
チヤンネルMOS FET２０はオン状態となり、デ
ーターフリツプフロツプ２５のデーター入力端子
Ｄは“Ｈ”レベルになる。 次に、ＰチヤンネルMOS FET２０が再びオフ
状態となる直前、第３タイミング信号がデーター
フリツプフロツプ２６のクロツク信号入力端子φ
に入力されると、この第３タイミング信号の立上
がりで第２信号出力端子３０に“Ｈ”レベルが出
力される。 第２タイミング信号入力端子２４の“Ｈ”レベ
ルでＮチヤンネルMOS FET１９は導通状態とな
り、データーフリツプフロツプ２５のデーター入
力端子Ｄは“Ｈ”レベル状態となる。次に、Ｎチ
ヤンネルMOS FET１９が再びオフ状態となる直
前、第４タイミング信号がデーターフリツプフロ
ツプ２５のクロツク信号入力端子φに入力される
と、この第４タイミング信号の立上がりで第１信
号出力端子２９に“Ｈ”レベルが出力される。 したがつて、信号入力端子１６に“Ｈ”レベル
信号が入力されると、第１および第２信号出力端
子２９，３０は共に“Ｈ”レベルとなる。 以上の入出力関係をまとめると第２表のように
なる。
【表】
この表より明らかなように、信号入力端子１６
へ入力される“Ｈ”、“オープン”および“Ｌ”は
デコードされて、２つの信号出力端子２９，３０
より出力される。 なお、以上の第１の実施例においては、周期Ｔ
内に入力部の１つの状態の判定動作を完了する必
要がある。 また、以上は、第４図ａないしｄのタイミング
信号を用いて動作させる場合について説明した
が、“Ｈ”レベルと“Ｌ”レベルが同相で切換わ
る第５図ａ，ｂに示す第１、第２タイミング信号
および、この信号波形と同期した第５図ｃ，ｄに
示す第３、第４タイミング信号を用いて、MOS
FET１９，２０が同時にオフ状態とならない状
態で動作させることもできる。 第１の実施例では、MOS FETとデーターフリ
ツプフロツプを別々のタイミング信号で制御した
が、この２種類のタイミング信号を共通にするこ
とができる。 第６図はその方式によるこの発明の第２の実施
例を示す回路図である。この図においては、Ｎチ
ヤンネルMOS FET１９のゲートとデーターフリ
ツプフロツプ２５のクロツク信号入力端子φが共
通のタイミング信号入力端子（以下、便宜上、第
２タイミング信号入力端子という）３１に接続さ
れている。また、ＰチヤンネルMOS FET２０の
ゲートとデーターフリツプフロツプ２６のクロツ
ク信号入力端子φが共通のタイミング信号入力端
子（以下、便宜上、第１タイミング信号入力端子
という）３２に接続されている。その他は、第３
図の第１の実施例と同様である。ただし、第２の
実施例においては、タロツク信号入力端子φにイ
ンバータ機能をもつデーターフリツプフロツプ２
５を用いている。 第７図はａ，ｂは第１および第２のタイミング
信号入力端子３２，３１に入力される周期Ｔのタ
イミング信号を示す。第７図ａのタイミング信号
（以下、便宜上第１タイミング信号という）は第
１タイミング信号入力端子３２に、第７図ｂのタ
イミング信号（以下、便宜上第２タイミング信号
という）は第２タイミング信号入力端子３１に
各々入力される。 この信号波形図を参照して第２の実施例の動作
について説明する。 第６図の回路において、第１タイミング信号入
力端子３２に“Ｌ”レベル信号（第７図ａのｉ区
区間）が入力され、第２タイミング信号入力端子
３１に“Ｌ”レベル信号（第７図ｂ）が入力され
ると、ＰチヤンネルMOS FET２０はオン状態と
なり、ＮチヤンネルMOS FET１９はオフ状態と
なるので、データーフリツプフロツプ２６のデー
ター入力端子Ｄは、信号入力端子１６が“Ｈ”レ
ベルの場合は“Ｈ”レベルとなり、信号入力端子
１６が“Ｌ”レベル状態またはオープン状態の場
合は“Ｌ”レベルとなる。 次に、第１タイミング信号が“Ｌ”から“Ｈ”
レベル（第７図ａのｋ）に変化すると、Ｐチヤン
ネルMOS FET２０がオフすると同時に、第２信
号出力端子３０にデーターフリツプフロツプ２６
のデーター入力端子Ｄの信号レベルが出力され
る。この場合、ＰチヤンネルMOS FET２０のゲ
ート信号変化は数nS遅延してデーター入力端子
Ｄに出力されるので、ＰチヤンネルMOS FET２
０がオフする直前、確実に、データー入力端子Ｄ
の信号レベルをデーターフリツプフロツプ２６に
読み込ませることが可能である。 同様に、第１タイミング信号入力端子３２に
“Ｈ”レベル信号が入力され、第２タイミング信
号入力端子３１に“Ｈ”レベル信号（第７図ｂの
ｊ区間）が入力されると、ＰチヤンネルMOS
FET２０はオフ状態となり、ＮチヤンネルMOS
FET１９はオン状態となるので、データーフリ
ツプフロツプ２５のデーター入力端子Ｄは、信号
入力端子１６が“Ｌ”レベルの場合は“Ｌ”レベ
ルとなり、信号入力端子１６が“Ｈ”レベルまた
はオープン状態の場合は“Ｈ”レベルとなる。 次に、第２タイミング信号が“Ｈ”から“Ｌ”
レベル（第７図ｂのｌ）に変化すると、第１信号
出力端子２９にデーターフリツプフロツプ２５の
データー入力端子Ｄの信号レベルが出力された
後、ＮチヤンネルMOS FET１９がオフ状態とな
る。 よつて、第２の実施例は第１の実施例と同様に
動作し、入出力関係は第２表と同様になる。 なお、第２の実施例における第１および第２タ
イミング信号は第８図ａ，ｂに示す同相信号でも
よく、この信号を用いても前記と同様に動作させ
ることができる。 また、第１の実施例、第２の実施例共に、スイ
ツチ手段としてＰチヤンネルMOS FET、および
ＮチヤンネルMOS FETを使用したが、スイツチ
手段は、これに限定されるものではない。第９図
は、ＰチヤンネルMOS FET５０、Ｎチヤンネル
MOS FET４９およびインバータ５１からなる
CMOSアナログスイツチを示す。このCMOSアナ
ログスイツチを前記スイツチ手段として用いるこ
ともできる。なお、前記CMOSアナログスイツチ
においては、端子４６に入力されるタイミング信
号により、信号入力端子４７と信号出力端子４８
間が選択的に導通または開放する。 以上、実施例により、この発明の三状態入力回
路を説明した。この発明の三状態入力回路によれ
ば次なる利点を有する。 (1) 従来回路のように入力のオープン状態を判定
するために必要な分圧回路を必要としないこ
と、および、この発明の回路においては２つの
スイツチ手段が同時にオン状態になることがな
いため、数＋μＷ程度の極めて低消費電力で動
作が可能となる。この発明において、記憶手段
としてのデーターフリツプフロツプおよびタイ
ミング信号を発生する回路を必要とするが、こ
れらはCMOSゲート回路で構成されるため、数
＋nA程度の動作電流しか消費しない。したが
つて、入力回路全体の消費電力増加にほとんど
影響を与えない。また、２つのスイツチ手段が
共にオフする状態を設けて、一周期内の２つの
スイツチ手段のオン時間を短縮すれば、さらに
平均消費電力を減少させることが可能である。 (2) この発明の回路は、スイツチ手段のスレツシ
ヨルド電圧ＶTを厳しく設定する必要がないた
め電圧変動に強く、従来の回路の動作電圧の約
半分程度で使用でき、かつ使用電源電圧範囲も
３〜16Vと広くなる。したがつて、製造歩留り
を大幅に改善できる。 そして、以上のようなこの発明の三状態入力
回路は、端子数減少を必要とする大規模集積回
路に広範囲に利用できるものであるが、電子時
計における機能設定用の入力回路として特に有
効である。
へ入力される“Ｈ”、“オープン”および“Ｌ”は
デコードされて、２つの信号出力端子２９，３０
より出力される。 なお、以上の第１の実施例においては、周期Ｔ
内に入力部の１つの状態の判定動作を完了する必
要がある。 また、以上は、第４図ａないしｄのタイミング
信号を用いて動作させる場合について説明した
が、“Ｈ”レベルと“Ｌ”レベルが同相で切換わ
る第５図ａ，ｂに示す第１、第２タイミング信号
および、この信号波形と同期した第５図ｃ，ｄに
示す第３、第４タイミング信号を用いて、MOS
FET１９，２０が同時にオフ状態とならない状
態で動作させることもできる。 第１の実施例では、MOS FETとデーターフリ
ツプフロツプを別々のタイミング信号で制御した
が、この２種類のタイミング信号を共通にするこ
とができる。 第６図はその方式によるこの発明の第２の実施
例を示す回路図である。この図においては、Ｎチ
ヤンネルMOS FET１９のゲートとデーターフリ
ツプフロツプ２５のクロツク信号入力端子φが共
通のタイミング信号入力端子（以下、便宜上、第
２タイミング信号入力端子という）３１に接続さ
れている。また、ＰチヤンネルMOS FET２０の
ゲートとデーターフリツプフロツプ２６のクロツ
ク信号入力端子φが共通のタイミング信号入力端
子（以下、便宜上、第１タイミング信号入力端子
という）３２に接続されている。その他は、第３
図の第１の実施例と同様である。ただし、第２の
実施例においては、タロツク信号入力端子φにイ
ンバータ機能をもつデーターフリツプフロツプ２
５を用いている。 第７図はａ，ｂは第１および第２のタイミング
信号入力端子３２，３１に入力される周期Ｔのタ
イミング信号を示す。第７図ａのタイミング信号
（以下、便宜上第１タイミング信号という）は第
１タイミング信号入力端子３２に、第７図ｂのタ
イミング信号（以下、便宜上第２タイミング信号
という）は第２タイミング信号入力端子３１に
各々入力される。 この信号波形図を参照して第２の実施例の動作
について説明する。 第６図の回路において、第１タイミング信号入
力端子３２に“Ｌ”レベル信号（第７図ａのｉ区
区間）が入力され、第２タイミング信号入力端子
３１に“Ｌ”レベル信号（第７図ｂ）が入力され
ると、ＰチヤンネルMOS FET２０はオン状態と
なり、ＮチヤンネルMOS FET１９はオフ状態と
なるので、データーフリツプフロツプ２６のデー
ター入力端子Ｄは、信号入力端子１６が“Ｈ”レ
ベルの場合は“Ｈ”レベルとなり、信号入力端子
１６が“Ｌ”レベル状態またはオープン状態の場
合は“Ｌ”レベルとなる。 次に、第１タイミング信号が“Ｌ”から“Ｈ”
レベル（第７図ａのｋ）に変化すると、Ｐチヤン
ネルMOS FET２０がオフすると同時に、第２信
号出力端子３０にデーターフリツプフロツプ２６
のデーター入力端子Ｄの信号レベルが出力され
る。この場合、ＰチヤンネルMOS FET２０のゲ
ート信号変化は数nS遅延してデーター入力端子
Ｄに出力されるので、ＰチヤンネルMOS FET２
０がオフする直前、確実に、データー入力端子Ｄ
の信号レベルをデーターフリツプフロツプ２６に
読み込ませることが可能である。 同様に、第１タイミング信号入力端子３２に
“Ｈ”レベル信号が入力され、第２タイミング信
号入力端子３１に“Ｈ”レベル信号（第７図ｂの
ｊ区間）が入力されると、ＰチヤンネルMOS
FET２０はオフ状態となり、ＮチヤンネルMOS
FET１９はオン状態となるので、データーフリ
ツプフロツプ２５のデーター入力端子Ｄは、信号
入力端子１６が“Ｌ”レベルの場合は“Ｌ”レベ
ルとなり、信号入力端子１６が“Ｈ”レベルまた
はオープン状態の場合は“Ｈ”レベルとなる。 次に、第２タイミング信号が“Ｈ”から“Ｌ”
レベル（第７図ｂのｌ）に変化すると、第１信号
出力端子２９にデーターフリツプフロツプ２５の
データー入力端子Ｄの信号レベルが出力された
後、ＮチヤンネルMOS FET１９がオフ状態とな
る。 よつて、第２の実施例は第１の実施例と同様に
動作し、入出力関係は第２表と同様になる。 なお、第２の実施例における第１および第２タ
イミング信号は第８図ａ，ｂに示す同相信号でも
よく、この信号を用いても前記と同様に動作させ
ることができる。 また、第１の実施例、第２の実施例共に、スイ
ツチ手段としてＰチヤンネルMOS FET、および
ＮチヤンネルMOS FETを使用したが、スイツチ
手段は、これに限定されるものではない。第９図
は、ＰチヤンネルMOS FET５０、Ｎチヤンネル
MOS FET４９およびインバータ５１からなる
CMOSアナログスイツチを示す。このCMOSアナ
ログスイツチを前記スイツチ手段として用いるこ
ともできる。なお、前記CMOSアナログスイツチ
においては、端子４６に入力されるタイミング信
号により、信号入力端子４７と信号出力端子４８
間が選択的に導通または開放する。 以上、実施例により、この発明の三状態入力回
路を説明した。この発明の三状態入力回路によれ
ば次なる利点を有する。 (1) 従来回路のように入力のオープン状態を判定
するために必要な分圧回路を必要としないこ
と、および、この発明の回路においては２つの
スイツチ手段が同時にオン状態になることがな
いため、数＋μＷ程度の極めて低消費電力で動
作が可能となる。この発明において、記憶手段
としてのデーターフリツプフロツプおよびタイ
ミング信号を発生する回路を必要とするが、こ
れらはCMOSゲート回路で構成されるため、数
＋nA程度の動作電流しか消費しない。したが
つて、入力回路全体の消費電力増加にほとんど
影響を与えない。また、２つのスイツチ手段が
共にオフする状態を設けて、一周期内の２つの
スイツチ手段のオン時間を短縮すれば、さらに
平均消費電力を減少させることが可能である。 (2) この発明の回路は、スイツチ手段のスレツシ
ヨルド電圧ＶTを厳しく設定する必要がないた
め電圧変動に強く、従来の回路の動作電圧の約
半分程度で使用でき、かつ使用電源電圧範囲も
３〜16Vと広くなる。したがつて、製造歩留り
を大幅に改善できる。 そして、以上のようなこの発明の三状態入力
回路は、端子数減少を必要とする大規模集積回
路に広範囲に利用できるものであるが、電子時
計における機能設定用の入力回路として特に有
効である。
第１図は従来のＣ―MOS構造の三状態入力回
路を示す回路図、第２図は第１図の回路で用いる
MOS FETの電位レベル図、第３図はこの発明に
よる三状態入力回路の第１の実施例を示す回路
図、第４図は第３図の回路で用いるタイミング信
号の波形図、第５図はタイミング信号の他の例を
示す波形図、第６図はこの発明の第２の実施例を
示す回路図、第７図は第６図の回路で用いるタイ
ミング信号の波形図、第８図は第６図の回路で用
いるタイミング信号の他の例を示す波形図、第９
図はCMOSアナログスイツチを示す回路図であ
る。 １６…信号入力端子、１７…第１固定電源電位
入力端子、１８…第２固定電源電位入力端子、１
９…ＮチヤンネルMOS FET、２０…Ｐチヤンネ
ルMOS FET、２１，２２…抵抗、２３…第１タ
イミング信号入力端子、２４…第２タイミング信
号入力端子、２５，２６…データーフリツプフロ
ツプ、２７…第４タイミング信号入力端子、２８
…第３タイミング信号入力端子、２９…第１信号
出力端子、３０…第２信号出力端子、３１，３２
…タイミング信号入力端子、４９…Ｎチヤンネル
MOS FET、５０…ＰチヤンネルMOS FET、５
１…インバータ。
路を示す回路図、第２図は第１図の回路で用いる
MOS FETの電位レベル図、第３図はこの発明に
よる三状態入力回路の第１の実施例を示す回路
図、第４図は第３図の回路で用いるタイミング信
号の波形図、第５図はタイミング信号の他の例を
示す波形図、第６図はこの発明の第２の実施例を
示す回路図、第７図は第６図の回路で用いるタイ
ミング信号の波形図、第８図は第６図の回路で用
いるタイミング信号の他の例を示す波形図、第９
図はCMOSアナログスイツチを示す回路図であ
る。 １６…信号入力端子、１７…第１固定電源電位
入力端子、１８…第２固定電源電位入力端子、１
９…ＮチヤンネルMOS FET、２０…Ｐチヤンネ
ルMOS FET、２１，２２…抵抗、２３…第１タ
イミング信号入力端子、２４…第２タイミング信
号入力端子、２５，２６…データーフリツプフロ
ツプ、２７…第４タイミング信号入力端子、２８
…第３タイミング信号入力端子、２９…第１信号
出力端子、３０…第２信号出力端子、３１，３２
…タイミング信号入力端子、４９…Ｎチヤンネル
MOS FET、５０…ＰチヤンネルMOS FET、５
１…インバータ。
Claims (1)
- 【特許請求の範囲】 １ 一端が第１固定電源電位に結合された第１負
荷手段と、信号入力部と前記第１負荷手段の他端
間に結合されて第２タイミング信号により制御さ
れる第１スイツチ手段と、一端が第２固定電源電
位に結合された第２負荷手段と、前記信号入力部
と前記第２負荷手段の他端間に結合されて第１タ
イミング信号により制御される第２スイツチ手段
と、第４タイミング信号により前記第１負荷手段
の他端の電位を選択的に保持して第１信号出力部
へ出力する第１記憶手段と、第３タイミング信号
により前記第２負荷手段の他端の電位を選択的に
保持して第２信号出力部へ出力する第２記憶手段
とを具備してなる三状態入力回路。 ２ 前記第２、第１タイミング信号により、前記
第１、第２スイツチ手段が同時に開状態、次に前
記スイツチ手段の一方が閉状態、他方が開状態、
次に前記スイツチ手段の一方が開状態、他方が閉
状態になるように順次周期的に動作することを特
徴とする特許請求の範囲第１項記載の三状態入力
回路。 ３ 前記第１記憶手段は前記第４タイミング信号
により前記第１スイツチ手段が閉状態における電
位を保持し、前記第２記憶手段は前記第３タイミ
ング信号により前記第２スイツチ手段が閉状態に
おける電位を保持することを特徴とする特許請求
の範囲第２項記載の三状態入力回路。 ４ 前記第１、第２タイミング信号により、前記
スイツチ手段の一方が閉状態、他方が開状態、次
に前記スイツチ手段の一方が開状態、他方が閉状
態になるように順次周期的に動作することを特徴
とする特許請求の範囲第１項記載の三状態入力回
路。 ５ 前記第４タイミング信号が前記第２タイミン
グ信号と同相であり、かつ前記第３タイミング信
号が前記第１タイミング信号と同相であることを
特徴とする特許請求の範囲第１項記載の三状態入
力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56005110A JPS57119524A (en) | 1981-01-19 | 1981-01-19 | Tristate input circuit |
| US06/337,860 US4465944A (en) | 1981-01-19 | 1982-01-07 | Three state input circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56005110A JPS57119524A (en) | 1981-01-19 | 1981-01-19 | Tristate input circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57119524A JPS57119524A (en) | 1982-07-26 |
| JPS6226604B2 true JPS6226604B2 (ja) | 1987-06-10 |
Family
ID=11602208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56005110A Granted JPS57119524A (en) | 1981-01-19 | 1981-01-19 | Tristate input circuit |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4465944A (ja) |
| JP (1) | JPS57119524A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4680485A (en) * | 1985-06-19 | 1987-07-14 | Gould Inc. | Quad-state control signal input circuit |
| US4779042A (en) * | 1986-12-23 | 1988-10-18 | Grumman Aerospace Corporation | Computer-aided probe with tri-state circuitry test capability |
| IT1216910B (it) * | 1987-03-30 | 1990-03-14 | Sgs Microelettronica Spa | Cella ttl compatibile per circuiti integrati cmos. |
| US4940904A (en) * | 1988-05-23 | 1990-07-10 | Industrial Technology Research Institute | Output circuit for producing positive and negative pulses at a single output terminal |
| DE4232049C1 (de) * | 1992-09-24 | 1994-05-19 | Siemens Ag | Integrierte Halbleiterschaltungsanordnung |
| FR2702858B3 (fr) * | 1993-03-19 | 1995-04-21 | Alcatel Radiotelephone | Procédé de contrôle de la polarité d'un signal numérique et circuits intégrés mettant en Óoeuvre ce procédé. |
| US5789940A (en) * | 1995-04-18 | 1998-08-04 | Texas Instruments Incorporated | Reduced complexity multiple resonant tunneling circuits for positive digit multivalued logic operations |
| US5714892A (en) * | 1996-04-04 | 1998-02-03 | Analog Devices, Inc. | Three state logic input |
| US5912563A (en) * | 1997-05-22 | 1999-06-15 | Sun Microsystems, Inc. | Trinary signal apparatus and method |
| US6133753A (en) * | 1998-11-25 | 2000-10-17 | Analog Devices, Inc. | Tri-state input detection circuit |
| JP2004328545A (ja) | 2003-04-25 | 2004-11-18 | Sharp Corp | デコード回路ならびにそれを用いるディスク記録／再生装置の受光アンプ回路および光学ピックアップ |
| TWI269529B (en) * | 2005-06-14 | 2006-12-21 | Richtek Technology Corp | Tri-state output logic with zero quiescent current by one input control |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52146534A (en) * | 1976-05-31 | 1977-12-06 | Toshiba Corp | Input circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5284938A (en) * | 1976-01-07 | 1977-07-14 | Hitachi Ltd | Logic circuit |
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1981
- 1981-01-19 JP JP56005110A patent/JPS57119524A/ja active Granted
-
1982
- 1982-01-07 US US06/337,860 patent/US4465944A/en not_active Expired - Lifetime
Patent Citations (1)
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|---|---|---|---|---|
| JPS52146534A (en) * | 1976-05-31 | 1977-12-06 | Toshiba Corp | Input circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57119524A (en) | 1982-07-26 |
| US4465944A (en) | 1984-08-14 |
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