JPH07109980B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH07109980B2 JPH07109980B2 JP63120515A JP12051588A JPH07109980B2 JP H07109980 B2 JPH07109980 B2 JP H07109980B2 JP 63120515 A JP63120515 A JP 63120515A JP 12051588 A JP12051588 A JP 12051588A JP H07109980 B2 JPH07109980 B2 JP H07109980B2
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- Japan
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- pull
- transistor
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Description
【発明の詳細な説明】 〔概要〕 半導体集積回路、特に、たとえばECL信号振幅をMOS信号
振幅に変換するレベル変換回路（データ保持回路として
も作用する）に関し、高速且つスキューの小さいレベル
変換回路（データ保持回路（フリップフロップ））を提
供することを目的とし、 第１のチャネル（Ｐチャネル）型のトランジスタよりな
り、第１、第２の入力信号に応じて第１、第２のノード
の電位をプルアップする第１のプルアップ回路と、第１
のチャネル型のトランジスタよりなり、第２、第１の入
力信号に応じて第１、第２のノードの電位をプルダウン
する第１のプルダウン回路と、バイポーラトランジスタ
よりなり、第１、第２のノードの電位に応じて第３、第
４のノードの電位をプルアップする第２のプルアップ回
路と、バイボーラトランジスタよりなり、第２、第１の
入力信号に応じて第３、第４のノードの電位をプルダウ
ンする第２のプルダウン回路と、第２のチャネル（Ｎチ
ャネル型）のトランジスタよりなり、第３、第４のノー
ドの電位に応じて動作するフリップフロップとを具備
し、第１、第２の入力信号を前記第３、第４のノードの
電位に変換するように構成する。
振幅に変換するレベル変換回路（データ保持回路として
も作用する）に関し、高速且つスキューの小さいレベル
変換回路（データ保持回路（フリップフロップ））を提
供することを目的とし、 第１のチャネル（Ｐチャネル）型のトランジスタよりな
り、第１、第２の入力信号に応じて第１、第２のノード
の電位をプルアップする第１のプルアップ回路と、第１
のチャネル型のトランジスタよりなり、第２、第１の入
力信号に応じて第１、第２のノードの電位をプルダウン
する第１のプルダウン回路と、バイポーラトランジスタ
よりなり、第１、第２のノードの電位に応じて第３、第
４のノードの電位をプルアップする第２のプルアップ回
路と、バイボーラトランジスタよりなり、第２、第１の
入力信号に応じて第３、第４のノードの電位をプルダウ
ンする第２のプルダウン回路と、第２のチャネル（Ｎチ
ャネル型）のトランジスタよりなり、第３、第４のノー
ドの電位に応じて動作するフリップフロップとを具備
し、第１、第２の入力信号を前記第３、第４のノードの
電位に変換するように構成する。
本発明は半導体集積回路、特に、たとえばECL信号振幅
をMOS信号振幅に変換するレベル変換回路（データ保持
回路としても作用する）に関する。
をMOS信号振幅に変換するレベル変換回路（データ保持
回路としても作用する）に関する。
一般に、レベル変換回路（データ保持回路）におけるフ
リップフロップはナンド回路、ノア回路のゲートを組込
んで構成される。しかし、このような回路の遅延時間は
ゲート単位の遅延時間より小さくなることはない。そこ
で、素子レベルで構成された高速のレベル変換回路（デ
ータ保持回路）が必要とされる。
リップフロップはナンド回路、ノア回路のゲートを組込
んで構成される。しかし、このような回路の遅延時間は
ゲート単位の遅延時間より小さくなることはない。そこ
で、素子レベルで構成された高速のレベル変換回路（デ
ータ保持回路）が必要とされる。
素子レベルで構成されたレベル変換回路の例は既に第５
図、第６図に示すごとく提案されている。なお、第５
図、第６図はECL信号振幅をMOS信号振幅に変換するレベ
ル変換回路を示し、VCC,VEEはたとえば0V,−5.2Vであ
る。
図、第６図に示すごとく提案されている。なお、第５
図、第６図はECL信号振幅をMOS信号振幅に変換するレベ
ル変換回路を示し、VCC,VEEはたとえば0V,−5.2Vであ
る。
第４図において、１は入力信号Vin，inに応じて動作
する第１のプルアップ回路であって、Ｐチャネルトラン
ジスタQp1,Qp2により構成される。すなわち、入力信号V
inの電位がローレベルのときには、トランジスタQp1が
ノードN1を充電してその電位をハイレベルとし、他方、
入力信号inの電位がローレベルのときには、トランジ
スタQp2がノードN2を充電してその電位をハイレベルと
する。２は入力信号Vin，inに応じて動作する第１の
プルダウン回路であって、ＰチャネルトランジスタQp3,
Qp4により構成される。すなわち、入力信号inの電位
がローレベルのときには、トランジスタQp3がノードN1
を放電してその電位をローレベルとし、他方、入力信号
Vinの電位がローレベルのときには、トランジスタQp4が
ノードN2を放電してその電位をローレベルとする。３は
ＮチャネルトランジスタQn1,Qn2により構成されるフリ
ップフロップであって、ノードN1,N2のハイレベル、ロ
ーレベルによって書込まれる。従って、入力信号Vin，
inの信号振幅はフリップフロップ３の出力信号Vout，
out（N1,N2）の振幅に変換される。なお、第４図の回
路において、入力信号Vin，inを共にハイレベルにし
てＰチャネルトランジスタQp1,Qp2を共にオフにする
と、第４図の回路はデータ保持回路として作用する。
する第１のプルアップ回路であって、Ｐチャネルトラン
ジスタQp1,Qp2により構成される。すなわち、入力信号V
inの電位がローレベルのときには、トランジスタQp1が
ノードN1を充電してその電位をハイレベルとし、他方、
入力信号inの電位がローレベルのときには、トランジ
スタQp2がノードN2を充電してその電位をハイレベルと
する。２は入力信号Vin，inに応じて動作する第１の
プルダウン回路であって、ＰチャネルトランジスタQp3,
Qp4により構成される。すなわち、入力信号inの電位
がローレベルのときには、トランジスタQp3がノードN1
を放電してその電位をローレベルとし、他方、入力信号
Vinの電位がローレベルのときには、トランジスタQp4が
ノードN2を放電してその電位をローレベルとする。３は
ＮチャネルトランジスタQn1,Qn2により構成されるフリ
ップフロップであって、ノードN1,N2のハイレベル、ロ
ーレベルによって書込まれる。従って、入力信号Vin，
inの信号振幅はフリップフロップ３の出力信号Vout，
out（N1,N2）の振幅に変換される。なお、第４図の回
路において、入力信号Vin，inを共にハイレベルにし
てＰチャネルトランジスタQp1,Qp2を共にオフにする
と、第４図の回路はデータ保持回路として作用する。
第５図の回路では、ゲートを用いずCMOS素子レベルで構
成しているので、動作は高速であるが、負荷依存特性が
悪く不充分である。
成しているので、動作は高速であるが、負荷依存特性が
悪く不充分である。
第６図の回路においては、第２のプルアップ回路４とし
てのバイポーラトランジスタT1,T2およびＮチャネルト
ランジスタQn3,Qn4が第４図の回路に付加されている。
すなわち、ノードN1,N2の電位に応じてバイポーラトラ
ンジスタT1,T2が動作してフリップフロップ３のノードN
3,N4を充電する。たとえば、ノードN1の電位がハイレベ
ルのときには、バイポーラトランジスタT1がノードN3を
充電してその電位をハイレベルとし、他方、ノードN2の
電位がハイレベルのときには、バイポーラトランジスタ
T2がノードN4を充電してその電位をハイレベルとする。
なお、ＮチャネルトランジスタQn3,Qn4は各バイポーラ
トランジスタT1,T2のオフの際に当該トランジスタT1,T2
のベースの電荷を引抜くためのものである。
てのバイポーラトランジスタT1,T2およびＮチャネルト
ランジスタQn3,Qn4が第４図の回路に付加されている。
すなわち、ノードN1,N2の電位に応じてバイポーラトラ
ンジスタT1,T2が動作してフリップフロップ３のノードN
3,N4を充電する。たとえば、ノードN1の電位がハイレベ
ルのときには、バイポーラトランジスタT1がノードN3を
充電してその電位をハイレベルとし、他方、ノードN2の
電位がハイレベルのときには、バイポーラトランジスタ
T2がノードN4を充電してその電位をハイレベルとする。
なお、ＮチャネルトランジスタQn3,Qn4は各バイポーラ
トランジスタT1,T2のオフの際に当該トランジスタT1,T2
のベースの電荷を引抜くためのものである。
このように、Bi・CMOS回路により構成することによりフ
リップフロップ３の立上がり特性は改善されるが、依然
としてフリップフロップ３の立下り特性は悪く、この結
果、信号経路による信号差すなわちスキューの原因とな
る。
リップフロップ３の立上がり特性は改善されるが、依然
としてフリップフロップ３の立下り特性は悪く、この結
果、信号経路による信号差すなわちスキューの原因とな
る。
従って、本発明の目的は、高速且つスキューの小さいレ
ベル変換回路を提供することにある。
ベル変換回路を提供することにある。
上述の課題を解決するための手段は第１図に示される。
第１図において、第１のプルアップ回路１は第１、第２
の入力信号Vin，inに応じて第１、第２のノードN1,N2
の電位をプルアップし、第２のプルアップ回路２は、第
２、第１の入力信号Vin，inに応じて、第１、第２の
ノードN1,N2の電位をプルダウンする。第１のプルアッ
プ回路１および第２のプルアップ回路２はたとえばＰチ
ャネル型トランジスタにより構成される。また、第２の
プルアップ回路４は第１、第２のノードN1,N2の電位に
応じて第３、第４のノードN3,N4の電位をプルアップ
し、第２のプルダウン回路５は第２、第１の入力信号V
in，inに応じて第３、第４のノードN3,N4の電位をプ
ルダウンする。第２のプルアップ回路４および第２のプ
ルダウン回路５はバイポーラトランジスタにより構成さ
れる。フリップフロップ３はたとえばＮチャネル型トラ
ンジスタにより構成され、第３、第４のノードN3,N4の
電位により動作するものである。
第１図において、第１のプルアップ回路１は第１、第２
の入力信号Vin，inに応じて第１、第２のノードN1,N2
の電位をプルアップし、第２のプルアップ回路２は、第
２、第１の入力信号Vin，inに応じて、第１、第２の
ノードN1,N2の電位をプルダウンする。第１のプルアッ
プ回路１および第２のプルアップ回路２はたとえばＰチ
ャネル型トランジスタにより構成される。また、第２の
プルアップ回路４は第１、第２のノードN1,N2の電位に
応じて第３、第４のノードN3,N4の電位をプルアップ
し、第２のプルダウン回路５は第２、第１の入力信号V
in，inに応じて第３、第４のノードN3,N4の電位をプ
ルダウンする。第２のプルアップ回路４および第２のプ
ルダウン回路５はバイポーラトランジスタにより構成さ
れる。フリップフロップ３はたとえばＮチャネル型トラ
ンジスタにより構成され、第３、第４のノードN3,N4の
電位により動作するものである。
上述の手段によれば、ノードN3,N4の立上り特性はバイ
ポーラトランジスタによる第３のプルアップ回路４によ
り改善されると共に、ノードN3,N4の立下り特性はバイ
ポーラトランジスタによる第４のプルダウン回路５によ
り改善される。
ポーラトランジスタによる第３のプルアップ回路４によ
り改善されると共に、ノードN3,N4の立下り特性はバイ
ポーラトランジスタによる第４のプルダウン回路５によ
り改善される。
第２図は本発明に係る半導体集積回路の一実施例を示す
回路図である。第２図においては、第５図の回路要素に
対して第２のプルダウン回路５が付加されている。第２
のプルダウン回路５は、ノードN3,N4の電位をローレベ
ルにするためのバイポーラトランジスタT3,T4、このバ
イポーラトランジスタT3,T4を入力信号in,Vinにより
動作させるためのＰチャネルトランジスタQp5,Qp6、お
よびバイポーラトランジスタT3,T4をオフにさせる際に
そのベース電荷を引抜くためのＮチャネルトランジスタ
Qn5,Qn6により構成されている。
回路図である。第２図においては、第５図の回路要素に
対して第２のプルダウン回路５が付加されている。第２
のプルダウン回路５は、ノードN3,N4の電位をローレベ
ルにするためのバイポーラトランジスタT3,T4、このバ
イポーラトランジスタT3,T4を入力信号in,Vinにより
動作させるためのＰチャネルトランジスタQp5,Qp6、お
よびバイポーラトランジスタT3,T4をオフにさせる際に
そのベース電荷を引抜くためのＮチャネルトランジスタ
Qn5,Qn6により構成されている。
第２図の回路動作を説明する。始めに、入力信号Vin，
inが、それぞれ、ハイレベル、ローレベルにあり、出
力Vout，outが、それぞれ、ハイレベル、ローレベル
で安定している状態を考える。この状態では、Ｐチャネ
ルトランジスタQp1,Qp2はオフ、オンであり、Ｐチャネ
ルトランジスタQp3,Qp4は、オン、オフであり、バイポ
ーラトランジスタT1,T2はオフ、オンであり、バイポー
ラトランジスタT3,T4はオン、オフである。
inが、それぞれ、ハイレベル、ローレベルにあり、出
力Vout，outが、それぞれ、ハイレベル、ローレベル
で安定している状態を考える。この状態では、Ｐチャネ
ルトランジスタQp1,Qp2はオフ、オンであり、Ｐチャネ
ルトランジスタQp3,Qp4は、オン、オフであり、バイポ
ーラトランジスタT1,T2はオフ、オンであり、バイポー
ラトランジスタT3,T4はオン、オフである。
上述の状態で、入力信号Vin，inが、それぞれ、ロー
レベル、ハイレベルに変化すると、Ｐチャネルトランジ
スタQp1,Qp2,Qp3,Qp4は、それぞれ、オン、オフ、オ
フ、オンとなる。この結果、ノードN1の電位は２つのト
ランジスタQp1,Qn3のオン抵抗比により中間電位よりや
ヽ高めとなり、ノードN4はトランジスタQp4により放電
される。なお、入力信号Vin（in）のECL振幅は小さ
く、従って、そのローレベルは十分低くないので、Ｐチ
ャネルトランジスタQp1のオン抵抗を小さくするために
トランジスタQp1のサイズをトランジスタQn3よりかなり
大きくしてある。ノードN1の電位の上昇に従ってバイポ
ーラトランジスタT1がオンとなり、ノードN3の電位はト
ランジスタT1とトランジスタT3とのオン抵抗比により中
間電位より高くなり、ＮチャネルトランジスタQn2,Qn4
はオンとなる。さらに、入力信号Vinのローレベルによ
りＰチャネルトランジスタQp6をオンにし、この結果、
バイポーラトランジスタT4のベースに電流が流れ、バイ
ポーラトランジスタT4がオンとなり、ノードN4の電位は
急速に立下る。
レベル、ハイレベルに変化すると、Ｐチャネルトランジ
スタQp1,Qp2,Qp3,Qp4は、それぞれ、オン、オフ、オ
フ、オンとなる。この結果、ノードN1の電位は２つのト
ランジスタQp1,Qn3のオン抵抗比により中間電位よりや
ヽ高めとなり、ノードN4はトランジスタQp4により放電
される。なお、入力信号Vin（in）のECL振幅は小さ
く、従って、そのローレベルは十分低くないので、Ｐチ
ャネルトランジスタQp1のオン抵抗を小さくするために
トランジスタQp1のサイズをトランジスタQn3よりかなり
大きくしてある。ノードN1の電位の上昇に従ってバイポ
ーラトランジスタT1がオンとなり、ノードN3の電位はト
ランジスタT1とトランジスタT3とのオン抵抗比により中
間電位より高くなり、ＮチャネルトランジスタQn2,Qn4
はオンとなる。さらに、入力信号Vinのローレベルによ
りＰチャネルトランジスタQp6をオンにし、この結果、
バイポーラトランジスタT4のベースに電流が流れ、バイ
ポーラトランジスタT4がオンとなり、ノードN4の電位は
急速に立下る。
他方、ノードN4の低下によりＮチャネルトランジスタQ
n1がオフとされ、バイポーラトランジスタT1がオンとな
るとき、ＰチャネルトランジスタQp5のオフによりバイ
ポーラトランジスタT3はオンし続けることができず、さ
らに、ノードN3の電位の上昇によりＮチャネルトランジ
スタQn5がオンとなってバイポーラトランジスタT3のベ
ースの電荷を引き抜くため、バイポーラトランジスタT3
は完全にオフとなる。この結果、バイポーラトランジス
タT1は負荷容量を充電し、ノードN3の電位は急速に立上
る。同時に、ＮチャネルトランジスタQn4をオンにして
バイポーラトランジスタT2のベース電荷を引き抜き、こ
のトランジスタT2を完全にオフにする。
n1がオフとされ、バイポーラトランジスタT1がオンとな
るとき、ＰチャネルトランジスタQp5のオフによりバイ
ポーラトランジスタT3はオンし続けることができず、さ
らに、ノードN3の電位の上昇によりＮチャネルトランジ
スタQn5がオンとなってバイポーラトランジスタT3のベ
ースの電荷を引き抜くため、バイポーラトランジスタT3
は完全にオフとなる。この結果、バイポーラトランジス
タT1は負荷容量を充電し、ノードN3の電位は急速に立上
る。同時に、ＮチャネルトランジスタQn4をオンにして
バイポーラトランジスタT2のベース電荷を引き抜き、こ
のトランジスタT2を完全にオフにする。
このような正帰還によりフリップフロップ３は急速に反
転する。
転する。
なお、上述の状態において、ＰチャネルトランジスタQ
p6がなければノードN4の立下りが遅く、従って、Ｎチャ
ネルトランジスタQn1はしばらくオンを維持する。この
結果、バイポーラトランジスタT1がオンとなったときに
バイポーラトランジスタT3のベースにはＮチャネルトラ
ンジスタQn1を介して電流が供給され、トランジスタT3
はオン状態を保持する。このため、ノードN3の電位はト
ランジスタT1とトランジスタT3とのオン抵抗比により定
まる中間電位までしか上昇せず、フリップフロップ３の
反転は遅れる。さらに、この間には、２つのバイポーラ
トランジスタT1,T3には大きな貫通電流が流れ、消費電
力の点で好ましくない。
p6がなければノードN4の立下りが遅く、従って、Ｎチャ
ネルトランジスタQn1はしばらくオンを維持する。この
結果、バイポーラトランジスタT1がオンとなったときに
バイポーラトランジスタT3のベースにはＮチャネルトラ
ンジスタQn1を介して電流が供給され、トランジスタT3
はオン状態を保持する。このため、ノードN3の電位はト
ランジスタT1とトランジスタT3とのオン抵抗比により定
まる中間電位までしか上昇せず、フリップフロップ３の
反転は遅れる。さらに、この間には、２つのバイポーラ
トランジスタT1,T3には大きな貫通電流が流れ、消費電
力の点で好ましくない。
第２図の回路はECL信号振幅をMOS信号振幅に変換する場
合であるが、第３図に示すごとく、前段に入力信号の伝
達、プルアップを制御する回路６を付加してラッチ回路
として機能させることもできる。すなわち、第３図にお
いては、クロック信号Ｃがハイレベルのときには、トラ
ンジスタQn7,Qn8,Qp7,Qp8がオン状態となり、入力デー
タDin，inは入力信号Vin，inとして取込まれ、他
方、クロック信号Ｃがローレベルのときには、トランジ
スタQp9,Qp10がオン状態となり、入力信号Vin，inは
共にハイレベルとなり、従って、トランジスタQp1,Qp2,
Qp3,Qp4はすべてオフ状態となり、Vin，inは共にハイ
レベルとなり、従って、トランジスタQp1,Qp2,Qp3,Qp4,
Qp5,Qp6はすべてオフ状態となり、第２のプルアップ回
路、フリップフロップ、第２のプルダウン回路が独立
し、ノードN3,N4の電位をラッチする。
合であるが、第３図に示すごとく、前段に入力信号の伝
達、プルアップを制御する回路６を付加してラッチ回路
として機能させることもできる。すなわち、第３図にお
いては、クロック信号Ｃがハイレベルのときには、トラ
ンジスタQn7,Qn8,Qp7,Qp8がオン状態となり、入力デー
タDin，inは入力信号Vin，inとして取込まれ、他
方、クロック信号Ｃがローレベルのときには、トランジ
スタQp9,Qp10がオン状態となり、入力信号Vin，inは
共にハイレベルとなり、従って、トランジスタQp1,Qp2,
Qp3,Qp4はすべてオフ状態となり、Vin，inは共にハイ
レベルとなり、従って、トランジスタQp1,Qp2,Qp3,Qp4,
Qp5,Qp6はすべてオフ状態となり、第２のプルアップ回
路、フリップフロップ、第２のプルダウン回路が独立
し、ノードN3,N4の電位をラッチする。
第４図は、エッジトリガ型レジスタの最終段に本回路を
使用した例を示す。この場合、レベル変換回路は行われ
ず、純粋に高速のフリップフロップとして使用してい
る。なお、第４図において、ナンド回路はCMOSもしくは
Bi・CMOS回路で構成される。
使用した例を示す。この場合、レベル変換回路は行われ
ず、純粋に高速のフリップフロップとして使用してい
る。なお、第４図において、ナンド回路はCMOSもしくは
Bi・CMOS回路で構成される。
以上説明したように本発明によれば、フリップフロップ
の立下りを入力信号の正帰還により行うことにより早く
行うことができ、従って、スキューを小さくできる。
の立下りを入力信号の正帰還により行うことにより早く
行うことができ、従って、スキューを小さくできる。
第１図は本発明の基本構成を示すブロック回路図、 第２図、第３図、第４図は本発明に係る半導体集積回路
の実施例を示す回路図、 第５図、第６図は既に提案されたレベル変換回路を示す
回路図である。 1:第１のプルアップ回路、2:第１のプルダウン回路、3:
フリップフロップ、4:第２のプルアップ回路、5:第２の
プルダウン回路。
の実施例を示す回路図、 第５図、第６図は既に提案されたレベル変換回路を示す
回路図である。 1:第１のプルアップ回路、2:第１のプルダウン回路、3:
フリップフロップ、4:第２のプルアップ回路、5:第２の
プルダウン回路。
Claims (2)
- 【請求項１】第１のチャネル（Ｐチャネル）型のトラン
ジスタ（Qp1,Qp2）よりなり、第１、第２の入力信号（V
in，in）に応じて第１、第２のノード（N1,N2）の電
位をプルアップする第１のプルアップ回路（１）と、 第１のチャネル型のトランジスタ（QP3,QP4）よりな
り、前記第２、第１の入力信号に応じて前記第１、第２
のノードの電位をプルダウンする第１のプルダウン回路
（２）と、 バイポーラトランジスタ（T1,T2）よりなり、前記第
１、第２のノードの電位に応じて第３、第４のノードの
電位をプルアップする第２のプルアップ回路（４）と、 バイポーラトランジスタ（T3,T4）よりなり、前記第
２、第１の入力信号に応じて前記第３、第４のノードの
電位をプルダウンする第２のプルダウン回路（５）と、 第２のチャネル（Ｎチャネル型）のトランジスタ（Qn1,
Qn2）よりなり、第３、第４のノードの電位に応じて動
作するフリップフロップ（３）と を具備し、 前記第１、第２の入力信号を前記第３、第４のノードの
電位に変換するようにした半導体集積回路。 - 【請求項２】さらに、前記第１、第２の入力信号の伝
達、プルアップを制御するラッチ回路（６）を具備する
請求項１に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63120515A JPH07109980B2 (ja) | 1988-05-19 | 1988-05-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63120515A JPH07109980B2 (ja) | 1988-05-19 | 1988-05-19 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01291517A JPH01291517A (ja) | 1989-11-24 |
| JPH07109980B2 true JPH07109980B2 (ja) | 1995-11-22 |
Family
ID=14788135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63120515A Expired - Lifetime JPH07109980B2 (ja) | 1988-05-19 | 1988-05-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07109980B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0239719A (ja) * | 1988-07-29 | 1990-02-08 | Fujitsu Ltd | 半導体回路 |
| FI100752B (fi) * | 1996-05-09 | 1998-02-13 | Nikolay Tchamov | Multivibraattoripiiri |
-
1988
- 1988-05-19 JP JP63120515A patent/JPH07109980B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01291517A (ja) | 1989-11-24 |
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