JPH0239719A - 半導体回路 - Google Patents
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- JPH0239719A JPH0239719A JP63189981A JP18998188A JPH0239719A JP H0239719 A JPH0239719 A JP H0239719A JP 63189981 A JP63189981 A JP 63189981A JP 18998188 A JP18998188 A JP 18998188A JP H0239719 A JPH0239719 A JP H0239719A
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- 230000000295 complement effect Effects 0.000 claims description 9
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- 230000000694 effects Effects 0.000 description 2
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- 239000002699 waste material Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/012—Modifications of generator to improve response time or to decrease power consumption
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- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/021—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of more than one type of element or means, e.g. BIMOS, composite devices such as IGBT
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- H03K—PULSE TECHNIQUE
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- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
半導体回路、特にＢｔＣＭＯＳ回路におけるフリ・７プ
フロツプ回路に関し、 高速動作しそして２つの出力の遅延時間の差が小さいＢ
ｉＣＭＯ５型フリップラフリップフロップことを目的と
し、 ＣＭＯＳ回路の入力段と該入力段の出力により駆動され
る一対のバイポーラトランジスタを有するドライバ段で
構成される旧ｃｈｏｓインバータを２絹設け、相補入力
は該ＣＭＯＳ回路のＰチャぶルトランジスタのゲートへ
加え、該インバータの相補出力は相手側ＣＭＯＳ回路の
Ｎチャネルトランジスタのゲートへ加えてフリップフロ
ップを構成させ、更に、前記相補入力を受けて、相手側
ドライバ段のプルアップ用バイポーラトランジスタのベ
ース電荷を引き抜くベース引き抜き回路と、相手側ドラ
イバ段のプルダウン用バイポーラトランジスタへベース
電流を供給するベース充電回路を設けるよう構成する。
フロツプ回路に関し、 高速動作しそして２つの出力の遅延時間の差が小さいＢ
ｉＣＭＯ５型フリップラフリップフロップことを目的と
し、 ＣＭＯＳ回路の入力段と該入力段の出力により駆動され
る一対のバイポーラトランジスタを有するドライバ段で
構成される旧ｃｈｏｓインバータを２絹設け、相補入力
は該ＣＭＯＳ回路のＰチャぶルトランジスタのゲートへ
加え、該インバータの相補出力は相手側ＣＭＯＳ回路の
Ｎチャネルトランジスタのゲートへ加えてフリップフロ
ップを構成させ、更に、前記相補入力を受けて、相手側
ドライバ段のプルアップ用バイポーラトランジスタのベ
ース電荷を引き抜くベース引き抜き回路と、相手側ドラ
イバ段のプルダウン用バイポーラトランジスタへベース
電流を供給するベース充電回路を設けるよう構成する。
本発明は半導体回路、特にＢｉＣＭＯＳ回路におけるフ
リップフロップ回路に関する。
リップフロップ回路に関する。
電子回路においてフリップフロップは、レジスタ、ラン
チなど多くの回路に用いられている。同−千ノブ上にバ
イポーラ回路とＣＭＯＳ回路を形成したＢ１ＣＭＯＳに
おいても同様であり、そして高速動作可能なフリップフ
ロップが要求されている。
チなど多くの回路に用いられている。同−千ノブ上にバ
イポーラ回路とＣＭＯＳ回路を形成したＢ１ＣＭＯＳに
おいても同様であり、そして高速動作可能なフリップフ
ロップが要求されている。
周知のように、フリップフロップはナントゲートまたは
ノアゲートを用いて構成され、通常、ナントゲートを用
いたフリップフロップの方が高速である。第７図にナン
トゲートを用いたフリップフロップを示す。ｃ、、Ｇ２
は該ナントゲートでクロス接続され、相補入力Ａ、Ｂを
受けて相補出力Ｑ、ＸＱを生じる。
ノアゲートを用いて構成され、通常、ナントゲートを用
いたフリップフロップの方が高速である。第７図にナン
トゲートを用いたフリップフロップを示す。ｃ、、Ｇ２
は該ナントゲートでクロス接続され、相補入力Ａ、Ｂを
受けて相補出力Ｑ、ＸＱを生じる。
即ち、ナントゲートは入力Ｈ，ＨのときＬ選択であり、
例えばＡ＝Ｈ，Ｂ＝ＬでＱ＝１、ＸＱ−Ｈの安定状態を
とる。この状態でＡ＝１、Ｂ＝Ｈに切換わると、ナンド
ゲー）Ｇｌ の入力はり、 Ｈになり、出力ＱはＬか
らＨに変わり、これによりナントゲートＧ２の入力はＨ
，Ｈになって出力ＸＱはＨからＬに変わり、この状態で
安定する。
例えばＡ＝Ｈ，Ｂ＝ＬでＱ＝１、ＸＱ−Ｈの安定状態を
とる。この状態でＡ＝１、Ｂ＝Ｈに切換わると、ナンド
ゲー）Ｇｌ の入力はり、 Ｈになり、出力ＱはＬか
らＨに変わり、これによりナントゲートＧ２の入力はＨ
，Ｈになって出力ＸＱはＨからＬに変わり、この状態で
安定する。
上記のようにフリップフロップでは、一方のナントゲー
トの出力がＨに変化したあとでなければ、他方のナント
ゲートの入力がＨ，Ｈになって出力がＬになることはな
い。つまり、ナントゲート１段分の遅れが、Ｑ、、！：
ＸＱＯ間に必ず存在する。これはスキューの原因となり
、好ましくない。
トの出力がＨに変化したあとでなければ、他方のナント
ゲートの入力がＨ，Ｈになって出力がＬになることはな
い。つまり、ナントゲート１段分の遅れが、Ｑ、、！：
ＸＱＯ間に必ず存在する。これはスキューの原因となり
、好ましくない。
特に高速に行動する回路で、スキューをなくすために使
われるレジスタにフリップフロップを用いる場合、２つ
の出力Ｑ、ＸＱの遅延時間の差はより小さいのが望まれ
る。
われるレジスタにフリップフロップを用いる場合、２つ
の出力Ｑ、ＸＱの遅延時間の差はより小さいのが望まれ
る。
本発明は、高速動作しそして２つの出力の遅延時間の差
が小さいＢｉＣＭＯＳ型フリップ型口リップフロップこ
とを目的とするものである。
が小さいＢｉＣＭＯＳ型フリップ型口リップフロップこ
とを目的とするものである。
第１図に示すように本発明ではＢ１ＣＭＯＳ型のインバ
ータ１，２と、その出力プルアンプ用バイポーラトラン
ジスタＱ１．Ｇ２のベース電荷引き抜き回路３と、出力
プルダウン用バイポーラトランジスタＱ３．Ｇ４のベー
ス充電回路４で高速Ｂ１ＣＭＯＳフリンブフロノプを構
成する。
ータ１，２と、その出力プルアンプ用バイポーラトラン
ジスタＱ１．Ｇ２のベース電荷引き抜き回路３と、出力
プルダウン用バイポーラトランジスタＱ３．Ｇ４のベー
ス充電回路４で高速Ｂ１ＣＭＯＳフリンブフロノプを構
成する。
インバータ１はＰチャンネルＭＯ３ＦＥＴ ＰＩ、Ｎチ
ャネルＭＯＳ ＦＥＴ Ｎｌ、および負荷５，６を直列
接続してなる入力段と、該入力段の出力で駆動されるＮ
ＰＮバイポーラトランジスタＱｌ、Ｇ３を直列接続して
なる出力段またはドライバ段からなり、インバータ２も
同様構成である。Ｄｉｎ 、Ｄｉｎは相補入力、Ｄｏｕ
ｔ、Ｄｏｕｔは相補出力である。
ャネルＭＯＳ ＦＥＴ Ｎｌ、および負荷５，６を直列
接続してなる入力段と、該入力段の出力で駆動されるＮ
ＰＮバイポーラトランジスタＱｌ、Ｇ３を直列接続して
なる出力段またはドライバ段からなり、インバータ２も
同様構成である。Ｄｉｎ 、Ｄｉｎは相補入力、Ｄｏｕ
ｔ、Ｄｏｕｔは相補出力である。
ベース電荷引き抜き回路３はＰチャネルＭＯＳ ＰＥＴ
Ｐ３．Ｒ４で構成され、Ｄｉｎ 、Ｄｉｎを受けてバイ
ポーラトランジスタＱｌ、Ｑ２のベース電荷引き抜きを
行なう。ベース充電回路４もＰチャネルＭＯＳ ＦＥＴ
Ｐ５． Ｒ６で構成され、Ｄｉｎ 、Ｄｉｎを受けてバ
イポーラトランジスタＱ３．Ｑ４のベース充電（Ｇ３．
Ｇ４へのベース電流供給）を行なう。
Ｐ３．Ｒ４で構成され、Ｄｉｎ 、Ｄｉｎを受けてバイ
ポーラトランジスタＱｌ、Ｑ２のベース電荷引き抜きを
行なう。ベース充電回路４もＰチャネルＭＯＳ ＦＥＴ
Ｐ５． Ｒ６で構成され、Ｄｉｎ 、Ｄｉｎを受けてバ
イポーラトランジスタＱ３．Ｑ４のベース充電（Ｇ３．
Ｇ４へのベース電流供給）を行なう。
ＣＭＯＳインバータは第２図（ａｌに示すように、Ｐチ
ャネルＭＯＳ ＦＥＴ ＰＩとＮチャネルＭＯ３ＦＥＴ
Ｎｌを直列に接続し、これらのトランジスタのゲート
へ共通に入力ＩＮを加え、これらのトランジスタの直列
接続点を出力ＯＵＴとする。
ャネルＭＯＳ ＦＥＴ ＰＩとＮチャネルＭＯ３ＦＥＴ
Ｎｌを直列に接続し、これらのトランジスタのゲート
へ共通に入力ＩＮを加え、これらのトランジスタの直列
接続点を出力ＯＵＴとする。
このＣＭＯＳインバータにバイポーラトランジスタを組
合せた変形インバータがあり、これを第２図（ｂ）に示
す。Ｑｌ、Ｇ３が該バイポーラトランジスタであり、Ｒ
１，Ｒ３はバイポーラトランジスタのベース電荷引き抜
き用抵抗である。この第２図（ｂｌも、入力ＩＮがＨな
らＰ１オフ、Ｎ１オン、Ｑ１オフ、Ｇ３オンで出力ＯＵ
Ｔはしてあり、また入力ＩＮがＬならＰ１オン、Ｎ１オ
フ、Ｑ１オン、Ｇ３オフで出力ＯＵＴはＨであり、動作
はインバータである。
合せた変形インバータがあり、これを第２図（ｂ）に示
す。Ｑｌ、Ｇ３が該バイポーラトランジスタであり、Ｒ
１，Ｒ３はバイポーラトランジスタのベース電荷引き抜
き用抵抗である。この第２図（ｂｌも、入力ＩＮがＨな
らＰ１オフ、Ｎ１オン、Ｑ１オフ、Ｇ３オンで出力ＯＵ
Ｔはしてあり、また入力ＩＮがＬならＰ１オン、Ｎ１オ
フ、Ｑ１オン、Ｇ３オフで出力ＯＵＴはＨであり、動作
はインバータである。
第１図のインバータ１．２も第２図（ｂｌのインバータ
と同様である。このインバータを２個、クロス接続する
ので、フリップフロップ（ＦＦ）が得られる。こＯＦＦ
回路は、ナントゲートやノアゲートで構成されるＦＦよ
り素子数が少なく、また入力容量が小さいので遅延時間
が小さい。
と同様である。このインバータを２個、クロス接続する
ので、フリップフロップ（ＦＦ）が得られる。こＯＦＦ
回路は、ナントゲートやノアゲートで構成されるＦＦよ
り素子数が少なく、また入力容量が小さいので遅延時間
が小さい。
しかしインバータ１，２だけでは、一方の出力がＨに変
らないともう一方の出力にＬにならないという点は従来
回路と同じである。そこで第１図の回路では、入力信号
で制御されるベース電荷引き抜き回路３とベース充電回
路４を設け、出力の変化を待たずに、入力の変化で直ち
にプルアップ用トランジスタＱｌ、Ｑ２のオフ、プルダ
ウン用トランジスタＱ３．Ｑ４のオンを開始して、Ｌに
なるべき出力を強制的にＬにするので、２つの出力Ｄｏ
ｕｔ、ＤｏｕｔＯ間の遅れ時間を小にすることができ、
ＦＦの反転を速くすることができる。
らないともう一方の出力にＬにならないという点は従来
回路と同じである。そこで第１図の回路では、入力信号
で制御されるベース電荷引き抜き回路３とベース充電回
路４を設け、出力の変化を待たずに、入力の変化で直ち
にプルアップ用トランジスタＱｌ、Ｑ２のオフ、プルダ
ウン用トランジスタＱ３．Ｑ４のオンを開始して、Ｌに
なるべき出力を強制的にＬにするので、２つの出力Ｄｏ
ｕｔ、ＤｏｕｔＯ間の遅れ時間を小にすることができ、
ＦＦの反転を速くすることができる。
第３図に、負荷５〜８をＭＯ３Ｉ−ランジスタにした実
施例を示す。Ｎ３〜Ｎ６が該トランジスタで、本例では
ＮチャネルＭＯ３ＦＥＴである。全図を通してそうであ
るが、他の図と同じ部分には同じ符号が付しである。こ
の回路もインバータ２個をクロス接続し、ベース電荷引
き抜き回路およびベース充電回路を設けたフリップフロ
ップである。
施例を示す。Ｎ３〜Ｎ６が該トランジスタで、本例では
ＮチャネルＭＯ３ＦＥＴである。全図を通してそうであ
るが、他の図と同じ部分には同じ符号が付しである。こ
の回路もインバータ２個をクロス接続し、ベース電荷引
き抜き回路およびベース充電回路を設けたフリップフロ
ップである。
動作の詳細を説明するに、介入力ＤｉｎがＨ，Ｄｉｎが
り、出力Ｄｏｕ ｔがＨ，ＤｏｕｔがＬの場合を考える
と、このときはＰｉ、Ｐ４．Ｐ６オフ、Ｐ２．Ｐ３゜Ｐ
５オン、Ｎ１オン、Ｎ２オフ、Ｎ３オン、Ｎ４オフ、Ｎ
５オフ、Ｎ６オン、Ｑ１オフ、Ｑ２オン、Ｑ３オン、Ｑ
４オフで安定している。なおＰ３オンは一時的で、トラ
ンジスタＱ１のベース電荷を引き抜いた後はオフになり
、またＰ５オンも一時的で、Ｄｏｕ ｔが立下ってしま
うとＱ３へのベース電流供給は終了する。Ｐ４．Ｐ６も
同様であるが、ここでは単純にゲート電圧がＬならオン
、Ｈならオフとして説明する。
り、出力Ｄｏｕ ｔがＨ，ＤｏｕｔがＬの場合を考える
と、このときはＰｉ、Ｐ４．Ｐ６オフ、Ｐ２．Ｐ３゜Ｐ
５オン、Ｎ１オン、Ｎ２オフ、Ｎ３オン、Ｎ４オフ、Ｎ
５オフ、Ｎ６オン、Ｑ１オフ、Ｑ２オン、Ｑ３オン、Ｑ
４オフで安定している。なおＰ３オンは一時的で、トラ
ンジスタＱ１のベース電荷を引き抜いた後はオフになり
、またＰ５オンも一時的で、Ｄｏｕ ｔが立下ってしま
うとＱ３へのベース電流供給は終了する。Ｐ４．Ｐ６も
同様であるが、ここでは単純にゲート電圧がＬならオン
、Ｈならオフとして説明する。
ここで入力Ｄｉｎが■１→１、 ＤｉｎがＬ→Ｈに変化
すると、トランジスタＰｉ、Ｐ４．Ｐ６がオン、Ｐ２．
Ｐ３．Ｐ５がオフになる。出力はまだＤｏｕ ｔがＨ，
ＤｏｕｔがＬとすると、トランジスタＮ３．Ｎ１、Ｎ６
がオン、Ｎ５．Ｎ４．Ｎ２がオフである。
すると、トランジスタＰｉ、Ｐ４．Ｐ６がオン、Ｐ２．
Ｐ３．Ｐ５がオフになる。出力はまだＤｏｕ ｔがＨ，
ＤｏｕｔがＬとすると、トランジスタＮ３．Ｎ１、Ｎ６
がオン、Ｎ５．Ｎ４．Ｎ２がオフである。
従ってトランジスタＱ１のベース電位はＰｌとＮ３の各
オン抵抗の比で決まる中間電位まで上昇し、Ｑｌはオン
し始める。そこで出力Ｄｏｕ ＬはトランジスタＱ１と
Ｑ３のオン抵抗比によって決まる中間電位まで上昇し、
これによりトランジスタＮ２゜Ｎ４．Ｎ５がオンし始め
る。
オン抵抗の比で決まる中間電位まで上昇し、Ｑｌはオン
し始める。そこで出力Ｄｏｕ ＬはトランジスタＱ１と
Ｑ３のオン抵抗比によって決まる中間電位まで上昇し、
これによりトランジスタＮ２゜Ｎ４．Ｎ５がオンし始め
る。
またトランジスタＱ２のベース電荷はトランジスタＰ４
の他にこのトランジスタＮ４を通しても引き抜かれ、オ
フし始める。一方、トランジスタＱ４はトランジスタＰ
６の他にトランジスタＮ２を通してもヘース電流を、今
はまだＨレベルの出力Ｄｏｕ ｔより供給され、オンし
始める。トランジスタＱ３はトランジスタＮ５を通して
ベース電荷を引き抜かれ、Ｑ３はオフし始めて出力Ｄｏ
ｕ ｔは更に上昇する。この自己帰還によってこのフリ
ップフロップは反転し、出力Ｄｏｕ ｔがＩ］になり、
次いでＤｏｕ ｔがＬになる。
の他にこのトランジスタＮ４を通しても引き抜かれ、オ
フし始める。一方、トランジスタＱ４はトランジスタＰ
６の他にトランジスタＮ２を通してもヘース電流を、今
はまだＨレベルの出力Ｄｏｕ ｔより供給され、オンし
始める。トランジスタＱ３はトランジスタＮ５を通して
ベース電荷を引き抜かれ、Ｑ３はオフし始めて出力Ｄｏ
ｕ ｔは更に上昇する。この自己帰還によってこのフリ
ップフロップは反転し、出力Ｄｏｕ ｔがＩ］になり、
次いでＤｏｕ ｔがＬになる。
この出力Ｄｏｕ ｔのり、 ＤｏｕｔのＨは、トラン
ジスタＰ４によるＱ２のベース電荷引き抜き、およびト
ランジスタＰ６によるＱ４のベース電流供給により促進
される。逆に、出力Ｄｏｕ ｔのＨ，ＤｏｕｔのＬはト
ランジスタＰ３．Ｐ５によるＱｌのベース電荷引き抜き
、Ｑ３のベース電流供給により促進される。
ジスタＰ４によるＱ２のベース電荷引き抜き、およびト
ランジスタＰ６によるＱ４のベース電流供給により促進
される。逆に、出力Ｄｏｕ ｔのＨ，ＤｏｕｔのＬはト
ランジスタＰ３．Ｐ５によるＱｌのベース電荷引き抜き
、Ｑ３のベース電流供給により促進される。
第４図は負荷５〜８を抵抗とした場合の実施例であり、
Ｒ１−Ｒ４が該抵抗である。前例と同様に、入力Ｄｉｎ
がＨ，Ｄｉｎがし、出力Ｄｏｕ ｔが１１、曹がＬの場
合を考えると、このときトランジスタＰ１、Ｐ４．Ｐ６
オフ、Ｐ２．Ｐ３．Ｐ５オン、Ｎ１オン、Ｎ２オフ、Ｑ
１オフ、Ｑ２オン、Ｑ３オン、Ｑ４オフ、で安定してい
る。
Ｒ１−Ｒ４が該抵抗である。前例と同様に、入力Ｄｉｎ
がＨ，Ｄｉｎがし、出力Ｄｏｕ ｔが１１、曹がＬの場
合を考えると、このときトランジスタＰ１、Ｐ４．Ｐ６
オフ、Ｐ２．Ｐ３．Ｐ５オン、Ｎ１オン、Ｎ２オフ、Ｑ
１オフ、Ｑ２オン、Ｑ３オン、Ｑ４オフ、で安定してい
る。
ここで入力ＤｉｎがＨ−Ｌ ％ Ｄ ｉ ｎがＬ−Ｈに
変化すると、トランジスタＰ１、Ｐ４．Ｐ６オン、Ｐ２
、Ｐ３．Ｐ５オフになる。トランジスタＱｌのベース電
位はトランジスタＰ１と抵抗Ｒ１の抵抗比で決まる中間
電位に上昇し、トランジスタＱ１はオンし始める。これ
により出力ＤｏｕｔはＱｌとＱ３の抵抗比によって決ま
る中間電位まで上昇し、トランジスタＮ２はオンし始め
る。
変化すると、トランジスタＰ１、Ｐ４．Ｐ６オン、Ｐ２
、Ｐ３．Ｐ５オフになる。トランジスタＱｌのベース電
位はトランジスタＰ１と抵抗Ｒ１の抵抗比で決まる中間
電位に上昇し、トランジスタＱ１はオンし始める。これ
により出力ＤｏｕｔはＱｌとＱ３の抵抗比によって決ま
る中間電位まで上昇し、トランジスタＮ２はオンし始め
る。
トランジスタＱ４のベースはトランジスタＮ２を通して
、今はＨレベルの出力Ｄｏｕ ｔから充電され、オンし
始める。これにより出力Ｄｏｕ ｔはトランジスタＱ２
．Ｑ４のオン抵抗比によって決まる中間電位に降下し、
トランジスタＮ１がオフし始める。
、今はＨレベルの出力Ｄｏｕ ｔから充電され、オンし
始める。これにより出力Ｄｏｕ ｔはトランジスタＱ２
．Ｑ４のオン抵抗比によって決まる中間電位に降下し、
トランジスタＮ１がオフし始める。
トランジスタＱ３は、Ｎ１がオフし始めてベース電流の
供給中止を開始され、また抵抗Ｒ３を通してベース電荷
を引き抜かれてオフし始め、出力Ｄｏｕ ｔは更に上昇
する。
供給中止を開始され、また抵抗Ｒ３を通してベース電荷
を引き抜かれてオフし始め、出力Ｄｏｕ ｔは更に上昇
する。
また出力１π訊が上昇することでトランジスタＱ１のベ
ース電位も上昇し、該Ｑ１のオン抵抗は更に小さくなっ
てＤｏｕ ｔは上昇し、同様にＤｏｕ ｔが降下するこ
とでトランジスタＱ２のベース電位も降下し、該Ｑ２の
オン抵抗は大きくなり、Ｄｏｕ ｔは更に降下する。こ
の２つの自己帰還により、このフリップフロップは反転
する。
ース電位も上昇し、該Ｑ１のオン抵抗は更に小さくなっ
てＤｏｕ ｔは上昇し、同様にＤｏｕ ｔが降下するこ
とでトランジスタＱ２のベース電位も降下し、該Ｑ２の
オン抵抗は大きくなり、Ｄｏｕ ｔは更に降下する。こ
の２つの自己帰還により、このフリップフロップは反転
する。
更に、このとき人力Ｄｉｎ 、 Ｄｉｎにより、トラン
ジスタＰ３オフ、Ｐ４オン、Ｐ５オフ、Ｐ６オンである
から、トランジスタＰ４がＧ２のベース電荷を引き抜い
てＧ２をオフさせ、トランジスタＰ６がＧ４のベースを
充電してＧ４をオンさせ、出力Ｄｏｕ ｔがＬになるの
を助長し、フリップフロ・７ブの反転を加速する。また
出力の立上りと立下りの差を小さくする。
ジスタＰ３オフ、Ｐ４オン、Ｐ５オフ、Ｐ６オンである
から、トランジスタＰ４がＧ２のベース電荷を引き抜い
てＧ２をオフさせ、トランジスタＰ６がＧ４のベースを
充電してＧ４をオンさせ、出力Ｄｏｕ ｔがＬになるの
を助長し、フリップフロ・７ブの反転を加速する。また
出力の立上りと立下りの差を小さくする。
第３図では負荷Ｎ３．Ｎ４はグランドに接続され、第４
図では負荷Ｒ１とＲ２は出力端Ｄｏｕｔ Ｄｏｕｔに接
続されるが、これはトランジスタと抵抗の差による。抵
抗であると、これをグランドへ接続するなら、入力Ｄｉ
ｎがＬでＰｌがオンになりＱｌをオンするとき、Ｑｌの
ベースへ流れる電流が抵抗Ｒ１を通ってグランド流れ、
無駄が生じる（０２側も同様）。抵抗Ｒ１を出力Ｄｏｕ
ｔへ接続しておけば、このときトランジスタＮ１はオ
フであるから、上記のようなことはない。トランジスタ
であれば、Ｐ１オンのときＮ３はオフであるから、グラ
ンドへ接続してもよい（Ｇ２．Ｎ４側も同様）。
図では負荷Ｒ１とＲ２は出力端Ｄｏｕｔ Ｄｏｕｔに接
続されるが、これはトランジスタと抵抗の差による。抵
抗であると、これをグランドへ接続するなら、入力Ｄｉ
ｎがＬでＰｌがオンになりＱｌをオンするとき、Ｑｌの
ベースへ流れる電流が抵抗Ｒ１を通ってグランド流れ、
無駄が生じる（０２側も同様）。抵抗Ｒ１を出力Ｄｏｕ
ｔへ接続しておけば、このときトランジスタＮ１はオ
フであるから、上記のようなことはない。トランジスタ
であれば、Ｐ１オンのときＮ３はオフであるから、グラ
ンドへ接続してもよい（Ｇ２．Ｎ４側も同様）。
このフリップフロップをエツジトリガレジスタに応用し
た例を第５図に示す。ＦＦが該フリップフロップで、Ｇ
１〜Ｇ４はその入力のラッチ回路である。入力Ｄｉｎは
ナンドゲーｈ Ｇムに入り、クロックＣＬＫはナントゲ
ートＧ２と０３に入る。
た例を第５図に示す。ＦＦが該フリップフロップで、Ｇ
１〜Ｇ４はその入力のラッチ回路である。入力Ｄｉｎは
ナンドゲーｈ Ｇムに入り、クロックＣＬＫはナントゲ
ートＧ２と０３に入る。
クロック及び入出力の一例を第６図に示す。
クロックＣＬＫがＬであるとゲートｃ；２．０３の出力
（ＦＦの入力）Ｄ２ 、Ｄ３はＨ，Ｈで、このとき人力
ＤｉｎがＨ／Ｌ （ハイまたはロー）であればゲートＧ
４の出力はＬ ／ Ｈ、ゲー１−Ｇ＋ の出力はＨ／
Ｌである。この状態からクロックＣＬＫがＨになると、
ゲー）Ｇ２の出力Ｄ２はＬ／Ｈ。
（ＦＦの入力）Ｄ２ 、Ｄ３はＨ，Ｈで、このとき人力
ＤｉｎがＨ／Ｌ （ハイまたはロー）であればゲートＧ
４の出力はＬ ／ Ｈ、ゲー１−Ｇ＋ の出力はＨ／
Ｌである。この状態からクロックＣＬＫがＨになると、
ゲー）Ｇ２の出力Ｄ２はＬ／Ｈ。
ゲートＧ３の出力Ｄ３はＨ／Ｌになる。つまりＦＦの入
力は１１とＨ，Ｈとり、 ＬとＨのいずれかで、出力
Ｑ、ＸＱは入力Ｄ２ Ｄ３がＨとＨなら不変、１−１と
ＬならＩ７とＨ，ＬとＨならＨとＬになり、クロックの
立上りでデータ取込みがなされる。
力は１１とＨ，Ｈとり、 ＬとＨのいずれかで、出力
Ｑ、ＸＱは入力Ｄ２ Ｄ３がＨとＨなら不変、１−１と
ＬならＩ７とＨ，ＬとＨならＨとＬになり、クロックの
立上りでデータ取込みがなされる。
以上説明したように本発明によれば、高速で、２つの出
力Ｘ、ＸＱの遅延時間の差が小さいフリップフロップが
実現できる。
力Ｘ、ＸＱの遅延時間の差が小さいフリップフロップが
実現できる。
第１図は本発明の原理説明図、
第２図はＢ ｉｃＭＯｓインバータの説明図、第３図は
ＭＯ３負荷型インバータを用いた本発明の実施例を示す
回路図、 第４図は抵抗負荷型インバータを用いた本発明の実施例
を示す回路図、 第５図は本発明の適用例を示すブロック図、第６図は第
５図の動作説明図、 第７図は従来例を示す回路図である。 第１図で１．２はＢ１ＣＭＯＳインバータ、３はへ一ス
引き抜き回路、４はベース充電回路である。
ＭＯ３負荷型インバータを用いた本発明の実施例を示す
回路図、 第４図は抵抗負荷型インバータを用いた本発明の実施例
を示す回路図、 第５図は本発明の適用例を示すブロック図、第６図は第
５図の動作説明図、 第７図は従来例を示す回路図である。 第１図で１．２はＢ１ＣＭＯＳインバータ、３はへ一ス
引き抜き回路、４はベース充電回路である。
Claims (1)
- 【特許請求の範囲】 １、ＣＭＯＳ回路の入力段と該入力段の出力により駆動
される一対のバイポーラトランジスタを有するドライバ
段で構成されるＢｉＣＭＯＳインバータを２組設け、相
補入力（Ｄｉｎ、＠Ｄｉｎ＠）は該ＣＭＯＳ回路のＰチ
ャネルトランジスタ（Ｐ１、Ｐ２）のゲートへ加え、該
インバータの相補出力（Ｄｏｕｔ、＠Ｄｏｕｔ＠）は相
手側ＣＭＯＳ回路のＮチャネルトランジスタ（Ｎｉ、Ｎ
２）のゲートへ加えてフリップフロップを構成させ、 更に、前記相補入力を受けて、相手側ドライバ段のプル
アップ用バイポーラトランジスタ（Ｑ１、Ｑ２）のベー
ス電荷を引き抜くベース引き抜き回路（３）と、相手側
ドライバ段のプルダウン用バイポーラトランジスタ（Ｑ
３、Ｑ４）へベース電流を供給するベース充電回路（４
）を設けたことを特徴とする半導体回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63189981A JPH0239719A (ja) | 1988-07-29 | 1988-07-29 | 半導体回路 |
| US07/384,431 US4972096A (en) | 1988-07-29 | 1989-07-25 | Integrated circuit having bipolar-CMOS circuit |
| KR1019890010659A KR920010998B1 (ko) | 1988-07-29 | 1989-07-27 | 바이폴라-cmos회로를 갖는 집적회로 |
| DE68921112T DE68921112T2 (de) | 1988-07-29 | 1989-07-28 | Integrierte Schaltung mit Bipolar-CMOS-Schaltung. |
| EP89402168A EP0353163B1 (en) | 1988-07-29 | 1989-07-28 | Integrated circuit having bipolar-CMOS circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63189981A JPH0239719A (ja) | 1988-07-29 | 1988-07-29 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0239719A true JPH0239719A (ja) | 1990-02-08 |
Family
ID=16250405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63189981A Pending JPH0239719A (ja) | 1988-07-29 | 1988-07-29 | 半導体回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4972096A (ja) |
| EP (1) | EP0353163B1 (ja) |
| JP (1) | JPH0239719A (ja) |
| KR (1) | KR920010998B1 (ja) |
| DE (1) | DE68921112T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2540934B2 (ja) * | 1989-03-09 | 1996-10-09 | 三菱電機株式会社 | 論理回路装置 |
| JPH0355914A (ja) * | 1989-07-25 | 1991-03-11 | Fujitsu Ltd | 半導体装置 |
| EP0608666B1 (en) * | 1993-01-29 | 1998-04-29 | STMicroelectronics S.r.l. | Time delay filter monolithically integratable |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01291517A (ja) * | 1988-05-19 | 1989-11-24 | Fujitsu Ltd | 半導体集積回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0783252B2 (ja) * | 1982-07-12 | 1995-09-06 | 株式会社日立製作所 | 半導体集積回路装置 |
| US4645954A (en) * | 1985-10-21 | 1987-02-24 | International Business Machines Corp. | ECL to FET interface circuit for field effect transistor arrays |
| JPS62254460A (ja) * | 1986-04-26 | 1987-11-06 | Toshiba Corp | Ｂｉ−ＣＭＯＳ論理回路 |
| JPH0611111B2 (ja) * | 1987-03-27 | 1994-02-09 | 株式会社東芝 | ＢｉＭＯＳ論理回路 |
| DE3878345T2 (de) * | 1987-08-17 | 1993-05-27 | Nec Corp | Bimosschaltung, faehig zum betrieb bei hoher geschwindigkeit mit niedrigem verbrauch. |
| JP2593894B2 (ja) * | 1987-11-16 | 1997-03-26 | 富士通株式会社 | 半導体記憶装置 |
| US4845385A (en) * | 1988-06-21 | 1989-07-04 | Silicon Connections Corporation | BiCMOS logic circuits with reduced crowbar current |
-
1988
- 1988-07-29 JP JP63189981A patent/JPH0239719A/ja active Pending
-
1989
- 1989-07-25 US US07/384,431 patent/US4972096A/en not_active Expired - Fee Related
- 1989-07-27 KR KR1019890010659A patent/KR920010998B1/ko not_active IP Right Cessation
- 1989-07-28 DE DE68921112T patent/DE68921112T2/de not_active Expired - Fee Related
- 1989-07-28 EP EP89402168A patent/EP0353163B1/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01291517A (ja) * | 1988-05-19 | 1989-11-24 | Fujitsu Ltd | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0353163A3 (en) | 1991-05-08 |
| EP0353163B1 (en) | 1995-02-15 |
| KR910003654A (ko) | 1991-02-28 |
| DE68921112T2 (de) | 1995-06-08 |
| EP0353163A2 (en) | 1990-01-31 |
| DE68921112D1 (de) | 1995-03-23 |
| US4972096A (en) | 1990-11-20 |
| KR920010998B1 (ko) | 1992-12-26 |
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